JPS62216261A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62216261A JPS62216261A JP61058757A JP5875786A JPS62216261A JP S62216261 A JPS62216261 A JP S62216261A JP 61058757 A JP61058757 A JP 61058757A JP 5875786 A JP5875786 A JP 5875786A JP S62216261 A JPS62216261 A JP S62216261A
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- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 18
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板の一部に溝部を形成し該溝部に容量
を形成する半導体装置の製造方法に関し、特にテトラエ
トキシシラン（いわゆるＴＥ０１）を用いてシリコン酸
化膜の形成を行う半導体装置の製造方法に関する。
を形成する半導体装置の製造方法に関し、特にテトラエ
トキシシラン（いわゆるＴＥ０１）を用いてシリコン酸
化膜の形成を行う半導体装置の製造方法に関する。
本発明は、半導体基板の一部に溝部を形成し該溝部に容
量を形成する半導体装置の製造方法において、テトラエ
トキシシランを用いて不純物をドープしたシリコン酸化
膜を形成することにより、良好な膜質で且つステップカ
バレージの良いシリコン酸化膜を低温で連続的に形成し
て高品質の素子を能率良く製造するものである。
量を形成する半導体装置の製造方法において、テトラエ
トキシシランを用いて不純物をドープしたシリコン酸化
膜を形成することにより、良好な膜質で且つステップカ
バレージの良いシリコン酸化膜を低温で連続的に形成し
て高品質の素子を能率良く製造するものである。
集積度の高いＤＲＡＭ （ダイナミックＲＡＭ）等の半
導体装置のメモリキャパシタとしては、半導体基板に溝
部を形成し、線溝に容量を形成するいわゆるトレンチキ
ャパシタの研究・開発が進められている。
導体装置のメモリキャパシタとしては、半導体基板に溝
部を形成し、線溝に容量を形成するいわゆるトレンチキ
ャパシタの研究・開発が進められている。
このトレンチキャパシタは、情報を蓄積するための対向
する電極の間にシリコン酸化膜等の誘電体層を形成する
ものであり、このような半導体装置の製造方法において
は、溝部の側面及び底面に誘電体層やキャパシタ上部電
極等を形成することが行われている。
する電極の間にシリコン酸化膜等の誘電体層を形成する
ものであり、このような半導体装置の製造方法において
は、溝部の側面及び底面に誘電体層やキャパシタ上部電
極等を形成することが行われている。
ここで、従来の半導体装置の製造方法の一例として、そ
の典型的な例を第２図ａ〜第２図ｄを参照しながら説明
する。
の典型的な例を第２図ａ〜第２図ｄを参照しながら説明
する。
先ず、第２図ａに示すように、半導体基板としてシリコ
ン基板２１の所定の領域に、例えばＲＴＥ法によって溝
部２２を形成する。そして、溝部２２の表面に対して清
浄化等の目的で酸化（いわゆるラウンド酸化）及び除去
を行う。
ン基板２１の所定の領域に、例えばＲＴＥ法によって溝
部２２を形成する。そして、溝部２２の表面に対して清
浄化等の目的で酸化（いわゆるラウンド酸化）及び除去
を行う。
次に、第２図すに示すように、溝部２２を含む全面にド
ープドシリコン酸化膜２３を被着形成し、さらに第２図
す中破線で示すように拡散による不純物領域であるキャ
パシタ下部電極２４を当該溝部２２の形状に沿って形成
する。
ープドシリコン酸化膜２３を被着形成し、さらに第２図
す中破線で示すように拡散による不純物領域であるキャ
パシタ下部電極２４を当該溝部２２の形状に沿って形成
する。
このようにキャパシタ下部電極２４を形成した後、上記
ドープドシリコン酸化膜２３を希フッ酸等を用いて除去
する。そして、第２図Ｃに示すように、熱酸化によって
溝部２２の表面を酸化してトレンチキャパシタの誘電体
層となるシリコン酸化膜２５を上記溝部２２の内壁に形
成する。このとき表面酸化のためにおよそ９００℃以上
の高温がシリコン基板２１に加えられることになる。
ドープドシリコン酸化膜２３を希フッ酸等を用いて除去
する。そして、第２図Ｃに示すように、熱酸化によって
溝部２２の表面を酸化してトレンチキャパシタの誘電体
層となるシリコン酸化膜２５を上記溝部２２の内壁に形
成する。このとき表面酸化のためにおよそ９００℃以上
の高温がシリコン基板２１に加えられることになる。
第２図ｄに示すように、容量の誘電体層となるシリコン
酸化膜２５が形成された後に、多結晶シリコン層２６を
上記シリコン酸化膜２５上に堆積すると共にＰＯ（１３
を拡散源としたプリデポジションにより当該多結晶シリ
コン層２６に不純物を導入する。続いて、平坦化等の目
的で多結晶シリコンからなる平坦化層２７を形成し、溝
の埋め込みを行う。
酸化膜２５が形成された後に、多結晶シリコン層２６を
上記シリコン酸化膜２５上に堆積すると共にＰＯ（１３
を拡散源としたプリデポジションにより当該多結晶シリ
コン層２６に不純物を導入する。続いて、平坦化等の目
的で多結晶シリコンからなる平坦化層２７を形成し、溝
の埋め込みを行う。
従来の半導体装置の製造方法では、例えば上述のような
工程に従ってメモリキャパシタの形成が行われている。
工程に従ってメモリキャパシタの形成が行われている。
しかしながら、上述の工程に従ってトレンチキャパシタ
を有する半導体装置を製造した場合には、まず、容量の
誘電体層となるシリコン酸化膜２５を形成するために、
およそ９００℃程度の高温を要することになる。このた
め不純物の再分布等の弊害が発生するおそれがあり、不
純物の再分布によっては、素子の特性等への悪影響があ
る。
を有する半導体装置を製造した場合には、まず、容量の
誘電体層となるシリコン酸化膜２５を形成するために、
およそ９００℃程度の高温を要することになる。このた
め不純物の再分布等の弊害が発生するおそれがあり、不
純物の再分布によっては、素子の特性等への悪影響があ
る。
また、上述の工程の場合において、表面酸化によって高
温で形成されるシリコン酸化膜２５は、膜質に優れてい
る一方で、溝部２２の表面の清浄度やコーナ一部分の形
状等に対して影響を受は易い。このため容量を形成した
ときの素子の特性やその再現性に問題が残ることになり
、さらに工程上は、一度拡散源となるドープドシリコン
酸化膜２３を形成した後に、このドープドシリコン酸化
膜２３を除去し、そしてシリコン酸化膜２５を形成する
ため、多くの手間を必要とする。
温で形成されるシリコン酸化膜２５は、膜質に優れてい
る一方で、溝部２２の表面の清浄度やコーナ一部分の形
状等に対して影響を受は易い。このため容量を形成した
ときの素子の特性やその再現性に問題が残ることになり
、さらに工程上は、一度拡散源となるドープドシリコン
酸化膜２３を形成した後に、このドープドシリコン酸化
膜２３を除去し、そしてシリコン酸化膜２５を形成する
ため、多くの手間を必要とする。
一方、上記ドープドシリコン酸化膜２３を直接に誘電体
層として用いることは、そのステップカバレージ、特性
や膜質の面から問題の解決とはならない。
層として用いることは、そのステップカバレージ、特性
や膜質の面から問題の解決とはならない。
そこで、本発明は上述の問題点に鑑み、良好な誘電体層
となるシリコン酸化膜を簡略化した工程により形成する
半導体装置の製造方法の提供を目的とする。
となるシリコン酸化膜を簡略化した工程により形成する
半導体装置の製造方法の提供を目的とする。
本発明は、半導体基板に形成された溝部にキャパシタ下
部電極を形成するための不純物を含有するシリコン酸化
膜をテトラエトキシシランを用いて形成する工程と、上
記シリコン酸化膜上にキャパシタ上部電極を形成する工
程とを有することを特徴とする半導体装置の製造方法に
より上述の問題点を解決する。
部電極を形成するための不純物を含有するシリコン酸化
膜をテトラエトキシシランを用いて形成する工程と、上
記シリコン酸化膜上にキャパシタ上部電極を形成する工
程とを有することを特徴とする半導体装置の製造方法に
より上述の問題点を解決する。
有機オキシシランであるテトラエトキシシラン（Ｓｉ
（ＯＣ２Ｈ５）４）を用いてシリコン酸化膜を形成す
ることにより、７００℃以下の低い温度で段差等の被覆
性に優れるシリコン酸化膜を形成することができる。
（ＯＣ２Ｈ５）４）を用いてシリコン酸化膜を形成す
ることにより、７００℃以下の低い温度で段差等の被覆
性に優れるシリコン酸化膜を形成することができる。
また、テトラエトキシシランを用いた酸化膜の形成は、
低温でその処理が行われ且つシリコン酸化膜の均一性、
被覆性等の良好な性質から、単にガス系を切り換えるこ
とで連続的にシリコン窒化膜、多結晶シリコン膜等を形
成することができる。
低温でその処理が行われ且つシリコン酸化膜の均一性、
被覆性等の良好な性質から、単にガス系を切り換えるこ
とで連続的にシリコン窒化膜、多結晶シリコン膜等を形
成することができる。
また、テトラエトキシシランを用いて形成されたシリコ
ン酸化膜に不純物を含有させることによって半導体基板
へのドーピングを行うための拡散源としても機能させる
ことができる。
ン酸化膜に不純物を含有させることによって半導体基板
へのドーピングを行うための拡散源としても機能させる
ことができる。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例の半導体装置の製造方法は、テトラエトキシシ
ラン（Ｓ ｉ （ＯＣａ Ｈｓ ） ４）いわゆるＴ
Ｅ０１を用いた酸化膜形成を行うため、低温で段差の被
覆性や均一性を有するシリコン酸化膜を溝部の内壁に形
成することができ、しかも、連続的にその上に形成すべ
き各膜を形成することが可能となるため、簡略化された
製造工程となる。
ラン（Ｓ ｉ （ＯＣａ Ｈｓ ） ４）いわゆるＴ
Ｅ０１を用いた酸化膜形成を行うため、低温で段差の被
覆性や均一性を有するシリコン酸化膜を溝部の内壁に形
成することができ、しかも、連続的にその上に形成すべ
き各膜を形成することが可能となるため、簡略化された
製造工程となる。
以下、本実施例を工程に従って説明する。
（ａ）先ず、第１図ａに示すように、シリコン基板等の
半導体基板１１の所定の領域に、例えばＲＩＥ法錦よっ
てトレンチキャパシタを形成するための溝部１２を形成
する。
半導体基板１１の所定の領域に、例えばＲＩＥ法錦よっ
てトレンチキャパシタを形成するための溝部１２を形成
する。
（ｂ）次に、第１図すに示すように、溝部１２が形成さ
れた半導体基板１１の全面に、テトラエトキシシランを
用いてシリコン酸化１！１３を形成する。このテトラエ
トキシシランを用いたシリコン酸化膜１３の形成は、お
よそ７００℃以下の低温のＣＶＤ法によって行われ、均
一で段差被覆性に優れたシリコン酸化膜１３を溝部１２
の側面及び底面に形成することができる。このテトラエ
トキシシランを用いたシリコン酸化膜１３の形成の際に
は、同時に不純物を添加して不純物を含有するシリコン
酸化膜１３を当該溝部１２の側面及び底面に形成するこ
とで、半導体基板１１の溝部１２の周囲にキャパシタ下
部電極となる不純物領域を形成することができる。
れた半導体基板１１の全面に、テトラエトキシシランを
用いてシリコン酸化１！１３を形成する。このテトラエ
トキシシランを用いたシリコン酸化膜１３の形成は、お
よそ７００℃以下の低温のＣＶＤ法によって行われ、均
一で段差被覆性に優れたシリコン酸化膜１３を溝部１２
の側面及び底面に形成することができる。このテトラエ
トキシシランを用いたシリコン酸化膜１３の形成の際に
は、同時に不純物を添加して不純物を含有するシリコン
酸化膜１３を当該溝部１２の側面及び底面に形成するこ
とで、半導体基板１１の溝部１２の周囲にキャパシタ下
部電極となる不純物領域を形成することができる。
このようなテトラエトキシシランを用いて形成されるシ
リコン酸化膜１３は、均一であり段差被覆性に優れるこ
とから、上記キャパシタ下部電極を形成するための拡散
源として用いられるのみならず、そのまま容量の誘電体
層として用いることができる。そして、その形成時にお
いては、低温で処理が進められるため、不純物の再分布
等の弊害はなく、高集積化に有利である。
リコン酸化膜１３は、均一であり段差被覆性に優れるこ
とから、上記キャパシタ下部電極を形成するための拡散
源として用いられるのみならず、そのまま容量の誘電体
層として用いることができる。そして、その形成時にお
いては、低温で処理が進められるため、不純物の再分布
等の弊害はなく、高集積化に有利である。
（ｃ）テトラエトキシシランを用いたシリコン酸化膜１
３の形成後、第１図Ｃに示すように、シリコン窒化膜（
Ｓ １３Ｎ４）１４を当該シリコン酸化ＷＡ１３上に溝
部１２内ではその溝の形状に沿って形成する。このシリ
コン窒化膜１４の形成は、前工程においてテトラエトキ
シシランを用いた低温の処理が行われており、且つ均一
なシリコン酸化膜１３が被着されているため、連続的に
行うことができ、単にガス系をテトラエトキシシラン系
からＳ ｉ Ｈ２Ｃ７！ｘ ＋ＮＨ３系に交換すること
で容易に行うことができる。尚、シリコン窒化膜１４が
不要な場合には、形成しなくとも良い。
３の形成後、第１図Ｃに示すように、シリコン窒化膜（
Ｓ １３Ｎ４）１４を当該シリコン酸化ＷＡ１３上に溝
部１２内ではその溝の形状に沿って形成する。このシリ
コン窒化膜１４の形成は、前工程においてテトラエトキ
シシランを用いた低温の処理が行われており、且つ均一
なシリコン酸化膜１３が被着されているため、連続的に
行うことができ、単にガス系をテトラエトキシシラン系
からＳ ｉ Ｈ２Ｃ７！ｘ ＋ＮＨ３系に交換すること
で容易に行うことができる。尚、シリコン窒化膜１４が
不要な場合には、形成しなくとも良い。
（ｄ）さらに、本実施例においては、同一のＣｖＤ装置
において連続的な膜の形成を容易に行うことができ、第
１図ｄに示すようなシリコン窒化膜１４上に又は上記シ
リコン酸化膜１３上にドープド多結晶シリコン膜１５お
よび多結晶シリコン膜１６を連続的に形成することが可
能となる。上記ドープド多結晶シリコン膜１５は、不純
物を含有してトレンチキャパシタのキャパシタ上部電極
として用いられるものであり、例えばｐＨ３＋５ｉＨ４
系のガスを上記ガスから交換して用いることにより連続
的な膜形成が可能である。また、上記多結晶シリコン膜
１６は、平坦化等の目的で形成されるものであり、例え
ばＳｉＨ４系のガスを用いることにより連続的な膜形成
が可能である。
において連続的な膜の形成を容易に行うことができ、第
１図ｄに示すようなシリコン窒化膜１４上に又は上記シ
リコン酸化膜１３上にドープド多結晶シリコン膜１５お
よび多結晶シリコン膜１６を連続的に形成することが可
能となる。上記ドープド多結晶シリコン膜１５は、不純
物を含有してトレンチキャパシタのキャパシタ上部電極
として用いられるものであり、例えばｐＨ３＋５ｉＨ４
系のガスを上記ガスから交換して用いることにより連続
的な膜形成が可能である。また、上記多結晶シリコン膜
１６は、平坦化等の目的で形成されるものであり、例え
ばＳｉＨ４系のガスを用いることにより連続的な膜形成
が可能である。
このように、本実施例の半導体装置の製造方法において
は、シリコン酸化膜１３の形成にテトラエトキシシラン
を用いるため、低温の処理に加えて単にガス系を交換す
るのみで連続的な膜形成を行うことができ、従って、工
程の簡略化を実現することができる。
は、シリコン酸化膜１３の形成にテトラエトキシシラン
を用いるため、低温の処理に加えて単にガス系を交換す
るのみで連続的な膜形成を行うことができ、従って、工
程の簡略化を実現することができる。
本発明の半導体装置の製造方法は、テトラエトキシシラ
ンを用いてシリコン酸化膜の形成が行われるため、７０
０℃以下の低い温度で段差等の被覆性に優れ且つ膜質の
均一なシリコン酸化膜を形成することができる。このた
め当該シリコン酸化膜をそのままトレンチキャパシタの
好適な誘電体層として用いることができ、低温処理のた
め不純物の再分布等の弊害はなく高集積度の半導体装置
に適用して有利である。また、このシリコン酸化膜に不
純物を含有させることで、同時にキャパシタ下部電極を
形成することができ、したがって、工程上−回のシリコ
ン酸化膜の形成で済むことになる。また、低温でその処
理が行われ且つ形成されたシリコン酸化膜の特性等から
、同一のＣＶＤ装置を用いて単にガス系を切り換えるこ
とで連続的にシリコン窒化Ｉｇｌ、多結晶シリコン膜等
を形成することができ、工程が大幅に簡略化されること
になる。
ンを用いてシリコン酸化膜の形成が行われるため、７０
０℃以下の低い温度で段差等の被覆性に優れ且つ膜質の
均一なシリコン酸化膜を形成することができる。このた
め当該シリコン酸化膜をそのままトレンチキャパシタの
好適な誘電体層として用いることができ、低温処理のた
め不純物の再分布等の弊害はなく高集積度の半導体装置
に適用して有利である。また、このシリコン酸化膜に不
純物を含有させることで、同時にキャパシタ下部電極を
形成することができ、したがって、工程上−回のシリコ
ン酸化膜の形成で済むことになる。また、低温でその処
理が行われ且つ形成されたシリコン酸化膜の特性等から
、同一のＣＶＤ装置を用いて単にガス系を切り換えるこ
とで連続的にシリコン窒化Ｉｇｌ、多結晶シリコン膜等
を形成することができ、工程が大幅に簡略化されること
になる。
第１図ａ〜第１図ｄは本発明の半導体装置の製造方法を
工程順に説明するためのそれぞれ半導体装置の断面図で
あり、第２図ａ〜第２図ｄは従来の半導体装置の製造方
法を工程順に説明するためのそれぞれ半導体装置の断面
図である。 １１・・・半導体基板 １２・・・溝部 １３・・・シリコン酸化膜 １４・・・シリコン窒化膜 １５・・・ドープド多結晶シリコン膜 １６・・・多結晶シリコン膜 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小泡 見間 田村榮− 糀＊ η 第２図ａ 第２図Ｃ 第２図ｂ 第２図ｄ
工程順に説明するためのそれぞれ半導体装置の断面図で
あり、第２図ａ〜第２図ｄは従来の半導体装置の製造方
法を工程順に説明するためのそれぞれ半導体装置の断面
図である。 １１・・・半導体基板 １２・・・溝部 １３・・・シリコン酸化膜 １４・・・シリコン窒化膜 １５・・・ドープド多結晶シリコン膜 １６・・・多結晶シリコン膜 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小泡 見間 田村榮− 糀＊ η 第２図ａ 第２図Ｃ 第２図ｂ 第２図ｄ
Claims (1)
- 【特許請求の範囲】 半導体基板に形成された溝部にキャパシタ下部電極を形
成するための不純物を含有するシリコン酸化膜をテトラ
エトキシシランを用いて形成する工程と、 上記シリコン酸化膜上にキャパシタ上部電極を形成する
工程と を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61058757A JPS62216261A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61058757A JPS62216261A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62216261A true JPS62216261A (ja) | 1987-09-22 |
Family
ID=13093406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61058757A Pending JPS62216261A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62216261A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4952524A (en) * | 1989-05-05 | 1990-08-28 | At&T Bell Laboratories | Semiconductor device manufacture including trench formation |
| US5576241A (en) * | 1994-05-31 | 1996-11-19 | Fuji Electric Co., Ltd. | Method of separating semiconductor wafer with dielectrics |
| US5641704A (en) * | 1994-03-11 | 1997-06-24 | France Telecom | Method of isolating active areas of a semiconductor substrate by shallow trenches and narrow trenches |
-
1986
- 1986-03-17 JP JP61058757A patent/JPS62216261A/ja active Pending
Cited By (3)
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