KR100239009B1 - 고집적 커패시터 및 그 제조방법 - Google Patents

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다다시 후까세
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

캐패시터 제조 방법에 있어서, 하부 전극은 무정형 내화성 금속 실리사이드층(18)과 그의 하부에 있는 도전층으로 형성되고, 무정형 내화성 금속 실리사이드층(8)이 불균일한 표면을 갖고 있는 다결성 내화성 금속 층(8')으로 변환되도록 무정형 내화성 금속 실리사이드 층에 대해 가열 동작이 실행된다.

Description

고집적 커패시터 및 그 제조방법
제1a도 내지 1e도는 커패시터를 제조하는 제1 종래의 방법을 설명하기 위한 단면도.
제2a도 내지 2e도는 커패시터를 제조하기 위한 제2 종래의 방법을 설명하기 위한 단면도.
제3a도 내지 3e도는 커패시터를 제조하기 위한 제3 종래의 방법을 설명하기 위한 단면도.
제4a도 내지 4e도는 본 발명에 다른 커패시터를 제조하기 위한 방법의 제1 실시예를 설명하기 위한 단면도.
제5도는 제4e도의 폴리실리콘 텅스텐 실리사이드 층의 표면의 한 예를 보여주는 포토그래프.
제6a도 내지 6g도는 본 발명에 따른 커패시터를 제조하는 방법의 제2 실시예를 설명하기 위한 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 단결정 실리콘 기판 2 : 필드 실리콘 산화물 층
3 : 게이트 실리콘 산화물 층 4 : 다결정 실리콘 층
5 : N+형 불순물 확산 영역 6 : BPSG 층
본 발명은 동적 랜덤 억세스 메모리(DRAM) 장치의 메모리 셀내에 적층 커패시터로서 이용되는 커패시터를 제조하는 방법에 관한 것이다.
일반적으로, DRAM 셀에서 적층 커패시터는 하부 전극 층, 상부 전극 층, 및 그들 사이의 유전층으로 구성된다. 최근에는, 적층 커패시터의 용량을 증가시키기 위해서, 하부 전극 층의 표면을 불균일하게 만드는 여러 접근 방법이 알려져 있다. 적층 커패시터를 제조하는 제1 종래의 방법에서, 접촉 홀은 실리콘 기판상의 절연층내로 관통한다. 이후, 텅스텐 실리사이드 층은 접촉 홀 내에 매립되고, 다결정 실리콘 층은 그 위에 형성된다. 이후, 다결정 실리콘 층은 고온 인산을 이용하는 습식 에칭 처리에 의해 에칭되어 다결정 실리콘 층의 표면이 불균일하게 된다. 이후, 다결정 실리콘 층과 텅스텐 실리사이드 층은 하부 전극이 형성되도록 패터닝된다(JP-A-139882 참조). 이것은 이후 상세히 설명될 것이다.
그러나, 제1 종래의 제조 방법에 있어서는 다결정 실리콘 층의 높이가 고온 인산으로 에칭함으로써 감소되고, 적층 커패시터의 용량 증가가 감소된다. 또한 적층 커패시터의 용량이 크게 오르내린다. 또한 다결정 실리콘 층이 분리되는 것을 방지하기 위해서는 텅스텐 실리사이드 층이 요구된다. 그러나, 텅스텐 실리사이드층의 접촉 홀 적용 범위 특성은 다결정 실리콘과 비교할 때 품질이 떨어지므로 이 장치는 접촉 홀의 반경이 작고 높이가 큰 미세 구조에는 적합하지 않다.
적층 커패시터를 제조하는 제2 종래의 제조 방법에 있어서, 접촉 홀은 실리콘 기판상의 절연 층 내로 관통한다. 이후, 무정형 실리콘 층은 접촉 홀 내에 매립된다. 이후, 시딩 동작(seeding operation)이 무정형 실리콘 층상에서 실행되어 다결정 실리콘이 무정형 실리콘내에 성장되고 그 위에 반구형 입자(hemispherical-grain: HSG) 다결정 실리콘 층이 형성된다. 이후, HSG 다결정 실리콘 층과 무정형 실리콘 층이 패터닝되어 하부 전극이 형성된다(H. Watanabe et al., "256Mb DRAMs용으로 반구형 입자 Si(HSG-Si)를 이용하는 새로운 원통형 커패시터", IEDM 92, pp. 259-262,1992 참조). 이것 또한 후에 상세히 설명될 것이다.
그러나 제2 종래의 방법에 있어서는 초고 진공 챔버를 갖고 있는 시딩 장치가 요구되므로 제조 단가가 높아진다. 또한 무정형 실리콘상의 자연 산화 층을 모니터할 필요가 있어 이 또한 제조 단가를 높이게 된다.
커패시터를 제조하는 제3 종래의 제조 방법에 있어서, 다결정 실리콘 층과 텅스텐 실리사이드 층은 제1 절연 층상에 형성되고 산소 분위기에서 텅스텐 실리사이드 층에 대한 열처리가 실시되어 텅스텐 실리사이드 층의 표면이 불균일해진다. 불균일한 실리사이드 층과 다결정 실리콘 층은 워드 라인을 형성하기 위하여 패터닝된다. 이후, 제2 절연층과 하부 전극 층이 형성된다. 이 경우에, 제2 절연층은 대단히 얇아서 워드 라인의 불균일한 표면이 하부 전극 층에 전사된다. 그래서, 하부 전극의 표면은 불균일하게 된다(JP-A-4-152668 참조). 이것 또한 후에 상세히 설명할 것이다.
제3 종래의 제조 방법에 있어서는, 제2 절연층이 매우 얇기 때문에 제2 절연층을 평탄화하는 것이 불가능하다. 그 결과 제2 절연층 위에 있는 층들이 분리될 수 있다. 또한 텅스텐 실리사이드 층이 산화될 때 텅스텐이 텅스텐 실리사이드 층으로부터 벗겨질 수 있다.
본 발명의 목적은 낮은 제조 단가로 고집적 커패시터를 제조하는 방법을 제공하는 것이다.
본 발명에 따르면, 커패시터를 제조하는 방법에서는 무정형 고융점 금속 실리사이드 층과 그 하부의 도전층에 의해 하부 전극을 형성하고, 무정형 고융점 금속 실리사이드 층에 대해 열처리를 실시하여, 무정형 고융점 금속 실리사이드 층을 불균일한 표면을 가진 다결정 고융점 금속 층으로 변화시킨다.
양호한 실시예를 설명하기 전에 DRAM 셀을 제조하는 종래의 방법을 제1a도 내지 1e도, 제2a 내지 2e도, 제3a 내지 3e도를 참조하여 설명할 것이다.
제1a도 내지 제1e도는 DRAM 셀을 제조하기 위한 제1 종래예를 설명하기 위한 단면도이다(JP-3-139882).
먼저, 제1a도를 참조하면, P-형 다결정 실리콘 기판(101)은 그 위에 필드 실리콘 산화물 층(102)을 성장시키기 위해서 실리콘 국부 산화(LOCOS) 공정을 이용하여 열적으로 산화된다. 또한, 게이트 실리콘 산화물 층(103)은 실리콘 기판을 열적으로 산화시킴으로써 형성된다. 이후, 다결정 실리콘 기판(104)은 화학 증기 증착(CVD) 공정을 이용해서 형성된 후 패터닝되어 워드라인이 형성된다. 이후, N+형 불순물 확산 영역(105)은 다결정 실리콘 층(104)과 자기 정렬식으로 실리콘 기판(101)내에 형성된다. 더우기, 붕소 함유 포스포실리케이트 유리(BPSG) 층(106)은 CVD 공정을 이용하여 형성된다.
다음에 제1b도를 참조하면 접촉 홀 CONT는 사진 석판 및 에칭 공정에 의해서 BPSG 층(106)내로 관통한다. 이후, 텅스텐 실리사이드 층(107)과 다결정 실리콘 층(108)은 BPSG 층(106)상에 형성된다. 이 경우에 약 1×1021인 ions/cm2가 다결정 실리콘 층(108)내로 주입된다.
다음에 제1c도를 참조하면, 이 장치는 10 내지 20분 동안 약 170 ℃ 온도에서 고온 인산내에 잠긴다. 그러므로, 다결정 실리콘 층(108)의 입자 경계들이 에칭되어 다결정 실리콘 층(108)의 표면이 불균일해진다. 텅스텐 실리사이드 층(107)은 다결정 실리콘 층(108)이 얇을 때 고온 인산에 대한 에칭 스토퍼로서 작용함을 특기해야 한다.
제1d도를 참조하면 다결정 실리콘 층(108)과 텅스텐 실리사이드 층(107)은 하부 전극 층이 형성되도록 패터닝된다.
마지막으로, 제1e도를 참조하면, 커패시터 절연 층(109)과 상부 전극 층(110)이 형성되어 셀이 완성된다.
그 결과, 하부 전극 층(107,108)의 표면 및 상부 전극 층(110)의 표면이 불균일하게 되어 적층 커패시터의 용량이 증가한다.
그러나 제1a도 내지 제1e도에 도시된 바와 같은 방법으로 제조된 셀에서, 다결정 실리콘 층(108)의 높이가 고온 인산의 에칭에 의해 감소되기 때문에 적층 커패시터의 용량 증가가 감소되고 또한 적층 커패시터의 용량이 크게 동요한다. 또한, 다결정 실리콘 층(106)의 분리를 피하기 위하여 텅스텐 실리사이드 층(107)과 같은 고융점 금속 실리사이드 층이 요구된다. 그러나, 고융점 금속 실리사이드 층의 접촉 홀 커버리지 특성이 다결정 실리콘에 비해 떨어지므로, 이 장치는 접촉 홀 CONT가 반경이 작고 깊이가 큰 미세 구조에는 적합하지 않다.
제2a 내지 제2e도는 DRAM 셀을 제조하는 제2 종래 방법을 설명하는 단면도이다.
먼저, 제2a도를 보면, P-형 다결정 실리콘 기판(201)은 LOCOS 공정에 의해 열적으로 산화되어 그 위에 필드 실리콘 산화물 층(202)이 형성된다. 또한, 게이트 실리콘 산화물 층(203)은 실리콘 기판(201)을 열적으로 산화함으로써 형성된다. 이후 다결정 실리콘 층(204)이 CVD 공정에 의해 형성되고 워드 라인이 형성되도록 패터닝된다. 이후, N+형 불순물 확산 영역(206)은 다결정 실리콘 층(204)과 자기 정렬식으로 실리콘 기판(201)내에 형성된다. 더우기, BPSG 층(206)은 CVD 공정에 의해 형성되고, 또한 고온 실리콘 산화물(HTO) 층(207)은 고온 CVD 공정에 의해 형성된다.
다음에, 제2b도를 참조해 보면, 접촉 홀 CONT은 사진 석판 및 에칭 공정에 의해서 BPSG 층(206)과 HTO 층(207)을 관통한다. 이후, 인-도프된 무정형 실리콘 층(208)은 저압 CVD(LPCVD) 공정에 의해 피착된다.
다음에, 제2c도를 보면, 무정형 실리콘 층(208)은 하부 전극 층이 형성되도록 사진 석판 및 에칭 공정에 의해서 패터닝된다.
다음에, 제2d도를 보면, 다결정 실리콘이 무정형 실리콘 층(208) 내에서 성장되도록 시딩 동작이 무정형 실리콘 층(208)에 대해서 실행되어 그 위에 HSG 다결정 실리콘 층(209)이 형성된다. 즉, 이 장치는 약 580 ℃의 온도인 초고진공 챔버내에 배치된다. 그래서, 다결정 실리콘이 무정형 실리콘 층(208) 내에서 성장되고, 그 결과, 불균일한 표면이 형성되어 적층 커패시터의 하부 전극 표면적이 상당히 증가하게 된다.
최종적으로, 제2e도를 보면, 커패시터 유전층(109) 및 상부 전극(110)이 형성되어 셀이 완성된다.
그래서, 하부 전극 층(208) 및 상부 전극 층(210)의 표면이 불균일해져서 적층 커패시터의 용량이 증가한다.
제2a 내지 2e도에 도시된 바와 같이 상기 방법에 의해서 제조된 셀에 있어서는 초고 진공 챔버를 갖고 있는 시딩 장치가 필요하므로 제조 단가가 증가된다. 또한, 무정형 실리콘 층(208) 상의 자연 산화물 층을 모니터할 필요가 있다. 즉 HSG 다결정 실리콘 층(209)은 실리콘 원자의 열적 이동 현상을 이용함으로써 성장된다. 그러므로, 무정형 실리콘 층(208) 상의 자연 산화물 층이 HSG 다결정 실리콘 층(209)의 형성 전에 완전히 제거되면, 큰 반구형 입자들이 형성된다. 이와는 반대로, 무정형 실리콘 층(208)상의 자연 산화물 층이 HSG 다결정 실리콘 층(209)의 형성 전에 불완전하게 제거된다면, 작은 반구형 입자들이 형성된다. 그러한 모니터 동작도 제조 단가를 증가시킨다.
제3a 내지 3e도는 DRAM 셀을 제조하는 제3 종래의 방법(JP-A-4-152668 참조)을 설명하기 위한 단면도이다.
먼저, 제3a도를 보면, P--형 단결정 실리콘 기판(301)은 LOCOS 공정에 의해 열적으로 산화되어 그 위에 필드 실리콘 산화물 층(302)이 성장된다. 또한, 게이트 실리콘 산화물 층(303)은 실리콘 기판(301)을 열적으로 산화시킴으로써 형성된다. 이후, 다결정 실리콘 층(304)은 CVD 공정에 의해 형성되고 N-형 불순물들이 그 위에 도프된다. 또한 텅스텐 실리사이드 층(305)이 형성된다. 이 텅스텐 실리사이드 층(305)에서, 실리콘과 텅스텐의 조성비는 2.2 이하이다. 즉 텅스텐이 풍부하다.
다음에 제3b도를 보면, 약 15분 동안 산소 분위기 중에서 상기 장치에 대한 열처리가 약 900 ℃ 온도에서 실시된다. 결과적으로, 텅스텐 실리사이드 층(305)의 표면이 균일하게 된다.
다음에, 제3c도를 보면, 텅스텐 실리사이드 층(305)과 다결정 실리콘 층(304)은 워드 라인이 형성되도록 패터닝된다. 이후, N+형 불순물 확산 영역(306)이 워드 라인(304, 305)과의 자기-정렬식으로 실리콘 기판(301) 내에 형성된다. 더구나, 얇은 절연층(307)이 형성된다.
다음에, 제3d도를 보면, 접촉 홀 CONT는 사진 석판 및 에칭 공정에 의해 절연층(307) 내로 관통한다. 이후 다결정 실리콘 층(308)이 CVD 공정에 의해 형성되고, 다결정 실리콘 층(308)은 하부 전극 층이 형성되도록 패터닝된다.
마지막으로, 제3e도를 보면, 커패시터 유전층(309)과 상부 전극 층(310)이 형성되어 셀이 완성된다.
그래서, 절연층(307)이 대단히 얇아져서 텅스텐 실리사이드 층(305)의 불균일한 표면이 다결정 실리콘 층 하부 전극(308)의 표면에 전사된다. 그래서, 다결정 실리콘 층 전극(308)의 표면이 불균일하게 되어 적층 커패시터의 용량이 증가된다.
제3a 내지 3e도에 도시된 바와 같이 상기 방법에 의해 제조된 셀에 있어서는 절연층(307)이 매우 얇기 때문에 절연층(307)을 편평하게 하는 것이 불가능하여 절연층(307) 위의 층(308 및 310)의 분리가 생길 수 있다. 또한 텅스텐 실리사이드 층(305)이 산화될 때, 텅스텐은 텅스텐 실리사이드 층(305)으로부터 벗겨질 수 있다.
제4a 내지 4g는 본 발명에 따른 DRAM 셀 제조 방법의 제1 실시예를 설명하는 단면도이다. 먼저, 제4a도를 보면, P-형 단결정 실리콘 기판(1)은 LOCOS 공정에 의해 열적으로 산화되어 그 위에 필드 실리콘 산화물 층(2)이 성장된다. 또한 실리콘 기판(1)을 열적으로 산화시킴으로써 게이트 실리콘 산화물 층(3)이 형성된다. 이후, CVD 공정에 의해 다결정 실리콘 층(4)이 형성된 후 패터닝되어 워드라인이 형성된다. 이후, 다결정 실리콘 층(4)과의 자기 정렬식으로 N+형 불순물 확산 영역(5)이 실리콘 기판(1) 내에 형성된다. 또한, CVD 공정에 의해 BPSG 층(6)이 형성된다.
다음에, 제4b도를 보면, 사진 석판 및 에칭 공정에 의해 BPSG 층(6) 내에 접촉 홀(CONT)이 형성된다. 이후에, CVD 공정에 의해 다결정 실리콘 층(7)이 피착된다. 다결정 실리콘 층(7)은 양호한 접촉 홀 커버리지 특성을 갖고 있기 때문에, 다결정 실리콘 층(7)은 접촉 홀(CONT)의 반경이 작고 높이가 큰 접촉 홀(CONT)내에 쉽게 매립된다. 이후, 스퍼터링 공정 또는 CVD 공정에 의해 약 400 내지 600 ℃의 기판 온도에서 약 1000 내지 8000 Å 두께의 무정형 텅스텐 실리사이드 층(8)이 피착된다. 이 경우에, 무정형 텅스텐 실리사이드 층(8)에서 실리콘 대 텅스텐 조성비는 약 2.2 내지 3.0이다. 즉, 실리콘이 풍부하다. 무정형 텅스텐 실리사이드 층(8)의 실리콘 성분은 다른 물질에 대해 양호한 접촉 특성을 갖고 있다는 것은 중요한 성질이다. 이후, 1 ×1015내지 1 × 1017ions/cm2의 비소사 무정형 텅스텐 실리사이드 층(8) 내로 도프된다. 비소 이온은 무정형 텅스텐 실리사이드 층(8)의 형성과 동시에 무정형 텅스텐 실리사이드 층(8) 내로 도프될 수도 있다.
다음에, 제4c도를 보면, 약 400 내지 500 ℃의 낮은 온도에서 CVD 공정에 의해 캡(cap) 실리콘 산화물 층(9)이 피착된다. 캡 실리콘 산화물 층(8)의 형성 동안에, 기판 온도가 낮기 때문에 무정형 텅스텐 실리사이드 층(8)은 거의 결정체로 변환되지 않는다.
다음에, 제4d도를 보면, 약 800 내지 900 ℃의 온도에서 열처리가 약 10분 동안 질소 분위기 중에서 실시된다. 결과적으로, 무정형 텅스텐 실리사이드 층(8)은 다결정 텅스텐 실리사이드 층(8')으로 변환된다.
다음에, 제4e도를 보면, 캡 실리콘 산화물 층(9)이 묽은 황산에 의해 에칭된다. 이 경우에, 비소는 다결정 텅스텐 실리사이드 층(8') 밖으로 미리 분리되고, 분리된 비소는 또한 상기 에칭에 의해서 다결정 텅스텐 실리사이드 층의 입자 경계로 부터 제거된다. 이에 따라, 다결정 텅스텐 실리사이드 층(8')의 표면의 불균일 정도가 커진다.
다음에, 제4f도를 보면, 다결정 텅스텐 실리사이드 층(8')과 다결정 실리콘 층(7)이 패터닝되어 하부 전극 층이 형성된다.
마지막으로, 제4g도를 보면, 커패시터 유전층(9')과 상부 전극 층(10)이 형성되어 셀이 완성된다.
따라서, 하부 전극 층(7, 8')의 표면과 상부 전극 층(10)의 표면이 불균일하게 되어 적층 커패시터의 용량이 증가한다.
제4e도의 다결정 텅스텐 실리사이드 층(8')의 표면의 한 예를 보여주는 제5도에 도시된 바와 같이, 약 100 내지 500 Å 의 요철이 실제로 관측된다.
제6a 내지 6g도는 본 발명에 따른 DRAM을 제조하는 방법에 대한 제2 실시예를 설명하는 단면도이다.
먼저, 제6a도를 보면, 제4a도에 도시된 것과 동일한 방법으로, P-형 단결정 실리콘 기판(1)이 LOCOS 공정에 의해 열적으로 산화되어 그 위에 필드 실리콘 산화물 층(2)이 성장된다. 또한, 실리콘 기판(1)을 열적으로 산화시킴으로써 게이트 실리콘 산화물 층(3)이 형성된다. 이후, CVD 공정에 의해 다결정 실리콘 층(4)이 형성되고 패터닝되어 워드라인이 형성된다. 이후, 다결정 실리콘 층(4)과의 자기 정렬식으로 N+형 불순물 확산 영역(5)이 실리콘 기판(1) 내에 형성되고, CVD 공정에 의해 BPSG 층(6)이 형성된다.
다음에, 제6b도를 보면, 제4b도에 도시된 것과 동일한 방법으로, 사진 석판 및 에칭 공정에 의해 BPSG 층(6) 내에 접촉 홀(CONT)이 형성된다. 이후, CVD 공정에 의해 다결정 실리콘 층(7)이 피착된다. 이후, 스퍼터링 공정 또는 CVD 공정에 의해 약 400 내지 600 ℃의 기판 온도에서 약 1000 내지 8000 Å 두께의 무정형 텅스텐 실리사이드 층(8)이 피착된다. 또한, 이 경우에, 무정형 텅스텐 실리사이드 층(8)에서 실리콘 대 텅스텐 조성비는 약 2.2 내지 3.0이다. 즉, 실리콘이 풍부하다. 이후에, 1 × 1015내지 1 × 1017ions/cm2농도의 비소가 무정형 텅스텐 실리사이드 층(8) 내로 도프된다. 또한, 비소 이온은 무정형 텅스텐 실리사이드 층(8)의 형성과 동시에 무정형 텅스텐 실리사이드 층(8) 내로 도프될 수도 있다.
다음에, 제6c도를 보면, 무정형 텅스텐 실리사이드 층(8)과 다결정 실리콘 층(7)이 패터닝되어 하부 전극 층이 형성된다.
다음에, 제6d도를 보면, 약 400 내지 500 ℃의 저온에서 CVD 공정을 이용해서 캡 실리콘 산화물 층(9)이 피착된다. 캡 실리콘 산화물 층(9)의 형성 동안에, 기판 온도가 낮기 때문에 무정형 텅스텐 실리사이드 층(8)은 결정체로 거의 변환되지 않는다.
다음에, 제6e도를 보면, 약 800 내지 900 ℃의 온도에서 열처리가 약 10분 동안 질소 분위기 중에서 실시된다. 결과적으로, 무정형 텅스텐 실리사이드 층(8)은 다결정 텅스텐 실리사이드 층(8')으로 변환된다.
다음에, 제6f도를 보면, 캡 실리콘 산화물 층(9)이 묽은 황산에 의해 에칭된다. 이 경우에, 비소는 다결정 텅스텐 실리사이드 층(8') 밖으로 미리 분리되고 분리된 비소는 또한 상기 에칭에 의해 다결정 텅스텐 실리사이드 층의 입자 경계로부터 제거된다. 따라서, 다결정 텅스텐 실리사이드 층(8')의 표면의 불균일도가 커진다.
마지막으로, 제6g도를 보면, 커패시터 유전층(9') 및 상부 전극 층(10)이 형성되어 셀이 완성된다.
따라서, 하부 전극 층(7, 8')의 표면과 상부 전극 층의 표면이 불균일하게 되어 적층 커패시터의 용량이 증가된다.
제2 실시예에서는, 다결정 텅스텐 실리사이드 층(8')의 측벽 또한 불균일하게 되기 때문에, 적층 커패시터의 용량이 제1 실시예에 비해 증가될 수 있다.
상술한 실시예에 있어서 텅스텐 실리사이드 층(8 및 8')이 이용되고 있지만, 다른 고융점 금속 실리사이드 층들이 이용될 수도 있다.
앞서 설명한 바와 같이, 본 발명에 따르면, 하부 전극의 표면의 불균일은 무정형 고융점 금속 실리사이드를 다결정 고융점 금속 실리사이드로 변환함으로써 얻어지기 때문에, 고집적 커패시터를 낮은 제조 단가로 생산할 수 있다.

Claims (12)

  1. 커패시터 제조 방법에 있어서, 반도체 기판(1) 상에 절연층(6)을 형성하는 단계; 상기 절연층에 접촉 홀(CONT)을 형성하는 단계; 상기 접촉 홀 내에 하부 도전층(7)을 매립하는 단계; 상기 하부 도전층 상에 불순물을 함유하는 무정형(amorphous) 고융점 금속 실리사이드 층(8)을 형성하는 단계; 상기 무정형 고융점 금속 실리사이드 층에 열처리를 실시하여 상기 무정형 고융점 금속 실리사이드 층을 다결정 고융점 금속 실리사이드 층으로 변화시키는 단계; 상기 다결정 고융점 금속 실리사이드 층과 상기 하부 도전층을 패터닝하여 하부 전극을 형성하는 단계; 상기 하부 전극 상에 유전층(9)을 형성하는 단계; 및 상부 전극(10)을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 무정형 고융점 금속 실리사이드 층을 다결정으로 변화시키지 않고 상기 무정형 고융점 금속 실리사이드 층 상에 실리콘 산화물 층을 형성하는 단계; 및 상기 열처리를 실시한 후에 상기 실리콘 산화물 층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  3. 제1항에 있어서, 상기 열처리는 약 800 내지 900 ℃의 온도로 질소 분위기에서 실시하는 것을 특징으로 하는 커패시터 제조 방법.
  4. 제1항에 있어서, 상기 하부 도전층은 다결정 실리콘으로 제조하며, 상기 무정형 고융점 금속 실리사이드 층은 텅스텐 실리사이드로 제조하는 것을 특징으로 하는 커패시터 제조 방법.
  5. 제4항에 있어서, 상기 무정형 고융점 금속 실리사이드 층의 불순물은 비소(arsenic)인 것을 특징으로 하는 커패시터 제조 방법.
  6. 제4항에 있어서, 상기 텅스텐 실리사이드는 약 2.2 내지 3.0의 실리콘 대 텅스텐 조성비를 가진 것을 특징으로 하는 커패시터 제조 방법.
  7. 커패시터 제조 방법에 있어서, 반도체 기판(1) 상에 절연층(6)을 형성하는 단계; 상기 절연층에 접촉 홀(CONT)을 형성하는 단계; 상기 접촉 홀 내에 하부 도전 층(7)을 매립하는 단계; 상기 하부 도전층 상에 불순물을 함유하는 무정형 고융점 금속 실리사이드 층(8)을 형성하는 단계; 상기 무정형 금속 실리사이드 층과 상기 하부 도전층을 패터닝하여 하부 전극을 형성하는 단계; 상기 무정형 고융점 금속 실리사이드 층에 열처리를 실시하여 상기 무정형 고융점 금속 실리사이드 층을 다결정 고융점 금속 실리사이드 층으로 변화시키는 단계; 상기 하부 전극 상에 유전층(9)을 형성하는 단계; 및 상부 전극(10)을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  8. 제7항에 있어서, 상기 하부 전극을 형성한 후에 상기 무정형 고융점 금속 실리사이드 층을 다결정으로 변화시키지 않고 상기 무정형 고융점 금속 실리사이드 층 상에 실리콘 산화물 층을 형성하는 단계; 및 상기 열처리를 실시한 후에 상기 실리콘 산화물 층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  9. 제7항에 있어서, 상기 열처리는 약 800 내지 900 ℃의 온도로 질소 분위기에서 실시하는 것을 특징으로 하는 커패시터 제조 방법.
  10. 제7항에 있어서, 상기 하부 도전층은 다결정 실리콘으로 제조하며, 상기 무정형 고융점 금속 실리사이드 층은 텅스텐 실리사이드로 제조하는 것을 특징으로 하는 커패시터 제조 방법.
  11. 제10항에 있어서, 상기 무정형 금속 실리사이드 층의 불순물은 비소인 것을 특징으로 하는 커패시터 제조 방법.
  12. 제10항에 있어서, 상기 텅스텐 실리사이드는 약 2.2 내지 3.0의 실리콘 대 텅스텐 조성비를 가진 것을 특징으로 하는 커패시터 제조 방법.
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