JPH04152668A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体記憶装置、具体的にはｌトランジスタ
・１キヤパンクで構成されるＤＲＡＭセルの製造方法に
関するものである。

（従来の技術） 従来のＤＲＡＭセルの製造方法を第２図を参照して説明
する。

まず、シリコン基板ｌに素子分離酸化膜２を形成した後
、素子領域の基板表面にゲート酸化膜３を形成し、その
上にトランスファゲートトランジスタのゲート電極４　
（ワード線として延在する）を形成する。このゲート電
極４は、ポリシリコン５を下層に、タングステンシリサ
イド６を上層に有するポリサイド構造で形成される。（
第２図（ａ））次に、ゲート電極４と素子分離酸化膜２
をマスクとして基板１のトランスファゲートトランジス
タのソース・ドレインを形成する部分に、イオン注入７
によって不純物（リン）８を注入する。

（第２図山）） その後、熱処理を行って不純物８を拡散させることによ
り、トランスファゲートトランジスタのソース・ドレイ
ン領域９を形成する（第２図（Ｃ））このソース・ドレ
イン領域はＬＤＤ構造に形成することも可能である。こ
れによりトランスファゲートトランジスタが完成する。

次に、第１中間絶縁膜としてのＣＶＤ酸化膜１０を基板
上の全面に形成する。（第２図（ｄ））そして、そのＣ
ＶＤ酸化膜１０上にレジストパターン１１を形成しく第
２図＋１１）、それをマスクとしてＣＶＤ酸化膜１０お
よびゲート酸化膜３を異方性ドライエツチングで選択的
に除去することにより、トランスファゲートトランジス
タのソース・ドレイン領域９の一方とキャパシタ、特に
その電荷蓄積電極を接続するためのコンタクトホール１
２を形成する（第２図（「）） その後、０．プラズマによるアッシングと硫酸通水によ
ってレジストパターン１１を除去（第２図（ｇ））した
上で、ポリシリコン１３をＬＰＣＶＤ法で全面に形成し
く第２図ｆｈ））、更に不純物（リン）を気相拡散させ
て導体とした後、該ポリシリコン１３上にレジストパタ
ーン１４を形成しく第２図＋１１）、それをマスクとし
てポリシリコン１３をドライエツチングでバターニング
することにより、キャパシタの電荷蓄積電極１５を形成
する（第２図（ｊ））　　この電荷蓄積電極１５は、前
記コンタクトホール１２を通してトランスファゲートト
ランジスタのソース・ドレイン領域９の一方に接続され
る。

その後、レジストパターン１４をＯＮプラズマによるア
ッシングと硫酸通水により除去（第２図体））した後、
電荷蓄積電極１５の表面を含む全表面にキャパシタの誘
電体膜としての酸化膜１６を熱処理により形成する（第
２図（ｌｌ＞、この膜は、窒化膜と酸化膜の２層にする
こともできる。

次に、その酸化膜１６上の全面にポリシリコンをＬＰＣ
ＶＤ法によって堆積させ、ポリシリコン１３の場合と同
様にリンを拡散させて導体とすることにより、キャパシ
タのプレート電極１７を形成する（第２図ｃ員）。これ
番こよりキャパシタが完成する。

次に、プレート電極１７上にレジストパターン１８を形
成しく第２図ｆｎ））、それをマスクとしてプレート電
極Ｉ７をコンタクトホール形成部分、詳しくは後述のピ
ント線とトランスファゲートトランジスタのソース・ド
レイン領域９の他方とを接続するコンタクトホールの形
成部分から異方性ドライエツチングで除去する（第２図
（０））　　この時、同時に、同部分の酸化膜１６も薄
いから除去される。

その後、レジストパターン１８を除去（第２図（ｐｌ）
Ｌ、た後、全面に第２の中間絶縁膜としてＣＶＤ酸化膜
１９を形成しく第２図＋１１）、その上にレジストパタ
ーン２０を形成しく第２図（ｒ））それをマスクとして
ＣＶＤ酸化膜１９とその下のＣＶＤ酸化膜１０を異方性
ドライエツチングで選択的に除去することにより、トラ
ンスファゲートトランジスタのソース・ドレイン領域９
の他方の表面上にビット線接続用のコンタクトホール２
１を形成する（第２図（３））。

その後、レジストパターン２０を除去（第２図ｆｔ１）
した後、Ａ！膜２２をスバフタ法により全面に堆積させ
（第２図（ｕｌ）、その上にレジストパターン２３を形
成する（第２図（Ｖ））　　そして、そのレジストパタ
ーン２３をマスクとしてＡＩ膜２２をドライエツチング
でバターニングすることにより、前記コンタクトホール
２１を通してトランスファゲートトランジスタのソース
・ドレイン領域９の他方に接続されるビア）線２４を形
成する（第２ロー）。

最後にレジストパターン２３を０！プラズマアツシング
と濃硝酸により除去する（第２図（×））ことで、ＤＲ
ＡＭセルが完成する。

（発明が解決しようとする課題） しかしながら、上記のような従来の製造方法では、素子
パターンの微細化に伴ないキャパシタの電極面積が縮小
されると、キャパシタ容量が不足し、メモリの電気的特
性が悪化する問題点があった。

この発明は上記の点に鑑みなされたもので、キ中バシタ
の電極面積が縮小されても、該電極の表面積を増大させ
ることでキャパシタの容量増大を図ることができ、メモ
リの電気的特性の向上を図ることができる半導体記憶装
置の製造方法を提供することを目的とする。

（課題を解決するための手段） この発明は、半導体基板上にトランスファゲートトラン
ジスタを形成し、さらにその上にキャパシタを形成する
ようにした半導体記憶装置の製造方法において、トラン
スファゲートトランジスタのゲート電極をポリサイド構
造で形成し、その際上層のタングステンシリサイド層は
、タングステンの含有率を多くして形成し、かつ酸素雰
囲気中でのアニールを加えることにより表面を荒させて
表面を凹凸面として形成し、その後、該ゲート電極上に
一部を重ねてキャパシタの電荷蓄積電極、誘電体膜、プ
レート電極を順次形成することにより、これら各電極お
よび誘電体膜の上下面は、前記ゲート電極に重なる部分
が、該ゲート電極の表面の凹凸を反映して凹凸面となる
ようにしたものである。

（作　用） ゲート電極をポリサイド構造で形成し、その際、タング
ステンの含有率を多くして上層のタングステンシリサイ
ド層を形成し、さらに酸素雰囲気中でのアニールを加え
ると、該タングステンシリサイド層の表面が荒れて該タ
ングステンシリサイド層の表面（ゲート電極の表面）が
凹凸面に形成される。

そして、そのゲート電極上に一部を重ねてキャパシタの
蓄積電極、誘電体膜、プレート電極を形成すれば、これ
ら各電極および誘電体膜の前記ゲート電極との重なり部
分の上下面は、該ゲート電極表面の凹凸を反映して凹凸
面となるので、これら１を荷蓄積電極、誘電体膜、プレ
ート電極の平面積が縮小されても表面積は太き（なり、
キャパシタの容量増大を回ることができる。

（実施例） 以下この発明の一実施例を第１図を参照して説明する。

一実施例では、まず第１図（ａｌに示すように、シリコ
ン基板３１に素子分離酸化膜３２を形成した後、素子領
域の基板表面にゲート酸化膜３３を形成する。

次に、基板３１上の全面にＬＰＣＶＤ法でポリシリコン
層３４を形成しく第１ロー））、導電性をもたせるため
に不純物（リン）をドープする。その後、ポリ°ンリコ
ン層３４上にスパッタ法またはＣＶＤ法でタングステン
シリサイド層３５を形成する。この時、タングステンシ
リサイド層３５は、通常よりタングステンの含有率を多
くして形成する。具体的にはタングステン１に対してシ
リコン２゜２以下のタングステンリッチの状態にして形
成する。その後、酸素雰囲気中で９００’Ｃ以上。

１５分程度の熱処理を行う、すると、タングステンリッ
チの状態で形成したタングステンシリサイド層３５は表
面が荒れ、表面が第１ロー）に示すように凹凸面となる
。

しかる後、通常のホトリソ・エツチング法でタングステ
ンシリサイド層３５とポリシリコン層３４をパターニン
グすることにより、トランスファゲートトランジスタの
ゲート電極３６　（ワード線として延在する）をポリサ
イド構造で形成する（第１図（Ｃ））　　このゲート電
極３６の表面は、前記タングステンシリサイド層３５の
表面により凹凸である。

次に、ゲート電極３６と素子骨ｊｉｌ！酸化膜３２をマ
スクとして基板３Ｉのトランスファゲートトランジスタ
のソース・ドレインを形成する部分に、イオン注入３７
によって不純物（リン）３８を注入する。（第１図（ｄ
）） その後、熱処理を行って不純物３８を拡散させることに
より、トランスファゲートトランジスタのソース・ドレ
イン領域３９を形成する（第１図（ｅｌ）、このソース
・ドレイン領域はＬＤＤ構造に形成することも可能であ
る。これによりトランスファゲートトランジスタが完成
する。

次に、第１中間絶縁膜としてのＣＶＤ酸化膜４０を基板
上の全面に形成する（第１図（ｆ））　　このＣＶＤ酸
化［１４０は、ゲート電極３６上の部分においでは、該
ゲート電極３６表面の凹凸により、上下面が凹凸面に形
成される。

次に、そのＣＶＤ酸化膜４０上にレジストパターン４１
を形成しく第１図（沿）、それをマスクとしてＣＶＤ酸
化ｌ！４０およびゲート酸化膜３３を異方性ドライエツ
チングで選択的に除去することにより、トランスファゲ
ートトランジスタのソース・ドレイン領域３９の一方と
キャパシタ、特にその電荷蓄積電極を接続するためのコ
ンタクトホール４２を形成する（第１図（ｈ）） その後、０□プラズマによるアッシングと硫酸過水によ
ってレジストパターン４１を除去（第１図（ＩＩ）した
上で、ポリシリコン４３をＬＰＣＶＤ法で全面に形成し
く第１図（ｊ））、更に不純物（リン）を気相拡散させ
て導体とした後、該ポリシリコン４３上にレジストパタ
ーン４４を形成しく第１図Ｃｋ））、それをマスクとし
てポリシリコン４３をドライエツチングでバターニング
することにより、キャパシタの電荷蓄積電極４５を形成
する（第１図（１））　　この電荷蓄積電極４５は、前
記コンタクトホール４２を通してトランスファゲートト
ランジスタのソース・ドレイン領域３９の一方にｔｌ　
ｍされる。また、この電荷蓄積電極４５は、前記ポリシ
リコン４３を形成した時、ゲート電極３６上の部分にお
いては下地の表面の凹凸の影響を受けて上下面が凹凸と
なるので、この部分を残して電極形成することにより、
ゲート電極３６上の一部においては上下面が凹凸面に形
成される。

次に、レジストパターン４４を０２プラズマによるアッ
シングと硫酸過水により除去（第１図（ロ））した後、
電荷蓄積電極４５の表面を含む全表面にキャパシタの誘
電体膜としての酸化膜４６を熱処理により形成する（第
１図＋３１）、この膜は、窒化膜と酸化膜の２ＩＷにす
ることもできる。また、この膜４６は、ゲート電極３６
上においては、下地の凹凸の影響を受けて上下面が凹凸
面となる。

次に、その酸化膜４６上の全面にポリシリコンをＬＰＣ
ＶＤ法によって堆積させ、ポリシリコン４３の場合と同
様にリンを拡散させて導体とすることにより、キャパシ
タのプレート電極４７を形成する（第１図（０））　　
このプレート電極４７は、ゲート電極３６上においては
、下地の凹凸の影響を受けて上下面が凹凸面となる。以
上でキャパシタが完成するが、このキャパシタは、電荷
蓄積電極４５．酸化膜（誘電体膜）４６．プレート電極
４７の上下面がゲート電極３６上においては凹凸面とな
っていて、それらの表面積が増大しているので、平面積
が縮小されても大きな容量を得ることができる。

次に、プレート電極４７上にレジストパターン４８を形
成しく第１図（Ｐ））、それをマスクとしてプレート電
極４７をコンタクトホール形成部分、詳しくは後述のピ
ント線とトランスファゲートトランジスタのソース・ド
レイン領域３９の他方とを接続するコンタクトホールの
形成部分から異方性ドライエツチングで除去する（第１
図（ｑ））　　この時、同時に、同部分の酸化膜４６も
薄いから除去される。

その後、レジストパターン４８を除去（第１図（ｒｌ）
した後、全面に第２の中間絶縁膜としてＣＶＤ酸化膜４
９を形成しく第１図＋３１＞、その上にレジストパター
ン５０を形成しく第１図（ｔ））それをマスクとしてＣ
ＶＤ酸化膜４９とその下のＣＶＤ酸化膜４０を異方性ド
ライエツチングで選択的に除去することにより、トラン
スファゲートトランジスタのソース・ドレイン領域３９
の他方の表面上にビット線接続用のコンタクトホール５
１を形成する（第１図（Ｕ）） その後、レジストパターン５０を除去（第１図（Ｖｌ）
シた後、ＡＩ膜５２をスバ、り法により全面に堆積させ
（第１図←））、その上にレジストパターン５３を形成
する（第１図（×））　　そして、そのレジストパター
ン５３をマスクとしてＡＺ膜５２をドライエツチングで
パターニングすることにより、前記コンタクトホール５
１を通してトランスファゲートトランジスタのソース・
ドレイン領域３９の他方に接続されるビット線５４を形
成する（第１図（ｙ））。

最後にレジストパターン５３を０１プラズマアフシング
と濃硝酸により除去する（第１図（２））ことで、ＤＲ
ＡＭセルが完成する。

（発明の効果） 以上詳細に説明したようにこの発明の製造方法によれば
、トランスファゲートトランジスタのゲート電極の表面
を凹凸面に形成し、そのゲート電極上に一部を重ねてキ
ャパシタの電荷蓄積電極、誘電体膜、プレート電極を形
成することにより、それらのゲート電極上の上下面を、
ゲート電極表面の凹凸を反映させて凹凸面に形成するよ
うにしたので、それら電荷蓄積電極、誘電体膜およびプ
レート電極の平面面積が縮小されてもそれらの表面積を
大きくとることができ、キャパシタ容量を増大させるこ
とができる。したがって、メモリセルの電気的特性の向
上を図ることができる。また、この発明の方法によれば
、トランスファゲートトランジスタのゲート電極をポリ
サイド構造で形成し、その際、タングステンの含有率を
多（することと、酸素雰囲気中での熱処理を加えること
により、上層のタングステンシリサイド層の表面を荒さ
せて該シリサイド層の表面（ゲート電極の表面）を凹凸
面とし、その凹凸面の影響でキャパシタの電荷蓄積電極
、誘電体膜、プレート電極に凹凸面を形成するようにし
たので、従来のプロセスをあまり変えずに、前記シリサ
イド層を形成する際のシリコンとタングステンの比率を
変え、熱処理を加えるだけで、キャパシタの容量増大を
図ることができる。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の製造方法の一実施
例を示す工程断面図、第２図は従来のＤＲＡＭセルの製
造方法を示す工程断面図である。 ３１・・・シリコン基板、３３・・・ゲート酸化膜、３
４・・・ポリシリコン層、３５・・・タングステンシリ
サイド層、３６・・・ゲート電極、３９・・・ソース・
ドレイン領域、４５・・・電荷蓄積電極、４６・・・酸
化膜（誘電体膜）　　４７・・・プレート電極。 本発明の一実施例 第１図 第１ 図 従来の製造方法 ｉ、’；　２ 手続補正書 （方式） ％式％ １、　事件の表示 平成２年　特　許　願　第２７６４１１号２、　発明の
名称 半導体記憶装置の製造方法 ３、補正をする者 事件との関係　　特許出願人 （０２９）　　沖電気工業株式会社 ４、代理人 ５゜ 補正命令の日付 平成３年１月２２日 （発送臼） ６、補正の対象 図面

Claims (1)

1. 【特許請求の範囲】 半導体基板上にトランスファゲートトランジスタを形成
   し、さらにその上にキャパシタを形成するようにした半
   導体記憶装置の製造方法において、トランスファゲート
   トランジスタのゲート電極をポリサイド構造で形成し、
   その際上層のタングステンシリサイド層は、タングステ
   ンの含有率を多くして形成し、かつ酸素雰囲気中でのア
   ニールを加えることにより表面を荒させて表面を凹凸面
   として形成し、 その後、該ゲート電極上に一部を重ねてキャパシタの電
   荷蓄積電極、誘電体膜、プレート電極を順次形成するこ
   とにより、これら各電極および誘電体膜の上下面は、前
   記ゲート電極に重なる部分が、該ゲート電極の表面の凹
   凸を反映して凹凸面に形成されることを特徴とする半導
   体記憶装置の製造方法。