KR100318456B1 - 반도체소자의탄탈륨산화막캐패시터형성방법 - Google Patents

반도체소자의탄탈륨산화막캐패시터형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 소자의 탄탈륨산화막 캐패시터 형성 공정에 관한 것이며, 탄탈륨산화막 증착시 비정질 박막 내에 완전히 산화되지 못하고 공공으로 남아있는 Ta 화학종(oxygen vacancies)의 생성을 억제시키고 탄소 성분의 불순물을 제거함으로서 전기적 특성 및 유전 특성을 개선하고, 탄탈륨산화막의 결정화 열처리시 산소의 침투에 의한 하부 전극의 산화를 방지하는 반도체 소자의 탄탈륨산화막 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명은 탄탈륨산화막을 형성함에 있어 비정질 탄탈륨산화막의 증착과 산소(O2) 플라즈마 열처리(plasma annealing) 공정을 반복하여 적층함으로서 탄탈륨산화막 내에 존재하는 불순물의 영향을 최소화시키고, 불안정한 화학양론비를 안정화시켜서 양질의 탄탈륨산화막을 얻을 수가 있다. 또한, 본 발명은 하부 전극(폴리실리콘막)의 질화를 통해 결정화 열처리 온도를 증가시키더라도 자연 산화막(SiO2)이 형성되는 것을 방지할 수 있으므로, 탄탈륨산화막의 결합력을 강화시킴으로서 탄탈륨산화막의 물리·화학적 특성의 열화를 방지할 수 있을 뿐만 아니라, 결정화율을 높여 높은 유전율을 얻을 수 있기 때문에 캐패시터의 전기적 특성을 개선할 수 있다.

Description

반도체 소자의 탄탈륨산화막 캐패시터 형성방법{A method for forming tantalum oxide capacitor in semiconductor device}
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 소자의 탄탈륨산화막 캐패시터 형성 공정에 관한 것이다.
DRAM을 비롯한 반도체 소자의 고집적화에 따라 캐패시터의 충분한 정전용량을 확보하는 것이 큰 문제로 부각되었으며, 이를 해결하는 하나의 방안으로서 캐패시터의 하부 전극인 전하저장 전극의 표면적을 증가시키는 기술에 대한 많은 연구·개발이 진행되어 왔다. 그러나, 역시 고집적화에 수반되는 공정 마진의 저하 때문에 전하저장 전극의 표면적을 증가시키는데는 한계가 있다.
이러한 한계를 극복하기 위하여 고유전체인 탄탈륨산화막(Ta2O5)을 캐패시터 유전막으로 사용하는 탄탈륨산화막 캐패시터 형성 기술에 대한 관심이 증대되고 있는데, 이는 캐패시터의 정전용량이 유전율에 비례하는 원리를 적용한 것이다.
탄탈륨산화막 캐패시터 형성 공정은 전반적으로 기존의 NO(Nitride/Oxide) 캐패시터 형성 공정과 유사하나, 고유전체 물질인 탄탈륨산화막을 이용한 박막 형성 기술과 캐패시터의 전기적 특성 열화를 방지하기 위한 전·후 처리 기술 등의 난이도 높은 공정을 포함한다.
첨부된 도 1에 도시된 바와 같이 종래의 일반적인 탄탈륨산화막 캐패시터는 폴리실리콘 하부 전극(10) 상에 유전체로서 탄탈륨산화막(Ta2O5)(11)을 증착하고, 그 상부에 TiN막(12)/폴리실리콘막(13)(또는 TiN막만 사용) 구조의 상부 전극을 적층시켜 형성하고 있다.
일반적으로, 탄탈륨산화막(11)은 플라즈마 화학기상증착(PECVD)법, 저압 화학기상증착(LPCVD)법, 자외선-포토-화학기상증착(UV-photo-CVD), 고주파 자기 스퍼터링(RF magnetic sputtering)과 같은 방법을 이용하여 증착한다. 그 중에서도 막질이 우수한 PECVD법과, 상대적으로 박막의 막질은 떨어지지만 층덮힘성(step coverage)이 우수한 LPCVD법을 주로 사용하여 탄탈륨산화막(11)을 증착한다.
그러나, 상기의 증착법들 중에서 어느 증착법을 사용하든지 증착된 탄탈륨산화막이 불안정한 화학양론비(stoichiometry)를 갖게 되어 첨부된 도면 도 2에 도시된 바와 같이 TaxOy와 같은 상태로 존재하면서 탄탈륨(Ta)과 산소(O)의 조성비 차이에 기인하여 치환된 Ta 원자(완전히 산화되지 못하고 공공(vacancy)으로 남아 있는 Ta 화학종)(22)가 생성되고, 탄탈륨산화막(21)의 전구체(precusor)인 Ta(OC2H5)5의 유기물과 O2(또는 N2O) 가스의 반응에 의하여 불순물인 탄소(C), 탄소화합물(CH4등) 및 물(H2O)이 생성된다.
결국, 탄탈륨산화막(21) 내에 불순물로 존재하는 탄소(carbon) 원자, 이온(ion), 라디칼(radical)에 의해 캐패시터의 누설 전류(leakage current)가 증가하게 되고, 유전 특성(dielectric characteristics)이 열화되는 문제를 내포하고 있어 탄탈륨산화막 캐패시터를 양산용 반도체 소자에 채택되는 데에 큰 걸림돌이 되고 있다.
또한, 산소(O)가 폴리실리콘 하부 전극(20)까지 침투할 경우, 유전율이 낮은 실리콘산화막(SiO2)이 형성되어 캐패시터의 정전용량을 저하시키는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 탄탈륨산화막 증착시 비정질 박막 내에 완전히 산화되지 못하고 공공으로 남아있는 Ta 화학종(oxygen vacancies)의 생성을 억제시키고 탄소 성분의 불순물을 제거함으로서 전기적 특성 및 유전 특성을 개선하는 반도체 소자의 탄탈륨산화막 캐패시터 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 탄탈륨산화막의 결정화 열처리시 산소의 침투에 의한 하부 전극의 산화를 방지하는 반도체 소자의 탄탈륨산화막 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 형성된 탄탈륨산화막 캐패시터의 단면도.
도 2는 탄탈륨산화막(Ta2O5) 증착 직후의 개념적인 막 구성도.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 캐패시터 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 폴리실리콘막
21 : 탄탈륨산화막
22 : 치환된 Ta 원자
상기의 기술적 과제를 달성하기 위하여 본 발명의 일 측면에 따르면, 소정의 하부층 상부에 하부 전극용 제1 전도막을 형성하는 단계; 상기 제1 전도막 상부에 탄탈륨산화막을 증착하되, 증착 도중 다수 번의 산소 플라즈마 열처리를 실시하는 단계; 및 상기 탄탈륨산화막 상부에 상부 전극용 제2 전도막을 형성하는 단계를 포함하여 이루어진 반도체 소자의 탄탈륨산화막 캐패시터 형성방법이 제공된다.
본 발명은 탄탈륨산화막을 형성함에 있어 비정질 탄탈륨산화막의 증착과 산소(O2) 플라즈마 열처리(plasma annealing) 공정을 반복하여 적층함으로서 탄탈륨산화막 내에 존재하는 불순물의 영향을 최소화시키고, 불안정한 화학양론비를 안정화시켜서 양질의 탄탈륨산화막을 얻을 수가 있다. 또한, 본 발명은 하부 전극(폴리실리콘막)의 질화를 통해 결정화 열처리 온도를 증가시키더라도 자연 산화막(SiO2)이 형성되는 것을 방지할 수 있으므로, 탄탈륨산화막의 결합력을 강화시킴으로서 탄탈륨산화막의 물리·화학적 특성의 열화를 방지할 수 있을 뿐만 아니라, 결정화율을 높여 높은 유전율을 얻을 수 있기 때문에 캐패시터의 전기적 특성을 개선할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 탄탈륨산화막 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.
우선, 도 3a에 도시된 바와 같이 하부 전극 재료인 폴리실리콘막(30)에 200∼400℃ 온도 범위에서 NH3(또는 N2, N2O) 가스를 사용한 질소 플라즈마(plasma) 열처리를 실시하여 폴리실리콘막(30) 표면 부분을 질화(nitrification) 시킨다. 이때, 폴리실리콘막(30)의 질화는 이후 증착될 비정질 탄탈륨산화막과의 계면에 후속 고온 공정(비정질 탄탈륨산화막을 결정화시키기 위한 O2어닐링 공정)시 산소(O)의 침투에 의한 폴리실리콘막(30)의 산화로 인하여 저유전율층인 실리콘산화막(SiO2)이 형성되는 것을 최대한 방지하기 위한 것이며, 폴리실리콘막(30)의 증착과 인-시츄(in-situ) 공정으로 실시할 수 있다. 또한, 질화 공정이 200∼400℃의 낮은온도에서 플라즈마를 이용하여 진행되므로, 종래와 같이 800℃ 이상의 온도 및 NH3분위기의 퍼니스(furnace) 내에서 열처리하여 질화시키는 방법에 비해 폴리실리콘막(30)의 열화를 방지할 수 있으며, 계면의 막질(quality)도 개선시켜 누설 전류 특성을 향상시킬 수 있다.
도면 부호 '31'은 폴리실리콘막(30)의 질화에 의해 형성된 질화막(Si3N4)(또는 산화질화막(SiOxNy))을 나타낸 것으로, 질화막(31)(또는 산화질화막)은 실리콘산화막(SiO2)에 비해 큰 유전율을 갖는다.
다음으로, 도 3b에 도시된 바와 같이 질화막(31) 상에 LPCVD법(다른 증착법도 사용 가능함)을 사용하여 비정질의 탄탈륨산화막(32a)을 400∼500℃의 온도에서 1차 증착하고, 산소(O2) 플라즈마 열처리를 실시한다. 이어서, 다시 비정질의 탄탈륨산화막(32b)을 증착하고, 산소 플라즈마 열처리를 실시한다. 이와 같이 탄탈륨산화막의 증착 및 산소 플라즈마 열처리를 필요에 따라 1회 이상 반복함으로써, 위에서 언급한 도 2에 도시된 바와 같이 비정질의 탄탈륨산화막(21) 내부에 존재하는 치환형 Ta 원자(vacancy atom)(22) 및 탄소 성분을 효과적으로 산화시켜 수분(H2O) 등으로 제거하여 원하는 두께의 박막을 형성시킨다. 이에 따라 탄탈륨(Ta)과 산소(O)의 결합력을 강화시키면서 불안정한 화학양론비를 안정화시켜 누설 전류의 수준(level)을 낮추고, 절연파괴전압(breakdown voltage)을 증가시켜 탄탈륨산화막 캐패시터의 전기적 특성을 개선시킬 수 있게 된다.
계속하여, 도 3c에 도시된 바와 같이 비정질의 탄탈륨산화막(32a, 32b)을 800∼900℃의 온도 및 질소(N2) 분위기에서 10∼60분 정도 열처리하여 결정화(crystallization)를 유도한 다음, 상부 전극 재료인 TiN막(33)/폴리실리콘막(34)을 증착한다. 이때, TiN막(33)/폴리실리콘막(34)을 TiN 단일막으로 대체할 수 있다.
이후, 사진 및 식각 공정을 진행함으로써 캐패시터 형성 공정을 완료한다. 물론 사진 및 식각 공정을 탄탈륨산화막(32a, 32b) 형성 직후에 실시할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 하부 전극 재료로서 폴리실리콘막을, 상부 전극 재료로서 TiN/폴리실리콘막을 사용하였으나, 본 발명의 기술적 원리는 이들을 대신하여 다른 전도층을 사용하는 경우에도 적용된다.
전술한 본 발명은 탄탈륨산화막의 물리·화학적 특성을 향상시킬 수 있어 유전 특성 및 전기적 특성을 개선하는 효과가 있으며, 탄탈륨산화막의 유전율을 상승시켜 캐패시터의 정전용량을 증가시키는 효과가 있다.

Claims (6)

  1. 소정의 하부층 상부에 하부 전극용 제1 전도막을 형성하는 단계;
    상기 제1 전도막 상부에 탄탈륨산화막을 증착하되, 증착 도중 다수 번의 산소 플라즈마 열처리를 실시하는 단계; 및
    상기 탄탈륨산화막 상부에 상부 전극용 제2 전도막을 형성하는 단계
    를 포함하여 이루어진 반도체 소자의 탄탈륨산화막 캐패시터 형성방법.
  2. 제1항에 있어서,
    200∼400℃ 온도에서 상기 제1 전도막 표면에 NH3가스, N2가스, N2O 가스 중 어느 하나를 사용한 질소 플라즈마 열처리를 실시하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 탄탈륨산화막 캐패시터 형성방법.
  3. 제2항에 있어서,
    상기 제1 전도막은 폴리실리콘막이며, 상기 제2 전도막은 TiN/폴리실리콘 적층막 또는 TiN막인 것을 특징으로 하는 반도체 소자의 탄탈륨산화막 캐패시터 형성방법.
  4. 제1항 또는 제2항에 있어서,
    증착이 완료된 상기 탄탈륨산화막에 대해 결정화 열처리를 수행하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 탄탈륨산화막 캐패시터 형성방법.
  5. 제3항에 있어서,
    상기 산소 플라즈마 열처리를 실시하는 단계는,
    질화된 상기 폴리실리콘막 상에 제1 탄탈륨산화막을 증착하는 단계;
    상기 제1 탄탈륨산화막에 대해 산소 플라즈마 열처리를 수행하는 단계;
    상기 제1 탄탈륨산화막 상에 제2 탄탈륨산화막을 증착하는 단계; 및
    상기 제2 탄탈륨산화막에 대해 산소 플라즈마 열처리를 수행하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 탄탈륨산화막 캐패시터 형성방법.
  6. 제4항에 있어서,
    상기 결정화 열처리는,
    적어도 800℃의 N2가스 분위기에서 10∼60분 동안 수행하는 것을 특징으로 하는 반도체 소자의 탄탄륨산화막 캐패시터 형성방법.
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