JP2002261274A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＳｉＧｅを用いたゲート電極上の金属シリサ
イド層が低抵抗相の単一相で形成され、かつ凝集が起こ
らないで形成される半導体装置を提供することを目的と
する。 【解決手段】 トランジスタのゲート電極１９が、トラ
ンジスタのゲート絶縁膜１２上に形成された下部シリコ
ン膜１４と、下部シリコン膜１４上に形成されたＳｉＧ
ｅ膜１６と、ＳｉＧｅ膜１６の上方に形成された上部シ
リコン膜１８と、上部シリコン膜１８の表面側のシリコ
ンと金属膜とが反応して形成された金属シリサイド層３
０とを有し、金属シリサイド層３０が形成される前に、
上部シリコン膜１８の表面のＧｅ濃度が、金属シリサイ
ド層３０が低抵抗相のみの単一相からなり、かつ金属シ
リサイド層３０の凝集に起因した局所的な上部シリコン
膜１８の露出が起こらないような濃度に調整されている
ことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリコンゲルマニ
ウムにより形成され、表面に金属シリサイド層を有する
ゲート電極を備えた半導体装置及びその製造方法に関す
る。

【０００２】

【従来の技術】近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘ
ｉｄｅ ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高性能化に伴い、
トランジスタの例えばゲート電極にシリコンゲルマニウ
ム（ＳｉＧｅ）を用いることが提案されている。ＳｉＧ
ｅを用いたゲート電極を有するトランジスタは以下のよ
うな利点がある。

【０００３】（１）ゲート電極中の導電型不純物の活性
化率を向上させることができるので、導電型不純物のド
ーズ量を少なくすることができる。これにより、導電型
不純物がゲート電極の下のチャネルに突き抜けてしまう
ことを抑制することができる。 （２）導電型不純物であるボロンの活性化率を高くする
ことができるので、ゲート電極の空乏化を抑制すること
ができる。

【０００４】（３）ＰチャネルＭＯＳＦＥＴにおいて
は、ＳｉＧｅの仕事関数が基板であるシリコンに比べて
小さいのでしきい値電圧（Ｖｔｈ）を合わせるため、チ
ャネル濃度を低くする必要がある。この結果、垂直方向
の電界が下がり、基板のキャリア移動度が向上する。し
かしながら、ＳｉＧｅを用いたゲート電極は、ＣＭＯＳ
デバイスを製造する際のゲート電極上及びソース／ドレ
イン上にセルフアラインでシリサイドを形成する、いわ
ゆる、サリサイド（Ｓｅｌｆ−ａｌｉｇｎｅｄ Ｓｉｌ
ｉｃｉｄｅ）プロセスとの整合性がよくないことが懸念
されている。

【０００５】すなわち、ＳｉＧｅ膜上に直接金属膜を形
成して金属シリサイド層を形成すると、ＧｅがＳｉＧｅ
膜の表面に析出したり、シリサイド反応の過程でＧｅが
金属シリサイド層の結晶粒内から結晶粒界にはきだされ
る過程が加わったりするため、反応が抑制されて低抵抗
のシリサイド相からなるコバルトシリサイド層が形成さ
れないことがある。たとえ、低抵抗のシリサイド相でシ
リサイド層が形成されたとしても、Ｇｅが金属シリサイ
ド層の結晶粒界に偏析することに伴う粒界エネルギーの
増大に起因して、金属シリサイド層が均一の膜厚に形成
されず、ところどころにシリサイド層が形成されていな
い不連続膜になる。すなわち、金属シリサイド層の凝集
が起きてしまう。

【０００６】このようなＧｅの影響はＳｉＧｅ膜内のＧ
ｅの混晶比が高いほど顕著になり、表面にＧｅを含まな
いＰｏｌｙ−Ｓｉゲート上に形成された金属シリサイド
層のように低抵抗のものを形成することができない。ま
た、ＳｉＧｅ膜の表面のＧｅの存在による金属シリサイ
ド層の高抵抗化現象は、微細ゲートに広く採用されてい
るコバルトシリサイド層を形成する場合に特に顕著にな
る。

【０００７】これを回避するため、特開２０００−１５
０６６９号公報には、ＳｉＧｅ膜上にＧｅを含まないＳ
ｉ膜を形成して該Ｓｉ膜とＣｏ膜とを反応させることに
より、Ｇｅを含まない低抵抗なコバルトシリサイド層を
形成できることが記載されている。

【０００８】

【発明が解決しようとする課題】しかしながら、ＳｉＧ
ｅ膜中のＧｅのＳｉ層への拡散は、半導体製造工程の例
えば導電型不純物を活性化するための熱処理工程で起こ
るので、ＳｉＧｅ膜上に、表面にＧｅを含まないＳｉ膜
を形成するには、ＳｉＧｅ膜に対してＳｉ膜の膜厚を厚
くする必要がある。

【０００９】その結果、Ｇｅが拡散できる容量が増加す
るので、ＳｉＧｅ膜中のＧｅがその上部のＳｉ膜中に拡
散しやすくなる。これにより、ＳｉＧｅ膜中のＧｅ濃度
が下がるので、トランジスタのしきい値電圧（Ｖｔｈ）
がシフトしてしまうという問題がある。本発明は以上の
問題点を鑑みて創作されたものであり、トランジスタの
しきい値電圧（Ｖｔｈ）のシフトが抑制されつつ、Ｓｉ
Ｇｅを用いたゲート電極上の金属シリサイド層が低抵抗
相の単一相で形成され、かつ凝集が起こらないで形成さ
れる半導体装置及びその製造方法を提供することを目的
とする。

【００１０】

【課題を解決するための手段】上記問題を解決するた
め、本発明は半導体装置に係り、絶縁ゲート型の電界効
果トランジスタを備えた半導体装置であって、前記トラ
ンジスタのゲート電極が、前記トランジスタのゲート絶
縁膜上に形成された下部シリコン膜と、前記下部シリコ
ン膜上に形成された、Ｓｉ_1-XＧｅ_x（１＜Ｘ＜０）で表
されるシリコンゲルマニウム（ＳｉＧｅ）膜と、前記Ｓ
ｉＧｅ膜の上方に形成された上部シリコン膜と、前記上
部シリコン膜の表面側のシリコンと金属膜とが反応して
形成された金属シリサイド層とを有し、前記金属シリサ
イド層が形成される前に、前記上部シリコン膜の表面の
Ｇｅ濃度が、前記金属シリサイド層が低抵抗相のみの単
一相からなり、かつ、前記金属シリサイド層の凝集に起
因した局所的な前記上部シリコン膜の露出が起こらない
ような濃度に調整されていることを特徴とする。

【００１１】本発明は、金属シリサイド層が形成される
前に、上部シリコン膜の表面に全くＧｅが存在しないよ
うにするのではなく、トランジスタのしきい値電圧（Ｖ
ｔｈ）が、例えばソース／ドレインの活性化アニール条
件に依存して大きくシフトしないように、例えば上部シ
リコン膜をＳｉＧｅ膜に対して薄い膜厚で形成してＳｉ
Ｇｅ膜から上部シリコン膜へのＧｅの流出を抑え、金属
シリサイド層が低抵抗相のシリサイド相からなり、かつ
凝集が起こらないように、上部シリコン膜の表面のＧｅ
の濃度が調整されている。

【００１２】上部シリコン膜の表面のＧｅ濃度が比較的
高い場合においては、金属シリサイド層が高抵抗のシリ
サイド相を含んで形成されたり、金属シリサイド層が不
連続になる凝集が起こったりするおそれがある。本発明
では、上部シリコン膜の表面のＧｅ濃度が、例えば、金
属シリサイド層がコバルト（Ｃｏ）シリサイド層からな
る場合、Ｃｏとシリコンとの比が１：２（ＣｏＳｉ₂）
の低抵抗相からなる単一相で形成され、かつＣｏＳｉ層
に凝集が起こらないように比較的低い濃度に調整されて
いる。

【００１３】これにより、低抵抗で凝集が起こらない金
属シリサイド層が形成されるばかりではなく、ＳｉＧｅ
膜から上部シリコン膜へのＧｅの拡散を減少させること
ができるので、トランジスタのしきい値電圧（Ｖｔｈ）
のシフトをも抑制することができるようになる。上記し
た半導体装置において、前記上部シリコン膜の表面のＧ
ｅ濃度が２％以下であることが好ましい。

【００１４】本願発明者は、実験を重ねた結果、例え
ば、ＣｏＳｉ層を形成する場合、上部シリコン膜の表面
のＧｅ濃度が２％以下になるようにすれば、最も低抵抗
で、かつ凝集が起こらないＣｏＳｉ層が安定して形成さ
れ、さらに、トランジスタのしきい値電圧（Ｖｔｈ）の
シフトをも確実に抑制できるようになることを見出し
た。

【００１５】このように、上部シリコン膜の表面のＧｅ
濃度が２％以下になるように調整することにより、低抵
抗のＣｏＳｉ層が安定して形成され、かつトランジスタ
のしきい値電圧（Ｖｔｈ）のシフトやそのバラツキが抑
制される。また、上記した半導体装置において、前記上
部シリコン膜は成膜された時点では少なくとも表面が非
晶質であって、熱処理により結晶化されたものであるこ
とが好ましい。

【００１６】ＳｉＧｅ膜中のＧｅの上部シリコン膜への
熱処理での拡散は、上部シリコン膜の結晶粒界を介して
の拡散が支配的になるので、グレインサイズが大きい方
がＧｅの拡散を抑制しやすい。本発明では、上部シリコ
ン膜が成膜時は少なくとも表面が非晶質であり、これが
熱処理によって結晶したものであって、成膜時に結晶状
態である膜に比べてグレインサイズが大きくなる。すな
わち、上部シリコン膜の単位面積当たりの結晶粒界の密
度を低くすることによりＧｅの拡散経路が少なくなるこ
とになるので、ＳｉＧｅ膜中のＧｅが上部シリコン膜に
拡散しにくくなる。

【００１７】また、上部シリコン膜が非晶質で形成され
ることにより表面のモフォロジーがよくなるので、金属
シリサイド層が均一に形成されるようになり、抵抗のバ
ラツキを抑えることができるようになる。さらに、上部
シリコン膜が非晶質で形成されることにより、ゲート電
極に導電型不純物であるボロン（Ｂ）を注入する場合、
チャネリングを抑えることができるようになる。これに
より、上部シリコン膜の膜厚を薄くすることができ、す
なわち、ゲート電極の高さを低くすることができるよう
になるので、ゲート電極の微細加工がしやすくなり、半
導体装置の製造が容易になる。

【００１８】さらにまた、ＳｉＧｅ膜中のＧｅの上部シ
リコン膜への拡散を抑制できるばかりではなく、ゲート
電極には所定の濃度のＧｅが含まれ、ゲート電極中のＢ
の活性化率を向上させることができるので、ゲート絶縁
膜の直上までＢを制御よく拡散させることができるよう
になる。これにより、ゲート電極の空乏化をも防止でき
るようになる。

【００１９】また、上記問題を解決するため、本発明は
半導体装置の製造方法に係り、半導体基板上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上に、下部シ
リコン膜を、１ｎｍを超え、５ｎｍ以下の膜厚の範囲で
形成する工程と、前記下部シリコン膜上にＳｉＧｅ膜を
形成する工程と、前記ＳｉＧｅ膜上に上部シリコン膜を
形成する工程と、前記上部シリコン膜、前記ＳｉＧｅ膜
及び前記下部シリコン膜をパターニングしてゲート電極
を形成する工程と、ソース／ドレインが形成される領域
に第１の導電型不純物を導入する工程と、前記ゲート電
極の側壁にサイドウォール膜を形成する工程と、前記第
１の導電型不純物と同じ導電型の第２の導電型不純物
を、前記サイドウォール膜をマスクにして前記ソース／
ドレイン領域に導入する工程と、前記ソース／ドレイン
に導入された導電型不純物を活性化し、ソース／ドレイ
ン拡散層を形成する工程と、前記ゲート電極、前記サイ
ドウォール及び前記ソース／ドレイン上に、金属膜を形
成する工程と、前記ゲート電極の上部シリコン膜上及び
前記ソース／ドレイン上と前記金属膜とを反応させて金
属シリサイド層を形成する工程とを有することを特徴と
する。

【００２０】本発明によれば、ＳｉＧｅ膜が、１ｎｍを
超え、５ｎｍ以下の膜厚の範囲で形成された下部シリコ
ン膜上に、例えば化学気相成長で形成されるので、Ｓｉ
Ｇｅ膜の表面モフォロジーを良好にして膜厚分布の面内
ばらつきを小さくすることができる。これにより、金属
シリサイド層が安定して形成されるようになる。また、
ＳｉＧｅ膜は下部シリコン膜を介してゲート絶縁膜上に
形成されるので、ゲート絶縁膜の信頼性を向上させるこ
とができるようになる。

【００２１】さらに、例えば、上部シリコン膜の膜厚を
ＳｉＧｅ膜の膜厚より薄くするなどして形成することに
より、ソース／ドレインに導入された導電型不純物を活
性化する熱処理工程でＳｉＧｅ膜中のＧｅが上部シリコ
ン膜に拡散するとき、Ｇｅの拡散が抑制され、上部シリ
コン膜の表面のＧｅの濃度を比較的低くすることができ
るようになる。

【００２２】これにより、ＳｉＧｅ膜を有するゲート電
極上に、金属シリサイド層が低抵抗のシリサイド相で、
かつ凝集が起こらないで形成されるようになる。また、
Ｇｅの拡散が抑制されるので、ＳｉＧｅ膜中のＧｅ濃度
が下がることに起因するトランジスタのしきい値電圧
（Ｖｔｈ）のシフトを抑制することができるようにな
る。

【００２３】

【発明の実施の形態】（本願発明者の調査）本願発明者
は、ＳｉＧｅ膜上のキャプＳｉ膜上に形成された金属シ
リサイド層の抵抗とシリサイドの相（図１のＰｈａｓ
ｅ）及びキャップＳｉ膜の表面のＧｅ濃度との関係を調
査した。

【００２４】図１に金属シリサイド層のシート抵抗と金
属シリサイドの相及びキャップＳｉ膜の表面のＧｅ濃度
との関係を示す。図２（ａ）はコバルトシリサイド層に
凝集が起きて不連続膜になっている様子をＴＥＭ（Ｔｒ
ａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｙ）で撮影した断面図、図２（ｂ）は凝集が起
きていない正常なコバルトシリサイド層をＴＥＭで撮影
した断面図である。

【００２５】まず、実験サンプル及び実験方法について
説明する。図１に示すように、まず、半導体基板上に下
から順に、ＳｉＯ₂膜／ＳｉＧｅ膜／キャップＳｉ膜が
形成された実験サンプルを作成した。このとき、それぞ
れの膜の膜厚が、１００／１６０／２０ｎｍ、１００／
１４０／４０ｎｍ及び１００／１２０／６０ｎｍになる
ように振り分け、さらに、それぞれの膜厚の実験サンプ
ルごとに、ＳｉＧｅ膜のＧｅの濃度が１０、２０及び３
０％になるように変化させた。

【００２６】その後、Ｎｏ１〜９のサンプルには、ボロ
ン（Ｂ）イオンを１５Ｋｅｖ，５×１０¹⁵ atoms/cm²の
条件で注入し、Ｎｏ９〜１０のサンプルには、リン
（Ｐ）イオンを５Ｋｅｖ，１×１０¹⁵ atoms/cm²の条件
で注入した。次いで、窒素雰囲気中で、１０００℃，１
０秒の条件で急速活性化熱処理（ＲＴＡ：Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｅａｌｉｎｇ）を行うことにより
ボロン（Ｂ）やリン（Ｐ）を活性化した後、キャップＳ
ｉ膜の表面のＧｅ濃度を測定した。そして、キャップＳ
ｉ膜のシリコン濃度を５×１０²² atoms/cm³とし、それ
ぞれのキャップＳｉ膜の表面のＧｅ濃度をこのシリコン
濃度で除算することにより、シリコン濃度に対するＧｅ
濃度の比率を百分率で表した。

【００２７】次いで、キャップＳｉ膜上に、下から順
に、膜厚が１０ｎｍ／３０ｎｍのＣｏ膜／ＴｉＮ膜をス
パッタ法により成膜した。次いで、５００〜５２０℃の
温度の窒素雰囲気でＲＴＡ処理を行い、キャップＳｉ膜
とＣｏ膜とを反応させ、続いて、ＴｉＮ膜及びキャップ
Ｓｉ膜との未反応のＣｏ膜を薬液で除去した。

【００２８】次いで、８００〜８４０℃の温度の窒素雰
囲気でＲＴＡ処理を行い、コバルトシリサイド層を形成
し、それぞれのサンプルのコバルトシリサイド層のシー
ト抵抗Ｒｓ（Ω／□）を測定した。また、各実験サンプ
ルのコバルトシリサイド層を構成するシリサイド相を調
査した。次に、実験結果を説明する。

【００２９】キャップＳｉ膜の表面のＧｅ濃度とシリサ
イド層のシート抵抗との間には相関があり、さらに、シ
ート抵抗とシリサイド相との間にも相関があることが分
かった。なお、キャップＳｉ膜の表面のＳｉ濃度に対す
るＧｅ濃度の比率は、図１のＧｅ濃度の欄の括弧内に示
されている。図１に示すように、例えば、Ｎｏ１４のサ
ンプルにおいては、キャップＳｉ膜の表面のＧｅ濃度の
Ｓｉ濃度に対する比率が約１０％であって、コバルトシ
リサイド層が高抵抗のシリサイド相であるＣｏＳｉを含
み、シート抵抗が１７．１Ω／□と高くなっている。こ
のとき、形成されたコバルトシリサイド層の膜厚は２２
〜８８ｎｍであった。

【００３０】また、Ｎｏ５のサンプルにおいては、キャ
ップＳｉ膜の表面のＧｅ濃度のＳｉ濃度に対する比率が
約４．６％であって、高抵抗のシリサイド相であるＣｏ
Ｓｉは含まれていない。しかし図２（ａ）の矢印で示す
ように、ＧｅのＣｏＳｉ層の結晶粒界への偏析に伴って
シリサイド層の凝集が起こりキャップＳｉ膜が露出して
いる部分があり、シート抵抗が１０．４Ω／□と高くな
っている。このとき、形成されたコバルトシリサイド層
の膜厚が０〜８１ｎｍであった。

【００３１】一方、キャップＳｉ膜の表面のＧｅ濃度の
Ｓｉ濃度に対する比率が４％以下、好適には２％以下、
例えば、Ｎｏ２のサンプルにおいては、キャップＳｉ膜
の表面のＧｅ濃度の比率が約１．３％であって、コバル
トシリサイド層が低抵抗のシリサイド相であるＣｏＳｉ
₂のみからなり、かつシート抵抗が６．２９Ω／□と低
くなっている。このとき、形成されたコバルトシリサイ
ド層の膜厚が１８〜５８ｎｍであった。また、このサン
プルにおいては、図２（ｂ）に示すように、凝集は起こ
っておらず、シリサイド反応が正常に進んで抵抗の低い
コバルトシリサイド層が形成されている。なお、Ｎｏ１
１のサンプルにおいても同様なことが言える。

【００３２】以上説明したように、キャップＳｉ膜の表
面のＧｅ濃度の比率が１０％以上の場合、高抵抗相であ
るＣｏＳｉが残留し（ＣｏＳｉ₂化しているグレインも
存在）、高抵抗のシリサイド層が形成されることが分か
った。また、キャップＳｉ膜の表面のＧｅ濃度の比率が
４％を超え、１０％未満の場合、高抵抗のＣｏＳｉが残
留しなくなり、低抵抗のＣｏＳｉ₂のみが形成されるよ
うになるが、ＧｅのＣｏＳｉ₂の結晶粒界への偏析に伴
って凝集が起こるようになり、シリサイド層のシート抵
抗が高くなることが分かった。

【００３３】なお、細線になるとシート抵抗が高くなる
傾向があり、特にゲート長が０．１μｍではシート抵抗
の上昇が顕著になった。一方、キャップＳｉ膜の表面の
Ｇｅ濃度の比率が４％以下、好適には２％以下の場合、
このようなＧｅのコバルトシリサイド層への悪影響はみ
られず、０．１μｍのゲート長においても、低抵抗のシ
リサイド相であるＣｏＳｉ₂のみの単一相から形成さ
れ、かつ凝集が起こらないコバルトシリサイド層が安定
して形成されることが分かった。

【００３４】以上の本願発明者の実験結果に基づき、本
発明の実施の形態について図を参照しながら説明する。 （実施の形態）図３（ａ）〜（ｂ）は本発明の実施の形
態の半導体装置の製造方法を示す概略断面図、図４
（ａ）はキャップＳｉ膜が成膜された様子を示す部分拡
大断面図、図４（ｂ）は、ＳｉＧｅ膜のＧｅがキャップ
Ｓｉ膜に拡散する様子を示す部分拡大断面図である。

【００３５】まず、図３（ａ）に示すように、半導体基
板としてシリコン基板１０を用意し、各素子領域間を分
離するためのフィールド絶縁膜１３を例えばＳＴＩ（Ｓ
ｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技
術を用いて形成する。その後、シリコン基板１０を熱酸
化して素子領域に膜厚が例えば２ｎｍのＳｉＯ₂膜を形
成し、ゲート絶縁膜１２とする。

【００３６】次いで、ゲート絶縁膜１２及びフィールド
絶縁膜１３上に、所定の前処理を行ったあと、化学気相
成長法により、膜厚が例えば１ｎｍを超え、５ｎｍ以下
の非晶質シリコン膜を成膜して下部シリコン膜の一実施
例であるシードＳｉ膜１４とする。成膜条件の一例とし
て、枚葉式のチャンバを備えた常圧化学気相成長装置
で、ＳｉＨ₄：１００ｓｃｃｍ，Ｈ₂：２０ｓｌｍ（キャ
リアガス），６００℃の条件により成膜する。

【００３７】このシードＳｉ膜１４は、次工程のＳｉＧ
ｅ膜の成膜するためのシード層となり、ＳｉＧｅ膜の表
面モフォロジーを良好にすることができ、また、ゲート
絶縁膜１２の信頼性を向上させることができる。次い
で、シードＳｉ膜１４上にＳｉＨ₄とＧｅＨ₄とを用いた
化学気相成長法により、多結晶膜であるＰｏｌｙ−Ｓｉ
Ｇｅ膜１６を膜厚が例えば４０〜１５５ｎｍの範囲にな
るようにして成膜する。

【００３８】このとき、下地にはシードＳｉ膜１４があ
るので、Ｐｏｌｙ−ＳｉＧｅ膜１６は優れた平坦性をも
って成膜される。また、Ｐｏｌｙ−ＳｉＧｅ膜１６の混
晶比はＳｉ₉₅Ｇｅ₅〜Ｓｉ₇₀Ｇｅ₃₀の範囲になるように
するのが好ましく、さらに好適にはＳｉ₈₀Ｇｅ₂₀にすれ
ばよい。Ｐｏｌｙ−ＳｉＧｅ膜１６の混晶比をＳｉ₈₀Ｇ
ｅ₂₀とする場合、膜厚を例えば１００ｎｍとすればよ
い。Ｓｉ₈₀Ｇｅ₂₀の混晶比で成膜する場合の成膜条件の
一例として、ＧｅＨ₄（１．５％）：３００ｓｃｃｍ，
ＳｉＨ₄（１００％）：１００ｓｃｃｍ，Ｈ₂：２０ｓｌ
ｍ，６５０℃、３８秒の条件で成膜を行う。この成膜条
件の場合、シリコン基板１０に対して平行に（２２０）
面が優先的に配向するので、グレインサイズが約４０ｎ
ｍと小さく、かつそのバラツキが小さいＰｏｌｙ−Ｓｉ
Ｇｅ膜１６が８０ｎｍの膜厚で成膜される。

【００３９】このように、グレインサイズが小さく、そ
のバラツキが小さいＰｏｌｙ−ＳｉＧｅ膜１６をゲート
電極の材料に用いると、しきい値電圧（Ｖｔｈ）のバラ
ツキが小さいトランジスタを製造することができるよう
になる。次いで、半導体基板１０を化学気相成長装置の
外部に搬出し、Ｐｏｌｙ−ＳｉＧｅ膜１６を例えば、濃
度が３ｐｐｍのオゾン水で処理してＰｏｌｙ−ＳｉＧｅ
膜１６の表面に０．１８６ｎｍの膜厚の酸素を含む層１
７を形成する。または、ＨＣｌ（塩酸）／Ｈ₂Ｏ₂（過酸
化水素水）の混合液で処理（ＨＰＭ処理）することによ
り、Ｐｏｌｙ−ＳｉＧｅ膜１６の表面に例えば０．３５
ｎｍの膜厚の酸素を含む層１７を形成するようにしても
よい。

【００４０】このような方法で、膜厚が好ましくは０．
１〜０．４ｎｍになるようにＰｏｌｙ−ＳｉＧｅ膜１６
上に例えばＳｉＧｅ膜１６の表面が酸化された酸素を含
む層１７を形成する。なお、この酸素を含む層１７を形
成しない形態としてもよい。次いで、酸素を含む層１７
上に上部シリコン膜の一実施例である非晶質の領域を含
むキャップＳｉ膜１８を膜厚が例えば３０〜１４０ｎｍ
の範囲、好適には６０〜１４０ｎｍの範囲の膜厚になる
ようにして成膜する。キャップＳｉ膜１８の成膜条件の
一例として、ＳｉＨ₄：２００ｓｃｃｍ，Ｈ₂：２０ｓｌ
ｍ，６５０〜７５０℃の条件を用い、膜厚が例えば１０
０ｎｍのキャップＳｉ膜１８を成膜する。

【００４１】このとき、図４（ａ）に示すように、上記
した成膜条件は、ＳｉＯ₂膜上では非晶質Ｓｉ膜が成膜
される条件あって、Ｐｏｌｙ−ＳｉＧｅ膜１６上に成膜
する場合は、成膜の初期には下地のＰｏｌｙ−ＳｉＧｅ
膜１６の結晶性を引きずり結晶性Ｓｉ膜１８ａが成膜さ
れるが、結晶性Ｓｉ膜１８ａの上には非晶質Ｓｉ膜１８
ｂが成膜される。すなわち、Ｐｏｌｙ−ＳｉＧｅ膜１６
上に表面から少なくとも１０ｎｍの膜厚方向の部分が非
晶質Ｓｉ膜１８ｂからなるキャップＳｉ膜１８が成膜さ
れる。さらに、好ましくは、キャップＳｉ膜１８のう
ち、表面から３０ｎｍ以上の膜厚方向の部分が非晶質Ｓ
ｉ膜１８ｂであり、Ｐｏｌｙ−ＳｉＧｅ膜１６側の他の
部分が多結晶からなる結晶性Ｓｉ膜１８ａになるような
条件で成膜する。なお、図４（ａ）及び（ｂ）はＰｏｌ
ｙ−ＳｉＧｅ膜１６とキャップＳｉ膜１８との間に酸素
を含む層１７が形成されていない場合を想定している。

【００４２】ここで、Ｐｏｌｙ−ＳｉＧｅ膜１６中のＧ
ｅの拡散を抑制してトランジスタのしきい値電圧（Ｖｔ
ｈ）のシフトを抑えるために、キャップＳｉ膜１８の膜
厚をＰｏｌｙ−ＳｉＧｅ膜１６の膜厚より薄くする方が
好ましい。次いで、ゲート電極を形成するために、キャ
ップＳｉ膜上にレジスト膜（図示せず）をパターニング
し、このレジスト膜をマスクにして塩素系ガス又は臭素
系ガスを含むガスを用いた異方性ドライエッチングで、
キャップＳｉ膜１８、酸素を含む層１７、Ｐｏｌｙ−Ｓ
ｉＧｅ膜１６及びシードＳｉ膜１４をエッチングして、
ゲート電極１９を形成する。

【００４３】以下のイオン注入の工程は、ｎチャネルＭ
ＯＳＦＥＴを形成する場合を例にして説明する。次い
で、ゲート電極１９をマスクにして導電型不純物である
Ａｓ（砒素）イオンを注入することにより、ｎ型エクス
テンション領域２０を形成する。次いで、ゲート電極１
８、ゲート絶縁膜１２及びフィールド絶縁膜１３上に化
学気相成長により、ＳｉＯ₂膜を成膜する。

【００４４】次いで、フッ素系ガスを含むガスを用いた
異方性ドライエッチングにより、ＳｉＯ₂膜の全面をエ
ッチングする。これにより、ゲート電極１９の側面にサ
イドウォール膜２４が形成される。次いで、サイドウォ
ール膜２４をマスクにしてＰ（リン）イオンを注入し、
例えば、窒素雰囲気中で１０００℃、１０秒の急速活性
化熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｅａｌｉｎｇ）を行うことにより、ｎ⁺型ソース／ドレ
イン領域２６を形成する。なお、相補型ＭＯＳＦＥＴを
製造する場合、ｐ⁺型ソース／ドレインになる領域にＢ
（ボロン）イオンを注入し、所定の温度で同様に熱処理
を行うことによりｐ⁺型ソース／ドレイン領域を形成す
ればよい。

【００４５】このとき、図４（ｂ）に示すように、Ｐｏ
ｌｙ−ＳｉＧｅ膜１６中のＧｅの一部はキャップＳｉ膜
１８内に拡散する。キャップＳｉ膜１８の表面のＧｅ濃
度が好ましくは４％未満、さらに好適には２％以下にな
るように、キャップＳｉ膜１８の膜厚、好ましくは酸素
を含む層１７の膜厚をｎ型ソース／ドレイン領域２６を
形成するＲＴＡ処理の温度に合わせて調整することがで
きる。

【００４６】また、成膜時に少なくとも表面が非晶質で
あったキャップＳｉ膜１８がこのＲＴＡ処理により結晶
化し、上方が非晶質であったシリコン膜が結晶化する。
このとき、キャップＳｉ膜１８が多結晶になり、表面よ
りもＰｏｌｙ−ＳｉＧｅ膜１６側の方が結晶粒径（グレ
インサイズ）が大きくなるようにすることが好ましい。
キャップＳｉ膜１８は非晶質シリコン膜が熱処理により
結晶化するので、成膜時に結晶状態だったシリコン膜よ
りグレインサイズが大きくなり、単位面積当たりの結晶
粒界の密度を低くすることができる。

【００４７】すなわち、Ｇｅは主にキャップＳｉ膜１８
の結晶粒界に沿って拡散するので、キャップＳｉ膜１８
の結晶粒界の密度を低くすることにより、ＲＴＡ処理中
にＧｅが上部シリコン膜に拡散しにくくなる。例えば、
図１のＮｏ１１のサンプルのように、Ｐｏｌｙ−ＳｉＧ
ｅ膜１６／キャップＳｉ膜１８の膜厚を１４０ｎｍ／４
０ｎｍとして上記の製造方法で製造する場合、ｎ⁺型ソ
ース／ドレイン領域２６を形成するためのＲＴＡ処理工
程の後、すなわち、次工程のＣｏＳｉ膜を形成する工程
の前の時点で、キャップＳｉ膜１８の表面のＧ濃度が
１．９％になる。

【００４８】次いで、半導体基板１０の全面をＨＦ（フ
ッ酸）系の薬液で前処理したあと、スパッタ法を用い
て、下から順に、膜厚が例えば、１０ｎｍ／３０ｎｍの
Ｃｏ膜２８／ＴｉＮ膜３０を成膜する。次いで、窒素雰
囲気中で、温度が例えば５００〜５２０℃の範囲で、３
０秒間、第１のＲＴＡ処理を行うことにより、Ｃｏ膜２
８とｎ⁺型ソース／ドレイン領域２６及びキャップＳｉ
膜１８とを反応させる。

【００４９】次いで、過酸化アンモニア水と硫酸過酸化
水素水との混合液で、ＴｉＮ膜３０とフィールド絶縁膜
１３及びサイドウォール膜２４上の未反応のＣｏ膜２８
を除去する。次いで、窒素雰囲気中で、温度が例えば８
００〜８４０℃の範囲で、３０秒間の第２のＲＴＡ処理
を行うと、キャップＳｉ膜１８の表面のＧｅ濃度が低く
抑えられているので、低抵抗のシリサイド相であるＣｏ
Ｓｉ₂の単一相からなり、かつ凝集が起こらないＣｏＳ
ｉ層３０を形成することができる。

【００５０】ここで、第１のＲＴＡ処理を行う工程で、
ＣｏＳｉ層３０が局所的にｎ⁺型又はｐ⁺型ソース／ドレ
イン領域の深さ方向に延びる、いわゆる、スパイクが発
生する場合がある。これにより、ｎ⁺型ソース／ドレイ
ン２６とｐ−ウェル、又はｐ⁺型ソース／ドレインとｎ
−ウェルとのｐｎ接合でリーク電流が増加する。しかし
ながら、本実施の形態では、第２回目のＲＴＡ処理を比
較的高い温度である８００〜８５０℃の範囲で行うの
で、このスパイクをなくすことができる。これにより、
ｐｎ接合でリーク電流が増加することを防止することが
できる。

【００５１】なお、相補型ＭＯＳＦＥＴを製造する場
合、ｎ型エクステンション領域２０及びｎ⁺型ソース／
ドレイン領域２６を形成する工程で、ｐチャネルＭＯＳ
ＦＥＴが形成される領域にレジスト膜をパターニング
し、この領域にｎチャネルを形成するための導電型不純
物が注入されないようにすればよい。また、逆に、ｐ型
エクステンション領域２０及びｐ型ソース／ドレイン領
域を形成する工程で、ｎチャネルトランジスタが形成さ
れる領域をレジストマスクでマスクし、この領域にｐチ
ャネルを形成するための導電型不純物が注入されないよ
うにすればよい。

【００５２】以上により、本実施の形態の半導体装置３
２が完成する。本実施の形態の半導体装置３２は、ゲー
ト電極１９が下から順に、シードＳｉ膜１４、Ｐｏｌｙ
−ＧｅＳｉ膜１６，酸素を含む層１７及びキャップＳｉ
膜１８からなる構造で構成されている。そして、キャッ
プＳｉ膜１８の少なくとも表面のＧｅ濃度を、ＣｏＳｉ
層３０が形成される前の時点で、ＣｏＳｉ層３０が低抵
抗のシリサイド相であるＣｏＳｉ₂からなる単一相で形
成され、かつＣｏＳｉ層３０に凝集が起こらないような
濃度に調整されている。

【００５３】その結果、ＣｏＳｉ層３０はその結晶粒内
及び結晶粒界に偏析するＧｅが少なくなるので、Ｃｏと
Ｓｉとの反応の遅れが起こらず、高抵抗のシリサイド相
であるＣｏＳｉが残留しなくなり、かつ凝集も起こらな
くなる。すなわち、低抵抗のシリサイド相であるＣｏＳ
ｉ₂の単一相のみで、かつ凝集が起こらない状態で低抵
抗のＣｏＳｉ層３０が形成されることになる。

【００５４】キャップＳｉ膜１８の表面のＧｅ濃度が、
ＣｏＳｉ層３０を形成する前、すなわち、ソース／ドレ
インのＲＴＡ処理工程の後で、４％未満、好適には２％
以下になるように調整するのが好ましい。例えば、ｎチ
ャネルＭＯＳＦＥＴを上記の製造方法で製造する場合、
上記した図１のＮｏ１１のサンプルのように、Ｐｏｌｙ
−ＧｅＳｉ膜１６／キャップＳｉ膜１８の膜厚を１４０
／４０ｎｍとすると、キャップＳｉ膜１８の表面のＧｅ
濃度が約１．９％になり、ＣｏＳｉ層３０は、ＣｏＳｉ
₂からなる単一相で形成され、かつＣｏＳｉ層３０に凝
集が起こらなくなる。この場合、シート抵抗が５．４１
Ω／□と低いＣｏＳｉ層３０が形成される。

【００５５】さらに、キャップＳｉ膜１８の膜厚をＰｏ
ｌｙ−ＧｅＳｉ膜１６より薄く形成されていることが好
ましい。これにより、Ｇｅが拡散するためのキャップＳ
ｉ膜１８の容量が減少することになり、Ｐｏｌｙ−Ｓｉ
Ｇｅ膜中のＧｅの拡散量が減少させることができるの
で、ＳｉＧｅ膜のＧｅ濃度が下がることを防止すること
ができる。従って、ＳｉＧｅ膜中のＧｅ濃度が下がるこ
とに起因するトランジスタのしきい値電圧（Ｖｔｈ）の
シフトを抑制することができる。

【００５６】また、キャップＳｉ膜１８は、少なくとも
表面が非晶質のシリコン膜が熱処理されて結晶化した膜
であって、グレインサイズが比較的大きくなるので、単
位面積当たりの結晶粒界の密度が低い。Ｐｏｌｙ−Ｓｉ
Ｇｅ膜１６中のＧｅのキャップＳｉ膜１８への熱処理で
の拡散は、キャップＳｉ膜１８の結晶粒界を介しての拡
散が支配的になるので、グレインサイズが大きい方がＧ
ｅの拡散を抑制しやすい。従って、キャップＳｉ膜１８
の結晶粒界の密度を低くくすることにより、Ｇｅの拡散
経路が少なくなるので、Ｐｏｌｙ−ＳｉＧｅ膜１６中の
ＧｅがキャップＳｉ膜１８に拡散しにくくなる。また、
非晶質で形成されることによりキャップＳｉ膜１８の表
面モフォロジーがよくなるので、ＣｏＳｉ層３０が均一
に形成されるようになり、抵抗のバラツキを抑えること
ができるようになる。さらに、キャップＳｉ膜１８が非
晶質で形成された膜であるので、ボロン（Ｂ）イオンを
注入する場合、チャネリングを抑えることができる。ま
た、ゲート電極の高さを低くすることができるので微細
加工が容易になり、製造しやすくなる。

【００５７】ゲート長が細くなるに従ってシート抵抗が
上昇する、いわゆる細線効果を抑制するには、キャップ
Ｓｉ膜１８の膜厚を６０〜１４０ｎｍ、すなわち、最低
膜厚を６０ｎｍにすればよい。これにより、ゲート長が
０．１μｍにおいても低抵抗なＣｏＳｉ層３０が形成さ
れるようになる。また、好ましい形態では、Ｐｏｌｙ−
ＧｅＳｉ膜１６とキャップＳｉ膜１８との間に、例えば
膜厚が０．１〜０．４ｎｍの超薄膜の酸素を含む層１７
が形成されており、Ｐｏｌｙ−ＳｉＧｅ膜中のＧｅがキ
ャップＳｉ膜１８に拡散されるのを防止するブロッキン
グ膜となる。

【００５８】これにより、ＳｉＧｅ膜中のＧｅ濃度が下
がることに起因するトランジスタのしきい値電圧（Ｖｔ
ｈ）のシフトをさらに抑制することができるようにな
る。表面までＧｅが拡散しない程度に膜厚が厚いキャッ
プＳｉ膜１８を形成する場合、すなわち、Ｇｅが拡散し
やすくなる構造においては、Ｐｏｌｙ−ＳｉＧｅ膜１６
中のＧｅのキャップＳｉ膜１８への拡散は、熱処理条件
に非常に敏感である。このため、熱処理の温度や時間を
多少変えるだけでＰｏｌｙ−ＳｉＧｅ膜１６中のＧｅの
拡散量が変化してトランジスタのしきい値（Ｖｔｈ）が
ばらついて変動する場合があり、その変動量を見積るの
が困難である。

【００５９】本実施の形態の半導体装置によれば、Ｇｅ
のキャップＳｉ膜への拡散は、好ましい形態では、超薄
膜の酸素を含む層１７でブロッキングされ、次いで、キ
ャップＳｉ膜１８の大きなグレインの結晶粒界に沿って
行われることになる。すなわち、ＧｅのキャップＳｉ膜
への拡散は、抑制されながら行われることになるので、
例えば、熱処理の温度を上げた場合においても、Ｇｅの
キャップＳｉ膜１８への拡散の増加量を少なくすること
ができる。

【００６０】従って、熱処理条件を変えた場合において
も、Ｐｏｌｙ−ＳｉＧｅ膜１６中のＧｅ濃度の変化を少
なくすることができるので、トランジスタのＶｔｈのシ
フト量を少なくすることができ、また、その変動量を見
積りしやすくなる。また、ゲート絶縁膜１２とＰｏｌｙ
−ＳｉＧｅ膜１６との間には、例えば１ｎｍを超え、５
ｎｍの範囲の膜厚のシードＳｉ膜１４が形成されている
ので、Ｐｏｌｙ−ＳｉＧｅ膜１６が良好な表面モフォロ
ジーで形成される。これにより、上部シリコン膜の表面
モフォロジーがよくなるので、抵抗が低い金属シリサイ
ド層が安定して形成される。

【００６１】また、Ｐｏｌｙ−ＳｉＧｅ膜１６はシリコ
ン基板１０に対して平行に（２２０）に配向されている
ので、グレインサイズが４０ｎｍ程度と小さい。ゲート
電極１９にボロン（Ｂ）イオンを注入し、Ｂを熱処理に
よって活性化させる場合、ゲート電極を構成する膜のグ
レインサイズを小さくすることにより、深さ方向により
均一に活性化させることができるようになる。ＳｉＧｅ
はＳｉよりボロンの拡散速度が遅いのでこのようにグレ
インサイズを小さくすることが有効である。

【００６２】このように、本実施の形態の半導体装置
は、Ｐｏｌｙ−ＳｉＧｅ膜１６中のＧｅのキャップＳｉ
膜１８への拡散が抑制されるとともに、ゲート電極１９
中に所定の濃度のＧｅが存在し、導電型不純物、例えば
ボロン（Ｂ）の活性化率が向上するので、ボロン（Ｂ）
がゲート絶縁膜１２の直上まで制御よく拡散されるよう
になる。これにより、ゲート電極の空乏化や導電型不純
物のチャネルへの突き抜けをも防止することができるよ
うになる。

【００６３】以上のように、本実施の形態の半導体装置
によれば、ＳｉＧｅを用いたゲート電極上に、トランジ
スタのしきい値電圧（Ｖｔｈ）のシフトを抑制しつつ、
安定して低抵抗の金属シリサイド層が形成されるので、
トランジスタの動作速度を向上させることができるよう
になる。以上、実施の形態により、この発明の詳細を説
明したが、この発明の範囲は上記実施の形態に具体的に
示した例に限られるものではなく、この発明を逸脱しな
い要旨の範囲の上記実施の形態の変更はこの発明の範囲
に含まれる。

【００６４】例えば、本実施の形態では、ゲート電極１
９上の全ての領域にＣｏＳｉ層３０を形成した例を示し
たが、ゲート電極１９上の一部分の領域にＳｉＯ₂膜な
どが形成され、このＳｉＯ₂膜が形成されていないゲー
ト電極１９上のみにＣｏＳｉ層３０が形成されている形
態にしてもよい。 （付記１） 絶縁ゲート型の電界効果トランジスタを備
えた半導体装置であって、前記トランジスタのゲート電
極が、前記トランジスタのゲート絶縁膜上に形成された
下部シリコン膜と、前記下部シリコン膜上に形成され
た、Ｓｉ_1-XＧｅ_x（１＜Ｘ＜０）で表されるシリコンゲ
ルマニウム（ＳｉＧｅ）膜と、前記ＳｉＧｅ膜の上方に
形成された上部シリコン膜と、前記上部シリコン膜の表
面側のシリコンと金属膜とが反応して形成された金属シ
リサイド層とを有し、前記金属シリサイド層が形成され
る前に、前記上部シリコン膜の表面のＧｅ濃度が、前記
金属シリサイド層が低抵抗相のみの単一相からなり、か
つ、前記金属シリサイド層の凝集に起因した局所的な前
記上部シリコン膜の露出が起こらないような濃度に調整
されていることを特徴とする半導体装置。 （付記２） 前記上部シリコン膜の表面のＧｅ濃度が２
％以下であることを特徴とする付記１に記載の半導体装
置。 （付記３） 前記金属膜はコバルト（Ｃｏ）からなり、
前記低抵抗相はＣｏＳｉ₂であることを特徴とする付記
１又は２に記載の半導体装置。 （付記４） 前記上部シリコン膜は、成膜された時点で
は少なくとも表面が非晶質であって、熱処理により結晶
化されたものであることを特徴とする付記１乃至3のい
ずれか１項に記載の半導体装置。 （付記５） 半導体基板上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上に、下部シリコン膜を、１ｎ
ｍを超え、５ｎｍ以下の膜厚の範囲で形成する工程と、
前記下部シリコン膜上にＳｉＧｅ膜を形成する工程と、
前記ＳｉＧｅ膜上に、上部シリコン膜を形成する工程
と、前記上部シリコン膜、前記ＳｉＧｅ膜及び前記下部
シリコン膜をパターニングしてゲート電極を形成する工
程と、ソース／ドレインが形成される領域に第１の導電
型不純物を導入する工程と、前記ゲート電極の側壁にサ
イドウォール膜を形成する工程と、前記第１の導電型不
純物と同じ導電型の第２の導電型不純物を、前記サイド
ウォール膜をマスクにして前記ソース／ドレイン領域に
導入する工程と、前記ソース／ドレインに導入された導
電型不純物を活性化し、ソース／ドレイン拡散層を形成
する工程と、前記ゲート電極、前記サイドウォール及び
前記ソース／ドレイン上に、金属膜を形成する工程と、
前記ゲート電極の上部シリコン膜上及び前記ソース／ド
レイン上と前記金属膜とを反応させて金属シリサイド層
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 （付記６）前記上部シリコン膜は多結晶であって、表面
側よりも前記ＳｉＧｅ膜側の方が結晶粒径が大きいこと
を特徴とする付記１乃至４のいずれか１項に記載の半導
体装置。

【００６５】（付記７）前記ＳｉＧｅ膜と前記上部シリ
コン膜との間に、酸素を含む層が形成されていることを
特徴とする付記１乃至４のいずれか１項に記載の半導体
装置。 （付記８） 前記下部シリコンの膜厚は、１ｎｍを超
え、５ｎｍ以下の範囲であることを特徴とする付記１乃
至４のいずれか１項に記載の半導体装置。

【００６６】（付記９） 前記ＳｉＧｅ膜は、多結晶で
あり、基板に対して平行に（２２０）面が現れた膜であ
ることを特徴とする付記１乃至４のいずれか１項に記載
の半導体装置。 （付記１０） 前記上部シリコン膜の膜厚は４０ｎｍか
ら１４０ｎｍの範囲であって、前記金属シリサイド層は
Ｃｏ（コバルト）シリサイド層からなり、前記コバルト
シリサイド層は、２段階熱処理により前記トランジスタ
のゲート電極上及びソース／ドレイン上に選択的に形成
されたものであることを特徴とする付記１乃至４のいず
れか１項に記載の半導体装置。

【００６７】（付記１１） 前記金属シリサイド層を形
成する工程の前に、前記上部シリコン膜の表面のＧｅ濃
度を、前記金属シリサイド層が低抵抗相のみの単一相か
らなり、かつ、前記金属シリサイド層の凝集に起因した
局所的な前記上部シリコン膜の露出が起こらないような
濃度に調整することを特徴とする付記５に記載の半導体
装置の製造方法。

【００６８】（付記１２） 金属シリサイド層はコバル
トシリサイド（ＣｏＳｉ）層であって、前記低抵抗相は
ＣｏＳｉ₂であることを特徴とする付記５に記載の半導
体装置の製造方法。 （付記１３） 前記上部シリコン膜を形成する工程にお
いて、前記上部シリコン膜は少なくとも表面が非晶質で
あることを特徴とする付記５に記載の半導体装置の製造
方法。

【００６９】（付記１４） 前記ＳｉＧｅ膜を形成する
工程の後であって、前記上部シリコン膜を形成する工程
の前に、酸素を含む層を形成する工程をさらに有するこ
とを特徴とする付記５に記載の半導体装置の製造方法。 （付記１５） 前記金属シリサイド層はコバルトシリサ
イド（ＣｏＳｉ）層であって、前記ＣｏＳｉ層を形成す
る工程が、前記Ｃｏ膜と前記上部シリコン膜及び前記ソ
ーズ／ドレイン領域のシリコンとを熱処理により反応さ
せる工程と、前記上部シリコン膜及び前記ソース／ドレ
イン上以外の未反応の前記Ｃｏ膜を除去する工程と、８
００℃から８４０℃の範囲の温度で熱処理して前記Ｃｏ
Ｓｉ層を形成する工程とを含むことを特徴とする付記５
に記載の半導体装置の製造方法。

【００７０】（付記１６） 前記上部シリコン膜を６０
ｎｍから１４０ｎｍの範囲の膜厚で形成し、前記金属膜
はコバルト（Ｃｏ）膜であることを特徴とする付記５に
記載の半導体装置の製造方法。

【００７１】

【発明の効果】以上説明したように、本発明の半導体装
置は、半導体基板上にゲート絶縁膜を介して上ＳｉＧｅ
膜と上部シリコン膜と金属シリサイド層とを有し、該上
部シリコン膜の表面のＧｅ濃度が、金属シリサイド層を
形成する前に、上部シリコン膜の表面のＧｅ濃度が、金
属シリサイド層が低抵抗相のみの単一相からなり、か
つ、金属シリサイド層の凝集に起因した局所的な上部シ
リコン膜の露出が起こらないような濃度、好適には２％
以下になるように調整されている。

【００７２】これにより、低抵抗で凝集が起こらない金
属シリサイド層３０が形成されるばかりではなく、Ｓｉ
Ｇｅ膜から上部シリコン膜１８へのＧｅの拡散を減少さ
せることができるので、トランジスタのしきい値電圧
（Ｖｔｈ）のシフトをも抑制することができるようにな
る。このように、ＳｉＧｅの用いたゲート電極上に、ト
ランジスタのしきい値電圧（Ｖｔｈ）のシフトを抑制し
つつ、安定して低抵抗の金属シリサイド層が形成される
ので、トランジスタの動作速度を向上させることができ
るようになる。

【図面の簡単な説明】

【図１】図１は金属シリサイド層のシート抵抗と金属シ
リサイドの相及びキャップＳｉ膜の表面のＧｅ濃度との
関係を示す。

【図２】図２（ａ）はコバルトシリサイド層に凝集が起
きている様子をＴＥＭで撮影した断面図、図２（ｂ）は
凝集が起きていない正常なコバルトシリサイド層をＴＥ
Ｍで撮影した断面図である。

【図３】図３（ａ）〜（ｂ）は本発明の実施の形態の半
導体装置の製造方法を示す概略断面図である。

【図４】図４（ａ）はキャップＳｉ膜が成膜された様子
を示す部分拡大断面図、図４（ｂ）はＳｉＧｅ膜のＧｅ
がキャップＳｉ膜に拡散する様子を示す部分拡大断面図
である。

【符号の説明】

１０：シリコン基板（半導体基板） １２：ゲート絶縁膜 １３：フィールド絶縁膜 １４：シードＳｉ膜（下部シリコン膜） １６：Ｐｏｌｙ−ＳｉＧｅ膜 １７：酸素を含む層 １８：キャップＳｉ膜（上部シリコン膜） １８ａ：結晶性Ｓｉ膜 １８ｂ：非晶質Ｓｉ膜 １９：ゲート電極 ２０：ｎ型エクステンション領域 ２６：ｎ⁺型ソース／ドレイン領域 ３０：ＣｏＳｉ層（金属シリサイド層） ３２：半導体装置

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB37 BB38 CC05 DD80 DD84 FF13 GG09 GG10 5F140 AA01 AA06 AB03 BA01 BE07 BF04 BF14 BF22 BF23 BF24 BF28 BF32 BF33 BF34 BF35 BF37 BF38 BG12 BG26 BG28 BG30 BG34 BG38 BG44 BG45 BG52 BG53 BG56 BH14 BJ01 BJ08 BK02 BK13 BK21 BK29 BK34 BK38 BK39 CB04 CF04

Claims (5)

【特許請求の範囲】
1. 【請求項１】 絶縁ゲート型の電界効果トランジスタを
   備えた半導体装置であって、 前記トランジスタのゲート電極が、 前記トランジスタのゲート絶縁膜上に形成された下部シ
   リコン膜と、 前記下部シリコン膜上に形成された、Ｓｉ_1-XＧｅ_x（１
   ＜Ｘ＜０）で表されるシリコンゲルマニウム（ＳｉＧ
   ｅ）膜と、 前記ＳｉＧｅ膜の上方に形成された上部シリコン膜と、 前記上部シリコン膜の表面側のシリコンと金属膜とが反
   応して形成された金属シリサイド層とを有し、 前記金属シリサイド層が形成される前に、前記上部シリ
   コン膜の表面のＧｅ濃度が、前記金属シリサイド層が低
   抵抗相のみの単一相からなり、かつ、前記金属シリサイ
   ド層の凝集に起因した局所的な前記上部シリコン膜の露
   出が起こらないような濃度に調整されていることを特徴
   とする半導体装置。
2. 【請求項２】 前記上部シリコン膜の表面のＧｅ濃度が
   ２％以下であることを特徴とする請求項１に記載の半導
   体装置。
3. 【請求項３】 前記金属膜はコバルト（Ｃｏ）からな
   り、前記低抵抗相はＣｏＳｉ₂であることを特徴とする
   請求項１又は２に記載の半導体装置。
4. 【請求項４】 前記上部シリコン膜は、成膜された時点
   では少なくとも表面が非晶質であって、熱処理により結
   晶化されたものであることを特徴とする請求項１乃至3
   のいずれか１項に記載の半導体装置。
5. 【請求項５】 半導体基板上にゲート絶縁膜を形成する
   工程と、 前記ゲート絶縁膜上に、下部シリコン膜を、１ｎｍを超
   え、５ｎｍ以下の膜厚の範囲で形成する工程と、 前記下部シリコン膜上にＳｉＧｅ膜を形成する工程と、 前記ＳｉＧｅ膜上に上部シリコン膜を形成する工程と、 前記上部シリコン膜、前記ＳｉＧｅ膜及び前記下部シリ
   コン膜をパターニングしてゲート電極を形成する工程
   と、 ソース／ドレインが形成される領域に第１の導電型不純
   物を導入する工程と、 前記ゲート電極の側壁にサイドウォール膜を形成する工
   程と、 前記第１の導電型不純物と同じ導電型の第２の導電型不
   純物を、前記サイドウォール膜をマスクにして前記ソー
   ス／ドレイン領域に導入する工程と、 前記ソース／ドレインに導入された導電型不純物を活性
   化し、ソース／ドレイン拡散層を形成する工程と、 前記ゲート電極、前記サイドウォール及び前記ソース／
   ドレイン上に、金属膜を形成する工程と、 前記ゲート電極の上部シリコン膜上及び前記ソース／ド
   レイン上と前記金属膜とを反応させて金属シリサイド層
   を形成する工程とを有することを特徴とする半導体装置
   の製造方法。