TW523875B - MOS transistor fabrication method - Google Patents

MOS transistor fabrication method Download PDF

Info

Publication number
TW523875B
TW523875B TW090130077A TW90130077A TW523875B TW 523875 B TW523875 B TW 523875B TW 090130077 A TW090130077 A TW 090130077A TW 90130077 A TW90130077 A TW 90130077A TW 523875 B TW523875 B TW 523875B
Authority
TW
Taiwan
Prior art keywords
mos transistor
gate electrode
silicon film
film
manufacturing
Prior art date
Application number
TW090130077A
Other languages
English (en)
Inventor
Atsuki Ono
Original Assignee
Nec Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corp filed Critical Nec Corp
Application granted granted Critical
Publication of TW523875B publication Critical patent/TW523875B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

523875 五、發明說明（1 ) 發明領域 本發明係有關一種包含有預攙雜程序的MOS電晶體製 造方法。特別是，本發明係有關一種以減小閘極電極在 形式及電氣特徵上的變化爲目標的MOS電晶體製造方法 〇 相關技術說明 近年來，爲了要回應用於改良MOS電晶體效率的需求 ’已對其中閘極絕緣膜之閘極尺寸及薄膜厚度微型化。 特別是，傾向於將閘極絕緣膜製造得很薄而允許獲致更 高的效率。例如，於具有長度爲〇 . 1微米之閘極的M0S 電晶體中，由含有氮的氧化矽膜所建造成的閘極絕緣膜 係將其厚度製作成大槪2奈米那麼低。這是以電晶體功 能是打開時的電流或是換句話說以導通電流而決定的， 其中由低閘極電壓得到的導通電流愈大，則電晶體的性 能效率愈局。不過，該導通電流的流量是依形成於該閘 極絕緣膜與通路區域（channel r eg i on)之間逆轉層內的 電荷量額而定，而該逆轉層內的電荷量額則依該閘極絕 緣膜的厚度而定。因此，由於增加了導通電流，故該閘 極絕緣膜的厚度愈薄則逆轉層內的電荷量額增加得愈多 〇 另外，一般而言，這種M0S電晶體（具有如上所述之微 型結構的閘極電極）係由攙有雜質的多晶矽所製成的。攙 雜有實質量額的雜質會允許屬於半導體的矽在電氣上呈 現出金屬的功能。不過，實際上，由於矽是一種多晶體 523875 五、 發明說明 ( 2) 故 雜 質 不 會 穿 透晶體顆粒或到達該閘極 絕 緣 膜 與 多 晶 矽 的 界 面 上 ? 因 此雜質未滲入的部分不會 扮 演 金 屬 而 是 扮 演 著 半 導 體 的 角色。 爲 了 防 止 這 種 不均勻的雜質分佈，吾人 必 需 以 極 大 量 額 的 雜 質 攙 雜 用 來當作閘極電極的多晶矽 。於 M0S 電 晶 體 製 造 方 法 中 爲了簡化其程序係在對閘 極 電 極 施 行 處 理 之 後 於 形 成 源 極/汲極擴散層的同時進 行 閘 極 電 極 內 的 雜 質 攙 雜 作 業 。然而，爲了形成包含MOS 電 晶 體 的 積 體 電 路 則 必 需 將該源極/汲極擴散層製 作 得 很 淺 這 會 與 在 該 閘 極 電 極內充分地攙入雜質發生 衝 突 〇 因 此 在 此 提 出 一 種 MOS 電晶體製造方法，其中係在 形 成 變 爲 閘 極 電 極 材 料 的 多 晶矽膜之後且在將此多晶 矽 膜 製 作 成 圖 案 以 形 成 閘 極 電 極之前，提供一種用於攙 入 雜 質 的 程 序 亦 即 預 攙 雜 程 序 〇 第 5A到 5C 圖 1以及第6A到6C圖係依製 程 順 序 用 以 顯 示 — 種 包 含 預 攙 雜程序的習知MOS電晶體 製 造 方 法 〇 於 各 附 圖 中 顯 示 的 是一種解釋用η-型MOS電 晶 體 製 造 方 法 P - 型 MOS 電 晶 體製造方法也是幾乎相同的。 — 開 始 如 第 5 A圖所示，係利用淺溝渠隔 離 法 將 由 氧 化 物 膜 製 成 的 元 件 隔離膜2形成於半導體基; 肢 1 的 表 面 層 上 〇 接 下 來 係 藉由以雜質攙雜在各元件隔離膜 2 之 間 的 部 分而 將 通 路 層3形成於該半導體基板 1 上 〇 此 時 調 整 待 攙 雜 雜 質 的型式及量額以便允許吾 人 得 到 所 設 計 的 臨 限 電 壓 0 例 如在nMOS電晶體的例子裡 -4 - 在 加 速 能 量
523875 五、發明說明（3) 爲- 3 00keV且植入劑量爲ix10i3crrr2的條件下植入硼離 子之後’以加速能量爲-30k eV且植入劑量爲 7 X 1 0 12 c nr 2的條件下植入它們。 接下來如第5B圖所示，將閘極絕緣膜4形成於該通路 層3之上。該閘極絕緣膜4係由含氮的氧化矽膜所構成 的’其中係將氮含量比例定爲2到5質量％。該閘極絕緣 月旲4係藉著燈管退火器（1 a m ρ & η n e a 1 e r )利用快速熱學氧 化（RTO)法形成的。明確地說，藉由將8 50到1 000°C的 熱能加到由氧化氮氣體或是氧氣和氧化氮之混合氣體構 成的大氣上1 0到6 0秒並使該通路層3的表面層氮氧化 ’形成2奈米厚的氮氧化矽膜以做爲該閘極絕緣膜。 接下來如第5C圖所示，當作閘極電極的多晶矽膜5係藉 由化學氣相沉積（CVD)法形成於各元件隔離膜2及絕緣膜4 。該多晶矽膜5的沉積溫度係設定成大約620到65(TC，並 將其薄膜厚度設定在150與200奈米之間。 接下來如第6 A圖所示，形成阻抗層（圖中未標示）並以 此阻抗層當作遮罩，在加速能量爲-1 〇k eV且植入劑量爲 4 X 1 0 15 c nr 2的條件下植入磷離子只對nMOS區域進行攙雜 。據此，在該多晶矽膜5上施行預攙雜。 接下來如第6B圖所示，光阻層6係形成於該多晶矽膜 5 (其上形成有閘極電極）的部分之上。然後，以該光阻層 6當作遮罩’在該多晶砂膜5及閘極絕緣膜4上執行高 選擇性蝕刻，而製作出閘極電極1 1的圖案。 接下來如第6 C圖所示，藉由離子植入法形成s D -延伸 523875 五、發明說明（4) 物7 a和7 b連同用於保持短通路特徵的各封袋（未顯示） ，而在大槪1 000 °C的溫度下施行快速熱學退火處理 (RTA )以修護該SD -延伸物7 a和7 b的缺陷，並以落在 7〇〇與8 00°C之間的溫度形成各側壁8。此外，係藉由在 與雜質攙雜該閘極電極1 1的同時施行離子植入法成了源 極9和汲極1 0。然後，形成金屬矽化物層（圖中未標示） ;形成接觸孔（圖中未標示）；在藉由形成互連結構而完 成η-型MOS電晶體。 藉由前述方法所形成的η型MOS電晶體中，如第6C圖 所示，設有半導體基板1 ;各元件隔離膜2係設於該半 導體基板1表面層的固定間隔上；並將通路層3三夾 (s a n d w i c h e d )於各元件隔離膜2之間。此外，設有源極 9和汲極1 0使之相互面對而將其間的間隔形成該通路層 3上，並分別將SD-延伸物7a和7b設於源極9的部分（ 其係面對著汲極1 〇 )上以及汲極1 0的部分（其係面對著 源極9 )上。另外，將閘極絕緣膜4設在源極9與汲極1 0 之間以及各SD -延伸物7 a和7b之上，並將由多晶矽所 製成的閘極電極1 1設於該閘極絕緣膜4之上。該閘極電 極1 1的側邊部分則爲各側壁8所覆蓋。 不過’如上所述的習知技術具有下列問題。變成閘極 電極材料的多晶矽膜，雖則稱爲多晶矽膜，但是包括的 不只是晶體顆粒。即使該薄膜內含有很多晶體部分，但 各晶體顆粒附近會存在有各非晶相及微晶結構。該閘極 電極的圖案製作係藉由對矽或氮氧化矽膜具有高度選擇 523875 五、 發明說明 (5) 比 的 乾 蝕 刻 法而施行的；不過，當多晶 矽 膜 內 含 有 各 非 晶 相 時 由 於具體部分與非晶體部分之 間 蝕 刻 速 率 的 差 異 故 增 加 了該閘極電極形成作業內的 起 伏 〇 結 果 出 現 了 該 MOS 電晶體特徵上變化增加的問題。 此 外 在 沉積之後的瞬間用來構成閘 極 電 極 之 多 晶 矽 膜 內 各 晶 體 顆粒的直徑是很小的；不過 ， 其 晶 體 顆 的 直 徑 在 m 積該多晶矽膜之後的熱處理 步 驟 中 成 長 〇 在 沉 積 該 多 晶 矽膜5之後的熱處理步驟中； ，係在 800 到 1 0 0 0 °c 的 溫 度下在離子植入法之後施行 熱 處 理 步 驟 以 修 護 該 SD-延伸物7a和7b的缺陷，且在70C 丨到800T： 的 溫 度 下 施 行 熱 學CVD法以便沉積薄膜而形 成 由 氧 化 物 膜 製 成 的 各 側 壁 8，同時於該源極9和汲極 10 的 形 成 期 間 在 900 到 1 1 00°c的溫度下施行活化熱處理 步 驟 〇 由 於 這 些 步 驟 中 的 熱 處理係在比該多晶矽膜5之 沉 積 溫 度 更 局 的 溫 度 下 施 行 的，故會於其內增進其晶體 成 長 〇 上 述 各 熱 處 理 步 驟 中 ，對該多晶矽膜5內各晶體 顆 粒 在 尺 寸 粗 糙 度 上 之 增 加 貢獻最大的熱處理步驟是各側壁 8 、J~τ m 積 期 間 的 熱 學 CVD |步驟。當吾人在沉積溫度或是大槪 620 到 6 5 0°C或更高的溫度上對包括各非晶相的 —、一 刖 述 多 晶 矽 膜 5 進 行 加 熱 時 ，在施加熱能之前現存的各 晶 體 顆 少丄 會 吸 收 周 圍 的 各 非 晶相並成長而增加了其尺寸 及 粗 糙 度 0 這 種 現 象 會 透 m 預攙雜處理藉著使該多晶矽 膜 攙 雜 有 雜 質 而 變 得 特 別 明 顯，這允許吾人藉由熱處理 以 較 低 的 溫 度 及 較 短 的 持 續 時間進行晶體成長。 -7- 523875 五、 發明說明 (< 3) 依 這 種 方 式 j 在 各 晶 體 顆 隨 著 各 晶 體 顆 少丄 在 該 多 晶 矽 膜 內 進 行 成 長 而 放 大 時 會 產 生 如 下 所 述 的 此 種 負 面 影 響 〇 一 開 始 攙 雜 到 該 閘 極 電 極 內 的 雜 質 會 沿 著 各 晶 體 顆 业丄 的 邊 界 而 擴 散 不 過 5 其 顆 粒 邊 界 的 數 巨 會 隨 著 各 晶 體 顆 成 長 得 愈 大 而 減 少 〇 結 果 例 如 當 利 用 離 子 植 入 法 之 類 使 該 多 晶 矽 膜 表 面 附 近 攙 雜 有 雜 質 時 5 以 便 造 成 雜 質 擴 散 穿 透 到 其 間 閘 極 絕 緣 膜 的 界 面 上 時 > 則 這 使 雜 質 變 成 很 難 抵 達 此 界 面 〇 據 此 當 該 閘 極 電 極 與 閘 極 絕 緣 膜 之 間 界 面 附 近 缺 乏 雜 質 時 ， 靠 近 此 界 面 的 部 分 變 成 是 空 乏 的 (d ep 1 e t e d) 而 該 閘 極 絕 緣 膜 的 薄 膜 厚 度 會 變 得 更 厚 〇 結 果 喪 失 了 使 該 閘 極 絕 緣 膜 變 薄 的 效 應 且 破 壞 了 MOS 電 晶' 體1 的; 性能 0 此 外 如 上 所 述 ， 橫 遍 該 多 晶 矽 的 雜 質 濃 度 都 是 不 均 勻 的 其 中 罪 近 構 成 該 擴 散 路 徑 之 顆 粒 邊 界 上 的 雜 質 濃 度 是 極 局 的 而 在 其 中 心 內 的 雜 質 濃 度 是 很 低 的 Ο 若 構 成 該 閘 極 電 極 之 多 晶 矽 晶 體 顆 粒 的 個 別 直 徑 都 是 很 大 的 時 ， 則 由 於 該 聞 極 電 極 內 雜 質 濃 度 的 不 均 勻 度 會 增 加 故 該 閘 極 電 極 內 的』 電: 氣· 待4 數也會增加（ 依 種 方 式 > 該 預 攙 雜 程 序 係 依 習 知 方 式 提 供 的 以 防 止 該 閘 極 電 極 的 空 乏 作 用 (d ep 1 e t i ο η ); 不 過 因 爲 适 種 預 攙 雜 程 序 而 促 進 了 增 加 該 閘 極 電 極 內 各 晶 體 顆 粒 之 尺 寸 及 粗 糙 度 的 問 題 而 減 小 了 其 內 防 止 空 乏 作 用 的 效 應 〇 此 外 ， 由 於 成 閘 極 電 極 材 料 的 多 晶 矽 膜 內 同 時 存 在 有 晶 體 部 分 及 非 晶 體 部 分 ， 所 8- 以 存 在 有 增 加 該 閘 極 電 極 523875 五、 發明說明 (7) 形 成 作 業 及 MOS電晶體特徵上之變化的問題。 發 明 之 扼 要 說明 發 明 g 的 本 發 明 的 目的是提供一種製造出具有穩 定 特 徵 之 咼 性 能 MOS 電i ^體的方法，係藉由使橫遍閘極 電 極 的 雜 質 濃 度 分 布 變 均 勻防止該閘極電極的空乏作用 並 抑 制 該 閘 極 電 極 之 形 成 作業的變化。 發 明 槪 述 本 發 明 中 MOS電晶體的製造方法，係包 括 有 下 列 步 驟 將 閘 極 絕 緣膜形成於半導體基板之上的 步 驟 > 將 由 多 晶 矽 或 非 晶 矽所製成的矽膜形成於該閘極 絕 緣 膜 之 上 的 步 驟 > 以 800到l〇〇〇°C的溫度在1到1〇 秒 的 持 續 時 間 內 施 行 熱 處 理加到該矽膜上的步驟；將雜 質 離 子 植 入 該 矽 膜 內 的 預 攙雜的步驟；藉由蝕刻該矽膜 將 閘 極 電 極 製 作 成 圖 案 的 步驟；在該閘極電極的側邊部 分 上 形 成 各 側 壁 的 步 驟 藉由將各離子植入該閘極電極 和 在 該 半 導 體 基 板 內 使 該 閘極電極攙雜有雜質的步驟； 以 及 在 該 半 導 體 基 板 的 表 面上形成源極和汲極。 圖 式 簡 單 說 明 本 發 明 的 這些及其他目的、特性、及優 點 將 會 因 爲 以 下 參 照 所 附 圖示對顯示用實施例的詳細說 明 而 變 得 更 明 顯 0 第 1 A 到 1 D圖係依製程順序用以顯示出 一 種 根 據 本 發 明 第 實 施 例之MOS電晶體製造方法的截® -9- 5圖示。 523875 五、發明說明（8) 第2A到2C圖係用以顯示一種根據本實施例跟隨著第 1圖MOS電晶體製造方法之步驟的截面圖示。 第3圖到3C圖係依製程順序用以顯示一種根據本發明 第二實施例之MOS電晶體製造方法的載面圖示。 第4圖係用以顯示比較用實例及本發明各實施例之閘 極尺寸變化的曲線圖示。 第5A到5C圖係依製程順序用以顯示一種習知MOS電 晶體製造方法的截面圖示。 第6A到6C圖係用以顯示一種根據習知設計跟隨著第 5圖MOS電晶體製造方法之步驟的截面圖示。 較_佳實施例的詳細說明 以下吾人將參照各附圖詳細地說明本發明的各實施例 。一開始，第1A圖到1D圖和第2A到2C圖係依製程順 序用以顯示一種根據本發明第一實施例之MOS電晶體製 造方法的截面圖示。於本實施例中，吾人將要說明的是 一種包含預攙雜程序的η -型MOS電晶體製造方法。 一開始如第1 Α圖所示，由氧化物膜所製成的元件隔離 膜2係藉由淺溝渠隔離法將由氧化物膜所製成的元件隔 離膜2形成於半導體基板1的表面層上。接下來，係藉 由以雜質攙雜落在各元件隔離膜2之間的部分而將通路 層3形成於該半導體基板1上。此時，調整待攙雜雜質 的型式及量額以便允許吾人得到所設計的臨限電壓。例 如在nMOS電晶體的例子裡，在加速能量爲- 3 00keV且植 入劑量爲1 X 1013cnT2的條件下植入硼離子之後，以加速 -10- 523875 五、發明說明（9) 能量爲-30keV且植入劑量爲7 X 1〇12cm·2的條件植入它們 以形成該通路層3。 接下來如第1 B圖所示，將閘極絕緣膜4形成於該通路 層3之上。該閘極絕緣膜4係由含氮2到5質量％的氧化 矽膜所構成的。該閘極絕緣膜4係藉著燈管退火器利用 快速熱學氧化（RTO )法而形成的。也就是說，藉由將8 5〇 到1 0 0 0 °C的熱能加到由氧化氮氣體或是氧氣和氧化氮之 混合氣體構成的大氣上1 〇到6 0秒並使該通路層3的表 面層氮氧化，形成2奈米厚的氮氧化矽膜以當做該閘極 絕緣膜4。 接下來如第1 C圖所示，當作閘極電極的多晶矽膜5係 藉由化學氣相沉積（CVD )法而形成於各元件隔離膜2及絕 緣膜4之上。該多晶砂膜5的沉積溫度係設定成大約 620到6 5(TC，並將其薄膜厚度設定在150與200奈米之 間。 接下來如第1 D圖所示，係以鹵素燈藉由加熱法於整個 基板上施行RTA處理。用於熱處理的條件係設定成：溫 度爲800到1000 °C ;氮大氣或是包含其內添加有大約 0 . 0 1到1容積％之氧的氮大氣；以及1到1 0秒的持續時 間。結果，該多晶矽膜5之內的非晶相會發生結晶而於 其上轉換成穩定的多晶矽膜1 5 ° 接下來如第2 A圖所示’形成阻抗層（圖中未標示）並以 此阻抗層當作遮罩，在加速能量爲-1 〇 keV且植入劑量 爲4 X 1015cm_2的條件下植入磷離子只對nMOS區域進行攙 -11- 523875 五、發明說明（彳〇) 雜。據此，在該多晶矽膜1 5上施行預攙雜。 接下來如第2B圖所示，光阻層6係形成於該多晶矽膜 1 5 (其上形成有閘極電極的部分）之上。然後，以該光阻 層6當作遮罩，在該多晶矽膜1 5及閘極絕緣膜4上執行 高選擇性蝕刻，而製作出閘極電極2 1的圖案。 接下來，如第2 C圖所示，沿著封袋（ρ 〇 c k e t s )(圖 中未不）以扣住短通路特徵（s h o r t channel c h a r a c t e r i s t i c s )的S D —延伸物7 a和7 b是藉由使用該 離子植入法而被形成。此時，該SD -延伸物7 a和7 b的 部份在該閘極絕緣膜4以下會擴散。此外，該SD -延伸 物7a和7b的雜質濃度是高於一傳統低攙雜汲極（LDD)區 域的雜質濃度，而且SD -延伸物7 a和7b的雜質濃度是 低於於後續步驟中所形成的該源極和汲極的雜質濃度。 然後，在溫度800至1 000°C之下施行RTA以便修護該SD —延伸物7a和7b的缺陷，而且藉由使用一熱學CVD法 以溫度700至800°C形成各側壁8。此外，施行離子植入 法，而且藉由施行一活化熱處理以溫度900至1 l〇〇°C來 形成一源極9和汲極1 0，以及把一雜質植入於該閘極電 極21中。此時，該源極9和汲極1 〇的部份在各側壁8 之下會擴散。然後，形成一矽化層（圖中未示）；形成各 接觸孔（圖中未示）；以及藉由形成內連接（圖中未示）’ 即可完成η-型M0S電晶體22。 接下來，將要說明的是一種η-型M0S電晶體22的結 構。如第2C圖所示於該η-型M0S電晶體22中，設有半 523875 五、發明說明（11) 導體基板1 ;各元件隔離膜2係設於該半導體基板1表 面層的固定間隔上；並將通路層3三夾於各元件隔離膜 2之間。此外，設有源極9和汲極1 〇使之相互面對而將 其間的間隔形成該通路層3上，並將SD -延伸物7 a和 7 b分別地設於源極9的部份（其係面對著汲極1 0 )上以及 設於汲極10的部份（其係面對著源極9)上。另外，將閘 極絕緣膜4設在源極9與汲極1 0之間以及各SD -延伸 物7 a和7 b之上，並將由多晶矽所製成的閘極電極2 1設 於該閘極絕緣膜4之上。側壁8是設於該閘極電極2 1的 側邊部分上。 本實施例係在沉積該多晶矽膜5之後的熱處理程序中 ，在將離子植入各SD—延伸物7a和7b之後以800到 100(TC的溫度施行熱處理步驟以修護各缺陷；且以700 到800 °C的溫度施行熱學CVD步驟以便沉積薄膜而形成 由氧化物膜所製成的各側壁8，隨後當在形成源極9和 汲極10時則以900到1100°C的溫度施行活化熱處理步 驟。上述各熱處理步驟中，對該多晶矽膜5內各晶體顆 粒在尺寸及粗糙度上之增加貢獻最大的熱處理步驟是各 側壁8沉積期間的熱學CVD步驟。這種現象會透過預攙 雜處理藉著使該多晶矽膜攙雜有雜質而變得特別顯著， 這會允許已預攙雜多晶矽內的晶體顆粒在尺寸上成長得 更大。 於本實施例中，在以700到800°C沉積薄膜的熱學CVD 步驟之前，先以800到100(TC的溫度施行RTA處理以便 -13- 523875 五、發明說明（12) 形成由氧化物膜所製成的各側壁8，以依定常比例存在 於扮演著起始點角色之非晶相內晶體上的個別晶核會使 多晶矽膜5內各非晶相的晶體成長。這會造成該膜內各 非晶相及各微晶成長爲穩定的晶體顆粒。此時，在加熱 之前已存在的晶體顆粒也會成長；不過，雨者會以大槪 相同的速度成長，其中能夠藉由消耗各非晶相及各微晶 同時增加小型晶體的比例使該多晶矽膜的顆粒結構穩定 下來。 即使在將用於沉積各側壁8的熱處理施加至該已穩定 下來的多晶矽膜1 5時，但由於不存在有各非晶相，所以 晶體顆粒的成長是受到抑制，如是可以防止各晶體顆粒 在尺寸及粗糙度上的增加。此外，由於在該多晶矽膜1 5 內不存在有各非晶相，故在進行蝕刻時，不會發生蝕刻 速率不均等的現象，如是可以避免在閘極電極形式上出 現起伏。 依這種方式，藉由在沉積該多晶矽膜之後施行RTA處 理，甚至透過該預攙雜係用於補救閘極電極的空乏作用 並在此預攙雜處理之後施行各熱處理步驟，吾人也能夠 實現一種幾乎不會使該閘極電極內之顆粒尺寸產生任何 變化的晶體結構，如同能夠使該閘極電極內的雜質濃度 變均勻。結果，係在與該閘極絕緣膜交界附近不會發生 空乏作用處設置具有均勻形成的閘極電極，而允許吾人 以特徵上的很小變化而製造出一種MOS電晶體。 接下來，吾人將要說明根據本發明的第二實施例。第 -14- 523875 五、發明說明（13) 3A到3C圖係依製程順序用以顯示一種根據本發明第二 實施例之MOS電晶體製造方法的截面圖示。於本實施例 中，吾人將要說明的是一種包含預攙雜處理的η-型MOS 電晶體製造方法。本實施例與前述第一實施例的差異是 使用一種非晶矽膜當作用於該閘極電極的材料。 一開始，使用如第1 Α和第1 Β圖所示的相同方法將元 件隔離膜2、通路層3及閘極絕緣膜4形成於半導體基 板1上。 接下來如第3 A圖所示，利用CVD法將會變成閘極電極 的多晶矽膜1 3形成於元件隔離膜2及閘極絕緣膜4之上 。該多晶矽膜13的沉積溫度係設定在大約500到5 5 0t 上，並將薄膜厚度設定在150與200奈米之間。 接下來如第3B圖所示，將使用RTA法的熱處理加到整 個基板上。用於熱處理的條件是設定爲：溫度爲800到 1 00 (TC ;氮大氣或是包含其內添加有大約0.01到1容積 %之氧的氮大氣；以及1到10秒的持續時間。結果，有 利於該非晶矽膜1 3的結晶化且其晶體結構會穩定下來而 形成穩定的多晶矽膜25。 接下來，以如第2 A圖到2C圖所示的方法形成一種η -型MOS電晶體32。 接下來，吾人將要說明該η-型M0S電晶體32的結構 。如第3C圖所示，於該η-型M0S電晶體32中，設有半 導體基板1 ;各元件隔離膜2係設於該半導體基板1表 面層的固定間隔上；並將通路層3三夾於各元件隔離膜 -15- 523875 五、發明說明（14) 2之間。此外，設有源極9和汲極1 〇使之相互面對而將 其間的間隔形成該通路層3上，並將SD -延伸物7 a和 7b分別地設於源極9的部份（其係面對著汲極1 〇 )上以及 設於汲極1 0的部份（其係面對著上面朝源極9 )上。另外 ’將閘極絕緣膜4設在源極9與汲極1 〇之間以及各s D -延伸物7 a和7 b之上，並將由多晶矽所製成的閘極電 極3 1設於該閘極絕緣膜4之上。各側壁8係設於該閘極 電極3 1的各側邊部分上。 由於較之依前述第一實施例所示沉積多晶矽膜5的例 子，本實施例中係沉積非晶膜1 3當作用於該閘極電極 3 1的材料，故吾人可以降低藉由CVD沉積用於該非晶矽 膜1 3之薄膜的溫度。結果，可以在沉積該薄膜時，則使 該通路層3內的雜質擴散作用受到抑制。此外，藉由使 用非晶膜1 3當作用於該閘極電極31的材料，可以在施 行該RTA處理之後進一步減小各結晶顆粒的直徑。據此 ，所攙雜雜質的擴散速率會進一步增加，因此可以達成 更均勻的濃度分布。 吾人應該注意的是已於說明如上之第一和第二實施例 中顯示了製造η -型MOS電晶體的實例，不過吾人也能夠 以本發明製造出卜型MOS電晶體。該卜型MOS電晶體的 製造方法基本上是與η-型MOS電晶體的製造方法相同的 ’其差異只是用於植入之雜質離子的型式。有關將多晶 石夕膜或非晶砂膜沉積於該閘極絕緣膜之上並在預攙雜處 理之前以前述條件施行熱處理，該卜型M〇s電晶體的製 -16- 523875 五、發明說明（15) 造方法是類似於η -型MOS電晶體的製造方法。 以下吾人將具體地說明與本發明之製造方法不相同的 比較用實例並與本發明的各實施例作比較。一開始，吾 人將要說明η-型MOS電晶體及ρ-型MOS電晶體的製造方 法亦即比較用實例及本發明的各實施例。於各實施例及 比較用實例中，製備了四個8 -吋晶圓且分別將許多根據 各實施例的η -型MOS電晶體及該ρ -型MOS電晶體連同各 比較用實例中的η -型MOS電晶體及該ρ -型MOS電晶體形 成於每一個晶圓上。 首先，將由氧化物膜所製成的各元件隔離膜形成於各 晶圓的表面層上。接下來，藉由以雜質攙雜落在這些元 件隔離膜之間的部分以形成一通路層。隨後，將閘極絕 緣膜形成於此通路層之上。然後，利用CVD法將多晶矽 膜形成於各元件隔離膜及閘極絕緣膜之上。 之後，將藉由RTA施行的熱處理是用在各實施例的η -型MOS電晶體及ρ -型MOS電晶體上。此時，大氣使用的 是氮的大氣，加熱溫度是1 000°C，而加熱時間是1秒。 未在比較用實例的η-型及ρ-型M0S電晶體上應用藉由 RTA施行的熱處理。 接下來，於前述多晶矽膜上施行預攙雜，且在多晶矽 膜及閘極絕緣膜上施行蝕刻以便將之製造成閘極電極的 形式。此時，將該閘極電極的閘極尺寸設計成90奈米。 隨後，藉由離子植入法形成各SD -延伸物及各封袋，以 7 00到8 00t的溫度藉由CVD法形成各側壁8，並以大槪 -17- 523875 五、發明說明（16) 800到1 000°C的溫度施行RTA以修護各SD-延伸物內的 缺陷。此外，施行離子植入法並以落在從900到1 100°C 之間的溫度施行活化熱處理，以形成源極和汲極以及以 雜質攙雜該閘極電極。 依這種方式量測所形成MOS電晶體之閘極尺寸的起伏 。量測形成於每一個8 -吋晶圓上56個位置內各閘極的 閘極尺寸，找尋在最大與最小數値之間的差異。第4圖 係用以顯示比較用實例及本發明各實施例之閘極尺寸起 伏的曲線圖示。第4圖的垂直軸顯示的是前述閘極尺寸 差異。其中顯示的是這個數値愈小，則各晶圓表面內的 變化愈小，且因此更接近是均均的。 較之比較用實例中未施行RTA處理的晶圓，吾人能夠 以該η-型MOS電晶體使各實施例中已施行RTA處理之晶 圓上的閘極尺寸變化減少了大槪1 0%。此外較之比較用 實例中未施行RTA處理的晶圓，吾人能夠以pMOS電晶體 使各實施例中已施行RTA處理之晶圓上的閘極尺寸變化 減少了大槪3 0%。這是因爲在各實施例中已施行RTA處 理的各晶圓上，由於該多晶矽膜內幾乎不存在任何非晶 相，因此允許蝕刻速率變均等而減少了閘極尺寸的變化 。另一方面，在比較用實例中未施行RTA處理的晶圓上 ’由於該多晶矽膜內確實存在有非晶相，故其蝕刻速率 的差異會在該多晶矽膜內的晶體部分與多晶相之間成長 而使閘極尺寸上的變化是最大的。 以下將要解釋用於本發明中各結構元件之數値的基底。 -18- 523875 五、 發明說明 (17) 熱 處 理 溫 度：8 0 0 到 1 〇 〇 〇 °C。 以 低 於 800 °C的溫度施行熱處理 ，則 該 多 晶 矽 膜 內 各 非 晶 相 的 結 晶作用是不充足的。另 一方 面 5 當 用 於 熱 處 理 的 溫 度 超 過1 000°C時，則會在該 通路 層 內 發 生 雜 質 的 擴 散 且 諸 如臨限電壓之類的通路 層特 徵 會 偏 離 其 設 計 數 値 〇 此 外 ，各元件分離特徵也會 偏離 其 設 計 數 値 0 據 此 吾 人 係 將用於熱處理的溫度設定在 800 ' 舆 1 ooo°c 之 間 〇 吾 人 應 該注意的，較佳的是將 TRA 處 理 當 作 這 種 熱 處 理 以 便 在 溫度的上升及下降期間 能抑 制 該 通 路 層 內 的 雜 質 擴 散 作 用，同時在施行熱處理 之前 抑 制 該 矽 膜 內 現 存 各 晶 體 顆 粒的成長。 熱 處 理 時 間：1到10秒。 以 少 於 1 秒的熱處理時間，由於 處理 時 間 太 短 > 所 以 使 反 饋 控 制 變得很困難，故無法在 該矽 膜 內 獲 致 均 等 的 溫 度 〇 另 一 方面當熱處理時間超過 10秒 時 則 由 於 該 半 導 體 基 板 會 在很長的時段內曝露於 高溫 大 氣 中 5 所 以 會 發 生 雜 質 擴 散到該通路層之內的現 象， 因 此 諸 如 臨 限 電 壓 之 類 的 通 路層特徵會偏離其設計 數値 同 時 各 元 件 分 離 特 徵 也 會 偏離其設計數値。據此 ，吾 人 係將 熱 處 理 時 間 設 定 在 1 到1 0秒。 根 據 本 發 明如上所述的詳細說明 ，即 使 於 提 供 有 預 攙 雜 處 理 的 MOS電晶體製造方法中， 吾人 也 能 夠 藉 由 在 沉 積 變 爲 用 於 閘極電極之材料的多晶 或非 晶 矽 膜 之 後 執 行 RTA 法 而 允許消耗該矽膜內的各 非晶 相 並 使 晶 體 顆 业丄 保 持 是 很 小 的。結果，使該閘極電 極內 的 雜 質 濃 度 分 布 -19- 523875 五、發明說明（18) 變成均勻的’防止了該閘極電極的空乏作用並使該閘極 電極的形式變化受到控制，而允許吾人製造出具有極高 穩定度的高性能MOS電晶體。 雖則已參照各特定實施例說明了本發明，但是吾人無 意以限制觀點解釋本發明的說明。熟悉習知設計的人而 S ’各實施例中所揭示的各種修正型式將會因爲參照本 發明的說明而變得很明顯。因此，吾人觀測到的是本發 明所附申請專利範圍將會涵蓋落在本發明之真實架構內 的任何修正或實施例。 參考符號說明 1 聲· · β • •半導體基板 2..... ••元件隔離膜 3..... • •通路層 /| · · · · · • •閘極絕緣膜 5,15,25* · • •多晶矽膜 6..... • •光阻層 7a,7b · ·. • · SD-延伸物 8..... •.側壁 Q · · · . . .•源極 10 · · ·. • · 汲極 11,21,31 · * 閘極電極 12,22,32 · • · η-型 MOS 電 13 · · · · • · 非晶矽膜 - 20-

Claims (1)

  1. 523875 你f月;? 修正I 補亦j 六、申請專利範圍 第90 1 30077號「MOS電晶體製造方法」專利案 (92年1月7日修正） 六、申請專利範圍： 1 . 一^種MOS電晶體製造方法’係包括： 將閘極絕緣膜形成於半導體基板之上的步驟；將由 多晶矽或非晶矽所製成的矽膜形成於該閘極絕緣膜之 上的步驟；以800到1 000°C的溫度在i到1〇秒的持 續時間內施行熱處理加到該矽膜上的步驟；將雜質離 子植入該矽膜內的預攙雜的步驟；藉由蝕刻該矽膜， 將閘極電極製作成圖案的步驟；在該閘極電極的側邊 部分上形成各側壁的步驟；藉由將各離子植入該閘極 電極和該半導體基板內使該閘極電極攙雜有雜質的步 驟；以及在該半導體基板的表面上形成源極和汲極。 2 .如申請專利範圍第1項之MOS電晶體製造方法，其中 該熱處理指的是一種於氮大氣或是包含其內添加有少 於1容積％之氧的氮大氣中施行的RTA處理。 3 .如申請專利範圍第1項之MOS電晶體製造方法，其中 該熱處理指的是一種使用鹵素燈的RTA處理。 4 .如申請專利範圍第1項之MOS電晶體製造方法，其中 該閘極絕緣膜係由厚度小於2奈米之氮氧化矽物質所 形成的。 5 .如申請專利範圍第1項之MOS電晶體製造方法，其中 該矽膜係利用化學氣相沉積法形成的°
    523875 t、申請專利範圍 6 .如申請專利範圍第1項之MOS電晶體製造方法，其中 係包括在施行將閘極電極形成於半導體基板上的步驟 之前，將元件隔離區域形成於該半導體基板之表面上 的步驟。
TW090130077A 2000-12-06 2001-12-05 MOS transistor fabrication method TW523875B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000372121A JP2002176172A (ja) 2000-12-06 2000-12-06 Ｍｏｓトランジスタの製造方法

Publications (1)

Publication Number Publication Date
TW523875B true TW523875B (en) 2003-03-11

Family

ID=18841716

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090130077A TW523875B (en) 2000-12-06 2001-12-05 MOS transistor fabrication method

Country Status (3)

Country Link
US (1) US20020068407A1 (zh)
JP (1) JP2002176172A (zh)
TW (1) TW523875B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1561238A1 (en) * 2002-10-22 2005-08-10 Amberwave Systems Corporation Gate material for semiconductor device fabrication
JP2005276989A (ja) * 2004-03-24 2005-10-06 Renesas Technology Corp 半導体装置の製造方法
JP3737504B2 (ja) * 2004-03-31 2006-01-18 松下電器産業株式会社 半導体装置の製造方法
WO2005104234A1 (ja) * 2004-04-19 2005-11-03 Hitachi, Ltd. 撮影機能一体型表示装置
JP4594664B2 (ja) 2004-07-07 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2006041306A (ja) * 2004-07-29 2006-02-09 Sharp Corp 半導体装置の製造方法
JP2014140025A (ja) * 2012-12-19 2014-07-31 Asahi Kasei Electronics Co Ltd 半導体装置の製造方法
JP2016004952A (ja) * 2014-06-18 2016-01-12 旭化成エレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2002176172A (ja) 2002-06-21
US20020068407A1 (en) 2002-06-06

Similar Documents

Publication Publication Date Title
JP5028093B2 (ja) 半導体製造用のゲート電極ドーパント活性化方法
CN100442464C (zh) 半导体器件制造方法
US9236345B2 (en) Oxide mediated epitaxial nickel disilicide alloy contact formation
JP2850974B2 (ja) 半導体ポリシリコン層のドーピング方法とこれを用いたｐｍｏｓｆｅｔ製造方法
US20080272409A1 (en) JFET Having a Step Channel Doping Profile and Method of Fabrication
JPS6072272A (ja) 半導体装置の製造方法
JP2001024194A (ja) 半導体装置の製造方法及び半導体装置
JPH1050989A (ja) 半導体装置の製造方法
JPH10125909A (ja) 半導体装置の製造方法
CN100452298C (zh) 半导体结构及其制造方法
TW523875B (en) MOS transistor fabrication method
US8304333B2 (en) Method of forming a high-k gate dielectric layer
JP2005056872A (ja) 半導体装置の製造方法
JP2930042B2 (ja) 半導体装置の製造方法
JPH0917998A (ja) Ｍｏｓトランジスタの製造方法
US7605031B1 (en) Semiconductor device having strain-inducing substrate and fabrication methods thereof
JP2002518827A (ja) Ｍｏｓトランジスタを含む半導体デバイスの製造方法
US6780700B2 (en) Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide
JP4730993B2 (ja) 半導体素子の電導性ライン形成方法
JPH01160010A (ja) 半導体装置の製造方法
JP3589136B2 (ja) 半導体装置およびその製造方法
TW426972B (en) Method of forming the extending junction of source/drain by using Si-B layer in fabricating complementary metal oxide semiconductor field effect transistor
JP2004534401A (ja) 異なる厚みのゲート酸化物を有する複数のｍｏｓトランンジスタを備えた半導体装置の製造方法
TW530386B (en) Method of fabricating a MOS transistor with low gate depletion
JPH11176959A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees