JPH09199723A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】自己整合的にチタンシリサイド化する際の未反
応のチタンを除去する工程で、ゲート電極の絶縁性スペ
ーサ６の表面や素子分離領域２表面に導電性の物質が残
ることを防止することにより、ゲートとソースやドレイ
ンの間、ソースやドレイン同志での電気的導通をなく
し、トランジスタの誤動作や漏れ電流の増加を防ぐ。 【解決手段】チタンシリサイド化するときのランプアニ
ールで形成される、チタンの窒化された変成層１０を、
ヒ素をイオン注入したり、酸化することにより、エッチ
ングにより除去され易くする。
応のチタンを除去する工程で、ゲート電極の絶縁性スペ
ーサ６の表面や素子分離領域２表面に導電性の物質が残
ることを防止することにより、ゲートとソースやドレイ
ンの間、ソースやドレイン同志での電気的導通をなく
し、トランジスタの誤動作や漏れ電流の増加を防ぐ。 【解決手段】チタンシリサイド化するときのランプアニ
ールで形成される、チタンの窒化された変成層１０を、
ヒ素をイオン注入したり、酸化することにより、エッチ
ングにより除去され易くする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に高融点金属シリサイド層を電極に用い
る半導体装置に関する。
方法に関し、特に高融点金属シリサイド層を電極に用い
る半導体装置に関する。
【０００２】
【従来の技術】従来のチタンシリサイド層を電極に用い
る半導体装置の製造方法について、図７，図８を参照し
て説明する。ここでは、ＮチャンネルＭＯＳ型半導体装
置について述べる。
る半導体装置の製造方法について、図７，図８を参照し
て説明する。ここでは、ＮチャンネルＭＯＳ型半導体装
置について述べる。
【０００３】まず、図７（ａ）に示すように、例えばＰ
型シリコン半導体基板１表面に、膜厚約３００ｎｍの酸
化シリコン膜からなる素子分離領域２を形成し、チャネ
ル形成領域にイオン注入を行い、膜厚約１０ｎｍのゲー
ト酸化膜３を形成し、膜厚約１５０ｎｍのポリシリコン
膜４を形成し、フォトリソグラフィー工程及び反応性イ
オンエッチングでゲート電極を形成するためのパターニ
ングを行う。
型シリコン半導体基板１表面に、膜厚約３００ｎｍの酸
化シリコン膜からなる素子分離領域２を形成し、チャネ
ル形成領域にイオン注入を行い、膜厚約１０ｎｍのゲー
ト酸化膜３を形成し、膜厚約１５０ｎｍのポリシリコン
膜４を形成し、フォトリソグラフィー工程及び反応性イ
オンエッチングでゲート電極を形成するためのパターニ
ングを行う。
【０００４】次に、図７（ｂ）に示すようにリンをイオ
ン注入することによりゲート電極用のポリシリコン膜４
と自己整合する低濃度ソース・ドレイン領域５−１，５
−２を設け、酸化シリコン膜を約１００ｎｍ形成して異
方性の反応性ドライエッチングを施すことにより、絶縁
性スペーサ６を形成し、全面にヒ素を例えばエネルギー
３０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件でイオン
注入することにより、ポリシリコン膜４、絶縁性スペー
サ６及び素子分離領域２を除いた領域に高濃度ソース・
ドレイン領域７−１，７−２を形成する。
ン注入することによりゲート電極用のポリシリコン膜４
と自己整合する低濃度ソース・ドレイン領域５−１，５
−２を設け、酸化シリコン膜を約１００ｎｍ形成して異
方性の反応性ドライエッチングを施すことにより、絶縁
性スペーサ６を形成し、全面にヒ素を例えばエネルギー
３０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件でイオン
注入することにより、ポリシリコン膜４、絶縁性スペー
サ６及び素子分離領域２を除いた領域に高濃度ソース・
ドレイン領域７−１，７−２を形成する。
【０００５】次に、図７（ｃ）に示すように、シリコン
表面をアモルファス化するためにヒ素を例えば３０ｋｅ
Ｖのエネルギーで３×１０14ｃｍ-2のドーズ量でイオン
注入し、自然酸化膜を除去する前処理を行った後、チタ
ン膜８を例えば３０ｎｍの膜厚にスパッタ法により形成
する。
表面をアモルファス化するためにヒ素を例えば３０ｋｅ
Ｖのエネルギーで３×１０14ｃｍ-2のドーズ量でイオン
注入し、自然酸化膜を除去する前処理を行った後、チタ
ン膜８を例えば３０ｎｍの膜厚にスパッタ法により形成
する。
【０００６】次に、図７（ｄ）に示すように、窒素雰囲
気中で６９０℃，３０秒のランプアニール（第１のラン
プアニール）を施し、チタン膜８と高濃度ソース・ドレ
イン領域７−１，７−２及びポリシリコン膜４をそれぞ
れ反応させ、チタンシリサイド層９を形成する。尚、こ
の時、チタン膜の表面には、変成層１０が形成される。
変成層１０はチタン膜が窒素及び窒素雰囲気中の残留酸
素と反応してできた層である。チタン膜８ａとして表示
した部分は、厳密には窒素，酸素及びシリコンと反応し
ないで残ったチタンを含む層である。
気中で６９０℃，３０秒のランプアニール（第１のラン
プアニール）を施し、チタン膜８と高濃度ソース・ドレ
イン領域７−１，７−２及びポリシリコン膜４をそれぞ
れ反応させ、チタンシリサイド層９を形成する。尚、こ
の時、チタン膜の表面には、変成層１０が形成される。
変成層１０はチタン膜が窒素及び窒素雰囲気中の残留酸
素と反応してできた層である。チタン膜８ａとして表示
した部分は、厳密には窒素，酸素及びシリコンと反応し
ないで残ったチタンを含む層である。
【０００７】次に、図８（ａ）に示すように、アンモニ
アと過酸化水素水よりなる溶液を用いて、チタン膜８ａ
を除去し、その後、８４０℃，３０秒のランプアニール
（第２のランプアニール）を施すことにより、低抵抗化
したチタンシリサイド層９ａを得る。チタンシリサイド
層９及び９ａはそれぞれ結晶形Ｃ４９及びＣ５４を主に
含んでいる。
アと過酸化水素水よりなる溶液を用いて、チタン膜８ａ
を除去し、その後、８４０℃，３０秒のランプアニール
（第２のランプアニール）を施すことにより、低抵抗化
したチタンシリサイド層９ａを得る。チタンシリサイド
層９及び９ａはそれぞれ結晶形Ｃ４９及びＣ５４を主に
含んでいる。
【０００８】次に、図８（ｂ）に示すように、酸化シリ
コン膜１１を約１μｍの膜厚に形成し、コンタクト孔１
２を開口し、チタン及び窒化チタンより成るバリア膜１
３をスパッタ法で形成し、コンタクト孔１２内に埋込タ
ングステン１４を形成し、アルミニウム膜などを形成
し、所望の形状にパターニングを行なって配線層１５を
形成し、窒化シリコン膜からなるカバー膜１６を形成す
る。
コン膜１１を約１μｍの膜厚に形成し、コンタクト孔１
２を開口し、チタン及び窒化チタンより成るバリア膜１
３をスパッタ法で形成し、コンタクト孔１２内に埋込タ
ングステン１４を形成し、アルミニウム膜などを形成
し、所望の形状にパターニングを行なって配線層１５を
形成し、窒化シリコン膜からなるカバー膜１６を形成す
る。
【０００９】
【発明が解決しようとする課題】チタンシリサイド層を
形成する第１のランプアニールを窒素雰囲気中で行なう
のは、チタン−シリコン接触部から横方向へチタンシリ
サイドが成長してＭＯＳトランジスタ内のゲート電極と
ソース・ドレイン領域、素子分離領域上の配線（例えば
メモリにおけるワード線など）とソース・ドレイン領域
との間の絶縁が悪くなるのを防止するためである。しか
し、この手法によっても漏れ電流の防止は不十分であっ
た。それは、変成層１０及びチタン膜８ａを除去すると
きに変成層１０のエッチング速度が小さいため十分にチ
タンの除去ができず絶縁性スペーサ６や素子分離領域２
の表面に導電性物質が残ってしまうからである。
形成する第１のランプアニールを窒素雰囲気中で行なう
のは、チタン−シリコン接触部から横方向へチタンシリ
サイドが成長してＭＯＳトランジスタ内のゲート電極と
ソース・ドレイン領域、素子分離領域上の配線（例えば
メモリにおけるワード線など）とソース・ドレイン領域
との間の絶縁が悪くなるのを防止するためである。しか
し、この手法によっても漏れ電流の防止は不十分であっ
た。それは、変成層１０及びチタン膜８ａを除去すると
きに変成層１０のエッチング速度が小さいため十分にチ
タンの除去ができず絶縁性スペーサ６や素子分離領域２
の表面に導電性物質が残ってしまうからである。
【００１０】また、チタンシリサイド層形成に起因する
漏れ電流の防止を企ったものに特開平３−１１６８３７
号公報に記載された手法がある。これは、図７（ｃ）に
示すようにチタン膜８を形成した後、フォト・リソグラ
フィー工程を用いて、最終的にシリサイド層が延在形成
されることを防ぐべき領域（素子分離領域２、絶縁性ス
ペーサ６等）以外を覆うパターンに酸素イオンの注入マ
スクをフォトレジスト膜で形成し、この注入マスクによ
って覆われていない部分のチタン膜８に酸素イオンを注
入する。これによって、シリサイド化をするための熱処
理時に酸素イオン注入部分でシリコンの拡散を抑制す
る。しかし、この手法はフォトレジスト工程が必要とな
る欠点と、絶縁性スペーサ６の幅（酸化シリコン膜の厚
さ）が小さいこと、目合せ時のずれを考慮すると、ソー
ス・ドレイン部やゲート電極部全面にシリサイド層を形
成するのは困難であり微細化，高集積化に不適であると
いえる。
漏れ電流の防止を企ったものに特開平３−１１６８３７
号公報に記載された手法がある。これは、図７（ｃ）に
示すようにチタン膜８を形成した後、フォト・リソグラ
フィー工程を用いて、最終的にシリサイド層が延在形成
されることを防ぐべき領域（素子分離領域２、絶縁性ス
ペーサ６等）以外を覆うパターンに酸素イオンの注入マ
スクをフォトレジスト膜で形成し、この注入マスクによ
って覆われていない部分のチタン膜８に酸素イオンを注
入する。これによって、シリサイド化をするための熱処
理時に酸素イオン注入部分でシリコンの拡散を抑制す
る。しかし、この手法はフォトレジスト工程が必要とな
る欠点と、絶縁性スペーサ６の幅（酸化シリコン膜の厚
さ）が小さいこと、目合せ時のずれを考慮すると、ソー
ス・ドレイン部やゲート電極部全面にシリサイド層を形
成するのは困難であり微細化，高集積化に不適であると
いえる。
【００１１】従って本発明の目的は、このような欠点が
なく、シリサイド化に伴なう漏れ電流を防止できる半導
体装置の製造方法を提供することにある。
なく、シリサイド化に伴なう漏れ電流を防止できる半導
体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、シリコン半導体基板の表面部に選択的
に不純物拡散層を形成する工程と、前記不純物拡散層を
露出させた後に全面に高融点金属膜を形成する工程と、
窒素雰囲気中で第１の熱処理を行なって高融点金属シリ
サイド層を形成する工程と、ヒ素イオンの注入を行ない
前記第１の熱処理で前記高融点属膜の表面に形成される
変成層にダメージを与える工程と、アンモニアと過酸化
水素水とを含む溶液を用いて前記変成層及び未反応の高
融点金属膜をエッチングする工程と、窒素雰囲気中で第
２の熱処理を行なって前記高融点金属シリサイド層を低
抵抗化する工程とを有するというものである。
置の製造方法は、シリコン半導体基板の表面部に選択的
に不純物拡散層を形成する工程と、前記不純物拡散層を
露出させた後に全面に高融点金属膜を形成する工程と、
窒素雰囲気中で第１の熱処理を行なって高融点金属シリ
サイド層を形成する工程と、ヒ素イオンの注入を行ない
前記第１の熱処理で前記高融点属膜の表面に形成される
変成層にダメージを与える工程と、アンモニアと過酸化
水素水とを含む溶液を用いて前記変成層及び未反応の高
融点金属膜をエッチングする工程と、窒素雰囲気中で第
２の熱処理を行なって前記高融点金属シリサイド層を低
抵抗化する工程とを有するというものである。
【００１３】又、本発明の第２の半導体装置の製造方法
は、シリコン半導体基板の表面部に選択的に不純物拡散
層を形成する工程と、前記不純物拡散層を露出させた後
に全面に高融点金属膜を形成する工程と、窒素雰囲気中
で第１の熱処理を行なって高融点金属シリサイド層を形
成する工程と、前記第１の熱処理で前記高融点金属膜の
表面に形成される変成層を酸化処理する工程と、アンモ
ニアと過酸化水素水とを含む溶液を用いて前記酸化処理
された変成層及び未反応の高融点金属膜をエッチングす
る工程と、窒素雰囲気中で第２の熱処理を行なって前記
高融点金属シリサイド層を低抵抗化する工程とを有する
というものである。
は、シリコン半導体基板の表面部に選択的に不純物拡散
層を形成する工程と、前記不純物拡散層を露出させた後
に全面に高融点金属膜を形成する工程と、窒素雰囲気中
で第１の熱処理を行なって高融点金属シリサイド層を形
成する工程と、前記第１の熱処理で前記高融点金属膜の
表面に形成される変成層を酸化処理する工程と、アンモ
ニアと過酸化水素水とを含む溶液を用いて前記酸化処理
された変成層及び未反応の高融点金属膜をエッチングす
る工程と、窒素雰囲気中で第２の熱処理を行なって前記
高融点金属シリサイド層を低抵抗化する工程とを有する
というものである。
【００１４】更に又、本発明第３の半導体装置の製造方
法は、シリコン半導体基板の表面部に選択的に不純物拡
散層を形成する工程と、前記不純物拡散層を露出させた
後に全面に高融点金属膜を形成する工程と、酸化処理を
行ない前記高融点金属膜の表面に酸化膜を形成する工程
と、窒素雰囲気中で第１の熱処理を行なって高融点金属
シリサイド層を形成する工程と、アンモニアと過酸化水
素水とを含む溶液を用いて前記酸化膜及び未反応の高融
点金属膜をエッチングする工程と、窒素雰囲気中で第２
の熱処理を行なって前記高融点金属シリサイド層を低抵
抗化する工程とを有するというものである。
法は、シリコン半導体基板の表面部に選択的に不純物拡
散層を形成する工程と、前記不純物拡散層を露出させた
後に全面に高融点金属膜を形成する工程と、酸化処理を
行ない前記高融点金属膜の表面に酸化膜を形成する工程
と、窒素雰囲気中で第１の熱処理を行なって高融点金属
シリサイド層を形成する工程と、アンモニアと過酸化水
素水とを含む溶液を用いて前記酸化膜及び未反応の高融
点金属膜をエッチングする工程と、窒素雰囲気中で第２
の熱処理を行なって前記高融点金属シリサイド層を低抵
抗化する工程とを有するというものである。
【００１５】第２，第３の半導体装置の製造方法で酸素
プラズマにさらして酸化処理を行なってもよいし、第２
の熱処理より低温で酸素雰囲気中で第３の熱処理を行な
って酸化処理を行なってもよい。
プラズマにさらして酸化処理を行なってもよいし、第２
の熱処理より低温で酸素雰囲気中で第３の熱処理を行な
って酸化処理を行なってもよい。
【００１６】第１〜第３の半導体装置の製造方法で高融
点金属としてはチタン、コバルト又はニッケルを用いる
ことができる。
点金属としてはチタン、コバルト又はニッケルを用いる
ことができる。
【００１７】第１の半導体装置の製造方法ではヒ素イオ
ンの注入を行なって変成層がアンモニアと過酸化水素水
とを含む溶液でチタンをエッチングするとき除去され易
くなる。
ンの注入を行なって変成層がアンモニアと過酸化水素水
とを含む溶液でチタンをエッチングするとき除去され易
くなる。
【００１８】第２の半導体装置の製造方法では、酸化処
理により変成層がアンモニアと過酸化水素水とを含む溶
液でエッチングされ易くなる。
理により変成層がアンモニアと過酸化水素水とを含む溶
液でエッチングされ易くなる。
【００１９】第３の半導体装置の製造方法では、酸化処
理後に窒素雰囲気中で第１の熱処理を行なうのでアンモ
ニアと過酸化水素水とを含む溶液でエッチングされ難い
変成層の形成を防止できる。
理後に窒素雰囲気中で第１の熱処理を行なうのでアンモ
ニアと過酸化水素水とを含む溶液でエッチングされ難い
変成層の形成を防止できる。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２１】図１（ａ）〜（ｄ），図２（ａ）〜（ｃ）
は、本発明の第１の実施の形態の半導体装置の製造方法
について説明するための工程順断面図である。まず、図
１（ａ）に示すように、Ｐ型シリコン半導体基板１の表
面に、膜厚約３００ｎｍの酸化シリコン膜からなる素子
分離領域２を形成して素子形成領域を区画し、ＭＯＳト
ランジスタのしきい値制御のためのイオン注入を行い、
膜厚約１０ｎｍのゲート酸化膜３を形成し、膜厚約１５
０ｎｍのポリシリコン膜４を形成し、フォトリソグラフ
ィー工程及び反応性イオンエッチングでゲート電極を形
成するためのパターニングを行う。次に、図１（ｂ）に
示すようにリンをイオン注入することによりポリシリコ
ン膜４と自己整合する低濃度ソース・ドレイン領域５−
１，５−２を設け、酸化シリコン膜を約１００ｎｍ形成
して異方性の反応性ドライエッチングを施すことによ
り、ポリシリコン膜４の側部に絶縁性スペーサ６を形成
し、全面にヒ素を例えばエネルギー３０ｋｅＶ、ドーズ
量３×１０15ｃｍ-2の条件でイオン注入することによ
り、高濃度ソース・ドレイン領域７−１，７−２を形成
する。
は、本発明の第１の実施の形態の半導体装置の製造方法
について説明するための工程順断面図である。まず、図
１（ａ）に示すように、Ｐ型シリコン半導体基板１の表
面に、膜厚約３００ｎｍの酸化シリコン膜からなる素子
分離領域２を形成して素子形成領域を区画し、ＭＯＳト
ランジスタのしきい値制御のためのイオン注入を行い、
膜厚約１０ｎｍのゲート酸化膜３を形成し、膜厚約１５
０ｎｍのポリシリコン膜４を形成し、フォトリソグラフ
ィー工程及び反応性イオンエッチングでゲート電極を形
成するためのパターニングを行う。次に、図１（ｂ）に
示すようにリンをイオン注入することによりポリシリコ
ン膜４と自己整合する低濃度ソース・ドレイン領域５−
１，５−２を設け、酸化シリコン膜を約１００ｎｍ形成
して異方性の反応性ドライエッチングを施すことによ
り、ポリシリコン膜４の側部に絶縁性スペーサ６を形成
し、全面にヒ素を例えばエネルギー３０ｋｅＶ、ドーズ
量３×１０15ｃｍ-2の条件でイオン注入することによ
り、高濃度ソース・ドレイン領域７−１，７−２を形成
する。
【００２２】次に、図１（ｃ）に示すように、シリコン
表面をアモルファス化するためにヒ素を例えば３０ｋｅ
Ｖのエネルギーで３×１０14ｃｍ-2のドーズ量でイオン
注入し、自然酸化膜を除去する前処理を行った後、チタ
ン膜８を例えば、３０ｎｍの膜厚にスパッタ法により形
成する。
表面をアモルファス化するためにヒ素を例えば３０ｋｅ
Ｖのエネルギーで３×１０14ｃｍ-2のドーズ量でイオン
注入し、自然酸化膜を除去する前処理を行った後、チタ
ン膜８を例えば、３０ｎｍの膜厚にスパッタ法により形
成する。
【００２３】次に、図１（ｄ）に示すように、窒素雰囲
気中で６９０℃，３０秒のランプアニール（第１のラン
プアニール）を施し、チタン膜８と高濃度ソース・ドレ
イン領域７−１，７−２及びポリシリコン膜４をそれぞ
れ反応させ、チタンシリサイド層９を形成する。その
際、チタン膜８の表面には、変成層１０が形成される。
ここまでは図７を参照して説明したのと同じである。
気中で６９０℃，３０秒のランプアニール（第１のラン
プアニール）を施し、チタン膜８と高濃度ソース・ドレ
イン領域７−１，７−２及びポリシリコン膜４をそれぞ
れ反応させ、チタンシリサイド層９を形成する。その
際、チタン膜８の表面には、変成層１０が形成される。
ここまでは図７を参照して説明したのと同じである。
【００２４】次に、ヒ素を例えば３０ｋｅＶのエネルギ
ーでドーズ量３×１０14ｃｍ-2だけイオン注入すること
により、変成層１０にダメージを与える。図２（ａ）に
このダメージをうけた変成層１０ａを示す。
ーでドーズ量３×１０14ｃｍ-2だけイオン注入すること
により、変成層１０にダメージを与える。図２（ａ）に
このダメージをうけた変成層１０ａを示す。
【００２５】次に、図２（ｂ）に示すように、アンモニ
アと過酸化水素水よりなる溶液を用いて、変成層１０ａ
及び未反応のチタン膜８ａを除去し、その後、８４０
℃，３０秒のランプアニール（第２のランプアニール）
を施し、チタンシリサイド層９ａを得る。チタンシリサ
イド層９ａは主として低抵抗の結晶形Ｃ５４で表わされ
るものを含んでいる。
アと過酸化水素水よりなる溶液を用いて、変成層１０ａ
及び未反応のチタン膜８ａを除去し、その後、８４０
℃，３０秒のランプアニール（第２のランプアニール）
を施し、チタンシリサイド層９ａを得る。チタンシリサ
イド層９ａは主として低抵抗の結晶形Ｃ５４で表わされ
るものを含んでいる。
【００２６】次に、図２（ｃ）に示すように、酸化シリ
コン膜１１を約１μｍの膜厚に形成し、コンタクト孔１
２を形成し、チンタン及び窒化チタンより成るバリア膜
１３をスパッタ法で形成し、コンタクト孔１２内に埋込
タングステン４を形成しアルミニウム膜などを形成し、
所望の形状にパターニングを行なって配線層１５とした
のち、酸化シリコン膜からなるカバー膜１６を形成す
る。
コン膜１１を約１μｍの膜厚に形成し、コンタクト孔１
２を形成し、チンタン及び窒化チタンより成るバリア膜
１３をスパッタ法で形成し、コンタクト孔１２内に埋込
タングステン４を形成しアルミニウム膜などを形成し、
所望の形状にパターニングを行なって配線層１５とした
のち、酸化シリコン膜からなるカバー膜１６を形成す
る。
【００２７】この実施の形態では、窒素雰囲気中での６
９０℃，３０秒のランプアニール（第１のランプアニー
ル）後にヒ素をイオン入する工程を入れているため、第
１のランプアニールでチタン膜の表面に形成されたチタ
ン変成層１０に亀裂が入るなどのダメージをうけ、後の
チタンのエッチング工程でチタンがエッチングされると
同時に剥離されやすくなる。そのため、ゲート電極の絶
縁性スペーサ上や素子分離領域２上に導電性の物質が残
りにくくなるため、回路動作時にゲートとソース・ドレ
インの間や隣接するトランジスタのソース・ドレイン同
志での漏れ電流がなくなる。
９０℃，３０秒のランプアニール（第１のランプアニー
ル）後にヒ素をイオン入する工程を入れているため、第
１のランプアニールでチタン膜の表面に形成されたチタ
ン変成層１０に亀裂が入るなどのダメージをうけ、後の
チタンのエッチング工程でチタンがエッチングされると
同時に剥離されやすくなる。そのため、ゲート電極の絶
縁性スペーサ上や素子分離領域２上に導電性の物質が残
りにくくなるため、回路動作時にゲートとソース・ドレ
インの間や隣接するトランジスタのソース・ドレイン同
志での漏れ電流がなくなる。
【００２８】図３（ａ），（ｂ）は、１枚のウェハー上
でのゲート電極とソース・ドレインの間の漏れ電流の度
数分布を表すグラフである。ただし、１つのチップにゲ
ート幅４ｍの評価用トランジスタを形成した。図３
（ａ）は、第１ランプアニール後にヒ素をイオン注入し
た第１の実施の形態による場合の結果、図３（ｂ）は、
ヒ素のイオン注入のない従来の手法による場合である。
この結果から、ヒ素をイオン注入した場合は、ゲートと
ソース・ドレインの間に流れる漏れ電流が明らかに小さ
くなっていることがわかる。また、漏れ電流１ｎＡ以下
を良品とした場合の歩留まりは、ヒ素注入のない場合は
約８５％であるが、ヒ素注入の有る場合は、少なく見積
っても９５％まで向上する。
でのゲート電極とソース・ドレインの間の漏れ電流の度
数分布を表すグラフである。ただし、１つのチップにゲ
ート幅４ｍの評価用トランジスタを形成した。図３
（ａ）は、第１ランプアニール後にヒ素をイオン注入し
た第１の実施の形態による場合の結果、図３（ｂ）は、
ヒ素のイオン注入のない従来の手法による場合である。
この結果から、ヒ素をイオン注入した場合は、ゲートと
ソース・ドレインの間に流れる漏れ電流が明らかに小さ
くなっていることがわかる。また、漏れ電流１ｎＡ以下
を良品とした場合の歩留まりは、ヒ素注入のない場合は
約８５％であるが、ヒ素注入の有る場合は、少なく見積
っても９５％まで向上する。
【００２９】次に、本発明の第２の実施の形態につい
て、図４（ａ）〜（ｃ）を参照して説明する。第１の実
施の形態と全く同様にしてＰ型シリコン半導体基板１表
面に素子分離領域、ソース・ドレイン領域等を創り込ん
だ後、チタン膜を約３００ｎｍの膜厚にスパッタ法によ
り形成し、次に、図４（ａ）に示すように、窒素雰囲気
中で６９０℃，３０秒のランプアニール（第１のランプ
アニール）を施し、チタンシリサイド層９を形成する。
その際、チタン膜８ａの表面には、チタンの変成層１０
が形成される。
て、図４（ａ）〜（ｃ）を参照して説明する。第１の実
施の形態と全く同様にしてＰ型シリコン半導体基板１表
面に素子分離領域、ソース・ドレイン領域等を創り込ん
だ後、チタン膜を約３００ｎｍの膜厚にスパッタ法によ
り形成し、次に、図４（ａ）に示すように、窒素雰囲気
中で６９０℃，３０秒のランプアニール（第１のランプ
アニール）を施し、チタンシリサイド層９を形成する。
その際、チタン膜８ａの表面には、チタンの変成層１０
が形成される。
【００３０】次に、図４（ｂ）に示すように、基板温度
１００〜２００℃，Ｏ2 雰囲気１３０Ｐａ，ＲＦ電力６
００Ｗの条件で発生させた酸素プラズマに曝すことによ
り、変成層１０を酸化させて変成層１０ｂにする。この
酸素プラズマにさらす代りに、Ｏ2 雰囲気中で６５０
℃，３０秒のランプアニールを行ってもよい。
１００〜２００℃，Ｏ2 雰囲気１３０Ｐａ，ＲＦ電力６
００Ｗの条件で発生させた酸素プラズマに曝すことによ
り、変成層１０を酸化させて変成層１０ｂにする。この
酸素プラズマにさらす代りに、Ｏ2 雰囲気中で６５０
℃，３０秒のランプアニールを行ってもよい。
【００３１】次に、図４（ｃ）に示すように、アンモニ
アと過酸化水素水よりなる溶液を用いて、未反応のチタ
ン膜８ａを除去し、その後、８４０℃，３０のランプア
ニール（第２のランプアニール）を施し、低抵抗のチタ
ンシリサイド層９ａを得る。
アと過酸化水素水よりなる溶液を用いて、未反応のチタ
ン膜８ａを除去し、その後、８４０℃，３０のランプア
ニール（第２のランプアニール）を施し、低抵抗のチタ
ンシリサイド層９ａを得る。
【００３２】この後の工程は、第１の実施の形態と同様
である。
である。
【００３３】この実施の形態では、窒素雰囲気中での６
９０℃，３０秒のランプアニール（第１のランプアニー
ル）後に表面を酸素プラズマに曝すなどの酸化処理工程
を入れているため、第１のランプアニールでチタン膜の
表面に形成された変成層が酸化され、未反応のチタンを
エッチングする際に、エッチングされやすくなるため、
チタンシリサイド以外のものを全て除去することができ
る。そのため、絶縁性スペーサ６上や素子分離領域２上
に導電性の物質が残りにくくなるため、回路動作時にゲ
ートとソース・ドレインの間やソース・ドレイン道志で
の漏れ電流がなくなる。
９０℃，３０秒のランプアニール（第１のランプアニー
ル）後に表面を酸素プラズマに曝すなどの酸化処理工程
を入れているため、第１のランプアニールでチタン膜の
表面に形成された変成層が酸化され、未反応のチタンを
エッチングする際に、エッチングされやすくなるため、
チタンシリサイド以外のものを全て除去することができ
る。そのため、絶縁性スペーサ６上や素子分離領域２上
に導電性の物質が残りにくくなるため、回路動作時にゲ
ートとソース・ドレインの間やソース・ドレイン道志で
の漏れ電流がなくなる。
【００３４】図５（ａ），（ｂ）は、各々、窒素雰囲気
での第１のランプアニール後、及び、酸素プラズマに曝
した後のチタン中の元素をＸＰＳで測定した結果であ
る。
での第１のランプアニール後、及び、酸素プラズマに曝
した後のチタン中の元素をＸＰＳで測定した結果であ
る。
【００３５】変成層１０中の窒素が酸素プラズマ処理に
よって酸素に置換されていることがわかる。この層のア
ンモニアと過酸化水素水の混合液に対するエッチング・
レートは、ＴｉＮと比較して２倍程度早いため、絶縁性
スペーサ上や素子分離領域上に残りにくい。従って、ゲ
ートとソース・ドレイン間や、ソース・ドレイン同志で
の漏れ電流が大幅に低減できるという長所を有する。
よって酸素に置換されていることがわかる。この層のア
ンモニアと過酸化水素水の混合液に対するエッチング・
レートは、ＴｉＮと比較して２倍程度早いため、絶縁性
スペーサ上や素子分離領域上に残りにくい。従って、ゲ
ートとソース・ドレイン間や、ソース・ドレイン同志で
の漏れ電流が大幅に低減できるという長所を有する。
【００３６】次に、本発明の第３の実施の形態につい
て、図６（ａ）〜（ｃ）を参照して説明する。トランジ
スタを半導体基板上に作り込み、チタンをスパッタして
形成するところまでは第１，第２の実施の形態と同様に
して、約３００ｎｍの膜厚にスパッタ法によるチタン膜
８の形成までを行う。
て、図６（ａ）〜（ｃ）を参照して説明する。トランジ
スタを半導体基板上に作り込み、チタンをスパッタして
形成するところまでは第１，第２の実施の形態と同様に
して、約３００ｎｍの膜厚にスパッタ法によるチタン膜
８の形成までを行う。
【００３７】次に、図６（ａ）に示すように、基板温度
１００〜２００℃，Ｏ2 雰囲気１３０Ｐａ、ＲＦ電力６
００Ｗの条件で発生させた酸素プラズマに曝すことによ
り、チタンの表面を酸化させ、チタンの酸化された変成
層１０ｃを形成する。この変成層１０ｃの形成方法とし
ては、他に、Ｏ2 雰囲気で６５０℃、３０秒のランプア
ニールを施す等の手段がある。
１００〜２００℃，Ｏ2 雰囲気１３０Ｐａ、ＲＦ電力６
００Ｗの条件で発生させた酸素プラズマに曝すことによ
り、チタンの表面を酸化させ、チタンの酸化された変成
層１０ｃを形成する。この変成層１０ｃの形成方法とし
ては、他に、Ｏ2 雰囲気で６５０℃、３０秒のランプア
ニールを施す等の手段がある。
【００３８】次に、図６（ｃ）に示すように、窒素雰囲
気中で６９０℃，３０秒のランプアニール（第１のラン
プアニール）を施し、チタン膜８ｂと高濃度ソース・ド
レイン領域７−１，７−２及び、ポリシリコ膜４をそれ
ぞれ反応させ、チタンシリサイド層９を形成する。その
際、チタン膜８ｃの表面には、チタンの酸化された変成
層１０ｃがあるため、表面の窒化を防ぐことができる。
気中で６９０℃，３０秒のランプアニール（第１のラン
プアニール）を施し、チタン膜８ｂと高濃度ソース・ド
レイン領域７−１，７−２及び、ポリシリコ膜４をそれ
ぞれ反応させ、チタンシリサイド層９を形成する。その
際、チタン膜８ｃの表面には、チタンの酸化された変成
層１０ｃがあるため、表面の窒化を防ぐことができる。
【００３９】次に、図６（ｃ）に示すように、アンモニ
アと過酸化水素水よりなる溶液を用いて、未反応のチタ
ン膜８ｃを除去し、その後、８４０℃，３０秒のランプ
アニール（第２のランプアニール）を施し、低抵抗のチ
タンシリサイド膜９ａを得る。
アと過酸化水素水よりなる溶液を用いて、未反応のチタ
ン膜８ｃを除去し、その後、８４０℃，３０秒のランプ
アニール（第２のランプアニール）を施し、低抵抗のチ
タンシリサイド膜９ａを得る。
【００４０】この後の工程は、第１の実施の形態と同様
である。
である。
【００４１】この実施の形態では、チタンのスパッタ後
に酸素雰囲気中でのプラズマ処理等の酸化処理が入るた
め、チタン膜の表面が酸化されており、その後に行なう
窒素雰囲気中での６９０℃，３０秒のランプアニール
（第１のランプアニール）において、表面が窒化させる
のを防ぐことができるため、チタンシリサイド以外のも
のを全て除去することができる。そのため、絶縁性スペ
ーサ上や素子分離領域上に導電性の物質が残りにくくな
るため、回路動作時にゲートとソース・ドレインの間や
ソース・ドレイン同志での漏れ電流がなくなる。
に酸素雰囲気中でのプラズマ処理等の酸化処理が入るた
め、チタン膜の表面が酸化されており、その後に行なう
窒素雰囲気中での６９０℃，３０秒のランプアニール
（第１のランプアニール）において、表面が窒化させる
のを防ぐことができるため、チタンシリサイド以外のも
のを全て除去することができる。そのため、絶縁性スペ
ーサ上や素子分離領域上に導電性の物質が残りにくくな
るため、回路動作時にゲートとソース・ドレインの間や
ソース・ドレイン同志での漏れ電流がなくなる。
【００４２】以上、チタンシリサイド層の形成を例にあ
げて説明したが、その外にコバルトシリサイド層やニッ
ケルシリサイド層などの高融点シリサイド層を形成する
場合にも本発明を適用しうる。チタンシリサイド層の場
合の低抵抗化処理では結晶形をＣ４９からＣ５４に変え
るものであるが、このような結晶形の変換に限らず、高
融点金属とシリコンとの比率を変えて低抵抗化するもの
であってもよい。
げて説明したが、その外にコバルトシリサイド層やニッ
ケルシリサイド層などの高融点シリサイド層を形成する
場合にも本発明を適用しうる。チタンシリサイド層の場
合の低抵抗化処理では結晶形をＣ４９からＣ５４に変え
るものであるが、このような結晶形の変換に限らず、高
融点金属とシリコンとの比率を変えて低抵抗化するもの
であってもよい。
【００４３】又、ソース・ドレイン領域とゲート電極に
自己整合的に同時にシリサイド層を形成するサリサイド
構造のみでなく、ソース・ドレイン領域にシリサイド層
を形成する場合に本発明を適用することができる。
自己整合的に同時にシリサイド層を形成するサリサイド
構造のみでなく、ソース・ドレイン領域にシリサイド層
を形成する場合に本発明を適用することができる。
【００４４】
【発明の効果】本発明の効果は、シリサイド層でソース
・ドレイン領域の寄生抵抗を低くするＭＯＳトランジス
タのゲート電極とソース・ドレイン領域同志の導通を防
ぎ、回路動作時にゲートからソース・ドレインへ漏れ電
流が流れたり、ソース・ドレイン同志が導通したりする
ことによる誤動作や消費電力の増加を防止できることで
ある。
・ドレイン領域の寄生抵抗を低くするＭＯＳトランジス
タのゲート電極とソース・ドレイン領域同志の導通を防
ぎ、回路動作時にゲートからソース・ドレインへ漏れ電
流が流れたり、ソース・ドレイン同志が導通したりする
ことによる誤動作や消費電力の増加を防止できることで
ある。
【００４５】その理由は、高融点金属膜とシリコンとを
反応させる際の窒素雰囲気中でのランプアニール工程で
形成される、アンモニアと過酸化水素を含む溶液に対す
るエッチング・レートの遅い変成層を、ヒ素をイオン注
入してダメージを与えたり、酸化することにより、未反
応の高融点金属をエッチングするとき同時に除去され易
くするからである。あるいは、高融点金属膜表面を酸化
してから、シリコンと反応させる窒素雰囲気中でのラン
プアニールを行うことにより、表面の窒化を防ぐことが
でき、未反応の高融点金属をエッチングする際に、絶縁
性スペーサの表面や素子分離領域の表面に導電性の物質
が残ることを防げるからである。
反応させる際の窒素雰囲気中でのランプアニール工程で
形成される、アンモニアと過酸化水素を含む溶液に対す
るエッチング・レートの遅い変成層を、ヒ素をイオン注
入してダメージを与えたり、酸化することにより、未反
応の高融点金属をエッチングするとき同時に除去され易
くするからである。あるいは、高融点金属膜表面を酸化
してから、シリコンと反応させる窒素雰囲気中でのラン
プアニールを行うことにより、表面の窒化を防ぐことが
でき、未反応の高融点金属をエッチングする際に、絶縁
性スペーサの表面や素子分離領域の表面に導電性の物質
が残ることを防げるからである。
【００４６】このように本発明によれば、フォトレジス
ト工程を追加することなく、漏れ電流を防止できるので
半導体装置の歩留りや信頼性を向上することができる。
ト工程を追加することなく、漏れ電流を防止できるので
半導体装置の歩留りや信頼性を向上することができる。
【図１】本発明の第１の実施の形態について説明するた
めの（ａ）〜（ｄ）に分図して示す工程順断面図であ
る。
めの（ａ）〜（ｄ）に分図して示す工程順断面図であ
る。
【図２】図１に続いて（ａ）〜（ｃ）に分図して示す工
程順断面図である。
程順断面図である。
【図３】本発明の第１の実施の形態によるＭＯＳトラン
ジスタの漏れ電流の度数分布を示すグラフ（図３
（ａ））及び従来例によるもののグラフ（図３（ｂ））
である。
ジスタの漏れ電流の度数分布を示すグラフ（図３
（ａ））及び従来例によるもののグラフ（図３（ｂ））
である。
【図４】本発明の第２の実施の形態について説明するた
めの（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
めの（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
【図５】本発明の第２の実施の形態における窒素雰囲気
中におけるランプアニール後の元素の分布を示すグラフ
（図５（ａ））及び酸素プラズマ処理後の元素の分布を
示すグラフ（図５（ｂ））である。
中におけるランプアニール後の元素の分布を示すグラフ
（図５（ａ））及び酸素プラズマ処理後の元素の分布を
示すグラフ（図５（ｂ））である。
【図６】本発明の第３の実施の形態について説明するた
めの（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
めの（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
【図７】従来例について説明するための（ａ）〜（ｄ）
に分図して示す工程順面図である。
に分図して示す工程順面図である。
【図８】図７に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。
程順断面図である。
１ Ｐ型シリコン半導体基体 ２ 素子分離領域 ３ ゲート酸化膜 ４ ポリシリコン膜 ５−１，５−２ 低濃度ソース・ドレイン領域 ６ 絶縁性スペーサ ７−１，７−２ 高濃度ソース・ドレイン領域 ８，８ａ，８ｂ，８ｃ チタン膜 ９，９ａ チタンシリサイド層 １０，１０ａ，１０ｂ 変成層 １１ 層間絶縁膜 １２ コンタクト孔 １３ バリア膜 １４ 埋込タングステン １５ 配線層 １６ カバー膜
Claims (6)
- 【請求項１】 シリコン半導体基板の表面部に選択的に
不純物拡散層を形成する工程と、前記不純物拡散層を露
出させた後に全面に高融点金属膜を形成する工程と、窒
素雰囲気中で第１の熱処理を行なって高融点金属シリサ
イド層を形成する工程と、ヒ素イオンの注入を行ない前
記第１の熱処理で前記高融点金属膜の表面に形成される
変成層にダメージを与える工程と、アンモニアと過酸化
水素水とを含む溶液を用いて前記変成層及び未反応の高
融点金属膜をエッチングする工程と、窒素雰囲気中で第
２の熱処理を行なって前記高融点金属シリサイド層を低
抵抗化する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項２】 シリコン半導体基板の表面部に選択的に
不純物拡散層を形成する工程と、前記不純物拡散層を露
出させた後に全面に高融点金属膜を形成する工程と、窒
素雰囲気中で第１の熱処理を行なって高融点金属シリサ
イド層を形成する工程と、前記第１の熱処理で前記高融
点金属膜の表面に形成される変成層を酸化処理する工程
と、アンモニアと過酸化水素水とを含む溶液を用いて前
記酸化処理された変成層及び未反応の高融点金属膜をエ
ッチングする工程と、窒素雰囲気中で第２の熱処理を行
なって前記高融点金属シリサイド層を低抵抗化する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項３】 シリコン半導体基板の表面部に選択的に
不純物拡散層を形成する工程と、前記不純物拡散層を露
出させた後に全面に高融点金属膜を形成する工程と、酸
化処理を行ない前記高融点金属膜の表面に酸化膜を形成
する工程と、窒素雰囲気中で第１の熱処理を行なって高
融点金属シリサイド層を形成する工程と、アンモニアと
過酸化水素水とを含む溶液を用いて前記酸化膜及び未反
応の高融点金属膜をエッチングする工程と、窒素雰囲気
中で第２の熱処理を行なって前記高融点金属シリサイド
層を低抵抗化する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項４】 酸素プラズマにさらして酸化処理を行な
う請求項２又は３記載の半導体装置の製造方法。 - 【請求項５】 第２の熱処理より低温で酸素雰囲気中で
第３の熱処理を行なって酸化処理を行なう請求項２又は
３記載の半導体装置の製造方法。 - 【請求項６】 高融点金属はチタン、コバルト又はニッ
ケルである請求項１ないし５記載の半導体装置の製造方
法。
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| KR1019970001859A KR100219103B1 (ko) | 1996-01-23 | 1997-01-23 | 반도체 장치 제조 방법 |
| US09/006,066 US5955384A (en) | 1996-01-23 | 1998-01-12 | Method of fabricating semiconductor device |
| US09/006,067 US5976962A (en) | 1996-01-23 | 1998-01-12 | Method of fabricating semiconductor device |
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| JP8009126A JP2874626B2 (ja) | 1996-01-23 | 1996-01-23 | 半導体装置の製造方法 |
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| JP2874626B2 JP2874626B2 (ja) | 1999-03-24 |
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|---|---|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100373360B1 (ko) * | 1999-06-30 | 2003-02-25 | 주식회사 하이닉스반도체 | 미세 패턴의 금속 게이트 형성방법 |
| KR100526573B1 (ko) * | 1998-06-30 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| KR100691936B1 (ko) * | 2000-11-29 | 2007-03-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3734559B2 (ja) * | 1996-03-15 | 2006-01-11 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2830827B2 (ja) * | 1996-03-29 | 1998-12-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2956583B2 (ja) * | 1996-05-31 | 1999-10-04 | 日本電気株式会社 | 半導体装置とその製造方法 |
| TW353206B (en) * | 1997-05-17 | 1999-02-21 | United Microelectronics Corp | Process for producing self-aligned salicide having high temperature stability |
| US5937325A (en) * | 1997-11-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Formation of low resistivity titanium silicide gates in semiconductor integrated circuits |
| US6103609A (en) * | 1997-12-11 | 2000-08-15 | Lg Semicon Co., Ltd. | Method for fabricating semiconductor device |
| US6001697A (en) * | 1998-03-24 | 1999-12-14 | Mosel Vitelic Inc. | Process for manufacturing semiconductor devices having raised doped regions |
| US6180469B1 (en) * | 1998-11-06 | 2001-01-30 | Advanced Micro Devices, Inc. | Low resistance salicide technology with reduced silicon consumption |
| US6319784B1 (en) * | 1999-05-26 | 2001-11-20 | Taiwan Semiconductor Manufacturing Company | Using high temperature H2 anneal to recrystallize S/D and remove native oxide simultaneously |
| KR100361514B1 (ko) * | 2000-02-08 | 2002-11-21 | 주식회사 하이닉스반도체 | 반도체장치의 마스크 수리방법 |
| DE10214065B4 (de) * | 2002-03-28 | 2006-07-06 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines verbesserten Metallsilizidbereichs in einem Silizium enthaltenden leitenden Gebiet in einer integrierten Schaltung |
| TW200633216A (en) * | 2004-10-05 | 2006-09-16 | St Microelectronics Crolles 2 | Gate structure and manufacturing method |
| US20090004851A1 (en) * | 2007-06-29 | 2009-01-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Salicidation process using electroless plating to deposit metal and introduce dopant impurities |
| US20130241007A1 (en) * | 2012-03-15 | 2013-09-19 | International Business Machines Corporation | Use of band edge gate metals as source drain contacts |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258070A (ja) * | 1987-03-31 | 1988-10-25 | テキサス インスツルメンツ インコーポレイテツド | 浅いシリサイドの接合の製造方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4663191A (en) * | 1985-10-25 | 1987-05-05 | International Business Machines Corporation | Salicide process for forming low sheet resistance doped silicon junctions |
| JPS644069A (en) * | 1987-06-26 | 1989-01-09 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH03116837A (ja) * | 1989-09-29 | 1991-05-17 | Sony Corp | 半導体装置の製造方法 |
| FR2670605B1 (fr) * | 1990-12-13 | 1993-04-09 | France Etat | Procede de realisation d'une barriere de diffusion electriquement conductrice a l'interface metal/silicium d'un transistor mos et transistor correspondant. |
| US5102815A (en) * | 1990-12-19 | 1992-04-07 | Intel Corporation | Method of fabricating a composite inverse T-gate metal oxide semiconductor device |
| JP3285934B2 (ja) * | 1991-07-16 | 2002-05-27 | 株式会社東芝 | 半導体装置の製造方法 |
| US5286678A (en) * | 1991-10-31 | 1994-02-15 | Intel Corporation | Single step salicidation process |
| JP3238820B2 (ja) * | 1994-02-18 | 2001-12-17 | 富士通株式会社 | 半導体装置 |
| JPH07297400A (ja) * | 1994-03-01 | 1995-11-10 | Hitachi Ltd | 半導体集積回路装置の製造方法およびそれにより得られた半導体集積回路装置 |
| US5624869A (en) * | 1994-04-13 | 1997-04-29 | International Business Machines Corporation | Method of forming a film for a multilayer Semiconductor device for improving thermal stability of cobalt silicide using platinum or nitrogen |
| US5444024A (en) * | 1994-06-10 | 1995-08-22 | Advanced Micro Devices, Inc. | Method for low energy implantation of argon to control titanium silicide formation |
| US5472896A (en) * | 1994-11-14 | 1995-12-05 | United Microelectronics Corp. | Method for fabricating polycide gate MOSFET devices |
| JP2692617B2 (ja) * | 1994-12-06 | 1997-12-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP0724287A3 (en) * | 1995-01-30 | 1999-04-07 | Nec Corporation | Method for fabricating semiconductor device having titanium silicide film |
| US5508212A (en) * | 1995-04-27 | 1996-04-16 | Taiwan Semiconductor Manufacturing Co. | Salicide process for a MOS semiconductor device using nitrogen implant of titanium |
| JPH098297A (ja) * | 1995-06-26 | 1997-01-10 | Mitsubishi Electric Corp | 半導体装置、その製造方法及び電界効果トランジスタ |
| US5756394A (en) * | 1995-08-23 | 1998-05-26 | Micron Technology, Inc. | Self-aligned silicide strap connection of polysilicon layers |
| US5736455A (en) * | 1995-12-22 | 1998-04-07 | Micron Technology, Inc. | Method for passivating the sidewalls of a tungsten word line |
-
1996
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1997
- 1997-01-21 US US08/786,525 patent/US5750437A/en not_active Expired - Fee Related
- 1997-01-23 KR KR1019970001859A patent/KR100219103B1/ko not_active IP Right Cessation
-
1998
- 1998-01-12 US US09/006,066 patent/US5955384A/en not_active Expired - Fee Related
- 1998-01-12 US US09/006,067 patent/US5976962A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258070A (ja) * | 1987-03-31 | 1988-10-25 | テキサス インスツルメンツ インコーポレイテツド | 浅いシリサイドの接合の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100526573B1 (ko) * | 1998-06-30 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| KR100373360B1 (ko) * | 1999-06-30 | 2003-02-25 | 주식회사 하이닉스반도체 | 미세 패턴의 금속 게이트 형성방법 |
| KR100691936B1 (ko) * | 2000-11-29 | 2007-03-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US5955384A (en) | 1999-09-21 |
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| US5750437A (en) | 1998-05-12 |
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