JPH0936321A - キャパシタを有する半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高集積化によりキャパシタの占有面積が減少
した場合でも、高い電荷容量を確保し得るキャパシタ構
造を提供する。 【解決手段】 ソース／ドレイン領域３の表面に達する
コンタクトホール１１ｅを有するように絶縁層１１が形
成されている。このコンタクトホール１１ｅを通じてソ
ース／ドレイン領域３と電気的に接続するように、かつ
絶縁層１１上に延在する部分を有するように下部電極層
１５が形成されている。この下部電極層１５とキャパシ
タ絶縁層１７を挟んで対向するように、かつ下部電極層
１５上を覆うように上部電極層１９が形成されている。
この下部電極層１５と上部電極層１９とは、コンタクト
ホール１１ｅを構成する溝１１ａ内においても第１のキ
ャパシタ絶縁層１７ａを挟んで対向している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャパシタを有す
る半導体装置およびその製造方法に関するものである。

【０００２】

【従来の技術】従来、コンピュータなどの情報機器の目
ざましい普及によって、半導体装置の需要が急速に拡大
している。さらに、機能的には大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に対応して、半導体装置の高集積化、高速応答性および
高信頼性に関する技術開発が進められている。

【０００３】以下、従来のキャパシタを有する半導体装
置の一例として、ＤＲＡＭ（Dynamic Random Access Me
mory）のメモリセルについて説明する。

【０００４】まず、このＤＲＡＭの概要について説明す
る。図１０は、一般的なＤＲＡＭの構成を示すブロック
図である。図１０を参照して、ＤＲＡＭ５０は、メモリ
セルアレイ５１、ロウアンドカラムアドレスバッファ５
２、ロウデコーダ５３、カラムデコーダ５４、センスリ
フレッシュアンプ５５、データインバッファ５６、デー
タアウトバッファ５７およびクロックジェネレータ５８
を含んでいる。

【０００５】メモリセルアレイ５１は、記憶情報のデー
タ信号を蓄積する役割をなす。ロウアンドカラムアドレ
スバッファ５２は、単位記憶回路を構成するメモリセル
を選択するためのアドレス信号を外部から受ける役割を
なす。ロウデコーダ５３およびカラムデコーダ５４は、
アドレス信号を解読することによってメモリセルを指定
する役割をなす。センスリフレッシュアンプ５５は、指
定されたメモリセルに蓄積された信号を増幅して読出す
役割をなす。データインバッファ５６およびデータアウ
トバッファ５７は、データを入力または出力する役割を
なす。クロックジェネレータ５８はクロック信号を発生
する役割をなす。

【０００６】このように構成されるＤＲＡＭの半導体チ
ップにおいて、メモリセルアレイ５１は大きな面積を占
めている。また、このメモリセルアレイ５１には、単位
記憶情報を蓄積するためのメモリセルがマトリックス状
に複数個配列されて形成されている。

【０００７】次に、メモリセルアレイ５１を構成するメ
モリセルについて説明する。図１１は、メモリセルアレ
イ５１を構成するメモリセルの４ビット分の等価回路図
を示している。図１１を参照して、メモリセルは、１個
のＭＯＳ（Metal Oxide Semiconductor ）トランジスタ
１０とこれに接続された１個のキャパシタ２０とから構
成されている。このトランジスタ１０のゲートはワード
線６１と電気的に接続されている。また、このトランジ
スタ１０のソースもしくはドレインのいずれか一方がビ
ット線６２と電気的に接続されている。トランジスタ１
０のソースもしくはドレインのいずれか他方には、キャ
パシタ２０が接続されている。

【０００８】すなわち、このメモリセルは１トランジス
タ１キャパシタ型のメモリセルである。このタイプのメ
モリセルは構造が簡単なためメモリセルアレイの集積度
を容易に向上でき、それゆえに大容量のＤＲＡＭに広く
用いられている。

【０００９】次に、従来のＤＲＡＭのメモリセル構造に
ついて説明する。図１２は、従来のＤＲＡＭのメモリセ
ル構造を示す概略断面図である。図１２を参照して、シ
リコン基板１には、ＭＯＳトランジスタ１０が形成され
ている。

【００１０】ＭＯＳトランジスタ１０は、１対のソース
／ドレイン領域３と、ゲート絶縁層５と、ゲート電極層
７とを有している。１対のソース／ドレイン領域３は、
シリコン基板１の表面に所定の距離を隔てて形成されて
いる。１対のソース／ドレイン領域３は、比較的不純物
濃度の低い領域３ａと比較的不純物濃度の高い領域３ｂ
とからなるＬＤＤ（Lightly Doped Drain ）構造を有し
ている。ゲート電極層７は、この１対のソース／ドレイ
ン領域３に挟まれる領域上にゲート絶縁膜５を介在して
形成されている。

【００１１】ゲート電極層７の周囲を覆うように絶縁層
２１が形成されている。またシリコン基板１の表面上に
は、ＭＯＳトランジスタ１０を覆うように絶縁層１１が
形成されている。絶縁層１１には、ソース／ドレイン領
域３の表面に達するコンタクトホール１１ａが形成され
ている。

【００１２】コンタクトホール１１ａを通じてソース／
ドレイン領域３に電気的に接続するようにキャパシタ２
０が形成されている。

【００１３】キャパシタ２０は、下部電極層１５と、キ
ャパシタ絶縁層１７と、上部電極層１９とを有してい
る。下部電極層１５は、コンタクトホール１１ａを通じ
てソース／ドレイン領域３と電気的に接続するように、
かつ絶縁層１１上を延在するように形成されている。上
部電極層１９は、キャパシタ絶縁層１７を介在して下部
電極層１５と対向するように絶縁層１１上に形成されて
いる。

【００１４】

【発明が解決しようとする課題】一般的に、キャパシタ
の容量は電極間の対向面積に比例し、キャパシタ絶縁層
の厚みに反比例する。したがって、キャパシタ容量の増
大という点から、キャパシタの電極間対向面積を増大さ
せることが望ましい。一方、ＤＲＡＭの高集積化を押し
進めた場合、メモリセルサイズの縮小が余儀なくされ
る。このメモリセルサイズの縮小に伴って、キャパシタ
の平面的な占有面積も同時に縮小される。

【００１５】従来のＤＲＡＭメモリセルのキャパシタ構
造では、図１２に示すように上部電極層１９と対向する
下部電極層１５の表面領域は比較的平坦な形状を有して
いる。また、下部電極層１５は絶縁層１１の上部表面に
沿って平面に延びる形状を有している。このため、平面
占有面積の減少の割合にほぼ比例して、下部電極層１５
の表面領域は減少し、これに伴ってキャパシタの電極間
対向面積も減少する。すなわち、キャパシタに蓄えられ
る電荷量（１ビットのメモリセルに蓄えられる電荷量）
が低下することになる。この１ビットのメモリセルに蓄
えられる電荷量が一定値より低下した場合、記憶領域と
してのＤＲＡＭの動作が不安定なものとなり、信頼性が
低下する。

【００１６】それゆえ、本発明の目的は、高集積化によ
りキャパシタの占有面積が減少した場合でも、高い電荷
容量を確保し得るキャパシタ構造を提供することであ
る。

【００１７】

【課題を解決するための手段】本発明の１の局面に従う
キャパシタを有する半導体装置は、導電領域と、絶縁層
と、下部電極層と、上部電極層とを備えている。絶縁層
は、導電領域上に形成され、導電領域の一部表面に達す
る孔を有している。下部電極層は、孔を通じて導電領域
と電気的に接続され、かつ絶縁層上に延在する延在部を
有している。上部電極層は、下部電極層とキャパシタ絶
縁層を挟んで対向するように下部電極層上を覆うように
形成されている。上部電極層と前記下部電極層とは、孔
内においてもキャパシタ絶縁層を挟んで対向している。

【００１８】本発明の他の局面に従うキャパシタを有す
る半導体装置では、絶縁層は、孔の底部において孔の側
壁から孔の側壁に沿って突出した残存側壁絶縁層を有し
ている。上部電極層は、この残存側壁絶縁層上の孔の側
壁面に沿う部分と下部電極層の延在部の下面と対向する
部分とを含む第１の電極部と、下部電極層の延在部上を
覆う第２の電極部とを有している。

【００１９】上記２つの局面に従うキャパシタを有する
半導体装置では、上部電極層と下部電極層とが、たとえ
ばコンタクトホールなどの孔内においても、キャパシタ
絶縁層を挟んで対向している。このように孔内において
も上部電極層と下部電極層とが対向している分だけ、従
来のキャパシタ構造に比較して電極間対向面積の増大を
図ることができる。このため、高集積化を図った場合で
も、高い電荷容量を確保できるキャパシタ構造を得るこ
とができる。

【００２０】本発明の１の局面に従うキャパシタを有す
る半導体装置の製造方法は、以下の工程を備えている。

【００２１】まず導電領域が形成される。そして導電領
域の一部表面に達する孔を有する絶縁層が導電領域上に
形成される。この孔は、孔の底部において孔の側壁から
孔の側壁に沿って突出した残存側壁絶縁層を有するよう
に形成される。そして残存側壁絶縁層上の孔の側壁面に
沿う部分と絶縁層上を延在する部分とを有する第１の電
極部が形成される。そして第１の電極部上に第１のキャ
パシタ絶縁層が形成される。そして孔を通じて導電領域
と電気的に接続するように、かつ絶縁層上に延在する延
在部を有するように、かつ第１のキャパシタ絶縁層を介
在して第１の電極部と孔内において対向するように下部
電極層が形成される。そして下部電極層の延在部を覆う
ように第２のキャパシタ絶縁層が形成される。そして第
２のキャパシタ絶縁層を介在して下部電極層の延在部と
対向するように、かつ第１の電極部と電気的に接続する
ことにより上部電極層を構成するように第２の電極部が
形成される。

【００２２】本発明の１の局面に従うキャパシタを有す
る半導体装置の製造方法では、高集積化を図った場合で
も電荷容量を確保できるキャパシタ構造を製造すること
ができる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。

【００２４】図１は、本発明の一実施の形態におけるキ
ャパシタを有する半導体装置の構成を概略的に示す断面
図である。図１を参照して、シリコン基板１の表面に
は、ＭＯＳトランジスタ１０が形成されている。

【００２５】このＭＯＳトランジスタ１０は、１対のソ
ース／ドレイン領域３と、ゲート絶縁層５と、ゲート電
極層７とを有している。１対のソース／ドレイン領域３
は、シリコン基板１の表面に互いに所定の距離を隔てて
形成されている。１対のソース／ドレイン領域３は、比
較的不純物濃度の低い領域３ａと、比較的不純物濃度の
高い領域３ｂとからなるＬＤＤ構造を有している。ゲー
ト電極層７は、１対のソース／ドレイン領域３に挟まれ
る領域上にゲート絶縁層５を介在して形成されている。

【００２６】ゲート電極層７の周囲を覆うように絶縁層
２１が形成されている。またシリコン基板１の表面を覆
うように絶縁層１１が形成されている。この絶縁層１１
には、ソース／ドレイン領域３の一部表面に達するコン
タクトホール１１ｅが形成されている。

【００２７】このコンタクトホール１１ｅは、溝１１ａ
と孔１１ｄとにより構成されている。このコンタクトホ
ール１１ｅの底部には、コンタクトホール１１ｅの側壁
に沿って残存側壁絶縁層１１ｃが残存されている。この
残存側壁絶縁層１１ｃが残存されている領域が孔１１ｄ
となっている。このため、孔１１ｄの開口径は溝１１ａ
の開口径より小さい。またコンタクトホール１１ｅを通
じてソース／ドレイン領域３と電気的に接続するように
キャパシタ２０が形成されている。

【００２８】キャパシタ２０は、下部電極層１５と、キ
ャパシタ絶縁層１７と、上部電極層１９とを有してい
る。下部電極層１５は、コンタクトホール１１ａを通じ
てソース／ドレイン領域３と電気的に接続するように、
かつ絶縁層１１上に延在する延在部を有するように形成
されている。この下部電極層１５の延在部の表面および
溝１１ａ内の表面にキャパシタ絶縁層１７が形成されて
いる。またこのキャパシタ絶縁層１７を挟んで下部電極
層１５と対向するように上部電極層１９が形成されてい
る。この上部電極層１９は、第１および第２の電極部分
１９ａ、１９ｂを有している。第１の電極部分１９ａは
下部電極層１５の延在部分の下面および溝１１ａ内にお
ける下部電極層１５の側面と対向している。第２の電極
部分１９ｂは、下部電極層１５の延在部分の上部表面お
よび側面を覆うように形成されている。

【００２９】次に、本実施の形態のキャパシタを有する
半導体装置の製造方法について説明する。

【００３０】図２〜図９は、本発明の一実施の形態にお
けるキャパシタを有する半導体装置の製造方法を工程順
に示す概略断面図である。まず図２を参照して、半導体
基板１に一般的な方法によって、１対のソース／ドレイ
ン領域３とゲート絶縁層５とゲート電極層７とを有する
ＭＯＳトランジスタ１０、およびゲート電極層７の周囲
を覆う絶縁層２１が形成される。このＭＯＳトランジス
タ１０を覆うように半導体基板１の表面上には絶縁層１
１が形成される。

【００３１】この絶縁層１１には、通常の写真製版技術
およびエッチング技術により、ソース／ドレイン領域３
の真上領域に溝１１ａが形成される。このとき、溝１１
ａ底部に残存される絶縁層１１ｂの膜厚は、１００〜２
００Åとされる。

【００３２】図３を参照して、溝１１ａの側面および底
面に沿うように絶縁層１１上に第１の電極部分１９ａが
形成される。この第１の電極部分１９ａは、たとえばリ
ン（Ｐ⁺ ）がドープされた多結晶シリコンにより形成さ
れる。

【００３３】図４を参照して、通常の写真製版技術およ
びエッチング技術により、溝１１ａの底部の第１の電極
部分１９ａが除去される。これにより、溝１１ａの底部
において残存された絶縁層１１ｂの表面が露出する。

【００３４】図５を参照して、溝１１ａの底部の絶縁層
１１ｂの表面を覆うように第１の電極部分１９ａ上に第
１のキャパシタ絶縁層１７ａが、たとえば６０Åの膜厚
で形成される。この第１のキャパシタ絶縁層１７ａは、
たとえばシリコン窒化膜を形成した後、酸素雰囲気中で
熱処理を施すことにより、ＳｉＯＮ膜としたものであ
る。

【００３５】図６を参照して、通常の写真製版技術およ
びエッチング技術により、溝１１ａの底部のキャパシタ
絶縁層１７ａが除去される。これにより、溝１１ａの底
部において残存された絶縁層１１ｂの表面が露出する。

【００３６】この後、露出した絶縁層１１ｂの表面に、
ＣＨＦ₃ ／ＣＦ₄ 系ガスにより、ソース／ドレイン領域
３の表面が露出するまでエッチングが施される。

【００３７】図７を参照して、このエッチングにより、
溝１１ａの底部に、ソース／ドレイン領域３の一部表面
に達する孔１１ｄが形成される。この溝１１ａと孔１１
ｄとにより、絶縁層１１を貫通してソース／ドレイン領
域３に達するコンタクトホール１１ｅが構成される。

【００３８】図８を参照して、このコンタクトホール１
１ｅを通じて、ソース／ドレイン領域３と電気的に接続
するように、かつ絶縁層１１上に延在する部分を有する
ように下部電極層１５が形成される。この下部電極層１
５は、たとえばリン（Ｐ⁺ ）がドープされた多結晶シリ
コンを成膜した後、通常の写真製版技術およびエッチン
グ技術により所望の形状にパターニングすることにより
形成される。この下部電極層１５のパターニングの際に
は、Ｃｌ₂ ／Ｏ₂ 系ガスによりエッチングが行なわれ
る。

【００３９】この後、ＣＨＦ₃ ／ＣＦ₄ 系ガスにより、
第１のキャパシタ絶縁層１７ａがエッチングによりパタ
ーニングされる。このパターニングにより、キャパシタ
絶縁層１６ａは、下部電極層１５の延在部の下面に位置
する部分および溝１１ａの側壁に沿う部分のみ残存され
る。

【００４０】図９を参照して、下部電極層１５の延在部
の上部表面および側面を覆うように表面全面に第１のキ
ャパシタ絶縁層１７ａと同一の材質よりなる第２のキャ
パシタ絶縁層１７ｂが形成される。この第１および第２
のキャパシタ絶縁層１７ａ、１７ｂによりキャパシタ絶
縁層１７が構成される。

【００４１】この後、通常の写真製版技術およびエッチ
ング技術により、キャパシタ１７がパターニングされ
る。そしてこのパターニングされたキャパシタ絶縁層１
７を挟んで下部電極層１５と対向するように第２の電極
部分１９ｂが、たとえばリン（Ｐ⁺ ）がドープされた多
結晶シリコンにより形成される。この第１および第２の
電極部分１９ａ、１９ｂにより、上部電極層１９が構成
される。これにより、図１に示すキャパシタを有する半
導体装置が製造される。

【００４２】本実施の形態では、コンタクトホール１１
ｅ内においても下部電極層１５と上部電極層１９（第１
の電極部分１９ａ）とが対向している。このため、本実
施の形態では、従来例に比較して電極間対向面積の増大
を図ることができる。

【００４３】なお、本実施の形態においては、キャパシ
タ２０がスタックトタイプのものについて示したが、キ
ャパシタ２０は、いわゆる筒型、フィン型などの形状の
ものであってもよい。

【００４４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００４５】

【発明の効果】本発明の１および他の局面に従うキャパ
シタを有する半導体装置は、上部電極層と下部電極と
が、たとえばコンタクトホールなどの孔内においてキャ
パシタ絶縁層を挟んで対向している。このように孔内に
おいても上部電極層と下部電極層とが対向している分だ
け従来のキャパシタ構造に比較して、電極間対向面積の
増大を図ることができる。このため、高集積化を図った
場合でも、高い電荷容量を確保できるキャパシタ構造を
得ることができる。

【００４６】本発明の１の局面に従うキャパシタを有す
る半導体装置の製造方法では、高集積化を図った場合で
も高い電荷容量を確保できるキャパシタ構造を製造する
ことができる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の構成を概略的に示す断面図である。

【図２】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第１工程を示す概略断面
図である。

【図３】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第２工程を示す概略断面
図である。

【図４】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第３工程を示す概略断面
図である。

【図５】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第４工程を示す概略断面
図である。

【図６】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第５工程を示す概略断面
図である。

【図７】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第６工程を示す概略断面
図である。

【図８】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第７工程を示す概略断面
図である。

【図９】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第８工程を示す概略断面
図である。

【図１０】 一般的なＤＲＡＭの構成を概略的に示すブ
ロック図である。

【図１１】 メモリセルアレイを構成するメモリセルの
４ビット分の等価回路図である。

【図１２】 従来のキャパシタを有する半導体装置の構
成を概略的に示す断面図である。

【符号の説明】

３ ソース／ドレイン領域、１１ 絶縁層、１１ｃ 残
存側壁絶縁層、１１ｅコンタクトホール、１５ 下部電
極層、１７ キャパシタ絶縁層、１９ 上部電極層、２
０ キャパシタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 導電領域と、 前記導電領域上に形成され、前記導電領域の一部表面に
   達する孔を有する絶縁層と、 前記孔を通じて前記導電領域と電気的に接続され、かつ
   前記絶縁層上に延在する延在部を有する下部電極層と、 前記下部電極層とキャパシタ絶縁層を挟んで対向するよ
   うに前記下部電極層上を覆うように形成された上部電極
   層とを備え、 前記上部電極層と前記下部電極層とは、前記孔内におい
   ても前記キャパシタ絶縁層を挟んで対向している、キャ
   パシタを有する半導体装置。
2. 【請求項２】 前記絶縁層は、前記孔の底部において前
   記孔の側壁から前記孔の側壁に沿って突出した残存側壁
   絶縁層を有し、 前記上部電極層は、前記残存側壁絶縁層上の前記孔の側
   壁面に沿う部分と前記下部電極層の前記延在部の下面と
   対向する部分とを含む第１の電極部と、前記下部電極層
   の前記延在部上を覆う第２の電極部とを有している、請
   求項１に記載のキャパシタを有する半導体装置。
3. 【請求項３】 導電領域を形成する工程と、 前記導電領域の一部表面に達する孔を有する絶縁層を前
   記導電領域上に形成する工程と、 前記孔は、前記孔の底部において前記孔の側壁から前記
   孔の側壁に沿って突出した残存側壁絶縁層を有するよう
   に形成され、 前記残存側壁絶縁層上の前記孔の側壁面に沿う部分と前
   記絶縁層上を延在する部分とを有する第１の電極部を形
   成する工程と、 前記第１の電極部上に第１のキャパシタ絶縁層を形成す
   る工程と、 前記孔を通じて前記導電領域と電気的に接続するよう
   に、かつ前記絶縁層上に延在する延在部を有するよう
   に、かつ前記第１のキャパシタ絶縁層を介在して前記第
   １の電極部と前記孔内において対向するように下部電極
   層を形成する工程と、 前記下部電極層の前記延在部を覆うように第２のキャパ
   シタ絶縁層を形成する工程と、 前記第２のキャパシタ絶縁層を介在して前記下部電極層
   の前記延在部と対向するように、かつ前記第１の電極部
   と電気的に接続することにより上部電極層を構成するよ
   うに第２の電極部を形成する工程とを備えた、キャパシ
   タを有する半導体装置の製造方法。