KR100479278B1 - 반도체 기억 장치 - Google Patents
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Abstract
반도체 기억 장치에 있어서의 소프트웨어 에러 내성을 개선하는 것으로, 메모리 셀(10)은 소위 CMOS형 셀이고, 반도체 기판(5)의 주면(5S) 내에는 P형 웰 W1P, W2P, W3P 및 N형 웰 W4N, W5N이 형성되어 있고, 웰 W2P, W4N, W1P, W5N, W3P가 이 순서로 정렬되어 있으며, 드라이버 트랜지스터(11DN, 12DN)는 웰 W2P, W3P에 각각 형성되어 있고, 부하 트랜지스터(11LP, 12LP)는 웰 W4N, W5N에 각각 형성되어 있으며 두 개의 액세스 트랜지스터(11AN, 12AN)는 단일 웰 W1P에 형성되어 있고, 한 쪽 기억 노드를 이루는 N+형 불순물 영역 FN30, FN10은 다른 웰에 나뉘어 있고, 다른 쪽 기억 노드를 이루는 N+형 불순물 영역 FN31, FN11도 다른 웰에 나뉘어 있다.
Description
본 발명은 반도체 기억 장치에 관한 것으로, 특히 소프트웨어 에러 내성의 개선에 관한 것이다.
도 16에 종래의 반도체 기억 장치(1R)를 설명하기 위한 회로도를 나타낸다. 또, 도 16에는 하나의 메모리 셀(10R)과 이것에 부수되는 두 개의(1쌍의) 비트선 BL1R, BL2R 및 한 개의 워드선 WLR을 나타내고 있다. 또, 메모리 셀(10R)은 소위 싱글 포트 SRAM(Static Random Access Memory)의 메모리 셀이다.
도 16에 도시하는 바와 같이 메모리 셀(10R)은 두 개의 드라이버 트랜지스터(11DNR, 12DNR)와, 두 개의 부하 트랜지스터(11LPR, 12LPR)와, 두 개의 액세스 트랜지스터(11ANR, 12ANR)로 구성되어 있다. 또, 액세스 트랜지스터는 트랜스퍼 트랜지스터 또는 트랜스퍼 게이트라고도 불린다. 종래의 반도체 기억 장치(1R)에서, 드라이버 트랜지스터(11DNR, 12DNR) 및 액세스 트랜지스터(11ANR, 12ANR)가 N형(N채널형) MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)로 이루어지고, 부하 트랜지스터(11LPR, 12LPR)가 P형(P채널형) MOSFET로 이루어진다.
드라이버 트랜지스터(11DNR)와 부하 트랜지스터(11LPR)는 직렬 접속되어 CMOS형 인버터(11R)를 구성하고 있다. 마찬가지로, 드라이버 트랜지스터(12DNR)와 부하 트랜지스터(12LPR)는 직렬 접속되어 CMOS형 인버터(12R)를 구성하고 있다. 두 개의 인버터(11R, 12R)는 전원 전위 VDD와 접지 전위 GND 사이에 병렬로 접속된다.
드라이버 트랜지스터(11DNR)와 부하 트랜지스터(11LPR)의 접속 부분(11bR), 즉 인버터(11R)의 출력 단자(11bR)는 액세스 트랜지스터(11ANR)를 거쳐서 비트선 BL1R에 접속되어 있다. 또한, 인버터(11R)의 출력 단자(11bR)는 인버터(12R)의 입력 단자(12aR)에 접속되어 있는, 즉 두 개의 트랜지스터(12DNR, 12LPR)의 게이트에 공통으로 접속되어 있다. 마찬가지로, 드라이버 트랜지스터(12DNR)와 부하 트랜지스터(12LPR)의 접속 부분(12bR), 즉 인버터(12R)의 출력 단자(12bR)는 액세스 트랜지스터(12ANR)를 거쳐서 비트선 BL2R에 접속되어 있다. 또한, 인버터(12R)의 출력 단자(12bR)는 인버터(11R)의 입력 단자(11aR)에 접속되어 있는, 즉 두 개의 트랜지스터(11DNR, 11LPR)의 게이트에 공통으로 접속되어 있다. 그리고, 액세스 트랜지스터(11ANR, 12ANR)의 게이트는 모두 워드선 WLR에 접속되어 있다.
인버터(11R, 12R)의 출력 단자(11bR, 12bR)는 메모리 셀(10R)의 소위 기억 노드에 대응하므로, 편의상, 이들 기억 노드를 출력 단자(11bR, 12bR)와 동일한 부호를 이용하고 기억 노드(11bR, 12bR)라고 부르기로 한다.
다음에, 종래의 반도체 기억 장치(1R)의 구체적 구조를 도 17 내지 도 21의 레이아웃도(평면도)를 참조하여 설명한다. 또, 설명을 위해 도 17 중에서 종래의 반도체 기억 장치(1R)의 일부 요소를 뽑아내어 도 18 내지 도 21에 도시하고 있다. 또한, 설명의 편의상, 반도체 기판(5R)의 주면(5SR)에 평행을 이루고 또한 서로 직교하는 제 1 및 제 2 방향 D1, D2를 규정하고 있다.
도 17 내지 도 21에 도시하는 바와 같이 반도체 기판(5R)의 주면(5SR) 내에는 세 개의 웰 WP1R, WNR, WP2R이 형성되어 있고, 이 순서로 제 1 방향 D1로 정렬되어 있다.
도 18에 도시하는 바와 같이 P형 웰 WP1R에 N형 드라이버 트랜지스터(11DNR) 및 N형 액세스 트랜지스터(11ANR)가 형성되어 있다. 또한, N형 웰 WNR에 P형 부하 트랜지스터(11LPR, 12LPR)가 형성되어 있다. 또한, P형 웰 WP2R에 N형 드라이버 트랜지스터(12DNR) 및 N형 액세스 트랜지스터(12ANR)가 형성되어 있다.
상세하게는, P형 웰 WP1R의 주면(5SR) 내에 N형 MOSFET의 소스/드레인 영역을 이루는 N+형 불순물 영역 FN32R, FN10R, FN20R이 형성되어 있다. 불순물 영역 FN32R, FN10R은 드라이버 트랜지스터(11DNR)의 채널 영역을 거쳐서 제 2 방향 D2로 정렬되어 있고, 불순물 영역 FN10R, FN20R은 액세스 트랜지스터(11ANR)의 채널 영역을 거쳐서 제 2 방향 D2로 정렬되어 있다. 이 때, 두 개의 트랜지스터(11DNR, 11ANR)에 의해 불순물 영역 FN10R을 공유하고 있다.
마찬가지로, P형 웰 WP2R의 주면(5SR) 내에 N+형 불순물 영역 FN33R, FN11R, FN21R이 형성되어 있다. 불순물 영역 FN33R, FN11R은 드라이버 트랜지스터(12DNR)의 채널 영역을 거쳐서 제 2 방향 D2로 정렬되어 있고, 불순물 영역 FN11R, FN21R은 액세스 트랜지스터(12ANR)의 채널 영역을 거쳐서 제 2 방향 D2로 정렬되어 있다. 이 때, 두 개의 트랜지스터(12DNR, 12ANR)에 의해 불순물 영역 FN11R을 공유하고 있다.
한편, N형 웰 WNR의 주면(5SR) 내에 P형 MOSFET의 소스/드레인 영역을 이루는 P+형 불순물 영역 FP12R, FP10R, FP13R, FP11R이 형성되어 있다. 불순물 영역 FP12R, FP10R은 부하 트랜지스터(11LPR)의 채널 영역을 거쳐서 제 2 방향 D2로 정렬되어 있고, 불순물 영역 FP13R, FP11R은 부하 트랜지스터(12LPR)의 채널 영역을 거쳐서 제 2 방향 D2로 정렬되어 있다.
또, 트랜지스터(11DNR, 11LPR, 12ANR)의 채널 영역이 제 1 방향 D1로 정렬되어 있고, 트랜지스터(12DNR, 12LPR, 11ANR)의 채널 영역이 제 1 방향 D1로 정렬되어 있다.
그리고, 게이트 배선 PL11R이 트랜지스터(11DNR, 11LPR)의 채널 영역에 게이트 산화막(도시하지 않음)을 거쳐서 대면하도록 배치되어 있고, 또한, 당해 게이트 배선 PL11R은 불순물 영역 FP11R에 접하고 있다. 마찬가지로, 게이트 배선 PL12R이 트랜지스터(12DNR, 12LPR)의 채널 영역에 게이트 산화막(도시하지 않음)을 거쳐서 대면하도록 배치되어 있고, 또한, 당해 게이트 배선 PL12R은 불순물 영역 FP10R에 접하고 있다. 또한, 게이트 배선 PL11AR, PL12AR이 액세스 트랜지스터(11ANR, 12ANR)의 채널 영역에 게이트 산화막(도시하지 않음)을 거쳐서 대면하도록 각각 배치되어 있다. 또, 게이트 배선 PL11R, PL12R, PL11AR, PL12AR은 예컨대, 저 저항의 폴리실리콘으로 이루어진다.
불순물 영역 FN32R 등 및 게이트 배선 PL11R, PL12R, PL11AR, PL12AR을 덮고 층간 절연막(도시하지 않음)이 배치되어 있다. 이 층간 절연막에는 불순물 영역 FN32R, FN10R, FN20R, FN33R, FN11R, FN21R, FP12R, FP13R에 이르는 콘택트 홀 CR이 형성되어 있다. 또한, 당해 층간 절연막에는, 게이트 배선 PL11R 및 불순물 영역 FP11R이 그 내부에 동시에 노출되는 콘택트 홀(공유 콘택트 홀이라고도 부름) SCR이 형성되어 있고, 마찬가지로 게이트 배선 PL12R 및 불순물 영역 FP10R이 그 내부에 동시에 노출되는 공유 콘택트 홀 SCR이 형성되어 있다. 또한, 당해 층간 절연막에는, 게이트 배선 PL11AR, PL12AR에 이르는 콘택트 홀(게이트 콘택트 홀이라고도 부름) GCR이 각각 형성되어 있다.
다음에, 도 18 및 도 19를 참조하면 알 수 있듯이, 상기 층간 절연막 상에는 예컨대, 알루미늄으로 이루어지는 제 1 층째의 배선(1WR, 1GR, 1DR, 1B1R, 1B2R, 1L1R, 1L2R)이 배치되어 있다.
그리고, 두 개의 배선(1WR)은 게이트 콘택트 홀 GCR을 거쳐서 게이트 배선 PL11AR, PL12AR에 각각 접하고 있고, 두 개의 배선(1GR)은 콘택트 홀 CR을 거쳐 불순물 영역 FN32R, FN33R에 각각 접하고 있다. 또한, 두 개의 배선(1DR)은 콘택트 홀 CR을 거쳐 불순물 영역 FP12R, FP13R에 각각 접하고 있다. 또한, 배선(1B1R, 1B2R)은 콘택트 홀 CR을 거쳐 불순물 영역 FN20R, FN21R에 각각 접하고 있다.
배선(1L1R)은 콘택트 홀 CR 및 공유 콘택트 홀 SCR을 거쳐 불순물 영역 FN10R, FP10R 및 게이트 배선 PL12R에 접하고 있다. 마찬가지로, 배선(1L2R)은 콘택트 홀 CR 및 공유 콘택트 홀 SCR을 거쳐 불순물 영역 FN11R, FP11R 및 게이트 배선 PL11R에 접하고 있다.
그리고, 이들 배선(1WR, 1GR, 1DR, 1B1R, 1B2R, 1L1R, 1L2R)을 덮고 층간 절연막(도시하지 않음)이 배치되어 있다. 당해 층간 절연막에는 비아홀(1TR)이 형성되어 있고, 배선(1WR, 1GR, 1DR, 1B1R, 1B2R) 상에 비아홀(1TR)이 마련되어 있다.
다음에, 도 19 및 도 20을 참조하면 알 수 있듯이, 제 1 층째의 배선(1WR, 1GR, 1DR, 1B1R, 1B2R, 1L1R, 1L2R)을 덮는 상기 층간 절연막(도시하지 않음)상에 예컨대, 알루미늄으로 이루어지는 제 2 층째의 배선(2WR, 2GR, 2DR, 2B1R, 2B2R)이 배치되어 있다. 배선(2WR, 2GR, 2B1R, 2B2R)은 비아홀(1TR)을 거쳐서 배선(1WR, 1GR, 1B1R, 1B2R)에 각각 접하고 있고, 배선(2DR)은 비아홀(1TR)을 거쳐서 두 개의 배선(1DR)에 접하고 있다.
그리고, 이들 배선(2WR, 2GR, 2DR, 2B1R, 2B2R)을 덮고 층간 절연막(도시하지 않음)이 배치되어 있고, 당해 층간 절연막에는 두 개의 배선(2WR) 상에 각각 비아홀(2TR)이 형성되어 있다.
또한, 도 20 및 도 21을 참조하면 알 수 있듯이, 제 2 층째의 배선(2WR, 2GR, 2DR, 2B1R, 2B2R)을 덮는 상기 층간 절연막(도시하지 않음) 상에 예컨대, 알루미늄으로 이루어지는 제 3 층째의 배선(3WR)이 배치되어 있고, 당해 배선(3WR)은 비아홀(2TR)을 거쳐서 두 개의 배선(2WR)에 접하고 있다.
또, 배선(2B1R, 2B2R)은 비트선 BL1R, BL2R에 각각 대응하고, 배선(3WR)은 워드선 WLR에 대응한다. 또한, 배선(2GR)은 접지 전위 GND에 접속되고, 배선(2DR)은 전원 전위 VDD에 접속된다.
상술한 바와 같은 구조를 갖는 종래의 반도체 기억 장치(1R)에서는, 기억 노드(11bR)는 불순물 영역 FN10R, FP10R을 포함하여 구성되고, 기억 노드(12bR)는 불순물 영역 FN11R, FP11R을 포함하여 구성된다. 이 때문에, 이들 불순물 영역 FN10R, FP10R, FN11R, FP11R에 α선이나 중성자선이 입사하면 소프트웨어 에러가 발생한다. 특히, 동일한 웰 WP1R, WP2R에 형성된 드라이버 트랜지스터(11DNR, 12DNR) 및 액세스 트랜지스터(11ANR, 12ANR)에 속하는 N+형 불순물 영역 FN10R, FN11R은 소프트웨어 에러의 발생에 크게 관계하고 있다. 또, 종래의 반도체 기억 장치(1R)의 소프트웨어 에러에 대한 내성은 기억 노드(11bR, 12bR)의 용량만으로 결정되므로, 미세화에 따라 기억 노드(11bR, 12bR)의 용량이 감소하면 소프트웨어 에러 내성도 저하해 버린다.
본 발명은 이와 같은 점을 감안하여 이루어진 것이며, 종래의 반도체 기억 장치(1R)보다도 소프트웨어 에러 내성이 향상된 반도체 기억 장치를 제공하는 것을 목적으로 한다.
청구항 1에 기재된 반도체 기억 장치는 반도체 기판과, 상기 반도체 기판에 형성된 메모리 셀을 구비하되, 상기 메모리 셀은 제 1 입력 단자 및 제 1 출력 단자를 포함하고, 또한, 상기 제 1 출력 단자에 접속된 주 단자를 갖는 제 1 도전형의 적어도 하나의 MISFET를 제 1 드라이버 트랜지스터로서 더 포함하는 제 1 인버터와, 상기 제 1 출력 단자에 접속된 제 2 입력 단자 및 상기 제 1 입력 단자에 접속된 제 2 출력 단자를 포함하고, 또한, 상기 제 2 출력 단자에 접속된 주 단자를 갖다 상기 제 1 도전형의 적어도 하나의 MISFET를 제 2 드라이버 트랜지스터로서 더 포함하는 제 2 인버터와, 상기 제 1 출력 단자에 접속된 주 단자를 갖는 상기 제 1 도전형 MISFET로 이루어지는 제 1 액세스 트랜지스터와, 상기 제 2 출력 단자에 접속된 주 단자를 갖는 상기 제 1 도전형 MISFET로 이루어지는 제 2 액세스 트랜지스터를 포함하며, 상기 반도체 기판은 서로는 접하지 않도록 형성된 상기 제 1 도전형과는 반대의 제 2 도전형의 제 1 내지 제 3 웰을 포함하고 있고, 상기 제 1 웰에 상기 제 1 및 제 2 액세스 트랜지스터의 쌍방이 형성되어 있으며, 상기 제 2 웰에 상기 제 1 드라이버 트랜지스터가 형성되어 있고, 상기 제 3 웰에 상기 제 2 드라이버 트랜지스터가 형성되어 있다.
청구항 2에 기재된 반도체 기억 장치는 청구항 1에 기재된 반도체 기억 장치로서, 상기 메모리 셀과 상기 제 2 또는 제 3 웰 측에서 인접하는 이웃 메모리 셀을 더 구비하되, 상기 메모리 셀의 상기 제 2 또는 제 3 웰은 상기 이웃 메모리 셀의 상기 제 2 및 제 3 웰 중 어느 하나를 겸하고 있다.
청구항 3에 기재된 반도체 기억 장치는 청구항 1 또는 청구항 2에 기재된 반도체 기억 장치로서, 상기 반도체 기판은 상기 제 1 웰과 상기 제 2 웰 사이에 형성된 상기 제 1 도전형의 제 4 웰과, 상기 제 1 웰과 상기 제 3 웰 사이에 형성된 상기 제 1 도전형의 제 5 웰을 더 포함한다.
청구항 4에 기재된 반도체 기억 장치는 청구항 1 내지 청구항 3 중 어느 한 항에 기재된 반도체 기억 장치로서, 상기 제 1 및 제 2 드라이버 트랜지스터 각각의 상기 적어도 하나의 MISFET는 병렬 접속된 복수의 MISFET를 포함하고, 상기 제 2, 제 1 및 제 3 웰이 정방향으로 이 순서로 정렬되어 있으며, 상기 복수의 MISFET의 주 단자에 대응하는 불순물 영역이 상기 정방향에 직교하는 방향으로 정렬되어 있다.
청구항 5에 기재된 반도체 기억 장치는 청구항 3에 기재된 반도체 기억 장치로서, 상기 제 1 인버터는 상기 제 4 웰에 형성되어 있고, 상기 제 1 출력 단자에 접속된 주 단자를 갖는 상기 제 2 도전형 MISFET를 제 1 부하 트랜지스터로서 더 포함하며, 상기 제 2 인버터는 상기 제 5 웰에 형성되어 있고, 상기 제 2 출력 단자에 접속된 주 단자를 갖는 상기 제 2 도전형 MISFET를 제 2 부하 트랜지스터로서 더 포함하며, 상기 제 2, 제 4, 제 1, 제 5 및 제 3 웰이 정방향으로 이 순서로 정렬되어 있고, 상기 제 1 및 제 2 부하 트랜지스터를 이루는 상기 MISFET의 게이트는 상기 정방향으로는 정렬되어 있지 않으며, 상기 제 1 및 제 2 드라이버 트랜지스터 및 상기 제 1 및 제 2 액세스 트랜지스터를 이루는 MISFET의 게이트는 상기 제 1 및 제 2 부하 트랜지스터 중 어느 하나의 상기 게이트와 상기 정방향으로 정렬되어 있다.
청구항 6에 기재된 반도체 기억 장치는 청구항 3에 기재된 반도체 기억 장치로서, 상기 제 1 인버터는 상기 제 4 웰에 형성되어 있고, 상기 제 1 출력 단자에 접속된 주 단자를 갖는 상기 제 2 도전형 MISFET를 제 1 부하 트랜지스터로서 더 포함하며, 상기 제 2 인버터는 상기 제 5 웰에 형성되어 있고, 상기 제 2 출력 단자에 접속된 주 단자를 갖는 상기 제 2 도전형 MISFET를 제 2 부하 트랜지스터로서 더 포함하며, 상기 반도체 기억 장치는, 상기 제 1 드라이버 트랜지스터 및 상기 제 1 부하 트랜지스터의 게이트를 형성하는 제 1 게이트 배선과, 상기 제 2 드라이버 트랜지스터 및 상기 제 2 부하 트랜지스터의 게이트를 형성하는 제 2 게이트 배선과, 상기 제 1 드라이버 트랜지스터, 제 1 부하 트랜지스터 및 제 1 액세스 트랜지스터가 갖는 상기 제 1 출력 단자에 접속된 상기 주 단자에 대응하는 불순물 영역 및 상기 제 2 게이트 배선에 제 1 콘택트 홀을 거쳐서 접하는 제 1 배선과, 상기 제 2 드라이버 트랜지스터, 제 2 부하 트랜지스터 및 제 2 액세스 트랜지스터가 갖는 상기 제 2 출력 단자에 접속된 상기 주 단자에 대응하는 불순물 영역 및 상기 제 1 게이트 배선에 제 2 콘택트 홀을 거쳐서 접하는 제 2 배선을 더 구비하되, 상기 제 2 게이트 배선은 상기 제 1 액세스 트랜지스터의 상기 불순물 영역에 접하고 있고, 상기 제 1 콘택트 홀은 상기 제 2 게이트 배선과 상기 제 1 액세스 트랜지스터의 상기 불순물 영역이 그 내부에서 동시에 노출되는 제 1 공유 콘택트 홀을 포함하며, 상기 제 1 게이트 배선은 상기 제 2 액세스 트랜지스터의 상기 불순물 영역에 접하고 있고, 상기 제 2 콘택트 홀은 상기 제 1 게이트 배선과 상기 제 2 액세스 트랜지스터의 상기 불순물 영역이 그 내부에서 동시에 노출되는 제 2 공유 콘택트 홀을 포함한다.
청구항 7에 기재된 반도체 기억 장치는 청구항 3에 기재된 반도체 기억 장치로서, 상기 제 1 인버터는 상기 제 4 웰에 형성되어 있고, 상기 제 1 출력 단자에 접속된 주 단자를 갖는 상기 제 2 도전형 MISFET를 제 1 부하 트랜지스터로서 더 포함하며, 상기 제 2 인버터는 상기 제 5 웰에 형성되어 있고, 상기 제 2 출력 단자에 접속된 주 단자를 갖는 상기 제 2 도전형 MISFET를 제 2 부하 트랜지스터로서 더 포함하며, 상기 반도체 기억 장치는, 상기 제 1 드라이버 트랜지스터 및 상기 제 1 부하 트랜지스터의 게이트를 형성하는 제 1 게이트 배선과, 상기 제 2 드라이버 트랜지스터 및 상기 제 2 부하 트랜지스터의 게이트를 형성하는 제 2 게이트 배선과, 상기 제 1 드라이버 트랜지스터, 제 1 부하 트랜지스터 및 제 1 액세스 트랜지스터가 갖는 상기 제 1 출력 단자에 접속된 상기 주 단자에 대응하는 불순물 영역 및 상기 제 2 게이트 배선에 제 1 콘택트 홀을 거쳐서 접하는 제 1 배선과, 상기 제 2 드라이버 트랜지스터, 제 2 부하 트랜지스터 및 제 2 액세스 트랜지스터가 갖는 상기 제 2 출력 단자에 접속된 상기 주 단자에 대응하는 불순물 영역 및 상기 제 1 게이트 배선에 제 2 콘택트 홀을 거쳐서 접하는 제 2 배선을 더 구비하되, 상기 제 1 및 제 2 게이트 배선은 상기 제 2 및 제 1 액세스 트랜지스터의 상기 불순물 영역에 접하고 있지 않고, 상기 제 1 및 제 2 콘택트 홀은 상기 불순물 영역 및 상기 제 1 및 제 2 게이트 배선에 각각 마련되어 있다.
(실시예 1)
도 1에 실시예 1에 따른 반도체 기억 장치(1)를 설명하기 위한 회로도를 나타낸다. 또, 도 1에는 하나의 메모리 셀(10)과 이것에 부수되는 두 개의(1쌍의) 비트선 BL1, BL2 및 한 개의 워드선 WL을 나타내고 있지만, 반도체 기억 장치(1)는 복수의 메모리 셀(10), 복수의 비트선 BL1, BL2 및 복수의 워드선 WL을 포함하고 있다. 여기서는 메모리 셀(10)로서 소위 싱글 포트 SRAM(Static Random Access Memory)의 메모리 셀을 예로 들어 설명한다.
도 1에 도시하는 바와 같이 메모리 셀(10)은 제 1 및 제 2 드라이버 트랜지스터(11DN, 12DN)와, 제 1 및 제 2 부하 트랜지스터(11LP, 12LP)와, 제 1 및 제 2 액세스 트랜지스터(11AN, 12AN)로 구성되어 있다. 또, 액세스 트랜지스터는 트랜스퍼 트랜지스터 또는 트랜스퍼 게이트라고도 불린다. 반도체 기억 장치(1)에서는, 이들 6개의 트랜지스터(11DN, 12DN, 11LP, 12LP, 11AN, 12AN)가 각각 단일의 전계 효과 트랜지스터(Field Effect Transistor;FET)로 이루어지는 경우, 보다 구체적으로는 드라이버 트랜지스터(11DN, 12DN) 및 액세스 트랜지스터(11AN, 12AN)가 N형(N채널형)의 MOSFET(Metal-Oxide-Semiconductor FET)로 이루어지고, 부하 트랜지스터(11LP, 12LP)가 P형(P 채널형) MOSFET로 이루어지는 경우를 설명한다. 또, MOS형 대신에 일반적인 MIS(Metal-Insulator-Semiconductor)형 FET도 적용할 수 있다.
제 1 드라이버 트랜지스터(11DN)와 제 1 부하 트랜지스터(11LP)는 직렬 접속되어 CMOS형의 제 1 인버터(11)를 구성하고 있다. 마찬가지로, 제 2 드라이버 트랜지스터(12DN)와 제 2 부하 트랜지스터(12LP)는 직렬 접속되어 CM0S형의 제 2 인버터(12)를 구성하고 있다. 두 개의 인버터(11, 12)는 전원 전위 VDD와 접지 전위 GND 사이에 병렬로 접속된다.
보다 구체적으로는, 전원 전위 VDD에 부하 트랜지스터(11LP, 12LP)의 소스가 접속되어 있고, 부하 트랜지스터(11LP, 12LP)의 드레인은 드라이버 트랜지스터(11DN, 12DN)의 드레인에 각각 접속되고 있으며, 드라이버 트랜지스터(11DN, 12DN)의 소스는 접지 전위 GND에 접속되어 있다. 또한, 드라이버 트랜지스터(11DN, 12DN)의 게이트는 부하 트랜지스터(11LP, 12LP)의 게이트에 접속되어 있다.
또, 트랜지스터(MISFET)에 있어서, 소스와 드레인 사이의 전류 경로, 구체적으로는 후술하는 채널 영역(또는 채널 형성 영역) CH(도 7 참조)가 주 경로를 이루고, 소스 및 드레인을 각각 주 단자라고 부를 수 있다. 또, 게이트는 제어 단자라고도 불린다.
제 1 드라이버 트랜지스터(11DN)와 제 1 부하 트랜지스터(11LP)의 접속 부분(11b)은, 즉 제 1 인버터(11)의 출력 단자(내지는 제 1 출력 단자)(11b)는 액세스 트랜지스터(11AN)의 한 쪽 주 단자에 접속되어 있고, 액세스 트랜지스터(11AN)의 다른 쪽 주 단자는 제 1 비트선 BL1에 접속되어 있다. 또한, 제 1 인버터(11)의 출력 단자(11b)는 제 2 인버터(12)의 입력 단자(내지는 제 2 입력 단자)(12a)에 접속되어 있는, 즉 두 개의 트랜지스터(12DN, 12LP)의 게이트에 공통으로 접속되어 있다.
마찬가지로, 제 2 드라이버 트랜지스터(12DN)와 제 2 부하 트랜지스터(12LP) 접속 부분(12b), 즉 제 2 인버터(12)의 출력 단자(내지는 제 2 출력 단자)(12b)는 액세스 트랜지스터(12AN)를 거쳐서 제 2 비트선 BL2에 접속되어 있다. 또한, 제 2 인버터(12)의 출력 단자(12b)는 제 1 인버터(11)의 입력 단자(내지는 제 1 입력 단자)(11a)에 접속되어 있다.
그리고, 제 1 및 제 2 액세스 트랜지스터(11AN, 12AN)의 게이트는 모두 워드선 WL에 접속되어 있다.
인버터(11, 12)의 출력 단자(11b, 12b)는 메모리 셀(10)의 소위 기억 노드에 대응하므로, 편의상, 이들 기억 노드를 출력 단자(11b, 12b)와 동일한 부호를 이용하고 기억 노드(11b, 12b)라고 부르기로 한다. 또, 기억 노드(11b, 12b)에 대해서는 후에 상술한다.
다음에 반도체 기억 장치(1)의 구체적 구조를 도 2 내지 도 7의 레이아웃도(평면도) 및 도 8의 단면도를 참조하여 설명한다. 또, 설명을 위해 도 2 중에서 반도체 기억 장치(1)의 일부 요소를 뽑아내어 도 3 내지 도 7에 도시하고 있고, 도 3 및 도 4 중의 8-8선 단면도를 도 8에 도시하고 있다. 또한, 설명의 편의상, 반도체 기판(5)의 주면(5S)에 평행을 이루고 또한 서로 직교하는 제 1 및 제 2 방향 D1, D2를 규정하고 있다.
도 2 내지 도 6에 도시하는 바와 같이, 예컨대, 실리콘으로 이루어지는 반도체 기판(5)의 주면(5S) 내에는 5개의 웰 W2P, W4N, W1P, W5N, W3P가 형성되어 있고, 이 순서로 제 1 방향 D1로 정렬되어 있다. 또, 제 1 내지 제 3 웰 W1P, W2P, W3P는 P형이며, 제 4 및 제 5 웰 W4N, W5N은 N형이다. 이 때, P형의 제 1 및 제 2 웰 W1P, W2P 사이에 N형의 제 4 웰 W4N이 배치되어 있고, P형의 제 1 및 제 3 웰 W1P, W3P 사이에 N형의 제 5 웰 W5N이 배치되어 있다. 이와 같이, 같은 도전형 웰끼리 서로 접하지 않도록 형성되어 있고, 또한 다른 도전형 웰이 교대로 배치되기 때문에, 각 웰 W1P, W2P, W3P, W4N, W5N 사이의 전기적 분리를 확실하게 할 수 있다.
그리고, 도 3에 도시하는 바와 같이 P형의 제 1 웰 W1P에 N형의 제 1 및 제 2 액세스 트랜지스터(11AN, 12AN)의 쌍방이 형성되어 있다. 또한, P형의 제 2 웰 W2P에 N형의 제 1 드라이버 트랜지스터(11DN)가 형성되어 있고, P형의 제 3 웰 W3P에 N형의 제 2 드라이버 트랜지스터(12DN)가 형성되어 있다. 또한, N형의 제 4 웰 W4N에 P형의 제 1 부하 트랜지스터(11LP)가 형성되어 있고, N형의 제 5 웰 W5N에 P형의 제 2 부하 트랜지스터(12LP)가 형성되어 있다. 또, 각 트랜지스터(11DN, 11LP, 11AN, 12DN, 12LP, 12AN)는 소자 분리(6)(도 8 참조), 예컨대, LOCOS나 트렌치형 소자 분리에 의해서 분리되어 있다.
상세하게는, P형의 제 1 웰 W1P의 주면(5S) 내에 N형 MOSFET의 주 단자를 이루는 N+형 불순물 영역 FN10, FN20, FN11, FN21이 형성되어 있다. 또, 이하의 설명에서 "FN"으로 시작되는 부호를 부여한 불순물 영역은 N+형으로 한다.
보다 구체적으로는, 제 1 액세스 트랜지스터(11AN)의 두 개의 불순물 영역 FN10, FN20은 당해 트랜지스터(11AN)의 채널 영역 CH를 거쳐서 제 2 방향 D2로 정렬되어 있고, 마찬가지로 제 2 액세스 트랜지스터(12AN)의 두 개의 불순물 영역 FN11, FN21은 당해 트랜지스터(12AN)의 채널 영역 CH를 거쳐서 제 2 방향 D2로 정렬되어 있다.
또, 제 1 액세스 트랜지스터(11AN)의 불순물 영역 FN10, FN20은 제 2 액세스 트랜지스터(12AN)의 불순물 영역 FN11, FN21에 비해 제 5 웰 W5N 쪽에 배치되어 있다. 또한, 불순물 영역 FN10, FN11은 제 1 방향 D1로 정렬되어 있는 한편, 불순물 영역 FN20, FN21은 제 1 방향 D1로 정렬되어 있지 않다.
P형의 제 2 웰 W2P의 주면(5S) 내에는 제 1 드라이버 트랜지스터(11DN)의 두 개의 불순물 영역 FN30, FN32가 형성되어 있고, 이들 불순물 영역 FN30, FN32는 당해 트랜지스터(11DN)의 채널 영역 CH를 거쳐서 제 2 방향 D2로 정렬되어 있다.
마찬가지로, P형의 제 3 웰 W3P의 주면(5S) 내에는 제 2 드라이버 트랜지스터(12DN)의 두 개의 불순물 영역 FN31, FN33이 형성되어 있고, 이들 불순물 영역 FN31, FN33은 당해 트랜지스터(12DN)의 채널 영역 CH를 거쳐서 제 2 방향 D2로 정렬되어 있다.
또한, N형의 제 4 웰 W4N의 주면(5S) 내에는 P형의 제 1 부하 트랜지스터(11LP)의 주 단자를 이루는 두 개의 P+형 불순물 영역 FP10, FP12가 형성되어 있고, 이들 불순물 영역 FP10, FP12는 당해 트랜지스터(11LP)의 채널 영역 CH를 거쳐서 제 2 방향 D2로 정렬되어 형성되어 있다. 또, 이하의 설명에서 "FP"로 시작되는 부호를 부여한 불순물 영역은 P+형으로 한다.
마찬가지로, N형의 제 5 웰 W5N의 주면(5S) 내에는 P형의 제 2 부하 트랜지스터(12LP)의 불순물 영역 FP11, FP13이 형성되어 있고, 이들 불순물 영역 FP11, FP13은 당해 트랜지스터(12LP)의 채널 영역 CH를 거쳐서 제 2 방향 D2로 정렬되어 형성되어 있다.
이 때, 제 1 드라이버 트랜지스터(11DN), 제 1 부하 트랜지스터(11LP) 및 제 1 액세스 트랜지스터(11AN)의 채널 영역 CH가 제 1 방향 D1로 정렬되도록 불순물 영역 FN32, FN30, FP12, FP10, FN20, FN10이 배치되어 있다. 또한, 제 2 드라이버 트랜지스터(12DN), 제 2 부하 트랜지스터(12LP) 및 제 2 액세스 트랜지스터(12AN)의 채널 영역 CH가 제 1 방향 D1로 정렬되도록 불순물 영역 FN31, FN33, FP11, FP13, FN11, FN21이 배치되어 있다.
또, 불순물 영역 FN32, FP12, FN20이 제 1 방향 D1로 정렬되어 있고, 불순물 영역 FN33, FP13, FN21이 제 1 방향 D1로 정렬되어 있다. 또한, 불순물 영역 FN30, FP10, FN11, FN10, FP11, FN31이 제 1 방향 D1로 정렬되어 있다.
그리고, 도 3에 도시하는 바와 같이, 평면으로 보아 게이트 배선(내지는 제 1 게이트 배선) PL11이 웰 W2P, W4N, W1P 상에서 제 1 방향 D1로 연장되어 있다. 이 때, 게이트 배선 PL11은 제 1 드라이버 트랜지스터(11DN) 및 제 1 부하 트랜지스터(11LP)의 양 채널 영역 CH에 게이트 산화막(도시하지 않음)을 거쳐서 대면하도록 배치되어 있고, 게이트 배선 PL11 중에 채널 영역 CH에 대면하는 부분이 트랜지스터(11DN, 11LP)의 게이트 G(도 7 참조)에 대응한다.
여기서, 도 7에 예시하는 제 1 드라이버 트랜지스터(11DN)에서 게이트 G의 제 1 방향 D1의 치수가 게이트폭 WG이며, 채널폭에 대응한다. 다른 트랜지스터(11LP, 11AN, 12DN, 12LP, 12AN)에서도 마찬가지이다.
도 3으로 되돌아가, 게이트 배선 PL11은 제 1 웰 W1P 상에서 제 2 방향 D2로 구부러져 있고, 제 2 액세스 트랜지스터(12AN)의 불순물 영역 FN11에 접하고 있다(도 8 참조). 또, 게이트 배선 PL11은 상술한 부분 이외에는 소자 분리(6) 상에 배치되어 있다. 이와 같은 게이트 배선 PL11에 의해서 제 1 드라이버 트랜지스터(11DN) 및 제 1 부하 트랜지스터(11LP)의 양 게이트 G가 공통으로 접속되고, 또한, 당해 양 게이트 G가 제 2 액세스 트랜지스터(12AN)의 한 쪽 주 단자에 접속된다(도 1 참조).
마찬가지로, 평면으로 보아 게이트 배선(내지는 제 2 게이트 배선) PL12가 웰 W3P, W5N, W1P 상에서 제 1 방향 D1로 연장되어 있고, 게이트 배선 PL12는 제 2 드라이버 트랜지스터(12DN) 및 제 2 부하 트랜지스터(12LP)의 양 채널 영역 CH에 게이트 산화막(도시하지 않음)을 거쳐서 대면하고 있다. 또한, 게이트 배선 PL12는 제 1 액세스 트랜지스터(11AN)의 불순물 영역 FN10에 접하고 있다. 이와 같은 게이트 배선 PL12에 의해서 제 2 드라이버 트랜지스터(12DN) 및 제 2 부하 트랜지스터(12LP)의 양 게이트 G가 공통으로 접속되고, 또한, 당해 양 게이트 G가 제 1 액세스 트랜지스터(11AN)의 한 쪽 주 단자에 접속된다(도 1 참조).
또한, 게이트 배선 PL11A가 평면으로 보아 웰 W1P, W5N, W3P 상에서 제 1 방향 D1로 연장되어 있고, 당해 게이트 배선 PL11A는 제 1 액세스 트랜지스터(11AN)의 채널 영역 CH에 게이트 산화막(도시하지 않음)을 거쳐서 대면하도록 배치되어 있다. 마찬가지로, 게이트 배선 PL12A가 평면으로 보아 웰 W1P, W4N, W2P 상에서 제 1 방향 D1로 연장되어 있고, 당해 게이트 배선 PL12A는 제 2 액세스 트랜지스터(12AN)의 채널 영역 CH에 게이트 산화막(도시하지 않음)을 거쳐서 대면하도록 배치되어 있다.
이 때, 두 개의 게이트 배선 PL11, PL11A가 전체적으로 직선 모양으로 정렬되어 있고, 마찬가지로 두 개의 게이트 배선 PL12, PL12A가 전체적으로 직선 모양으로 정렬되어 있다. 환언하면, 트랜지스터(11DN, 11LP, 11AN)의 게이트 G가 제 1 방향 D1로 정렬되어 있고, 또한, 트랜지스터(12DN, 12LP, 12AN)의 게이트 G가 제 1 방향 D1로 정렬되어 있다. 또, 두 개의 부하 트랜지스터(11LP, 12LP)의 게이트 G는 제 1 방향 D1로는 정렬되어 있지 않다.
또, 게이트 배선 PL11, PL12, PL11A, PL12A는 예컨대, 저 저항의 폴리실리콘으로 이루어진다.
불순물 영역 FN32 등 및 게이트 배선 PL11, PL12, PL11A, PL12A를 덮고 반도체 기판(5)의 주면(5S) 상에 층간 절연막(7)(도 8 참조)이 배치되어 있다. 이 층간 절연막(7)에는 콘택트 홀 C, SC, GC가 형성되어 있고, 콘택트 홀 C는 불순물 영역 FN30, FN32, FP10, FP12, FN21, FN20, FP11, FP13, FN31, FN33 상에 마련되어 있다.
그리고, 게이트 배선 PL11과 불순물 영역 FN11이 접하고 있는 부분 부근 상에 콘택트 홀(공유 콘택트 홀이라고도 부름) SC가 마련되어 있고(도 8 참조), 당해 공유 콘택트 홀 SC 내에는 게이트 배선 PL11 및 불순물 영역 FN11이 동시에 노출되어 있다. 마찬가지로, 게이트 배선 PL12 및 불순물 영역 FN10이 그 내부에서 동시에 노출되도록 공유 콘택트 홀 SC가 형성되어 있다.
또한, 게이트 배선 PL11A, PL12A 상에는 콘택트 홀(게이트 콘택트 홀이라고도 부름) GC가 마련되어 있다. 또, 게이트 콘택트 홀 GC는 평면으로 보아 웰 W2P, W3P 상에 형성되어 있다.
도 3, 도 4 및 도 8을 참조하면 알 수 있듯이, 층간 절연막(7) 상에는 예컨대, 알루미늄으로 이루어지는 제 1 층째의 배선(1G, 1W, 1D, 1B1, 1B2, 1L1, 1L2)이 배치되어 있다. 그리고, 이들 배선(1G, 1W, 1D, 1B1, 1B2, 1L1, 1L2)을 덮고 층간 절연막(도시하지 않음)이 배치되어 있으며, 당해 층간 절연막에는 비아홀(1T)이 형성되어 있다.
상세하게는, 두 개의 배선(1G)은 각각 평면으로 보아 웰 W2P, W3P 상에서 제 1 방향 D1로 연장되어 있다. 한 쪽 배선(1G)은 콘택트 홀 C를 거쳐 불순물 영역 FN32에 접하고 있고, 다른 쪽 배선(1G)은 콘택트 홀 C를 거쳐 불순물 영역 FN33에 접하고 있다. 그리고, 각 배선(1G) 상에 비아홀(1T)이 마련되어 있다.
두 개의 배선(1W)은 각각 평면으로 보아 웰 W2P, W3P 상에서 제 1 방향 D1로 연장되어 있다. 한 쪽 배선(1W)은 게이트 콘택트 홀 GC를 거쳐서 게이트 배선 PL11A에 접하고 있고, 다른 쪽 배선(1W)은 게이트 콘택트 홀 GC를 거쳐서 게이트 배선 PL12A에 접하고 있다. 그리고, 각 배선(1W) 상에 비아홀(1T)이 마련되어 있다. 또, 배선(1W) 상의 비아홀(1T)은 배선(1G) 상의 그것보다도 제 1 웰 W1P 가까이에 배치되어 있다.
두 개의 배선(1D)은 각각 평면으로 보아 웰 W1P, W4N 상 및 웰 W1P, W5N 상에서 제 1 방향 D1로 연장되어 있다. 한 쪽 배선(1D)은 콘택트 홀 C를 거쳐 불순물 영역 FP12에 접하고 있고, 다른 쪽 배선(1D)은 콘택트 홀 C를 거쳐 불순물 영역 FP13에 접하고 있다. 그리고, 각 배선(1G) 상에 비아홀(1T)이 형성되어 있고, 이들 비아홀(1T)은 평면으로 보아 웰 W1P 상에 마련되어 있다.
배선(1B1)은 평면으로 보아 웰 W1P, W5N 상에서 제 1 방향 D1로 연장되어 있고, 콘택트 홀 C를 거쳐 불순물 영역 FN20에 접하고 있다. 마찬가지로, 배선(1B2)은 평면으로 보아 웰 W1P, W4N 상에서 제 1 방향 D1로 연장되어 있고, 콘택트 홀 C를 거쳐 불순물 영역 FN21에 접하고 있다. 그리고, 배선(1B1, 1B2) 상에 비아홀(1T)이 형성되어 있고, 이들 비아홀(1T)은 평면으로 보아 웰 W5N, W4N 상에 각각 마련되어 있다.
배선(내지는 제 1 배선)(1L1)은 평면으로 보아, 불순물 영역 FN30 상에서 불순물 영역 FP10 상까지 제 1 방향 D1로 연장되고, 불순물 영역 FP10 상에서 게이트 배선 PL12A쪽을 향해서 제 2 방향 D2로 연장되며, 게이트 배선 PL12A의 앞쪽에서 다시 제 1 방향 D1로 연장되어 게이트 배선 PL12 및 불순물 영역 FN10 상의 공유 콘택트 홀 SC로 이른다. 그리고, 배선(1L1)은 콘택트 홀(내지는 제 1 콘택트 홀) C, SC를 거쳐 불순물 영역 FN30, FP10, FN10 및 게이트 배선 PL12에 접하고 있다. 이 때, 공유 콘택트 홀(내지는 제 1 공유 콘택트 홀) SC에 의해서 배선(1L1)은 게이트 배선 PL12 및 불순물 영역 FN10에 동시에 접한다(도 8 참조). 또, 불순물 영역 FN30, FP10, FN10은 제 1 드라이버 트랜지스터(11DN), 제 1 부하 트랜지스터(11LP) 및 제 1 액세스 트랜지스터(11AN)에서 제 1 인버터(11)의 출력 단자(11b)에 접속된 주 단자에 대응한다(도 1 참조).
마찬가지로, 배선(내지는 제 2 배선)(1L2)은 평면으로 보아, 불순물 영역 FN31 상에서 불순물 영역 FP11 상까지 제 1 방향 D1로 연장되고, 불순물 영역 FP11 상에서 게이트 배선 PL11A쪽을 향해서 제 2 방향 D2로 연장되며, 게이트 배선 PL11A의 앞쪽에서 다시 제 1 방향 D1로 연장되어 게이트 배선 PL11 및 불순물 영역 FN11 상의 공유 콘택트 홀 SC로 이른다. 그리고, 배선(1L2)은 콘택트 홀(내지는 제 2 콘택트 홀) C, SC를 거쳐 불순물 영역 FN31, FP11, FN11 및 게이트 배선 PL11에 접하고 있다. 이 때, 공유 콘택트 홀(내지는 제 2 공유 콘택트 홀) SC에 의해서 배선(1L2)은 게이트 배선 PL11 및 불순물 영역 FN11에 동시에 접한다(도 8 참조). 또, 불순물 영역 FN31, FP11, FN11은 제 2 드라이버 트랜지스터(12DN), 제 2 부하 트랜지스터(12LP) 및 제 2 액세스 트랜지스터(12AN)에서 제 2 인버터(12)의 출력 단자(12B)에 접속된 주 단자에 대응한다(도 1 참조).
이와 같은 공유 콘택트 홀 SC에 의하면 메모리 셀(10)을 작게 하는 것이 가능하다.
다음에, 도 4 및 도 5를 참조하면 알 수 있듯이, 제 1 층째의 배선(1G, 1W, 1D, 1B1, 1B2, 1L1, 1L2)을 덮는 상기 층간 절연막(도시하지 않음) 상에 예컨대, 알루미늄으로 이루어지는 제 2 층째의 배선(2G, 2W, 2D, 2B1, 2B2)이 배치되어 있다. 그리고, 이들 배선(2G, 2W, 2D, 2B1, 2B2)을 덮고 층간 절연막(도시하지 않음)이 배치되어 있고, 당해 층간 절연막에는 비아홀(2T)이 형성되어 있다.
상세하게는, 배선(2G)은 평면으로 보아 각 웰 W2P, W3P 상에서 각각 제 2 방향 D2로 연장되어 있고, 각 배선(2G)은 각각 비아홀(1T)을 거쳐서 바로 아래의 배선(1G)에 접하고 있다. 마찬가지로, 배선(2W)은 평면으로 보아 각 웰 W2P, W3P 상에서 각각 제 2 방향 D2로 연장되어 있고, 각 배선(2W)은 각각 비아홀(1T)을 거쳐서 바로 아래의 배선(1W)에 접하고 있다. 각 배선(2W) 상에는 비아홀(2T)이 마련되어 있고, 이들 비아홀(2T)은 제 1 방향 D1로 정렬되어 있다. 또한, 배선(2D)은 평면으로 보아 제 1 웰 W1P 상에서 제 2 방향 D2로 연장되어 있고, 당해 배선(2D)은 비아홀(1T)을 거쳐서 두 개의 배선(1D)에 접하고 있다.
배선(2B1, 2B2)은 평면으로 보아 웰 W5N, W4N 상에서 제 2 방향 D2로 각각 연장되어 있고, 비아홀(1T)을 거쳐서 바로 아래의 배선(1B1, 1B2)에 각각 접하고 있다.
그리고, 도 5 및 도 6을 참조하면 알 수 있듯이, 제 2 층째의 배선(2G, 2W, 2D, 2B1, 2B2)을 덮는 상기 층간 절연막(도시하지 않음)상에, 예컨대, 알루미늄으로 이루어지는 제 3 층째의 배선(3W)이 제 1 방향 D1로 연장되어 있다. 배선(3W)은 평면으로 보아 두 개의 비아홀(2T) 상을 통하여 각 비아홀(2T)을 거쳐서 바로 아래의 양 배선(2W)에 접하고 있다.
또, 두 개 이상의 콘택트 홀 C에 의해, 예컨대, 불순물 영역 FN32와 배선(1G)을 접속해도 상관없고, 비아홀(1T, 2T)에 대해서도 마찬가지이다.
이와 같은 구조의 반도체 기억 장치(1)에서, 배선(2B1, 2B2)은 제 1 및 제 2 비트선 BL1, BL2에 각각 대응하고, 배선(3W)은 워드선 WL에 대응한다. 또한, 배선(2G)은 접지 전위 GND에 접속되고, 배선(2D)은 전원 전위 VDD에 접속된다.
그런데, 기술한 바와 같이 인버터(11, 12)의 출력 단자(11B, 12B)는 메모리 셀(10)의 소위 기억 노드에 대응한다. 여기서, 기억 노드(11B, 12B)란, 상기 출력 단자(11B, 12B)와 등 전위인 부분 및 당해 등 전위인 부분과 저 임피던스로 접속되어 있어 출력 단자(11B, 12B)와 대략 등 전위인 부분으로 한다.
구체적으로는, 반도체 기억 장치(1)에서, 기억 노드(11b)는 배선(1L1), 불순물 영역 FN30, FP10, FN10(트랜지스터(11DN, 11LP, 11AN)에서 출력 단자(11b)에 접속된 주 단자에 대응함) 및 게이트 배선 PL12를 포함한다. 마찬가지로, 기억 노드(12b)는 배선(1L2), 불순물 영역 FN31, FP11, FN11(트랜지스터(12DN, 12LP, 12AN)에서 출력 단자(12B)에 접속된 주 단자에 대응함) 및 게이트 배선 PL11을 포함한다.
반도체 기억 장치(1)에 의하면 이하와 같은 효과가 얻어진다. 우선, 제 1 웰 W1P에 제 1 및 제 2 액세스 트랜지스터(11AN, 12AN)의 쌍방이 형성되어 있으므로, 제 1 및 제 2 액세스 트랜지스터(11AN, 12AN)의 불순물 영역 FN10, FN11(기억 노드(11B, 12B)를 구성함)은 모두 단일 웰 W1P 내에 형성되어 있다. 이 때문에, 공통 모드 노이즈의 효과에 의해 소프트웨어 에러 내성을 향상시킬 수 있다. 환언하면, 한 쪽 불순물 영역 FN10, FN11에 입사한 α선 등에 의한 영향을 두 개의 트랜지스터(11AN, 12AN)에 분산시킬 수 있고, 이것에 의해 각 트랜지스터(11AN, 12AN)가 받는 영향을 작게 할 수 있다.
또한, 기억 노드(11b)를 구성하는 불순물 영역 FN30, FP10, FN10은 서로 전기적으로 분리된 웰 W2P, W4N, W1P에 분산되어 형성되어 있으므로, 어느 하나의 불순물 영역 FN30, FP10, FN10에 α선이 입사해도 해당 α선은 나머지 불순물 영역 FN30, FP10, FN10에는 불량을 발생시키는 경우가 없다.
그런데, 종래의 반도체 기억 장치(1R)(도 16 및 도 18 참조)에서는 드라이버 트랜지스터(11DNR, 12DNR)와 액세스 트랜지스터(11ANR, 12ANR)는 단일 웰 WP1R, WP2R에 형성되어 있고, 기술한 바와 같이 이들 트랜지스터를 이루는 N+형 불순물 영역 FN10R, FN11R은 소프트웨어 에러의 발생에 크게 관계하고 있다.
이에 비하여 반도체 기억 장치(1)에서는 드라이버 트랜지스터(11DN)와 액세스 트랜지스터(11AN)는 서로 접하지 않는(또한 웰 W4N이 개재함) 별개의 웰 W2P, W1P에 형성되어 있다. 이 때, 반도체 기억 장치(1)에 의하면, 종래의 N+형 불순물 영역 FN10R이, 별개의 웰 W2P, W1P에 형성된 N+형 불순물 영역 FN30, FN10에 분할되어 있는 것으로 파악된다. 이와 같이, 종래의 반도체 기억 장치(1R)에서 소프트웨어 에러의 발생에 크게 관여하는 부분이 반도체 기억 장치(1)에서는 분할되어 있으므로, 입사한 α선 등에 대한 기억 노드(11b)의 감도를 종래의 반도체 기억 장치(1R)에 비하여 낮출 수 있다. 이와 같은 점은 기억 노드(12b)에 대해서도 마찬가지이다. 즉, 소프트웨어 에러 내성을 향상시킬 수 있다.
여기서 상술한 공통 모드 노이즈의 효과에 비추어 보면, 도 9에 도시하는 바와 같이 제 1 방향 D1에 인접하는 메모리 셀(10, 9)에 의해 웰을 공유함으로써, 소프트웨어 에러 내성을 한층 더 높일 수 있다. 또, 여기서는 설명을 위해 이웃 메모리 셀의 부호에 "9"를 이용하지만, 당해 메모리 셀(9)의 구조는 기술한 메모리 셀(10)과 마찬가지라고 한다.
구체적으로는, 도 9에 나타내는 구조에서는, 이웃 메모리 셀(9)은 메모리 셀(10)의 제 2 웰 W2P 측에 형성되어 있고, 메모리 셀(10)의 제 2 웰 W2P에 당해 메모리 셀(10)의 제 1 드라이버 트랜지스터(11DN)가 형성되어 있고, 또한 이웃 메모리 셀(9)의 제 2 드라이버 트랜지스터(12DN)가 형성되어 있다. 즉, 메모리 셀(10)의 제 2 웰 W2P는 이웃 메모리 셀(9)의 제 3 웰 W3P를 겸하고 있다.
마찬가지로, 메모리 셀(10)의 제 3 웰 W3P를 당해 제 3 웰 W3P 측에서 인접하는 이웃 메모리 셀(9)의 제 2 웰 W2P를 겸하도록 구성해도 무방하다.
또한, 메모리 셀(10)과 이웃 메모리 셀(9)이 서로 선 대칭으로 레이아웃되는 경우에는, 메모리 셀(10)의 제 2 웰 W2P를 이웃 메모리 셀(9)의 제 2 웰 W2P를 겸하도록 구성할 수도 있고, 또는, 양 메모리 셀(10, 9)로 제 3 웰 W3P를 겸하도록 구성할 수도 있다.
또한, 기술한 바와 같이(도 3 참조), 트랜지스터(11DN, 11LP, 11AN)의 게이트 G가 제 1 방향 D1로 정렬되어 있고, 또한, 트랜지스터(12DN, 12LP, 12AN)의 게이트 G가 제 1 방향 D1로 정렬되어 있다. 또한, 두 개의 부하 트랜지스터(11LP, 12LP)의 게이트 G는 제 1 방향 D1로는 정렬되어 있지 않다. 즉, 트랜지스터(11DN, 11LP, 11AN, 12DN, 12LP, 12AN)의 게이트 G는 2열로 정렬되어 있다. 이 때문에, 반도체 기억 장치(1)에 의하면 고속 동작 및 저소비 전력이 가능하다. 이것은 이하의 이유에 따른다.
예컨대, 모든 트랜지스터(11DN, 11LP, 11AN, 12DN, 12LP, 12AN)의 게이트 G가 제 1 방향 D1로 정렬되어 있는 경우, 게이트 배선 PL11, PL12, PL11A, PL12A를 구불거리게 해야 하고, 이것 때문에 메모리 셀(10)의 제 1 방향 D1의 치수가 커져버린다. 반대로, 예컨대, 모든 게이트 G가 제 1 방향 D1로 정렬되어 있지 않은 경우, 메모리 셀(10)의 제 2 방향 D2의 치수가 커져버린다. 즉, 반도체 기억 장치(1)에 의하면, 메모리 셀(10)의 제 1 방향 D1의 치수가 커지는 것을 억제하는 동시에 제 2 방향 D2의 치수가 커지는 것도 억제할 수 있다. 이것에 의해 제 1 방향 D1로 연장하는 워드선 WL 및 제 2 방향 D2로 연장하는 비트선 BL1, BL2의 쌍방의 배선 용량을 동시에 작게 할 수 있다. 그 결과, 고속 동작 및 저소비 전력이 가능하게 된다.
또, 반도체 기억 장치(1)는 종래의 반도체 기억 장치(1R)에 대하여 제조 단계를 늘리지 않고 제조할 수 있다.
(실시예 2)
도 10에 실시예 2에 따른 반도체 기억 장치(2)를 설명하기 위한 회로도를 나타낸다. 도 10과 도 1을 비교하면 알 수 있듯이, 반도체 기억 장치(2)는 상술한 반도체 기억 장치(1)에서 드라이버 트랜지스터(11DN, 12DN)를 드라이버 트랜지스터(21DN, 22DN)로 바꾼 구조를 갖고 있다. 또, 그 밖의 구조는 반도체 기억 장치(1, 2)에서 마찬가지이기 때문에 동등한 요소에는 상술한 부호를 이용하기로 한다.
상세하게는, 반도체 기억 장치(2)의 메모리 셀(20)에 있어서 제 1 드라이버 트랜지스터(21DN)는 두 개의 N형 MOSFET(21DN1, 21DN2)로 구성되고, 이들 두 개의 MOSFET(21DN1, 21DN2)는 소스끼리 및 드레인끼리 접속되어 있는, 즉 병렬 접속되어 있다. 이 제 1 드라이버 트랜지스터(21DN)는 제 1 부하 트랜지스터(11LP)와 함께 메모리 셀(20)의 제 1 인버터(21)를 구성하고 있다. 또, 상기 두 개의 MOSFET(21DN1, 21DN2)의 양 게이트는 제 1 부하 트랜지스터(11LP)의 게이트에 접속되어 있다.
마찬가지로, 메모리 셀(20)의 제 2 드라이버 트랜지스터(22DN)는 병렬 접속된 두 개의 N형 MOSFET(22DN1, 22DN2)로 구성되고, 이 제 2 드라이버 트랜지스터(22DN)는 제 2 부하 트랜지스터(12LP)와 함께 메모리 셀(20)의 제 2 인버터(22)를 구성하고 있다.
다음에 반도체 기억 장치(2)의 구체적 구조를 도 11 내지 도 15의 레이아웃도(평면도)를 참조하여 설명한다. 또, 도 12 내지 도 15에는 도 11 중에서 반도체 기억 장치(2)의 일부를 뽑아내어 도시하고 있다.
도 11 내지 도 15에 도시하는 바와 같이 반도체 기억 장치(2)에서도 상술한 반도체 기억 장치(1)와 마찬가지로, 반도체 기판(5)의 주면(5S) 내에 5개의 웰 W2P, W4N, W1P, W5N, W3P가 형성되어 있고, 이 순서로 제 1 방향 D1로 정렬되어 있다.
그리고, 도 12에 도시하는 바와 같이 상술한 반도체 기억 장치(1)와 마찬가지로, P형의 제 1 웰 W1P에 N형의 제 1 및 제 2 액세스 트랜지스터(11AN, 12AN)의 쌍방이 형성되어 있다. 또한, P형의 제 2 웰 W2P에 제 1 드라이버 트랜지스터(21DN)를 이루는 두 개의 N형 MOSFET(21DN1, 21DN2)가 형성되어 있고, 마찬가지로 P형의 제 3 웰 W3P에 제 2 드라이버 트랜지스터(22DN)를 이루는 두 개의 N형 MOSFET(22DN1, 22DN2)가 형성되어 있다. 또한, 상술한 반도체 기억 장치(1)와 마찬가지로, N형의 제 4 및 제 5 웰 W4N, W5N에 P형의 제 1 및 제 2 부하 트랜지스터(11LP, 12LP)가 각각 형성되어 있다.
상세하게는, P형의 제 1 웰 W1P 내에는, 제 1 액세스 트랜지스터(11AN)의 두 개의 불순물 영역 FN10, FN20이 당해 트랜지스터(11AN)의 채널 영역 CH를 거쳐서 제 2 방향 D2로 정렬되어 형성되어 있고, 마찬가지로 제 2 액세스 트랜지스터(12AN)의 두 개의 불순물 영역 FN11, FN21이 당해 트랜지스터(12AN)의 채널 영역 CH를 거쳐서 제 2 방향 D2로 정렬되어 형성되어 있다. 이 때, 반도체 기억 장치(2)에서는, 이들 네 개의 불순물 영역 FN10, FN20, FN11, FN21은 제 1 방향 D1로 정렬되지 않도록 배치되어 있다. 또한, 반도체 기억 장치(2)에서는, 제 1 액세스 트랜지스터(11AN)의 불순물 영역 FN10, FN20은 제 2 액세스 트랜지스터(12AN)의 불순물 영역 FN11, FN21에 비해 제 4 웰 W4N쪽에 배치되어 있다.
P형의 제 2 웰 W2P의 주면(5S) 내에는 세 개의 불순물 영역 FN321, FN30, FN322가 제 2 방향 D2로 정렬되어 형성되어 있다. 보다 구체적으로는, 불순물 영역 FN321, FN30은 MOSFET(21DN1)의 채널 영역 CH를 거쳐서 배치되어 있고, 불순물 영역 FN30, FN322는 MOSFET(21DN2)의 채널 영역 CH를 거쳐서 배치되어 있다. 이 때, 불순물 영역 FN30은 두 개의 MOSFET(21DN1, 21DN2)에 의해 같이 공유된다.
마찬가지로, P형의 제 3 웰 W3P의 주면(5S) 내에는 세 개의 불순물 영역 FN331, FN31, FN332가 제 2 방향 D2로 정렬되어 형성되어 있다. 보다 구체적으로는, 불순물 영역 FN331, FN31은 MOSFET(22DN1)의 채널 영역 CH를 거쳐서 배치되어 있고, 불순물 영역 FN31, FN332는 MOSFET(22DN2)의 채널 영역 CH를 거쳐서 배치되어 있다. 이 때, 불순물 영역 FN31은 두 개의 MOSFET(22DN1, 22DN2)에 의해 공유된다.
또한, N형의 제 4 웰 W4N 내에는 제 1 부하 트랜지스터(11LP)의 두 개의 불순물 영역 FP10, FP12가 당해 트랜지스터(11LP)의 채널 영역 CH를 거쳐서 제 2 방향 D2로 정렬되어 형성되어 있고, 마찬가지로 N형의 제 5 웰 W5N 내에는 제 2 부하 트랜지스터(12LP)의 두 개의 불순물 영역 FP11, FP13이 당해 트랜지스터(12LP)의 채널 영역 CH를 거쳐서 제 2 방향 D2로 정렬되어 형성되어 있다.
이 때, 제 1 드라이버 트랜지스터(21DN)의 MOSFET(21DN1), 제 1 부하 트랜지스터(11LP) 및 제 2 액세스 트랜지스터(12AN)의 채널 영역 CH가 제 1 방향 D1로 정렬되도록, 불순물 영역 FN321, FN30, FP12, FP10, FN21, FN11이 배치되어 있다. 또한, 제 2 드라이버 트랜지스터(22DN)의 MOSFET(22DN1), 제 2 부하 트랜지스터(12LP) 및 제 1 액세스 트랜지스터(11AN)의 채널 영역 CH가 제 1 방향 D1로 정렬되도록 불순물 영역 FN331, FN31, FP13, FP11, FN20, FN10이 배치되어 있다.
또, 불순물 영역 FN321, FP12, FN21은 제 1 방향 D1로 정렬되어 있고, 마찬가지로 불순물 영역 FN331, FP13, FN20이 제 1 방향 D1로 정렬되어 있다. 또한, 불순물 영역 FN30, FP10, FN11은 제 1 방향 D1로 정렬되어 있고, 마찬가지로 불순물 영역 FN31, FP11, FN10이 제 1 방향 D1로 정렬되어 있다. 또한, 불순물 영역 FN322는 두 개의 불순물 영역 FN10, FN20에 대향하도록 형성되어 있고, 마찬가지로 불순물 영역 FN332는 두 개의 불순물 영역 FN11, FN21에 대향하도록 형성되어 있다.
또한, 도 12에 도시하는 바와 같이 게이트 배선 PL11이 MOSFET(21DN1) 및 제 1 부하 트랜지스터(11LP)의 양 채널 영역 CH에 게이트 산화막(도시하지 않음)을 거쳐서 대면하도록 제 1 방향 D1로 연장되어 있다. 또, 평면으로 보아, 게이트 배선 PL11은 웰 W1P 상으로 더 연장되고, 계속해서 불순물 영역 FN10을 향해서 제 2 방향 D2로 연장되며, 다시 제 1 방향 D1로 연장되어 불순물 영역 FN11 부근에 이른다. 단지, 반도체 기억 장치(2)에서는 게이트 배선 PL11은 불순물 영역 FN11에 접하지 않고 있다. 반도체 기억 장치(2)에서는, 게이트 배선 PL11은 평면으로 보아 웰 W2P, W4N 사이의 경계 부근에서 갈라져 나와 불순물 영역 FN30, FP10 사이에서 제 2 방향 D2로 연장되고, 계속해서 제 1 방향 D1로 연장되어 MOSFET(21DN2)의 채널 영역 CH에 게이트 산화막(도시하지 않음)을 거쳐서 대면하고 있다. 이와 같은 게이트 배선 PL11에 의해서 세 개의 트랜지스터(21DN1, 21DN2, 11LP)의 게이트 G가 공통으로 접속된다(도 10 참조).
마찬가지로, 게이트 배선 PL12가 MOSFET(22DN1) 및 제 2 부하 트랜지스터(12LP)의 양 채널 영역 CH에 게이트 산화막(도시하지 않음)을 거쳐서 대면하도록 제 1 방향 D1로 연장되어 있다. 또, 평면으로 보아, 게이트 배선 PL12는 웰 W1P 상으로 더 연장되고, 계속해서 불순물 영역 FN11을 향해서 제 2 방향 D2로 연장되며, 다시 제 1 방향 D1로 연장되어 불순물 영역 FN10 부근에 이른다. 단지, 반도체 기억 장치(2)에서는 게이트 배선 PL12는 불순물 영역 FN10에 접하지 않고 있다. 반도체 기억 장치(2)에서는, 게이트 배선 PL12는 평면으로 보아 웰 W3P, W5N 사이의 경계 부근에서 갈라져 나와 불순물 영역 FN31, FP11 사이에서 제 2 방향 D2로 연장되고, 계속해서 제 1 방향 D1로 연장되어 MOSFET(22DN2)의 채널 영역 CH에 게이트 산화막(도시하지 않음)을 거쳐서 대면하고 있다. 이와 같은 게이트 배선 PL12에 의해서 세 개의 트랜지스터(22DN1, 22DN2, 12LP)의 게이트 G가 공통으로 접속된다(도 10 참조).
또한, 게이트 배선 PL11A가, 액세스 트랜지스터(11AN)의 채널 영역 CH에 게이트 산화막(도시하지 않음)을 거쳐서 각각 대면하도록, 평면으로 보아 웰 W1P, W4N 상에서 제 1 방향 D1로 연장되어 있다. 마찬가지로, 게이트 배선 PL12A가, 액세스 트랜지스터(12AN)의 채널 영역 CH에 게이트 산화막(도시하지 않음)을 거쳐서 각각 대면하도록, 평면으로 보아 웰 W1P, W5N 상에서 제 1 방향 D1로 연장되어 있다. 또, 게이트 배선 PL11A, PL12A는 평면으로 보아 웰 W4N, W5N 상에서 불순물 영역 FP10, FP11을 향해서 제 2 방향 D2로 연장되어 있다.
이 때, 반도체 기억 장치(2)에서는 트랜지스터(21DN1, 11LP, 12AN)의 게이트 G가 제 1 방향 D1로 정렬되어 있고, 또한, 트랜지스터(22DN1, 12LP, 11AN)의 게이트 G가 제 1 방향 D1로 정렬되어 있다. 또, 두 개의 부하 트랜지스터(11LP, 12LP)의 게이트 G는 제 1 방향 D1로는 정렬되어 있지 않다.
불순물 영역 FN321 등 및 게이트 배선 PL11, PL12, PL11A, PL12A를 덮고 반도체 기판(5)의 주면(5S) 상에 층간 절연막(7)(도 8 참조)이 배치되어 있다. 이 층간 절연막(7)에는 콘택트 홀 C, GC가 형성되어 있고, 콘택트 홀 C는 불순물 영역 FN321, FN30, FN322, FP10, FP12, FN10, FN20, FN11, FN21, FP11, FP13, FN331, FN31, FN332 상에 마련되어 있다. 또한, 평면으로 보아 웰 W1P 상에서 게이트 배선 PL11, PL12 상에 게이트 콘택트 홀 GC가 마련되어 있고, 평면으로 보아 웰 W4N, W5N 상에서 게이트 배선 PL11A, PL12A 상에 각각 게이트 콘택트 홀 GC가 마련되어 있다.
또, 반도체 기억 장치(2)에서, 불순물 영역 FN321, FP12, FN21, FN332 상의 콘택트 홀 C가 제 1 방향 D1로 정렬되어 있고, 또한, 불순물 영역 FN30, FP10, FN11 상의 콘택트 홀 C 및 게이트 배선 PL11, PL12A 상의 게이트 콘택트 홀 GC가 제 1 방향 D1로 정렬되어 있다. 마찬가지로, 불순물 영역 FN331, FP13, FN20, FN322 상의 콘택트 홀 C가 제 1 방향 D1로 정렬되어 있고, 또한, 불순물 영역 FN31, FP11, FN10 상의 콘택트 홀 C 및 게이트 배선 PL12, PL11A 상의 게이트 콘택트 홀 GC가 제 1 방향 D1로 정렬되어 있다.
그리고, 도 12 및 도 13을 참조하면 알 수 있듯이, 층간 절연막(7) 상에는 제 1 층째의 배선(1G, 1W, 1D, 1B1, 1B2, 1L1, 1L2)이 배치되어 있다. 그리고, 이들 배선(1G, 1W, 1D, 1B1, 1B2, 1L1, 1L2)을 덮고 층간 절연막(도시하지 않음)이 배치되어 있고, 당해 층간 절연막에는 비아홀(1T)이 형성되어 있다.
상세하게는, 평면으로 보아 각 불순물 영역 FN321, FN322, FN331, FN332 상에 각각 배선(1G)이 배치되어 있고, 이들 네 개의 배선(1G)은 콘택트 홀 C를 거쳐서 하방의 불순물 영역 FN321, FN322, FN331, FN332에 각각 접하고 있다. 또, 배선(1G)은 제 1 방향 D1로 연장되어 있다. 각 배선(1G) 상에는 제 4 및 제 5 웰 W4N, W5N에서 먼 쪽에 비아홀(1T)이 마련되어 있고, 동일한 웰 상에 배치된 두 개의 비아홀(1T)은 제 2 방향 D2로 정렬되어 있다.
또한, 배선(1W, 1D, 1B1, 1B2)은 반도체 기억 장치(1)와 마찬가지로 배치되어 있다. 즉, 배선(1W)은 평면으로 보아 게이트 배선 PL11A, PL12A 상에 각각 배치되어 있고, 게이트 콘택트 홀 GC를 거쳐서 게이트 배선 PL11A, PL12A에 각각 접하고 있다. 또한, 배선(1D)은 평면으로 보아 불순물 영역 FP12, FP13 상에 각각 배치되어 있고, 콘택트 홀 C를 거쳐 불순물 영역 FP12, FP13에 각각 접하고 있다. 또한, 배선(1B1, 1B2)은 평면으로 보아 불순물 영역 FN20, FN21 상에 각각 배치되어 있고, 콘택트 홀 C를 거쳐 불순물 영역 FN20, FN21에 각각 접하고 있다. 또, 배선(1W, 1D, 1B1, 1B2)은 제 1 방향 D1로 연장되어 있다.
또, 배선(1W) 상의 비아홀(1T)은 웰 W2P, W4N의 경계 부근 상 및 웰 W3P, W5N의 경계 부근 상에 마련되어 있고, 배선(1D) 상의 비아홀(1T)은 모두 웰 W1P 상에 마련되어 있고, 배선(1B1, 1B2) 상의 비아홀(1T)은 웰 W4N, W5N 상에 각각 마련되어 있다.
배선(1L1, 1L2)이 접속하는 불순물 영역 및 게이트 배선은 반도체 기억 장치(1, 2)에서 동일하다. 구체적으로는, 배선(1L1)은 평면으로 보아, 불순물 영역 FN30 상으로부터 제 1 방향 D1로 연장되고, 불순물 영역 FP10 상을 통하여 웰 W1P 상에 이른다. 그리고, 배선(1L1)은 웰 W1P 상에서 게이트 배선 PL11A를 향해서 제 2 방향 D2로 연장되고, 게이트 배선 PL11A의 앞쪽에서 다시 제 1 방향 D1로 방향을 바꿔, 불순물 영역 FN10 상을 통하여 게이트 배선 PL12 상의 게이트 콘택트 홀 GC 상으로 이른다. 당해 배선(1L1)은 콘택트 홀(내지는 제 1 콘택트 홀) C, GC를 거쳐 불순물 영역 FN30, FP10, FN10 및 게이트 배선 PL12에 접하고 있다.
마찬가지로, 배선(1L2)은 평면으로 보아, 불순물 영역 FN31 상에서 제 1 방향 D1로 연장되고, 불순물 영역 FP11 상을 통하여 웰 W1P 상으로 이른다. 그리고, 배선(1L2)은 웰 W1P 상에서 게이트 배선 PL12A를 향해서 제 2 방향 D2로 연장되고, 게이트 배선 PL12A의 앞쪽에서 다시 제 1 방향 D1로 방향을 바꿔, 불순물 영역 FN11 상을 통하여 게이트 배선 PL11 상의 게이트 콘택트 홀 GC 상으로 이른다. 당해 배선(1L2)은 콘택트 홀(내지는 제 2 콘택트 홀) C, GC를 거쳐 불순물 영역 FN31, FP11, FN11 및 게이트 배선 PL11에 접하고 있다.
또, 반도체 기억 장치(2)와 같이 게이트 배선 PL11, PL12가 불순물 영역 FN11, FN10에 접하지 않고 있는 경우에는 공유 콘택트 구조(도 3, 도 8 참조)를 적용할 수 없지만, 불순물 영역 FN11, FN10과 게이트 배선 PL11, PL12 사이의 전기적 접속은 배선(1L1, 1L2)에 의해서 가능하다.
다음에, 도 13 및 도 14를 참조하면 알 수 있듯이, 제 1 층째의 배선(1G, 1W, 1D, 1B1, 1B2, 1L1, 1L2)을 덮는 상기 층간 절연막(도시하지 않음) 상에 제 2 층째의 배선(2G, 2W, 2D, 2B1, 2B2)이 반도체 기억 장치(1)(도 5 참조)와 마찬가지로 배치되어 있다. 배선(2G, 2W, 2D, 2B1, 2B2)은 비아홀(1T)을 거쳐서 하방의 배선(1G, 1W, 1D, 1B1, 1B2)에 각각 접하고 있다. 또, 반도체 기억 장치(2)에서는 각 배선(2G)의 아래쪽으로 두 개의 배선(1G)이 있고, 각 배선(2G)은 이들 두 개의 배선(1G)의 쌍방에 접하고 있다.
그리고, 이들 배선(2G, 2W, 2D, 2B1, 2B2)을 덮고 층간 절연막(도시하지 않음)이 배치되어 있고, 당해 층간 절연막에는 배선(2W) 상에 비아홀(2T)이 형성되어 있다.
도 14 및 도 15를 참조하면 알 수 있듯이, 제 2 층째의 배선(2G, 2W, 2B1, 2B2, 2D)을 덮는 상기 층간 절연막(도시하지 않음) 상에 제 3 층째의 배선(3W)이 상술한 반도체 기억 장치(1)(도 6 참조)와 마찬가지로 배치되어 있고, 각 비아홀(2T)을 거쳐서 하방의 각 배선(2W)에 접하고 있다.
반도체 기억 장치(2)에 의하면, 반도체 기억 장치(1)와 마찬가지의 효과와 함께, 이하의 효과가 얻어진다.
제 1 드라이버 트랜지스터(21DN)를 병렬 접속된 두 개의 MOSFET(21DN1, 21DN2)로 구성하므로, 제 1 드라이버 트랜지스터(21DN)의 채널폭(게이트폭 WG(도 7 참조)에 대응함)을 제 1 액세스 트랜지스터(11AN)의 그것보다도 크게 할 수 있다. 이것은 제 2 드라이버 트랜지스터(22DN)에 대해서도 마찬가지이다. 여기서, (드라이버 트랜지스터의 주 전류(소스-드레인간 전류))/(액세스 트랜지스터의 주 전류)로 인가되는 값은 메모리 셀(10)의 안정성을 나타내는 하나의 지표로 되고, 해당 값이 클수록 메모리 셀(10)의 안정성은 높다. 상기 주 전류는 (채널폭)/(채널 길이)에 비례하는 점에 비추어 보면 (드라이버 트랜지스터의 채널폭)/(액세스 트랜지스터의 채널폭)으로 인가되는 값이 클수록 메모리 셀(10)의 안정성이 높으므로, 메모리 셀(20)은 상술한 메모리 셀(10)보다도 안정 동작이 가능하다.
또한, 두 개의 MOSFET(21DN1, 21DN2)의 불순물 영역 FN321, FN30, FN322는 제 2 방향 D2로 정렬되어 있기 때문에, 메모리 셀(20)의 제 1 방향 D1의 치수를 억제할 수 있어 두 개의 MOSFET(21DN1, 21DN2)를 포함하고 있어도 소형화할 수 있다. 이것은 제 2 드라이버 트랜지스터(22DN)에 대해서도 마찬가지이다.
이와 같이 반도체 기억 장치(2)에 의하면 안정성 향상과 소형화를 동시에 도모할 수 있다. 또한, 소형화에 의해, 비트선 BL1, BL2 및 워드선 WL이 짧아지므로, 환언하면 비트선 BL1, BL2 및 워드선 WL의 용량을 작게 할 수 있으므로, 고속 동작 및 저소비 전력이 가능하다.
또, 제 1 및 제 2 드라이버 트랜지스터(21DN, 22DN)를 병렬 접속된 세 개 이상의 MOSFET로 구성할 수도 있다.
(변형예)
또, 반도체 기억 장치(1, 2)에서 부하 트랜지스터(11LP, 12LP) 대신에 저항 소자를 이용함으로써 인버터(11, 12, 21, 22)를 소위 고 저항형 인버터로 변형할 수도 있다.
또한, 각 MOSFET의 도전형(N형, P형)을 서로 교체해도 상관없다.
청구항 1에 따른 발명에 의하면, 제 1 웰에 제 1 및 제 2 액세스 트랜지스터의 쌍방이 형성되어 있으므로, 제 1 및 제 2 액세스 트랜지스터의 주 단자를 이루는 불순물 영역은 모두 제 1 웰 내에 형성되어 있다. 이 때문에, 공통 모드 노이즈의 효과에 의해, 소프트웨어 에러 내성을 향상시킬 수 있다. 또한, 제 1 및 제 2 액세스 트랜지스터의 불순물 영역은 제 1 웰에 형성되는 한편, 제 1 및 제 2 드라이버 트랜지스터의 불순물 영역은 제 1 웰과는 접하지 않는 제 2 및 제 3 웰에 각각 형성되어 있으므로, 액세스 트랜지스터와 드라이버 트랜지스터가 동일한 웰에 형성된 구조보다 소프트웨어 에러 내성을 향상시킬 수 있다.
청구항 2에 따른 발명에 의하면, 두 개의 메모리 셀에 의해 공유하는 웰에는 두 개의 드라이버 트랜지스터가 형성되어 있으므로, 공통 모드 노이즈의 효과에 의해 소프트웨어 에러 내성을 향상시킬 수 있다.
청구항 3에 따른 발명에 의하면, 제 1 도전형 웰과 제 2 도전형 웰이 교대로 배치되기 때문에, 각 웰간의 전기적 분리를 확실하게 할 수 있다.
청구항 4에 따른 발명에 의하면, 드라이버 트랜지스터를 병렬 접속된 복수의 MISFET로 구성하기 때문에, 드라이버 트랜지스터의 채널폭을 액세스 트랜지스터의 그것보다도 크게 할 수 있고, 이것에 의해 메모리 셀의 안정성을 향상시킬 수 있다. 또한, 상기 복수의 MISFET의 불순물 영역은 제 1 내지 제 3 웰의 배열 방향(정방향)에 직교하는 방향으로 정렬되어 있기 때문에, 메모리 셀의 상기 배열 방향의 치수를 억제할 수 있어 소형화할 수 있다. 즉, 안정성 향상과 소형화를 동시에 도모할 수 있다. 또한, 소형화에 의해 메모리 셀 위쪽으로 연장되는 배선을 짧게 할 수 있으므로, 환언하면 당해 배선의 용량을 작게 할 수 있으므로 고속 동작 및 저소비 전력이 가능하게 된다.
청구항 5에 따른 발명에 의하면, 제 1 내지 제 5 웰의 배열 방향(정방향)의 치수가 커지는 것을 억제하는 동시에 상기 배열 방향에 직교하는 방향의 치수가 커지는 것도 억제할 수 있다. 이것에 의해 상기 배열 방향으로 연장되는 배선 및 상기 직교하는 방향으로 연장되는 배선의 쌍방의 배선 용량을 동시에 작게 할 수 있고, 그 결과, 고속 동작 및 저소비 전력이 가능하게 된다.
청구항 6에 따른 발명에 의하면, 공유 콘택트 홀의 채용에 의해 메모리 셀을 작게 할 수 있다.
청구항 7에 따른 발명에 의하면, 공유 콘택트 홀을 이용하지 않는 구조의 반도체 기억 장치를 제공할 수 있다.
도 1은 실시예 1에 따른 반도체 기억 장치를 설명하기 위한 회로도,
도 2는 실시예 1에 따른 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 3은 실시예 1에 따른 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 4는 실시예 1에 따른 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 5는 실시예 1에 따른 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 6은 실시예 1에 따른 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 7은 실시예 1에 따른 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 8은 실시예 1에 따른 반도체 기억 장치를 설명하기 위한 단면도,
도 9는 실시예 1에 따른 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 10은 실시예 2에 따른 반도체 기억 장치를 설명하기 위한 회로도,
도 11은 실시예 2에 따른 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 12는 실시예 2에 따른 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 13은 실시예 2에 따른 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 14는 실시예 2에 따른 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 15는 실시예 2에 따른 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 16은 종래의 반도체 기억 장치를 설명하기 위한 회로도,
도 17은 종래의 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 18은 종래의 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 19는 종래의 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 20은 종래의 반도체 기억 장치를 설명하기 위한 레이아웃도,
도 21은 종래의 반도체 기억 장치를 설명하기 위한 레이아웃도.
도면의 주요 부분에 대한 부호의 설명
1, 2 : 반도체 기억 장치 5 : 반도체 기판
9, 10, 20 : 메모리 셀 11, 21 : 제 1 인버터
11a, 12a : 제 1, 제 2 입력 단자 11b, 12b : 제 1, 제 2 출력 단자
11AN, 12AN : 제 1, 제 2 액세스 트랜지스터
11DN, 21DN : 제 1 드라이버 트랜지스터
11LP, 12LP : 제 1, 제 2 부하 트랜지스터
12, 22 : 제 2 인버터
12DN, 22DN : 제 2 드라이버 트랜지스터
21DN1, 21DN2, 22DN1, 22DN2 : MOSFET(MISFET)
D1 : 제 1 방향(정방향) D2 : 제 2 방향
FN, FP : 불순물 영역 G : 게이트
PL11, PL12 : 제 1, 제 2 게이트 배선
1L1, 1L2 : 제 1, 제 2 배선
W1P∼W2P : P형 웰(제 1∼제 3 웰)
W4N, W5N : N형 웰(제 4, 제 5 웰)
C : 콘택트 홀 GC : 게이트 콘택트 홀
SC : 공유 콘택트 홀
Claims (7)
- 반도체 기판과,상기 반도체 기판에 형성된 메모리 셀을 구비하되,상기 메모리 셀은,제 1 입력 단자 및 제 1 출력 단자를 포함하고, 또한, 상기 제 1 출력 단자에 접속된 주 단자를 갖는 제 1 도전형의 적어도 하나의 MISFET를 제 1 드라이버 트랜지스터로서 더 포함하는 제 1 인버터와,상기 제 1 출력 단자에 접속된 제 2 입력 단자 및 상기 제 1 입력 단자에 접속된 제 2 출력 단자를 포함하고, 또한, 상기 제 2 출력 단자에 접속된 주 단자를 갖는 상기 제 1 도전형의 적어도 하나의 MISFET를 제 2 드라이버 트랜지스터로서 더 포함하는 제 2 인버터와,상기 제 1 출력 단자에 접속된 주 단자를 갖는 상기 제 1 도전형 MISFET로 이루어지는 제 1 액세스 트랜지스터와,상기 제 2 출력 단자에 접속된 주 단자를 갖는 상기 제 1 도전형 MISFET로 이루어지는 제 2 액세스 트랜지스터를 포함하고,상기 반도체 기판은 서로는 접하지 않도록 형성된 상기 제 1 도전형과는 반대의 제 2 도전형의 제 1 내지 제 3 웰을 포함하고 있으며,상기 제 1 웰에 상기 제 1 및 제 2 액세스 트랜지스터의 쌍방이 형성되어 있고,상기 제 2 웰에 상기 제 1 드라이버 트랜지스터가 형성되어 있고,상기 제 3 웰에 상기 제 2 드라이버 트랜지스터가 형성되어 있는반도체 기억 장치.
- 제 1 항에 있어서,상기 메모리 셀과 상기 제 2 또는 제 3 웰 측에서 인접하는 이웃 메모리 셀을 더 구비하되,상기 메모리 셀의 상기 제 2 또는 제 3 웰은 상기 이웃 메모리 셀의 상기 제 2 및 제 3 웰 중 어느 하나를 겸하고 있는반도체 기억 장치.
- 제 1 항에 있어서,상기 반도체 기판은,상기 제 1 웰과 상기 제 2 웰 사이에 형성된 상기 제 1 도전형의 제 4 웰과,상기 제 1 웰과 상기 제 3 웰 사이에 형성된 상기 제 1 도전형의 제 5 웰을 더 포함하는반도체 기억 장치.
- 제 1 항에 있어서,상기 제 1 및 제 2 드라이버 트랜지스터 각각의 상기 적어도 하나의 MISFET는 병렬 접속된 복수의 MISFET를 포함하고,상기 제 2, 제 1 및 제 3 웰이 정방향으로 이 순서로 정렬되어 있고,상기 복수의 MISFET의 주 단자에 대응하는 불순물 영역이 상기 정방향에 직교하는 방향으로 정렬되어 있는반도체 기억 장치.
- 제 3 항에 있어서,상기 제 1 인버터는 상기 제 4 웰에 형성되어 있고, 상기 제 1 출력 단자에 접속된 주 단자를 갖는 상기 제 2 도전형 MISFET를 제 1 부하 트랜지스터로서 더 포함하고,상기 제 2 인버터는 상기 제 5 웰에 형성되어 있고, 상기 제 2 출력 단자에 접속된 주 단자를 갖는 상기 제 2 도전형 MISFET를 제 2 부하 트랜지스터로서 더 포함하며,상기 제 2, 제 4, 제 1, 제 5 및 제 3 웰이 정방향으로 이 순서로 정렬되어 있고,상기 제 1 및 제 2 부하 트랜지스터를 이루는 상기 MISFET의 게이트는 상기 정방향으로는 정렬되어 있지 않으며,상기 제 1 및 제 2 드라이버 트랜지스터 및 상기 제 1 및 제 2 액세스 트랜지스터를 이루는 MISFET의 게이트는 상기 제 1 및 제 2 부하 트랜지스터 중 어느 하나의 상기 게이트와 상기 정방향으로 정렬되어 있는반도체 기억 장치.
- 제 3 항에 있어서,상기 제 1 인버터는 상기 제 4 웰에 형성되어 있고, 상기 제 1 출력 단자에 접속된 주 단자를 갖는 상기 제 2 도전형 MISFET를 제 1 부하 트랜지스터로서 더 포함하고,상기 제 2 인버터는 상기 제 5 웰에 형성되어 있고, 상기 제 2 출력 단자에 접속된 주 단자를 갖는 상기 제 2 도전형 MISFET를 제 2 부하 트랜지스터로서 더 포함하며,상기 반도체 기억 장치는,상기 제 1 드라이버 트랜지스터 및 상기 제 1 부하 트랜지스터의 게이트를 형성하는 제 1 게이트 배선과,상기 제 2 드라이버 트랜지스터 및 상기 제 2 부하 트랜지스터의 게이트를 형성하는 제 2 게이트 배선과,상기 제 1 드라이버 트랜지스터, 제 1 부하 트랜지스터 및 제 1 액세스 트랜지스터가 갖는 상기 제 1 출력 단자에 접속된 상기 주 단자에 대응하는 불순물 영역 및 상기 제 2 게이트 배선에 제 1 콘택트 홀을 거쳐서 접하는 제 1 배선과,상기 제 2 드라이버 트랜지스터, 제 2 부하 트랜지스터 및 제 2 액세스 트랜지스터가 갖는 상기 제 2 출력 단자에 접속된 상기 주 단자에 대응하는 불순물 영역 및 상기 제 1 게이트 배선에 제 2 콘택트 홀을 거쳐서 접하는 제 2 배선을 더 구비하되,상기 제 2 게이트 배선은 상기 제 1 액세스 트랜지스터의 상기 불순물 영역에 접하고 있고, 상기 제 1 콘택트 홀은 상기 제 2 게이트 배선과 상기 제 1 액세스 트랜지스터의 상기 불순물 영역이 그 내부에서 동시에 노출되는 제 1 공유 콘택트 홀을 포함하며,상기 제 1 게이트 배선은 상기 제 2 액세스 트랜지스터의 상기 불순물 영역에 접하고 있고, 상기 제 2 콘택트 홀은 상기 제 1 게이트 배선과 상기 제 2 액세스 트랜지스터의 상기 불순물 영역이 그 내부에서 동시에 노출되는 제 2 공유 콘택트 홀을 포함하는반도체 기억 장치.
- 제 3 항에 있어서,상기 제 1 인버터는 상기 제 4 웰에 형성되어 있고, 상기 제 1 출력 단자에 접속된 주 단자를 갖는 상기 제 2 도전형 MISFET를 제 1 부하 트랜지스터로서 더 포함하고,상기 제 2 인버터는 상기 제 5 웰에 형성되어 있고, 상기 제 2 출력 단자에 접속된 주 단자를 갖는 상기 제 2 도전형 MISFET를 제 2 부하 트랜지스터로서 더 포함하며,상기 반도체 기억 장치는,상기 제 1 드라이버 트랜지스터 및 상기 제 1 부하 트랜지스터의 게이트를 형성하는 제 1 게이트 배선과,상기 제 2 드라이버 트랜지스터 및 상기 제 2 부하 트랜지스터의 게이트를 형성하는 제 2 게이트 배선과,상기 제 1 드라이버 트랜지스터, 제 1 부하 트랜지스터 및 제 1 액세스 트랜지스터가 갖는 상기 제 1 출력 단자에 접속된 상기 주 단자에 대응하는 불순물 영역 및 상기 제 2 게이트 배선에 제 1 콘택트 홀을 거쳐서 접하는 제 1 배선과,상기 제 2 드라이버 트랜지스터, 제 2 부하 트랜지스터 및 제 2 액세스 트랜지스터가 갖는 상기 제 2 출력 단자에 접속된 상기 주 단자에 대응하는 불순물 영역 및 상기 제 1 게이트 배선에 제 2 콘택트 홀을 거쳐서 접하는 제 2 배선을 더 구비하되,상기 제 1 및 제 2 게이트 배선은 상기 제 2 및 제 1 액세스 트랜지스터의 상기 불순물 영역에 접하고 있지 않고,상기 제 1 및 제 2 콘택트 홀은 상기 불순물 영역 및 상기 제 1 및 제 2 게이트 배선에 각각 마련되어 있는반도체 기억 장치.
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