JP2004265549A - 半導体記憶装置 - Google Patents
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Abstract
【課題】低い電源電圧で高速読み出し動作が可能で、かつ回路構成及び製造工程が簡素化できるＳＲＡＭを提供する。
【解決手段】例えばＦＦ１から記憶ノードＮ１，Ｎ２にそれぞれ“Ｈ”，“Ｌ”が出力されている場合、チャネル領域が記憶ノードＮ１に接続されたＮＭＯＳ１３，１４は、閾値電圧が低下して電流駆動能力が増加する。また、ＮＭＯＳ１４は、記憶ノードＮ１のレベルによってオン状態となっている。ここで、ワード線ＷＬが“Ｈ”になると、ＮＭＯＳ１３もオン状態となり、ビット線／ＢＬは急速に、接地電位ＧＮＤに引き込まれる。
【選択図】 図１
【解決手段】例えばＦＦ１から記憶ノードＮ１，Ｎ２にそれぞれ“Ｈ”，“Ｌ”が出力されている場合、チャネル領域が記憶ノードＮ１に接続されたＮＭＯＳ１３，１４は、閾値電圧が低下して電流駆動能力が増加する。また、ＮＭＯＳ１４は、記憶ノードＮ１のレベルによってオン状態となっている。ここで、ワード線ＷＬが“Ｈ”になると、ＮＭＯＳ１３もオン状態となり、ビット線／ＢＬは急速に、接地電位ＧＮＤに引き込まれる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、とくに低電源電圧での動作を実現するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特願２００１−３４５３３９明細書
【特許文献２】
特願２００２−１０５６６２明細書
【非特許文献１】
信学技報、ＩＣＤ９７−５２（１９９７−６）、電子情報通信学会、柴田・森村著「携帯機器用１Ｖ動作０．２５μｍＳＲＡＭマクロセル」ｐ．１−８
【０００４】
ＳＲＡＭは、携帯端末等に使用されるＡＳＩＣ（特定用途向け集積回路）等のキャッシュメモリとして、幅広く利用されている。このような用途に用いられるＳＲＡＭは限られた容量の電池を電源とするため、小型であると共に低消費電力であることが要求されている。消費電力は電源電圧の２乗に比例するため、電源電圧を下げることは、低消費電力化に最も有効である。
【０００５】
一方、電源電圧を下げるとＳＲＡＭを構成するＭＯＳトランジスタの動作速度が低下する。このため、ＭＯＳトランジスタの閾値電圧を下げて高速化を図ることが行われる。しかし、閾値電圧を低下させると、スタンバイ時にサブスレッショルド電流によるリーク電流が増加し、効果的な低消費電力化が困難になるという問題があった。
【０００６】
このような問題を解決すべく、アクティブ時には低電圧電源での動作が可能で、かつスタンバイ時にはリーク電流による消費電力の増加が少ないＣＭＯＳ（相補型ＭＯＳトランジスタ）ＬＳＩ技術として、ＭＴＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ ＣＭＯＳ）技術がある。
【０００７】
図２は、前記非特許文献１に記載されたＭＴＣＭＯＳ技術を適用した従来のＳＲＡＭの構成図である。
【０００８】
このＳＲＡＭは、記憶ノードＮ１，Ｎ２に接続された、高い閾値電圧を有する２個のインバータＬ１，Ｌ２で構成されるフリップフロップ（以下、「ＦＦ」という）１を有している。記憶ノードＮ１，Ｎ２は、ワード線ＷＬの選択信号Ｘで駆動される高い閾値電圧を有する書き込み用のトランジスタＱ１，Ｑ２を介して、それぞれビット線対ＢＬ，／ＢＬに接続されている。
【０００９】
更に、このＳＲＡＭは、ワード線ＷＬの選択信号Ｘで駆動される低い閾値電圧を有する読み出し加速用のトランジスタＱ３，Ｑ４を有している。トランジスタＱ３のドレインはビット線ＢＬに接続され、ソースは低い閾値電圧を有するトランジスタＱ５を介して擬似グランド線ＶＧＮＤに接続されている。同様に、トランジスタＱ４のドレインはビット線／ＢＬに接続され、ソースは低い閾値電圧を有するトランジスタＱ６を介して擬似グランド線ＶＧＮＤに接続されている。トランジスタＱ５，Ｑ６のゲートは、それぞれ記憶ノードＮ２，Ｎ１に接続されている。
【００１０】
また、擬似グランド線ＶＧＮＤは、高い閾値電圧を有するトランジスタＱ７を介して接地電位ＧＮＤに接続されている。トランジスタＱ７のゲートには、ビット線選択信号Ｙと読出制御信号ＲＥの否定的論理和が、低い閾値電圧を有する論理ゲートＬ３で生成されて与えられるようになっている。
【００１１】
次に、動作を説明する。
データの書き込み時には、ワード線ＷＬがレベル“Ｈ”となってトランジスタＱ１，Ｑ２がオン状態となり、ビット線対ＢＬ，／ＢＬのデータがＦＦ１に保持される。この時、トランジスタＱ７はオフ状態となっているため、擬似グランド線ＶＧＮＤはフローティング状態となり、トランジスタＱ３，Ｑ４に電流は流れず、書き込み動作に対する支障はない。
【００１２】
データの読み出し時には、論理ゲートＬ３の出力信号によってトランジスタＱ７がオン状態となり、擬似グランド線ＶＧＮＤが接地電位ＧＮＤ（＝レベル“Ｌ”）に接続される。次に、ワード線ＷＬが“Ｈ”となり、トランジスタＱ１〜Ｑ４がオン状態となる。この時、記憶ノードＮ１，Ｎ２のいずれか一方が“Ｈ”となっているので、トランジスタＱ５，Ｑ６のいずれか一方がオン状態となる。これにより、インバータＬ１，Ｌ２によるビット線駆動に加えて、電流駆動能力の高い低閾値電圧のトランジスタＱ３〜Ｑ６もビット線を駆動することになり、読み出し動作の高速化が可能になる。
【００１３】
また、スタンバイ時には、高い閾値電圧を有するトランジスタＱ７をオフ状態にすることにより、低い閾値電圧を有するトランジスタＱ３〜Ｑ６のサブスレッショルド電流によるリーク電流を遮断することができる。これにより、スタンバイ時の低消費電力化が可能となる。
【００１４】
【発明が解決しようとする課題】
しかしながら、従来のＳＲＡＭでは、次のような課題があった。
高い閾値電圧を有するインバータＬ１，Ｌ２及びトランジスタＱ１，Ｑ２，Ｑ７と、低い閾値電圧を有するトランジスタＱ３〜Ｑ６及び論理ゲートＬ３とを作り分ける必要がある。一般的に、閾値電圧の設定は、シリコン基板へのイオン注入量を制御することによって行われる。このため、閾値電圧の高低に対応した複数のインプラマスクを使用し、複数の工程でイオン注入を行う必要があり、製造工程が複雑になるという課題があった。また、スタンバイ時に、低い閾値電圧を有するトランジスタＱ３〜Ｑ６のサブスレッショルド電流によるリーク電流を遮断するために、擬似グランド線ＶＧＮＤを使用する必要があり、回路構成が複雑になるという課題があった。
【００１５】
【課題を解決するための手段】
前記課題を解決するために、本発明は、半導体記憶装置において、相補的なデータを入出力する第１及び第２のビット線と、選択信号に基づいて第１の記憶ノードと前記第１のビット線の間の接続、及び第２の記憶ノードと前記第２のビット線の間の接続をそれぞれ制御する第１及び第２のトランジスタと、前記第１及び第２の記憶ノードの電位を保持して出力するＦＦに加えて、低電源電圧で高速読み出しを行うために、次のような加速回路を備えている。
【００１６】
この加速回路は、チャネル領域が前記第２の記憶ノードに接続され、選択時またデータ読み出し時に、該第２の記憶ノードの電位に基づいて、前記第１のビット線と共通電位の間の接続を制御する第３及び第４のトランジスタと、チャネル領域が前記第１の記憶ノードに接続され、選択時またデータ読み出し時に、該第１の記憶ノードの電位に基づいて、前記第２のビット線と共通電位の間の接続を制御する第５及び第６のトランジスタとで構成されている。
【００１７】
本発明によれば、以上のように半導体記憶装置を構成したので、次のような作用が行われる。
【００１８】
例えば、データ読み出し時に第１及び第２の記憶ノードが、それぞれ“Ｈ”及び“Ｌ”であれば、この“Ｈ”の第１の記憶ノードにチャネル領域が接続されている第５及び第６のトランジスタの閾値電圧が低下し、これらの電流駆動能力が増加する。更に、第１の記憶ノードの電位によって、これらの第５及び第６のトランジスタがオン状態となり、第２のビット線が共通電位に接続される。これにより、第２のビット線には、急速に“Ｌ”のデータが出力される。
【００１９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＳＲＡＭの構成図である。
このＳＲＡＭは、例えば太陽電池等の低電圧、小容量の電池を電源とする携帯端末に用いられるもので、すべて電源電圧よりも低い同一の閾値電圧を有するトランジスタで構成されている。このＳＲＡＭは、記憶ノードＮ１，Ｎ２に接続されてデータを保持するための、２個のインバータ１ａ，１ｂで構成されるＦＦ１を有している。記憶ノードＮ１，Ｎ２は、ワード線ＷＬの選択信号Ｘで駆動される書き込み用のＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２，３を介して、それぞれビット線ＢＬ，／ＢＬに接続されている。
【００２０】
また、このＳＲＡＭは、読み出し動作を加速させるための加速回路１０を有している。加速回路１０は、ビット線ＢＬと共通電位（例えば、接地電位）ＧＮＤとの間に、内部ノードＮ３を介して直列に接続されたＮＭＯＳ１１，１２、及びビット線／ＢＬと接地電位ＧＮＤとの間に、内部ノードＮ４を介して直列に接続されたＮＭＯＳ１３，１４で構成されている。ＮＭＯＳ１１，１３のゲートは、ワード線ＷＬに接続されている。ＮＭＯＳ１１，１２のチャネル領域は、このＮＭＯＳ１２のゲートと共に記憶ノードＮ２に接続されている。また、ＮＭＯＳ１３，１４のチャネル領域は、このＮＭＯＳ１４のゲートと共に記憶ノードＮ１に接続されている。
【００２１】
図３は、図１中の加速回路１０の構造の一例を示す断面図である。
この加速回路１０は、ダブルウエルＣＭＯＳ構成の例であり、ｎ型のシリコン基板上に、ＮＭＯＳ１１，１２を形成するためのｐウエル１５と、ＮＭＯＳ１３，１４を形成するためのｐウエル１６を有している。そして、このｐウエル１５がＮＭＯＳ１１，１２のチャネル領域となり、ｐウエル１６がＮＭＯＳ１３，１４のチャネル領域となっている。
【００２２】
ｐウエル１５には、ＮＭＯＳ１１，１２のドレイン及びソース電極を構成するｎ＋領域と、このｐウエル１５を記憶ノードＮ２に接続するためのウエルコンタクト１５ａを構成するｐ＋領域が形成されている。また、ｐウエル１５の表面には、ゲート絶縁膜を介してＮＭＯＳ１１，１２のゲート電極が形成されている。そして、ＮＭＯＳ１１のゲート電極はワード線ＷＬに接続され、ＮＭＯＳ１２のゲート電極は、ウエルコンタクト１５ａと共に記憶ノードＮ２に接続されている。
【００２３】
同様に、ｐウエル１６には、ＮＭＯＳ１３，１４のドレイン及びソース電極を構成するｎ＋領域と、このｐウエル１６を記憶ノードＮ１に接続するためのウエルコンタクト１６ａを構成するｐ＋領域が形成されている。また、ｐウエル１６の表面には、ゲート絶縁膜を介してＮＭＯＳ１３，１４のゲート電極が形成されている。そして、ＮＭＯＳ１３のゲート電極はワード線ＷＬに接続され、ＮＭＯＳ１４のゲート電極は、ウエルコンタクト１６ａと共に記憶ノードＮ１に接続されている。
【００２４】
なお、このような加速回路１０では、ｐウエル１５と接地電位ＧＮＤに接続されたＮＭＯＳ１２のソースとの間、及びｐウエル１６と接地電位ＧＮＤに接続されたＮＭＯＳ１４のソースとの間に、それぞれダイオードが形成される。従って、これらのダイオードがオン状態とならない程度の低電圧電源（例えば、０．５Ｖ）で動作させる必要がある。
【００２５】
次に、動作を説明する。
まず、このＳＲＡＭの電源電圧として、図示しない電源端子に０．５Ｖを供給する。
【００２６】
データの書き込み時に、ビット線対ＢＬ，／ＢＬに書き込み用のデータが伝達された状態でワード線ＷＬがレベル“Ｈ”になると、ＮＭＯＳ２，３，１１，１３がオン状態となる。ＮＭＯＳ２，３がオン状態となることにより、ビット線対ＢＬ，／ＢＬ上のデータが、記憶ノードＮ１，Ｎ２のＦＦ１に保持される。
【００２７】
データの読み出し時には、ＦＦ１に保持されたデータの値に従って、記憶ノードＮ１，Ｎ２のいずれか一方が“Ｈ”となる。例えば、記憶ノードＮ１が“Ｈ”の場合には、この記憶ノードＮ１にチャネル領域が接続されたＮＭＯＳ１３，１４の閾値電圧が低下し、これらのＮＭＯＳ１３，１４の電流駆動能力が高くなる。一方、記憶ノードＮ２は“Ｌ”であるので、ＮＭＯＳ１１，１２のチャネル領域は“Ｌ”であり、ＮＭＯＳ１１，１２の閾値電圧は低下しない。
【００２８】
この状態でワード線ＷＬが“Ｈ”になると、ＮＭＯＳ２，３，１１，１３がオン状態となる。この時、ＮＭＯＳ１３，１４は、記憶ノードＮ１の電位によって電流駆動能力の高いトランジスタとなっているので、ビット線／ＢＬは、ＦＦ１による駆動に加えて、このＮＭＯＳ１３，１４によって高速に接地電位ＧＮＤに引き込まれる。これによって、記憶ノードＮ１，Ｎ２の電位が、ビット線対ＢＬ，／ＢＬに読み出される。
【００２９】
なお、このＳＲＡＭでは、すべてのトランジスタの閾値電圧を同一の値に設定しており、低閾値電圧トランジスタのオフ状態時のリーク電流を阻止する必要がないため、スタンバイモードは存在しない。
【００３０】
以上のように、この第１の実施形態のＳＲＡＭは、ビット線ＢＬに対応する記憶ノードＮ１の電位がチャネル領域に与えられてビット線／ＢＬを高速に接地電位ＧＮＤに引き込むＮＭＯＳ１３，１４と、ビット線／ＢＬに対応する記憶ノードＮ２の電位がチャネル領域に与えられてビット線ＢＬを高速に接地電位ＧＮＤに引き込むＮＭＯＳ１１，１２で構成される加速回路１０を有している。これにより、低い電源電圧で高速読み出し動作が可能になり、低消費電力化が達成できるという利点がある。また、ＭＴＣＭＯＳ技術を使用しないため、擬似グランド線が不要となり、回路構成及び製造工程が簡素化できるという利点がある。
【００３１】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すＳＲＡＭの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３２】
このＳＲＡＭでは、加速回路１０をデータ読み出し時にのみ動作させるために、インバータ４，５、否定的論理和ゲート（以下、「ＮＯＲ」という）６、及び論理積ゲート（以下、「ＡＮＤ」という）７によるゲート回路を設けている。
【００３３】
即ち、選択信号Ｘは、ＡＮＤ７の第１の入力側に与えられると共に、インバータ４を介してＮＯＲ６の第１の入力側に与えられるようになっている。また、書込制御信号ＷＥは、インバータ５を介してＮＯＲ６とＡＮＤ７の第２の入力側に与えられるようになっている。そして、ＮＯＲ６の出力側はワード線ＷＬに接続され、ＡＮＤ７の出力側がＮＭＯＳ１１，１３のゲートに接続されている。その他の構成は、図１と同様である。
【００３４】
次に、動作を説明する。
データの書き込み時に、ビット線対ＢＬ，／ＢＬに書き込み用のデータが伝達された状態で書込制御信号ＷＥが“Ｈ”になると、インバータ５の出力信号が“Ｌ”となる。この時、選択信号Ｘが“Ｈ”になると、ＮＯＲ６の出力信号、即ちワード線ＷＬが“Ｈ”になり、ＮＭＯＳ２，３がオン状態となる。ＮＭＯＳ２，３がオン状態となることにより、ビット線対ＢＬ，／ＢＬ上のデータが、記憶ノードＮ１，Ｎ２のＦＦ１に保持される。この時、ＡＮＤ７の出力信号Ｓ７は“Ｌ”となっているので、ＮＭＯＳ１１，１３はオフ状態であり、加速回路１０は書き込み動作に影響を与えない。
【００３５】
データの読み出し時には、ＦＦ１に保持されたデータの値に従って、記憶ノードＮ１，Ｎ２のいずれか一方が“Ｈ”となる。例えば、記憶ノードＮ１が“Ｈ”の場合には、この記憶ノードＮ１にチャネル領域が接続されたＮＭＯＳ１３，１４の閾値電圧が低下し、これらのＮＭＯＳ１３，１４の電流駆動能力が高くなる。一方、記憶ノードＮ２は“Ｌ”であるので、ＮＭＯＳ１１，１２のチャネル領域は“Ｌ”であり、ＮＭＯＳ１１，１２の閾値電圧は低下しない。
【００３６】
この状態で選択信号Ｘが“Ｈ”、及び書込制御信号ＷＥが“Ｌ”になると、ＡＮＤ７の出力信号Ｓ７が“Ｈ”となり、ＮＭＯＳ１１，１３がオン状態となる。この時、ＮＭＯＳ１３，１４は、記憶ノードＮ１の電位によって電流駆動能力の高いトランジスタとなっているので、ビット線／ＢＬは、ＦＦ１による駆動に加えて、このＮＭＯＳ１３，１４によって高速に接地電位ＧＮＤに引き込まれる。これによって、記憶ノードＮ１，Ｎ２の電位が、ビット線対ＢＬ，／ＢＬに高速に読み出される。
【００３７】
以上のように、この第２の実施形態のＳＲＡＭは、加速回路１０をデータ読み出し時にのみ動作させるために、ＮＯＲ６やＡＮＤ７によるゲート回路を設けている。これにより、読み出し動作時以外には加速回路１０の動作が停止されるので、第１の実施形態と同様の利点に加えて、更に低消費電力化を図ることができるという利点がある。
【００３８】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００３９】
（ａ） 図３の断面構造は、ダブルウエルＣＭＯＳの場合の一例であり、このような構造に限定されるものではない。例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の場合は、ボディがチャネル領域に対応する。
【００４０】
（ｂ） 図４のインバータ４，５、ＮＯＲ６及びＡＮＤ７によるゲート回路は一例であり、同様の制御ができるものであれば、どのような構成でも良い。
【００４１】
（ｃ） 電源電圧を０．５Ｖとして説明したが、これに限られるものではなく、ＳＲＡＭの記憶保持回路及び加速回路内に形成されるダイオードをオン状態とさせない電源電圧であれば適宜変更することが可能である。
【００４２】
【発明の効果】
以上詳細に説明したように、本発明によれば、チャネル領域が第２の記憶ノードに接続され、選択時またデータ読み出し時に、該第２の記憶ノードの電位に基づいて、第１のビット線と共通電位の間の接続を制御する第３及び第４のトランジスタと、チャネル領域が第１の記憶ノードに接続され、選択時またデータ読み出し時に、該第１の記憶ノードの電位に基づいて、第２のビット線と共通電位の間の接続を制御する第５及び第６のトランジスタとで構成された加速回路を有している。これにより、“Ｌ”を出力するビット線に接続された加速回路のトランジスタの閾値電圧が低下し、低い電源電圧での高速読み出し動作が可能になる。
【００４３】
また、ＭＴＣＭＯＳのように複雑な製造工程を必要とせずに簡単な回路構成で低消費電力化が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＳＲＡＭの構成図である。
【図２】従来のＳＲＡＭの構成図である。
【図３】図１中の加速回路１０の構造の一例を示す断面図である。
【図４】本発明の第２の実施形態を示すＳＲＡＭの構成図である。
【符号の説明】
１ ＦＦ
２，３，１１〜１４ ＮＭＯＳ
４，５ インバータ
１０ 加速回路
ＢＬ，／ＢＬ ビット線
Ｎ１，Ｎ２ 記憶ノード
Ｎ３，Ｎ４ 内部ノード
ＷＬ ワード線
【発明の属する技術分野】
本発明は、半導体記憶装置、とくに低電源電圧での動作を実現するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特願２００１−３４５３３９明細書
【特許文献２】
特願２００２−１０５６６２明細書
【非特許文献１】
信学技報、ＩＣＤ９７−５２（１９９７−６）、電子情報通信学会、柴田・森村著「携帯機器用１Ｖ動作０．２５μｍＳＲＡＭマクロセル」ｐ．１−８
【０００４】
ＳＲＡＭは、携帯端末等に使用されるＡＳＩＣ（特定用途向け集積回路）等のキャッシュメモリとして、幅広く利用されている。このような用途に用いられるＳＲＡＭは限られた容量の電池を電源とするため、小型であると共に低消費電力であることが要求されている。消費電力は電源電圧の２乗に比例するため、電源電圧を下げることは、低消費電力化に最も有効である。
【０００５】
一方、電源電圧を下げるとＳＲＡＭを構成するＭＯＳトランジスタの動作速度が低下する。このため、ＭＯＳトランジスタの閾値電圧を下げて高速化を図ることが行われる。しかし、閾値電圧を低下させると、スタンバイ時にサブスレッショルド電流によるリーク電流が増加し、効果的な低消費電力化が困難になるという問題があった。
【０００６】
このような問題を解決すべく、アクティブ時には低電圧電源での動作が可能で、かつスタンバイ時にはリーク電流による消費電力の増加が少ないＣＭＯＳ（相補型ＭＯＳトランジスタ）ＬＳＩ技術として、ＭＴＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ ＣＭＯＳ）技術がある。
【０００７】
図２は、前記非特許文献１に記載されたＭＴＣＭＯＳ技術を適用した従来のＳＲＡＭの構成図である。
【０００８】
このＳＲＡＭは、記憶ノードＮ１，Ｎ２に接続された、高い閾値電圧を有する２個のインバータＬ１，Ｌ２で構成されるフリップフロップ（以下、「ＦＦ」という）１を有している。記憶ノードＮ１，Ｎ２は、ワード線ＷＬの選択信号Ｘで駆動される高い閾値電圧を有する書き込み用のトランジスタＱ１，Ｑ２を介して、それぞれビット線対ＢＬ，／ＢＬに接続されている。
【０００９】
更に、このＳＲＡＭは、ワード線ＷＬの選択信号Ｘで駆動される低い閾値電圧を有する読み出し加速用のトランジスタＱ３，Ｑ４を有している。トランジスタＱ３のドレインはビット線ＢＬに接続され、ソースは低い閾値電圧を有するトランジスタＱ５を介して擬似グランド線ＶＧＮＤに接続されている。同様に、トランジスタＱ４のドレインはビット線／ＢＬに接続され、ソースは低い閾値電圧を有するトランジスタＱ６を介して擬似グランド線ＶＧＮＤに接続されている。トランジスタＱ５，Ｑ６のゲートは、それぞれ記憶ノードＮ２，Ｎ１に接続されている。
【００１０】
また、擬似グランド線ＶＧＮＤは、高い閾値電圧を有するトランジスタＱ７を介して接地電位ＧＮＤに接続されている。トランジスタＱ７のゲートには、ビット線選択信号Ｙと読出制御信号ＲＥの否定的論理和が、低い閾値電圧を有する論理ゲートＬ３で生成されて与えられるようになっている。
【００１１】
次に、動作を説明する。
データの書き込み時には、ワード線ＷＬがレベル“Ｈ”となってトランジスタＱ１，Ｑ２がオン状態となり、ビット線対ＢＬ，／ＢＬのデータがＦＦ１に保持される。この時、トランジスタＱ７はオフ状態となっているため、擬似グランド線ＶＧＮＤはフローティング状態となり、トランジスタＱ３，Ｑ４に電流は流れず、書き込み動作に対する支障はない。
【００１２】
データの読み出し時には、論理ゲートＬ３の出力信号によってトランジスタＱ７がオン状態となり、擬似グランド線ＶＧＮＤが接地電位ＧＮＤ（＝レベル“Ｌ”）に接続される。次に、ワード線ＷＬが“Ｈ”となり、トランジスタＱ１〜Ｑ４がオン状態となる。この時、記憶ノードＮ１，Ｎ２のいずれか一方が“Ｈ”となっているので、トランジスタＱ５，Ｑ６のいずれか一方がオン状態となる。これにより、インバータＬ１，Ｌ２によるビット線駆動に加えて、電流駆動能力の高い低閾値電圧のトランジスタＱ３〜Ｑ６もビット線を駆動することになり、読み出し動作の高速化が可能になる。
【００１３】
また、スタンバイ時には、高い閾値電圧を有するトランジスタＱ７をオフ状態にすることにより、低い閾値電圧を有するトランジスタＱ３〜Ｑ６のサブスレッショルド電流によるリーク電流を遮断することができる。これにより、スタンバイ時の低消費電力化が可能となる。
【００１４】
【発明が解決しようとする課題】
しかしながら、従来のＳＲＡＭでは、次のような課題があった。
高い閾値電圧を有するインバータＬ１，Ｌ２及びトランジスタＱ１，Ｑ２，Ｑ７と、低い閾値電圧を有するトランジスタＱ３〜Ｑ６及び論理ゲートＬ３とを作り分ける必要がある。一般的に、閾値電圧の設定は、シリコン基板へのイオン注入量を制御することによって行われる。このため、閾値電圧の高低に対応した複数のインプラマスクを使用し、複数の工程でイオン注入を行う必要があり、製造工程が複雑になるという課題があった。また、スタンバイ時に、低い閾値電圧を有するトランジスタＱ３〜Ｑ６のサブスレッショルド電流によるリーク電流を遮断するために、擬似グランド線ＶＧＮＤを使用する必要があり、回路構成が複雑になるという課題があった。
【００１５】
【課題を解決するための手段】
前記課題を解決するために、本発明は、半導体記憶装置において、相補的なデータを入出力する第１及び第２のビット線と、選択信号に基づいて第１の記憶ノードと前記第１のビット線の間の接続、及び第２の記憶ノードと前記第２のビット線の間の接続をそれぞれ制御する第１及び第２のトランジスタと、前記第１及び第２の記憶ノードの電位を保持して出力するＦＦに加えて、低電源電圧で高速読み出しを行うために、次のような加速回路を備えている。
【００１６】
この加速回路は、チャネル領域が前記第２の記憶ノードに接続され、選択時またデータ読み出し時に、該第２の記憶ノードの電位に基づいて、前記第１のビット線と共通電位の間の接続を制御する第３及び第４のトランジスタと、チャネル領域が前記第１の記憶ノードに接続され、選択時またデータ読み出し時に、該第１の記憶ノードの電位に基づいて、前記第２のビット線と共通電位の間の接続を制御する第５及び第６のトランジスタとで構成されている。
【００１７】
本発明によれば、以上のように半導体記憶装置を構成したので、次のような作用が行われる。
【００１８】
例えば、データ読み出し時に第１及び第２の記憶ノードが、それぞれ“Ｈ”及び“Ｌ”であれば、この“Ｈ”の第１の記憶ノードにチャネル領域が接続されている第５及び第６のトランジスタの閾値電圧が低下し、これらの電流駆動能力が増加する。更に、第１の記憶ノードの電位によって、これらの第５及び第６のトランジスタがオン状態となり、第２のビット線が共通電位に接続される。これにより、第２のビット線には、急速に“Ｌ”のデータが出力される。
【００１９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＳＲＡＭの構成図である。
このＳＲＡＭは、例えば太陽電池等の低電圧、小容量の電池を電源とする携帯端末に用いられるもので、すべて電源電圧よりも低い同一の閾値電圧を有するトランジスタで構成されている。このＳＲＡＭは、記憶ノードＮ１，Ｎ２に接続されてデータを保持するための、２個のインバータ１ａ，１ｂで構成されるＦＦ１を有している。記憶ノードＮ１，Ｎ２は、ワード線ＷＬの選択信号Ｘで駆動される書き込み用のＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２，３を介して、それぞれビット線ＢＬ，／ＢＬに接続されている。
【００２０】
また、このＳＲＡＭは、読み出し動作を加速させるための加速回路１０を有している。加速回路１０は、ビット線ＢＬと共通電位（例えば、接地電位）ＧＮＤとの間に、内部ノードＮ３を介して直列に接続されたＮＭＯＳ１１，１２、及びビット線／ＢＬと接地電位ＧＮＤとの間に、内部ノードＮ４を介して直列に接続されたＮＭＯＳ１３，１４で構成されている。ＮＭＯＳ１１，１３のゲートは、ワード線ＷＬに接続されている。ＮＭＯＳ１１，１２のチャネル領域は、このＮＭＯＳ１２のゲートと共に記憶ノードＮ２に接続されている。また、ＮＭＯＳ１３，１４のチャネル領域は、このＮＭＯＳ１４のゲートと共に記憶ノードＮ１に接続されている。
【００２１】
図３は、図１中の加速回路１０の構造の一例を示す断面図である。
この加速回路１０は、ダブルウエルＣＭＯＳ構成の例であり、ｎ型のシリコン基板上に、ＮＭＯＳ１１，１２を形成するためのｐウエル１５と、ＮＭＯＳ１３，１４を形成するためのｐウエル１６を有している。そして、このｐウエル１５がＮＭＯＳ１１，１２のチャネル領域となり、ｐウエル１６がＮＭＯＳ１３，１４のチャネル領域となっている。
【００２２】
ｐウエル１５には、ＮＭＯＳ１１，１２のドレイン及びソース電極を構成するｎ＋領域と、このｐウエル１５を記憶ノードＮ２に接続するためのウエルコンタクト１５ａを構成するｐ＋領域が形成されている。また、ｐウエル１５の表面には、ゲート絶縁膜を介してＮＭＯＳ１１，１２のゲート電極が形成されている。そして、ＮＭＯＳ１１のゲート電極はワード線ＷＬに接続され、ＮＭＯＳ１２のゲート電極は、ウエルコンタクト１５ａと共に記憶ノードＮ２に接続されている。
【００２３】
同様に、ｐウエル１６には、ＮＭＯＳ１３，１４のドレイン及びソース電極を構成するｎ＋領域と、このｐウエル１６を記憶ノードＮ１に接続するためのウエルコンタクト１６ａを構成するｐ＋領域が形成されている。また、ｐウエル１６の表面には、ゲート絶縁膜を介してＮＭＯＳ１３，１４のゲート電極が形成されている。そして、ＮＭＯＳ１３のゲート電極はワード線ＷＬに接続され、ＮＭＯＳ１４のゲート電極は、ウエルコンタクト１６ａと共に記憶ノードＮ１に接続されている。
【００２４】
なお、このような加速回路１０では、ｐウエル１５と接地電位ＧＮＤに接続されたＮＭＯＳ１２のソースとの間、及びｐウエル１６と接地電位ＧＮＤに接続されたＮＭＯＳ１４のソースとの間に、それぞれダイオードが形成される。従って、これらのダイオードがオン状態とならない程度の低電圧電源（例えば、０．５Ｖ）で動作させる必要がある。
【００２５】
次に、動作を説明する。
まず、このＳＲＡＭの電源電圧として、図示しない電源端子に０．５Ｖを供給する。
【００２６】
データの書き込み時に、ビット線対ＢＬ，／ＢＬに書き込み用のデータが伝達された状態でワード線ＷＬがレベル“Ｈ”になると、ＮＭＯＳ２，３，１１，１３がオン状態となる。ＮＭＯＳ２，３がオン状態となることにより、ビット線対ＢＬ，／ＢＬ上のデータが、記憶ノードＮ１，Ｎ２のＦＦ１に保持される。
【００２７】
データの読み出し時には、ＦＦ１に保持されたデータの値に従って、記憶ノードＮ１，Ｎ２のいずれか一方が“Ｈ”となる。例えば、記憶ノードＮ１が“Ｈ”の場合には、この記憶ノードＮ１にチャネル領域が接続されたＮＭＯＳ１３，１４の閾値電圧が低下し、これらのＮＭＯＳ１３，１４の電流駆動能力が高くなる。一方、記憶ノードＮ２は“Ｌ”であるので、ＮＭＯＳ１１，１２のチャネル領域は“Ｌ”であり、ＮＭＯＳ１１，１２の閾値電圧は低下しない。
【００２８】
この状態でワード線ＷＬが“Ｈ”になると、ＮＭＯＳ２，３，１１，１３がオン状態となる。この時、ＮＭＯＳ１３，１４は、記憶ノードＮ１の電位によって電流駆動能力の高いトランジスタとなっているので、ビット線／ＢＬは、ＦＦ１による駆動に加えて、このＮＭＯＳ１３，１４によって高速に接地電位ＧＮＤに引き込まれる。これによって、記憶ノードＮ１，Ｎ２の電位が、ビット線対ＢＬ，／ＢＬに読み出される。
【００２９】
なお、このＳＲＡＭでは、すべてのトランジスタの閾値電圧を同一の値に設定しており、低閾値電圧トランジスタのオフ状態時のリーク電流を阻止する必要がないため、スタンバイモードは存在しない。
【００３０】
以上のように、この第１の実施形態のＳＲＡＭは、ビット線ＢＬに対応する記憶ノードＮ１の電位がチャネル領域に与えられてビット線／ＢＬを高速に接地電位ＧＮＤに引き込むＮＭＯＳ１３，１４と、ビット線／ＢＬに対応する記憶ノードＮ２の電位がチャネル領域に与えられてビット線ＢＬを高速に接地電位ＧＮＤに引き込むＮＭＯＳ１１，１２で構成される加速回路１０を有している。これにより、低い電源電圧で高速読み出し動作が可能になり、低消費電力化が達成できるという利点がある。また、ＭＴＣＭＯＳ技術を使用しないため、擬似グランド線が不要となり、回路構成及び製造工程が簡素化できるという利点がある。
【００３１】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すＳＲＡＭの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３２】
このＳＲＡＭでは、加速回路１０をデータ読み出し時にのみ動作させるために、インバータ４，５、否定的論理和ゲート（以下、「ＮＯＲ」という）６、及び論理積ゲート（以下、「ＡＮＤ」という）７によるゲート回路を設けている。
【００３３】
即ち、選択信号Ｘは、ＡＮＤ７の第１の入力側に与えられると共に、インバータ４を介してＮＯＲ６の第１の入力側に与えられるようになっている。また、書込制御信号ＷＥは、インバータ５を介してＮＯＲ６とＡＮＤ７の第２の入力側に与えられるようになっている。そして、ＮＯＲ６の出力側はワード線ＷＬに接続され、ＡＮＤ７の出力側がＮＭＯＳ１１，１３のゲートに接続されている。その他の構成は、図１と同様である。
【００３４】
次に、動作を説明する。
データの書き込み時に、ビット線対ＢＬ，／ＢＬに書き込み用のデータが伝達された状態で書込制御信号ＷＥが“Ｈ”になると、インバータ５の出力信号が“Ｌ”となる。この時、選択信号Ｘが“Ｈ”になると、ＮＯＲ６の出力信号、即ちワード線ＷＬが“Ｈ”になり、ＮＭＯＳ２，３がオン状態となる。ＮＭＯＳ２，３がオン状態となることにより、ビット線対ＢＬ，／ＢＬ上のデータが、記憶ノードＮ１，Ｎ２のＦＦ１に保持される。この時、ＡＮＤ７の出力信号Ｓ７は“Ｌ”となっているので、ＮＭＯＳ１１，１３はオフ状態であり、加速回路１０は書き込み動作に影響を与えない。
【００３５】
データの読み出し時には、ＦＦ１に保持されたデータの値に従って、記憶ノードＮ１，Ｎ２のいずれか一方が“Ｈ”となる。例えば、記憶ノードＮ１が“Ｈ”の場合には、この記憶ノードＮ１にチャネル領域が接続されたＮＭＯＳ１３，１４の閾値電圧が低下し、これらのＮＭＯＳ１３，１４の電流駆動能力が高くなる。一方、記憶ノードＮ２は“Ｌ”であるので、ＮＭＯＳ１１，１２のチャネル領域は“Ｌ”であり、ＮＭＯＳ１１，１２の閾値電圧は低下しない。
【００３６】
この状態で選択信号Ｘが“Ｈ”、及び書込制御信号ＷＥが“Ｌ”になると、ＡＮＤ７の出力信号Ｓ７が“Ｈ”となり、ＮＭＯＳ１１，１３がオン状態となる。この時、ＮＭＯＳ１３，１４は、記憶ノードＮ１の電位によって電流駆動能力の高いトランジスタとなっているので、ビット線／ＢＬは、ＦＦ１による駆動に加えて、このＮＭＯＳ１３，１４によって高速に接地電位ＧＮＤに引き込まれる。これによって、記憶ノードＮ１，Ｎ２の電位が、ビット線対ＢＬ，／ＢＬに高速に読み出される。
【００３７】
以上のように、この第２の実施形態のＳＲＡＭは、加速回路１０をデータ読み出し時にのみ動作させるために、ＮＯＲ６やＡＮＤ７によるゲート回路を設けている。これにより、読み出し動作時以外には加速回路１０の動作が停止されるので、第１の実施形態と同様の利点に加えて、更に低消費電力化を図ることができるという利点がある。
【００３８】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００３９】
（ａ） 図３の断面構造は、ダブルウエルＣＭＯＳの場合の一例であり、このような構造に限定されるものではない。例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の場合は、ボディがチャネル領域に対応する。
【００４０】
（ｂ） 図４のインバータ４，５、ＮＯＲ６及びＡＮＤ７によるゲート回路は一例であり、同様の制御ができるものであれば、どのような構成でも良い。
【００４１】
（ｃ） 電源電圧を０．５Ｖとして説明したが、これに限られるものではなく、ＳＲＡＭの記憶保持回路及び加速回路内に形成されるダイオードをオン状態とさせない電源電圧であれば適宜変更することが可能である。
【００４２】
【発明の効果】
以上詳細に説明したように、本発明によれば、チャネル領域が第２の記憶ノードに接続され、選択時またデータ読み出し時に、該第２の記憶ノードの電位に基づいて、第１のビット線と共通電位の間の接続を制御する第３及び第４のトランジスタと、チャネル領域が第１の記憶ノードに接続され、選択時またデータ読み出し時に、該第１の記憶ノードの電位に基づいて、第２のビット線と共通電位の間の接続を制御する第５及び第６のトランジスタとで構成された加速回路を有している。これにより、“Ｌ”を出力するビット線に接続された加速回路のトランジスタの閾値電圧が低下し、低い電源電圧での高速読み出し動作が可能になる。
【００４３】
また、ＭＴＣＭＯＳのように複雑な製造工程を必要とせずに簡単な回路構成で低消費電力化が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＳＲＡＭの構成図である。
【図２】従来のＳＲＡＭの構成図である。
【図３】図１中の加速回路１０の構造の一例を示す断面図である。
【図４】本発明の第２の実施形態を示すＳＲＡＭの構成図である。
【符号の説明】
１ ＦＦ
２，３，１１〜１４ ＮＭＯＳ
４，５ インバータ
１０ 加速回路
ＢＬ，／ＢＬ ビット線
Ｎ１，Ｎ２ 記憶ノード
Ｎ３，Ｎ４ 内部ノード
ＷＬ ワード線
Claims (7)
- 相補的なデータを入出力する第１及び第２のビット線と、
選択信号に基づいて第１の記憶ノードと前記第１のビット線の間の接続を制御する第１のトランジスタと、
前記選択信号に基づいて第２の記憶ノードと前記第２のビット線の間の接続を制御する第２のトランジスタと、
前記第１及び第２の記憶ノードの電位を保持して出力するフリップフロップと、
チャネル領域が前記第２の記憶ノードに接続され、第１の内部ノードと前記第１のビット線の間の接続を前記選択信号に基づいて制御する第３のトランジスタと、
チャネル領域が前記第２の記憶ノードに接続され、共通電位と前記１の内部ノードの間の接続を該第２の記憶ノードの電位に基づいて制御する第４のトランジスタと、
チャネル領域が前記第１の記憶ノードに接続され、第２の内部ノードと前記第２のビット線の間の接続を前記選択信号に基づいて制御する第５のトランジスタと、
チャネル領域が前記第１の記憶ノードに接続され、共通電位と前記２の内部ノードの間の接続を該第１の記憶ノードの電位に基づいて制御する第６のトランジスタとを、
備えたことを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、
前記第１乃至第６のトランジスタの閾値電圧は、ほぼ同一であることを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、
前記第１乃至第６のトランジスタは半導体基板表面に形成されており、
前記第３及び第４のトランジスタは前記半導体基板表面に設けられた第１導電型のウエル内に形成され、前記第５及び第６のトランジスタは前記半導体基板表面に設けられた第２導電型のウエル内に形成されていることを特徴とする半導体記憶装置。 - 相補的なデータを入出力する第１及び第２のビット線と、
選択信号に基づいて第１の記憶ノードと前記第１のビット線の間の接続を制御する第１のトランジスタと、
前記選択信号に基づいて第２の記憶ノードと前記第２のビット線の間の接続を制御する第２のトランジスタと、
前記第１及び第２の記憶ノードの電位を保持して出力するフリップフロップと、
チャネル領域が前記第２の記憶ノードに接続され、データ読み出し時に第１の内部ノードと前記第１のビット線の間を接続する第３のトランジスタと、
チャネル領域が前記第２の記憶ノードに接続され、共通電位と前記１の内部ノードの間の接続を該第２の記憶ノードの電位に基づいて制御する第４のトランジスタと、
チャネル領域が前記第１の記憶ノードに接続され、データ読み出し時に第２の内部ノードと前記第２のビット線の間を接続する第５のトランジスタと、
チャネル領域が前記第１の記憶ノードに接続され、共通電位と前記２の内部ノードの間の接続を該第１の記憶ノードの電位に基づいて制御する第６のトランジスタとを、
備えたことを特徴とする半導体記憶装置。 - 請求項４記載の半導体記憶装置において、
前記第１乃至第６のトランジスタの閾値電圧は、ほぼ同一であることを特徴とする半導体記憶装置。 - 請求項４記載の半導体記憶装置において、
前記第１乃至第６のトランジスタは半導体基板表面に形成されており、
前記第３及び第４のトランジスタは前記半導体基板表面に設けられた第１導電型のウエル内に形成され、前記第５及び第６のトランジスタは前記半導体基板表面に設けられた第２導電型のウエル内に形成されていることを特徴とする半導体記憶装置。 - 請求項４記載の半導体記憶装置は、更に、
前記第１及び第２のトランジスタに接続されたワード線と、
前記第３及び第５のトランジスタに接続された信号線とを有し、
前記フリップフロップへのデータ書き込み時には、前記選択信号を前記ワード線に出力すると共に、前記データ読み出し時には、前記信号線に前記第３及び第５のトランジスタを制御する制御信号を出力する論理回路を有することを特徴とする半導体記憶装置。
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