JP2004288951A - 半導体集積回路装置およびその製造方法 - Google Patents
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Abstract
【課題】デュアルゲート電極構造のＭＩＳＦＥＴを有する半導体集積回路装置の特性を向上させる。
【解決手段】基板１のゲート絶縁膜５上に多結晶シリコン膜６を堆積し、ｎ型ウエル４上にｐ型不純物領域１６ｐを、ｐ型ウエル３上にｎ型不純物領域１６ｎを形成し、これらの領域の境界部ａに窒素を注入し、窒素注入領域２６を形成した後、エッチングによりｐ型アクティブＡｃｐ上から素子分離２上を通ってｎ型アクティブＡｃｎ上まで延在するライン状のパターンを形成し、熱処理を施すことにより、パターンの上部（１６ｎ、１６ｐ）の不純物を拡散させ、ｎ型ゲート電極、ｐ型ゲート電極を形成する。その結果、ｎ型不純物領域１６ｎやｐ型不純物領域１６ｐ中の不純物が反対側のアクティブ領域上まで拡散し、不純物濃度が低下することを抑えることができ、ゲート電極の空乏化やしきい値電位の変動等を抑制できる。
【選択図】 図５
【解決手段】基板１のゲート絶縁膜５上に多結晶シリコン膜６を堆積し、ｎ型ウエル４上にｐ型不純物領域１６ｐを、ｐ型ウエル３上にｎ型不純物領域１６ｎを形成し、これらの領域の境界部ａに窒素を注入し、窒素注入領域２６を形成した後、エッチングによりｐ型アクティブＡｃｐ上から素子分離２上を通ってｎ型アクティブＡｃｎ上まで延在するライン状のパターンを形成し、熱処理を施すことにより、パターンの上部（１６ｎ、１６ｐ）の不純物を拡散させ、ｎ型ゲート電極、ｐ型ゲート電極を形成する。その結果、ｎ型不純物領域１６ｎやｐ型不純物領域１６ｐ中の不純物が反対側のアクティブ領域上まで拡散し、不純物濃度が低下することを抑えることができ、ゲート電極の空乏化やしきい値電位の変動等を抑制できる。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、デュアルゲート構造の半導体素子を有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
インバータ等の論理回路やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリセルを構成するＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）においては、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとのゲート電極が共通となっていることが多い。即ち、ｎチャネル型ＭＩＳＦＥＴが形成されるｐ型ウエルから、ｐチャネル型ＭＩＳＦＥＴが形成されるｎ型ウエルへ延在するようライン状にゲート電極が形成される。
【０００３】
一方、素子の微細化に伴い、ゲート長が０．２μｍ以下の世代では、短チャネル効果を抑制するため、ｐチャネル型ＭＩＳＦＥＴのゲート電極には、ｐ型不純物を注入したｐ型ゲート電極を、また、ｎチャネル型ＭＩＳＦＥＴのゲート電極には、ｎ型不純物を注入したｎ型ゲート電極を用いる、いわゆるデュアルゲート構造が採用されている。
【０００４】
特に、素子の微細化や高集積化が高度に要求されるＳＲＡＭにおいては、メモリ特性の向上のためデュアルゲート構造の採用が重要となっている。
【０００５】
例えば、非特許文献１には、ＳＲＡＭの高集積化を図るため１００ｎｍ技術を用いてセルサイズを１μｍ２程度とするため、ＰＮ素子分離の幅を０．１９μｍ程度としたＳＲＡＭが開示されている。
【０００６】
【非特許文献１】
２００２ シンポジウム オン ＶＬＳＩ テクノロジー ダイジェスト オブ テクニカル ペーパーズ、Ｐ１４−１５（２００２ Ｓｙｍｐｏｓｉｕｍ Ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，Ｐ１４−１５）、“Ｓｕｂ−１μｍ２ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｅｍｂｅｄｄｅｄ ＳＲＡＭ Ｔｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ １００ｎｍ Ｇｅｎｅｒａｔｉｏｎ ＳＯＣ ａｎｄ ｂｅｙｏｎｄ”
【０００７】
【発明が解決しようとする課題】
前述のデュアルゲート構造においては、ゲート電極下（ゲート絶縁膜中や半導体基板中）への不純物の突き抜けを防止するために、ゲート電極への不純物の注入の際、ゲート電極の表面に浅く不純物を注入する必要がある。
【０００８】
一方、ゲート電極の空乏化を抑制するためには、半導体集積回路装置（ＬＳＩ）の完成時までに、前記不純物をゲート電極の底部（ゲート絶縁膜との界面）まで熱拡散により拡散させる必要がある。
【０００９】
しかしながら、追って詳細に説明するように、素子の微細化のためにｐ型ウエルとｎ型ウエル間の素子分離の幅が小さくなると、これらのウエル間上に延在するゲート電極に打ち分けた不純物が本来打ち込まれる領域から逆側の領域まで拡散し打ち消し合うことで、所望の不純物濃度を確保することができなくなる。
【００１０】
例えば、ｐ型不純物が打ち込まれるｐ型ゲート電極の不純物濃度が低下すると、ゲート電極の空乏化、しきい値電位の変動やしきい値電位のばらつきが大きくなるといった問題が生じる。ｎ型ゲート電極の不純物濃度の低下によっても同様の問題が生じる。
【００１１】
特に、本発明者が検討している０．１３μｍ世代のＣＭＯＳ（相補型Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）においては、不純物を十分に拡散させる必要がある垂直方向（ゲート電極の厚さ方向）に対し、不純物の拡散を抑制する必要がある水平方向の距離が小さくなっており、ゲート電極の空乏化、しきい値電位の変動やしきい値電位のばらつき等の素子特性に対するマージンの確保が困難な状態となっている。
【００１２】
本発明の目的は、デュアルゲート電極構造のＭＩＳＦＥＴを有する半導体集積回路装置の特性を向上させる技術を提供することにある。
【００１３】
本発明の前記目的およびその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
（１）本発明の半導体集積回路装置の製造方法は、（ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板を準備する工程と、（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する導電性膜を形成する工程と、（ｃ）前記第１素子形成領域上の前記導電性膜中に第１不純物を注入する工程と、（ｄ）前記第２素子形成領域上の前記導電性膜中に第２不純物を注入する工程と、（ｅ）前記素子分離領域上の前記導電性膜中に窒素イオンを注入する工程と、（ｆ）前記（ｅ）工程の後、前記第１および第２不純物を前記導電性膜中に拡散させる工程と、
を有するものである。
【００１６】
（２）本発明の半導体集積回路装置の製造方法は、（ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板を準備する工程と、（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する導電性膜を形成する工程と、（ｃ）前記第２素子形成領域および前記素子分離領域上を第１マスク膜で覆い、前記第１素子形成領域上の前記導電性膜中に第１不純物を注入する工程と、（ｄ）前記第１素子形成領域および前記素子分離領域上を第２マスク膜で覆い、前記第２素子形成領域上の前記導電性膜中に第２不純物を注入する工程と、（ｅ）前記第１および第２不純物を前記導電性膜中に拡散させる工程と、を有するものである。
【００１７】
（３）本発明の半導体集積回路装置の製造方法は、（ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板を準備する工程と、（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する多結晶の導電性膜を形成する工程と、（ｃ）前記第１素子形成領域上の前記導電性膜中に第１不純物を注入する工程と、（ｄ）前記第２素子形成領域上の前記導電性膜中に第２不純物を注入する工程と、（ｅ）前記素子分離領域上の前記導電性膜を単結晶化する工程と、（ｆ）前記（ｅ）工程の後、前記第１および第２不純物を前記導電性膜中に拡散させる工程と、を有するものである。
【００１８】
（４）本発明の半導体集積回路装置の製造方法は、（ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板を準備する工程と、（ｂ）前記素子分離領域上に絶縁膜を形成する工程と、（ｃ）前記第１素子形成領域から前記絶縁膜上を通り前記第２素子形成領域まで延在する導電性膜を形成する工程と、（ｄ）前記第１素子形成領域上の前記導電性膜中に第１不純物を注入する工程と、（ｅ）前記第２素子形成領域上の前記導電性膜中に第２不純物を注入する工程と、（ｆ）前記第１および第２不純物を前記導電性膜中に拡散させる工程と、を有するものである。
【００１９】
（５）本発明の半導体集積回路装置は、（ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板と、（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する導電性膜であって、（ｂ１）前記第１素子形成領域上においては第１不純物を含有し、（ｂ２）前記第２素子形成領域上においては第２不純物を含有し、（ｂ３）前記素子分離領域上においては窒素イオンを含有する導電性膜と、を有するものである。
【００２０】
なお、後述する実施の形態を参照すれば、課題を解決するための手段として以下のものも考えられる。
【００２１】
（６）本発明の半導体集積回路装置は、（ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板と、（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する導電性膜であって、（ｂ１）前記第１素子形成領域上においては第１不純物を含有する多結晶状態の膜であり、（ｂ２）前記第２素子形成領域上においては第２不純物を含有する多結晶状態の膜であり、（ｂ３）前記素子分離領域上においては単結晶状態の膜である導電性膜と、を有するものである。
【００２２】
（７）本発明の半導体集積回路装置は、（ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板と、（ｂ）前記素子分離領域上に形成された絶縁膜と、（ｃ）前記第１素子形成領域から前記絶縁膜上を通り前記第２素子形成領域まで延在する導電性膜であって、（ｃ１）前記第１素子形成領域上においては第１不純物を含有し、（ｃ２）前記第２素子形成領域上においては第２不純物を含有する導電性膜と、を有するものである。
【００２３】
（８）また、前記（１）〜（４）の半導体集積回路装置の製造方法もしくは前記（５）〜（７）の半導体集積回路装置において、（ｄ１）前記第１素子形成領域上の前記導電性膜を第１導電型のＭＩＳＦＥＴのゲート電極とし、（ｄ２）前記第２素子形成領域上の前記導電性膜を第２導電型のＭＩＳＦＥＴのゲート電極とし、（ｄ３）前記第１導電型のＭＩＳＦＥＴおよび前記第２導電型のＭＩＳＦＥＴで、ＳＲＡＭメモリセルを構成してもよい。
【００２４】
（９）例えば、本発明の半導体集積回路装置は、ＳＲＡＭメモリセルを有する半導体集積回路装置であって、（ａ）第１から第４素子形成領域と、前記第１および第２素子形成領域間に位置する第１素子分離領域と、前記第３および第４素子形成領域間に位置する第２素子分離領域とを有する半導体基板と、（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する第１導電性膜であって、（ｂ１）前記第１素子形成領域上においては第１不純物を含有し、（ｂ２）前記第２素子形成領域上においては第２不純物を含有し、（ｂ３）前記第１素子分離領域上においては窒素イオンを含有する第１導電性膜と、（ｃ）前記第３素子形成領域から前記第４素子形成領域まで延在する第２導電性膜であって、（ｃ１）前記第３素子形成領域上においては第１不純物を含有し、（ｃ２）前記第４素子形成領域上においては第２不純物を含有し、（ｃ３）前記第２素子分離領域上においては窒素イオンを含有する第２導電性膜と、を有し、（ｄ）前記第１および第２導電性膜は、ＳＲＡＭメモリセルを構成するＭＩＳＦＥＴのゲート電極である。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
本実施の形態の半導体集積回路装置をその製造方法に従って説明する。図１〜図８は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。図９は、本実施の形態の半導体集積回路装置の要部平面図であり、各断面図の左図は、Ａ−Ａ部に、中央図は、Ｂ−Ｂ部に、右図は、Ｃ−Ｃ部に対応する。
【００２７】
図１に示すように、まず、半導体基板１（以下、単に「基板」という）中に素子分離２を形成する。この素子分離２は、例えばｐ型の単結晶シリコンからなる基板１をエッチングすることにより溝を形成し、基板１を熱酸化した後、溝の内部を含む基板１上に絶縁膜として酸化シリコン膜を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で堆積し、化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で溝の上部の酸化シリコン膜を研磨することにより形成する。
【００２８】
次に、基板１にｐ型不純物（ボロン）およびｎ型不純物（例えばリン）をイオン打ち込みした後、熱処理により上記不純物を拡散させることによって、ｐ型ウエル３およびｎ型ウエル４を形成する。このｐ型ウエル３の基板１からの露出領域をｐ型アクティブ（ｐ型活性領域）Ａｃｐと、ｎ型ウエル４の基板１からの露出領域をｎ型アクティブ（ｎ型活性領域）Ａｃｎとする。このｐ型アクティブＡｃｐ上には、ｎチャネル型ＭＩＳＦＥＴＱｎが、このｎ型アクティブＡｃｎ上には、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される（図９参照）。
【００２９】
次に、図２に示すように、基板１の主表面にゲート絶縁膜５として酸化シリコン膜を例えば熱酸化により形成する。
【００３０】
次いで、ゲート絶縁膜５上に導電性膜として多結晶シリコン膜６を例えばＣＶＤ法で１８０ｎｍ程度堆積する。
【００３１】
次いで、図３に示すように、ｐ型ウエル３上にフォトレジスト膜（以下、単に「レジスト膜」という）Ｒ１を形成し、このレジスト膜Ｒ１をマスクに、ｐ型不純物として例えばボロン（Ｂ）を加速電圧５ｋｅＶ、ドーズ量５×１０１５／ｃｍ２程度注入し、多結晶シリコン膜６の表面部にｐ型不純物領域１６ｐを形成する。なお、以下「×１０ｎ」を「Ｅｎ」と示す。
【００３２】
次いで、図４に示すように、レジスト膜Ｒ１を除去し、ｎ型ウエル４上にレジスト膜Ｒ２を形成し、このレジスト膜Ｒ２をマスクに、ｎ型不純物として例えばリン（Ｐ）を加速電圧１０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ２程度注入し、多結晶シリコン膜６の表面部にｎ型不純物領域１６ｎを形成する。次いで、レジスト膜Ｒ２を除去する。
【００３３】
ここで、ｐ型アクティブ（ｐ型ウエル３）Ａｃｐとｎ型アクティブ（ｎ型ウエル４）Ａｃｎとの間の素子分離２のほぼ中央部上の多結晶シリコン膜６中には、ｎ型不純物領域１６ｎとｐ型不純物領域１６ｐとの境界部ａができる。
【００３４】
次いで、図５に示すように、前記境界部近傍上に開口部を有するレジスト膜Ｒ３を形成する。言い換えれば、ｐ型アクティブＡｃｐとｎ型アクティブＡｃｎとの間の素子分離２上に開口部を有するレジスト膜Ｒ３を形成する。
【００３５】
次いで、レジスト膜Ｒ３をマスクに、窒素（Ｎ）を例えば加速電圧１０ｋｅＶ、ドーズ量１Ｅ１６／ｃｍ２程度注入し、窒素（イオン）注入領域２６を形成する。
【００３６】
次いで、レジスト膜Ｒ３を除去し、図６に示すように、ゲート電極を形成する領域にレジスト膜Ｒ４を形成する。このレジスト膜Ｒ４は、ｐ型アクティブＡｃｐ上から素子分離２上を通ってｎ型アクティブＡｃｎ上まで延在するライン状のパターンである（図９参照）。
【００３７】
次いで、レジスト膜Ｒ４をマスクに多結晶シリコン膜６（ｎ型不純物領域１６ｎ、ｐ型不純物領域１６ｐおよび窒素注入領域２６を含む）をエッチング（加工）することによりその上部に不純物が注入（１６ｎ、１６ｐ）されたライン状のパターンを形成する。
【００３８】
次いで、レジスト膜Ｒ４を除去し、上記パターンに、例えば窒素雰囲気中、９５０℃で、１２０秒程度の熱処理を施すことにより、パターンの上部（１６ｎ、１６ｐ）の不純物を拡散させる。これによりｎ型ゲート電極Ｇｎ、ｐ型ゲート電極Ｇｐが形成される（図７）。
【００３９】
このように本実施の形態によれば、ゲート電極となる導電性膜に打ち込んだｐ型およびｎ型不純物の境界部（ゲート電極の接続部、接合部）ａに窒素を注入したので、前記不純物の拡散を抑制できる。
【００４０】
即ち、図１０に示すように、ゲート電極となる導電性膜に打ち込んだｐ型およびｎ型不純物の境界部に窒素注入領域２６を形成すると、図１１に示すように、例えばｎ型不純物領域１６ｎからｐ型ゲート電極（反対側のアクティブ、この場合Ａｃｎ）への不純物の拡散が抑制される。このように、窒素注入領域２６において拡散係数が低下するのは、ｎ型やｐ型の不純物の注入の際に生じた多結晶シリコン膜中の結晶欠陥が窒素により修復されるためと考えられる。このような結晶欠陥が存在する場合には、その欠陥を介し不純物が増速拡散するが、欠陥を修復することにより拡散速度を抑えられるのである。なお、増速拡散の程度は、熱処理条件によっても変化するが、ボロン（Ｂ）で約１０％、リン（Ｐ）で約３０％の拡散距離の増加を確認している。
【００４１】
従って、窒素を注入しない場合（図１２）は、その後の熱処理によりｎ型不純物領域１６ｎからｐ型ゲート電極形成領域へ不純物が大きく拡散する（図１３）。その結果、ｐ型ゲート電極Ｇｐ中の不純物濃度が低下し、ＭＩＳＦＥＴの特性を劣化させる。
【００４２】
例えば、図１１に示すように、ゲート電極となる導電性膜の膜厚をｂ１、ゲート電極が横断する素子分離２の幅の１／２をａ１とすると、０．１３μｍルールのＣＭＯＳでは、ａ１は、１６０ｎｍ程度、ｂ１は、１８０ｎｍ程度となる（ａ１＜ｂ１）。この様に、分離幅の半分がゲート電極厚より小さくなる。
【００４３】
従って、ゲート電極の厚さ方向と同程度の速度で水平方向にも不純物が拡散すると考えると、素子分離を超えて逆導電型のアクティブ領域まで不純物が拡散することになる。
【００４４】
例えば、リンの拡散長で約２５％の拡散防止効果があるとすると、拡散長は約１３５ｎｍ（１８０ｎｍ×０．７５）となり、素子分離２の幅の１／２（ａ１＝１６０ｎｍ）以下となる。
【００４５】
従って、アクティブ領域上のゲート電極の不純物濃度の低下を抑えることができ、ゲート電極の空乏化、しきい値電位の変動やしきい値電位のばらつき等を抑制することができる。また、ＭＩＳＦＥＴの特性の向上を図ることができる。
【００４６】
次いで、図８に示すように、ｐ型ウエル３上のｎ型ゲート電極Ｇｎの両側にｎ型不純物（ヒ素）を注入することによってｎ−型半導体領域１３を形成し、また、ｎ型ウエル４上のｐ型ゲート電極Ｇｐの両側にｐ型不純物（ボロン）を注入することによってｐ−型半導体領域１４を形成する。
【００４７】
次いで、基板１上に絶縁膜として窒化シリコン膜を例えばＣＶＤ法で堆積した後、異方的にエッチングすることによって、ゲート電極Ｇｎ、Ｇｐの側壁にサイドウォールスペーサ１５を形成する。
【００４８】
次に、ｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ＋型半導体領域１７（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ボロン）をイオン打ち込みすることによってｐ＋型半導体領域１８（ソース、ドレイン）を形成する。
【００４９】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００５０】
次に、基板１上に、高融点金属膜としてコバルト（Ｃｏ）膜を例えばスパッタ法により堆積し、熱処理を施すことにより、基板１の露出部（ｎ＋型半導体領域１７、ｐ＋型半導体領域１８）と、Ｃｏ膜との接触部およびゲート電極Ｇｎ、ＧｐとＣｏ膜との接触部において、コバルトシリサイド層１９を形成する。その後、未反応の高融点金属膜を除去する。
【００５１】
次いで、基板１上に層間絶縁膜２０として酸化シリコン膜を例えばＣＶＤ法で堆積する。
【００５２】
次に、層間絶縁膜２０をエッチングすることによって、ｎ＋型半導体領域（ソース、ドレイン）およびｐ＋型半導体領域１８（ソース、ドレイン）上にコンタクトホールＣ１を形成する。
【００５３】
次いで、コンタクトホールＣ１の内部を含む層間絶縁膜２０の上部にバリア膜としてチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜の積層膜（図示せず）を例えばスパッタ法により順次堆積し、さらに、導電性膜としてタングステン（Ｗ）膜例えばＣＶＤ法で堆積し、コンタクトホールＣ１外部のＷ膜等を例えばＣＭＰ法により除去することによりプラグＰ１を形成する。
【００５４】
図９に、プラグＰ１形成後の半導体集積回路装置の要部平面図を示す。なお、図中の上部のｐ型アクティブＡｃｐおよびｎ型アクティブＡｃｎは、ウエル給電用のアクティブであり、その上部にはウエル給電用のプラグＰ１が形成されている。
【００５５】
この後、プラグＰ１上に第１層配線が形成され、さらに、層間絶縁膜、プラグおよび配線の形成を繰り返すことによって多層の配線を形成する。これらの図示および詳細な説明は省略する。
【００５６】
さらに、最上層配線上には、保護膜が形成され、この保護膜を除去することにより最上層配線の一部（パッド部）を露出させる。次いで、チップ上のパッド部と実装基板の外部端子等との間をワイヤやバンプ電極等を介して接続し、必要に応じてチップの周辺を樹脂等で封止することにより半導体集積回路装置が完成する。なお、これらの図示も省略する。
【００５７】
（実施の形態２）
本実施の形態においては、ゲート電極となる導電性膜にｐ型もしくはｎ型不純物を打ち込む際のレジスト膜をｐ型アクティブとｎ型アクティブとの間の素子分離上まで延在させる。なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
【００５８】
まず、実施の形態１と同様に素子分離２、ｐ型ウエル３（ｐ型アクティブＡｃｐ）、ｎ型ウエル４（ｎ型アクティブＡｃｎ）およびゲート絶縁膜５を形成する（図２参照）。
【００５９】
次いで、ゲート絶縁膜５上に導電性膜として多結晶シリコン膜６を例えばＣＶＤ法で１８０ｎｍ程度堆積する。
【００６０】
次いで、ｐ型ウエル３上にレジスト膜（図示せず）を形成し、このレジスト膜をマスクに、ｐ型不純物として例えばボロン（Ｂ）を加速電圧５ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ２程度注入し、多結晶シリコン膜６の表面部にｐ型不純物領域１６ｐを形成する。この際、レジスト膜をｎ型アクティブＡｃｎとｐ型アクティブＡｃｐの間の素子分離２上まで延在するよう加工する。より好ましくは、レジスト膜の端部が、ｎ型アクティブＡｃｎとｐ型アクティブＡｃｐの間の素子分離２の中央部よりｎ型アクティブＡｃｎ側に位置するよう加工する。
【００６１】
次いで、図１４に示すように、上記レジスト膜を除去し、ｎ型ウエル４上にレジスト膜Ｒ２を形成し、このレジスト膜Ｒ２をマスクに、ｎ型不純物として例えばリン（Ｐ）を加速電圧１０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ２程度注入し、多結晶シリコン膜６の表面部にｎ型不純物領域１６ｎを形成する。この際、上記レジスト膜と同様、レジスト膜Ｒ２をｎ型アクティブＡｃｎとｐ型アクティブＡｃｐの間の素子分離２上まで延在するよう加工する。より好ましくは、レジスト膜の端部が、ｎ型アクティブＡｃｎとｐ型アクティブＡｃｐの間の素子分離２の中央部よりｐ型アクティブＡｃｐ側に位置するよう加工する。次いで、レジスト膜Ｒ２を除去する。
【００６２】
その結果、素子分離２の中央部上には、不純物が注入されない領域ができる。
【００６３】
次いで、実施の形態１と同様に、ゲート電極を形成する領域にレジスト膜を形成し、多結晶シリコン膜６（ｎ型不純物領域１６ｎおよびｐ型不純物領域１６ｐを含む）をエッチング（加工）することによりその上部に不純物が注入（１６ｎ、１６ｐ）されたライン状のパターンを形成する。
【００６４】
次いで、上記レジスト膜を除去し、例えば窒素雰囲気中、９５０℃で、１２０秒程度の熱処理を施すことにより、ライン状のパターンの上部（１６ｎ、１６ｐ）の不純物を拡散させる。これによりｎ型ゲート電極Ｇｎ、ｐ型ゲート電極Ｇｐが形成される。
【００６５】
このように本実施の形態によれば、ゲート電極となる導電性膜に不純物を打ち込む際、マスクとなる膜を素子分離上まで延在させたので、素子分離上の導電性膜中に不純物が注入されない。従って、図１５に示すように、不純物の拡散の始点が後退する。即ち、不純物領域（１６ｎ、１６ｐ）の端部から反対側のアクティブまでの距離を大きくすることができる。よって、水平方向の拡散のマージンを大きくでき、不純物が反対側のアクティブ領域上まで拡散することを低減できる。
【００６６】
従って、アクティブ領域上の不純物濃度の低下を抑えることができ、ゲート電極の空乏化、しきい値電位の変動やしきい値電位のばらつき等を抑制することができる。また、ＭＩＳＦＥＴの特性の向上を図ることができる。
【００６７】
この後、実施の形態１と同様に、ｎ−型半導体領域１３、ｐ−型半導体領域１４およびサイドウォールスペーサ１５が形成され、さらに、ｎ＋型半導体領域１７（ソース、ドレイン）、ｐ＋型半導体領域１８（ソース、ドレイン）およびコバルトシリサイド層１９等が形成される。以降の工程は、実施の形態１と同様であるため、その説明を省略する。
【００６８】
（実施の形態３）
本実施の形態においては、ゲート電極となる多結晶シリコン膜に打ち込んだｐ型およびｎ型不純物の境界部ａにレーザーを照射し、境界部ａを単結晶化した。なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
【００６９】
まず、実施の形態１と同様に素子分離２、ｐ型ウエル３（ｐ型アクティブＡｃｐ）、ｎ型ウエル４（ｎ型アクティブＡｃｎ）およびゲート絶縁膜５を形成する（図２参照）。
【００７０】
次いで、実施の形態１と同様に不純物を注入し、多結晶シリコン膜６の表面部にｐ型不純物領域１６ｐおよびｎ型不純物領域１６ｎを形成する。
【００７１】
ここで、ｐ型アクティブＡｃｐとｎ型アクティブＡｃｎとの間の素子分離２のほぼ中央部上の多結晶シリコン膜６中には、ｎ型不純物領域１６ｎとｐ型不純物領域１６ｐとの境界部ａができる。
【００７２】
また、図１６に示すように、多結晶シリコン膜６（１６ｎ、１６ｐ含む）中には、多結晶シリコンの結晶粒ｇが多数存在する。
【００７３】
次いで、前記境界部近傍上に光を吸収する膜（例えばＴｉＮ膜）Ｍを形成する。言い換えれば、ｐ型アクティブＡｃｐとｎ型アクティブＡｃｎとの間の素子分離２上に光を吸収する膜Ｍを形成する。
【００７４】
次いで、レーザーを照射しアニール（熱処理）することで、境界部近傍の多結晶シリコン膜６を単結晶化する（図１７）。その結果、単結晶シリコン領域３６が形成される。
【００７５】
次いで、上記膜Ｍを除去し、実施の形態１と同様にゲート電極を形成する領域にレジスト膜を形成し、多結晶シリコン膜６（ｎ型不純物領域１６ｎ、ｐ型不純物領域１６ｐおよび単結晶シリコン領域３６を含む）をエッチング（加工）する。
【００７６】
次いで、上記レジスト膜を除去し、例えば窒素雰囲気中、９５０℃で、１２０秒程度の熱処理を施すことにより、加工後のパターンの上部（１６ｎ、１６ｐ）の不純物を拡散させる。これによりｎ型ゲート電極Ｇｎ、ｐ型ゲート電極Ｇｐが形成される。
【００７７】
このように本実施の形態によれば、ゲート電極となる多結晶シリコン膜に打ち込んだｐ型およびｎ型不純物の境界部ａにレーザーを照射し、境界部ａの多結晶シリコンを単結晶化したので、前記不純物の拡散を抑制できる。これは、多結晶シリコン中の不純物の拡散速度は、結晶（ｇ）中より、結晶粒界の方が早いためである。言い換えれば、結晶中より結晶粒界の方が拡散係数が大きいためである。従って、境界部を単結晶化すれば結晶粒界を少なくでき、不純物の拡散を抑制することができるのである。
【００７８】
従って、アクティブ領域上の不純物濃度の低下を抑えることができ、ゲート電極の空乏化、しきい値電位の変動やしきい値電位のばらつき等を抑制することができる。また、ＭＩＳＦＥＴの特性の向上を図ることができる。
【００７９】
この後、実施の形態１と同様に、ｎ−型半導体領域１３、ｐ−型半導体領域１４およびサイドウォールスペーサ１５が形成され、さらに、ｎ＋型半導体領域１７（ソース、ドレイン）、ｐ＋型半導体領域１８（ソース、ドレイン）およびコバルトシリサイド層１９等が形成される。以降の工程は、実施の形態１と同様であるため、その説明を省略する。
【００８０】
なお、本実施の形態においては、不純物を注入した後、レーザーを照射する等して単結晶化を行ったが、単結晶化を行った後に、不純物の注入および拡散を行ってもよい。
【００８１】
（実施の形態４）
本実施の形態においては、素子分離上にあらかじめ絶縁膜を形成し、ゲート電極となる多結晶シリコン膜に打ち込んだｐ型およびｎ型不純物の拡散を抑制した。なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
【００８２】
まず、実施の形態１と同様に素子分離２、ｐ型ウエル３（ｐ型アクティブＡｃｐ）、ｎ型ウエル４（ｎ型アクティブＡｃｎ）およびゲート絶縁膜５を形成する（図２参照）。
【００８３】
次いで、図１８に示すように、ｎ型アクティブＡｃｎとｐ型アクティブＡｃｐの間の素子分離２上に絶縁膜のパターン４６を形成する。この絶縁膜のパターン４６は、基板１上に例えば酸化シリコン膜を例えばＣＶＤ法で堆積した後、エッチングすることにより形成する。この絶縁膜のパターン４６は、ゲート電極（Ｇｎ、Ｇｐ）と素子分離２とのパターンの重なり合う領域に例えば矩形状に形成してもよいし、また、ゲート電極と直交するようなライン状のパターンとしてもよい。
【００８４】
次いで、ゲート絶縁膜５および絶縁膜のパターン４６上に導電性膜として多結晶シリコン膜６を例えばＣＶＤ法で堆積する。次いで、アクティブ上の多結晶シリコン膜６の膜厚が１８０ｎｍ程度となるよう、多結晶シリコン膜６の上部をＣＭＰ法等により除去し、その表面を平坦化する。その結果、絶縁膜のパターン４６上の多結晶シリコン膜が薄くなる。
【００８５】
次いで、実施の形態１と同様に不純物を注入し、多結晶シリコン膜６の表面部にｐ型不純物領域１６ｐおよびｎ型不純物領域１６ｎを形成する。
【００８６】
ここで、ｐ型アクティブＡｃｐとｎ型アクティブＡｃｎとの間の素子分離２のほぼ中央部上の多結晶シリコン膜６中には、ｎ型不純物領域１６ｎとｐ型不純物領域１６ｐとの境界部ａができる。言い換えれば、絶縁膜のパターン４６上の多結晶シリコン膜６中には、ｎ型不純物領域１６ｎとｐ型不純物領域１６ｐとの境界部ａができる。
【００８７】
次いで、実施の形態１と同様に、ゲート電極を形成する領域にレジスト膜を形成し、多結晶シリコン膜６（ｎ型不純物領域１６ｎおよびｐ型不純物領域１６ｐを含む）をエッチング（加工）することによりその上部に不純物が注入（１６ｎ、１６ｐ）されたライン状のパターンを形成する。
【００８８】
次いで、上記レジスト膜を除去し、例えば窒素雰囲気中、９５０℃で、１２０秒程度の熱処理を施すことにより、上記ライン状のパターンの上部（１６ｎ、１６ｐ）の不純物を拡散させる。これによりｎ型ゲート電極Ｇｎ、ｐ型ゲート電極Ｇｐが形成される。
【００８９】
このように本実施の形態によれば、あらかじめゲート電極となる多結晶シリコン膜に打ち込んだｐ型およびｎ型不純物の境界部ａ下に絶縁膜のパターンを形成したので、境界部ａからアクティブまでの距離を大きくできる。また、境界部近傍の多結晶シリコン膜が薄くなるため、拡散する不純物量も小さくなる。従って、前記不純物が反対側のアクティブまで拡散することを抑制できる（図１９）。
【００９０】
従って、アクティブ領域上の不純物濃度の低下を抑えることができ、ゲート電極の空乏化、しきい値電位の変動やしきい値電位のばらつき等を抑制することができる。また、ＭＩＳＦＥＴの特性の向上を図ることができる。
【００９１】
この後、実施の形態１と同様に、ｎ−型半導体領域１３、ｐ−型半導体領域１４およびサイドウォールスペーサ１５が形成され、さらに、ｎ＋型半導体領域１７（ソース、ドレイン）、ｐ＋型半導体領域１８（ソース、ドレイン）およびコバルトシリサイド層１９等が形成される。以降の工程は、実施の形態１と同様であるため、その説明を省略する。
【００９２】
（実施の形態５）
上記実施の形態１〜４においては、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ（相補型ＭＩＳＦＥＴ）を例に説明したが、以下に示すように、ＳＲＡＭを構成するＭＩＳＦＥＴに上記実施の形態を適用してもよい。
【００９３】
図２０は、本実施の形態のＳＲＡＭのメモリセルを示す等価回路図である。図示するように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１，Ｑｄ２ 、一対の負荷用ＭＩＳＦＥＴＱｐ１，Ｑｐ２ および一対の転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２ により構成されている。駆動用ＭＩＳＦＥＴＱｄ１，Ｑｄ２ および転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２ はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１，Ｑｐ２ はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００９４】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１ および負荷用ＭＩＳＦＥＴＱｐ１ は、ＣＭＯＳインバータＩＮＶ１ を構成し、駆動用ＭＩＳＦＥＴＱｄ２ および負荷用ＭＩＳＦＥＴＱｐ２ は、ＣＭＯＳインバータＩＮＶ２ を構成している。これら一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２ の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１ のソース、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２ のソース、ドレイン領域の一方に接続されている。
【００９５】
さらに、転送用ＭＩＳＦＥＴＱｔ１ のソース、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２ のソース、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１，Ｑｐ２ の各ソース領域）は電源電圧（Ｖｃｃ） に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１，Ｑｄ２ の各ソース領域）は基準電圧（Ｖｓｓ） に接続されている。
【００９６】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１ の蓄積ノードＡが高電位（“Ｈ” ）であるときには、駆動用ＭＩＳＦＥＴＱｄ２ がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２ の蓄積ノードＢが低電位（“Ｌ”）になる。従って、駆動用ＭＩＳＦＥＴＱｄ１ がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ” ）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２ を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００９７】
転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２ のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２ の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ” ）であるときには、転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２ がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ” または“Ｌ” ）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００９８】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ” 電位レベル、転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２ をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。
【００９９】
次に、本実施の形態のＳＲＡＭの製造方法を図２１〜図２４を用いて説明する。図２１、図２２および図２４は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部平面図である。なお、平面図においては、メモリセル約１個分の領域を示す。また、図２３は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図であり、例えば図２４のＤ−Ｄ部に対応する。
【０１００】
まず、ＳＲＡＭの製造方法の概略を説明する。図２１および図２３に示すように、実施の形態１と同様に、基板１中に素子分離２を形成する。次いで、実施の形態１と同様に、ｐ型ウエル３（ｐ型アクティブＡｐ１、Ａｐ２）、ｎ型ウエル４（ｎ型アクティブＡｎ１、Ａｎ２）およびゲート絶縁膜５を形成する。
【０１０１】
次いで、ゲート絶縁膜５上に導電性膜として多結晶シリコン膜を例えばＣＶＤ法で堆積する。
【０１０２】
次に、ｎチャネル型ＭＩＳＦＥＴ（Ｑｄ１，Ｑｄ２，Ｑｔ１，Ｑｔ２）のゲート電極がｎ型となるよう、また、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１，Ｑｐ２）のゲート電極がｐ型となるよう、不純物を注入する。即ち、ｎ型アクティブ（Ａｎ１、Ａｎ２）上の多結晶シリコン膜には、ｐ型の不純物を、ｐ型アクティブ（Ａｐ１、Ａｐ２）上の多結晶シリコン膜には、ｎ型の不純物を注入する。
【０１０３】
次いで、レジスト膜（図示せず）をマスクにして多結晶シリコン膜をドライエッチングし、上記不純物を拡散させることにより、ｎ型多結晶シリコン膜からなるゲート電極Ｇｎおよびｐ型多結晶シリコン膜からなるゲート電極Ｇｐを形成する。ここで、図２２に示すように、ｐ型アクティブＡｐ１上には、転送用ＭＩＳＦＥＴＱｔ１のゲート電極Ｇｎと、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇｎが形成され、ｐ型アクティブＡｐ２上には、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇｎと、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇｎが形成されている。また、ｎ型アクティブＡｎ１上には、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極Ｇｐが形成され、ｎ型アクティブＡｎ２上には、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇｐが形成されている。これらのゲート電極は、それぞれ図中のＤ−Ｄと直交する方向に形成され、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇｐと駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇｎとは共通であり（接続されており）、また、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極Ｇｐおよび駆動用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇｎとは共通である。従って、共通のゲート電極が横断する素子分離上には、ｎ型不純物とｐ型不純物の境界部が形成される。
【０１０４】
次に、ｐ型ウエル３上のゲート電極Ｇの両側にｎ型不純物（ヒ素）を注入することによってｎ−型半導体領域を形成し、また、ｎ型ウエル４上にｐ型不純物（ボロン）を注入することによってｐ−型半導体領域１４を形成する。
【０１０５】
次いで、基板１上にＣＶＤ法で窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォールスペーサ１５を形成する。
【０１０６】
次に、ｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ＋型半導体領域（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ＋型半導体領域１８（ソース、ドレイン）を形成する。
【０１０７】
ここまでの工程で、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２）および周辺回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが完成する。
【０１０８】
続いて、基板１の表面を洗浄した後、基板１上に、スパッタ法によりＣｏ膜を堆積する。次いで、熱処理を施し、基板１の露出部（ｎ＋型半導体領域、ｐ＋型半導体領域１８）およびゲート電極Ｇｎ、Ｇｐ上に、コバルトシリサイド層１９を形成する。
【０１０９】
次いで、未反応のＣｏ膜およびＴｉ膜をエッチングにより除去する。次いで、基板１上に層間絶縁膜（酸化シリコン膜）を堆積し、その中に、プラグＰ１および配線ＭＤ１、ＭＤ２を形成する。
【０１１０】
これらを形成するには、まず、層間絶縁膜をエッチングすることによって、ｎ＋型半導体領域（ソース、ドレイン）およびｐ＋型半導体領域１８（ソース、ドレイン）上にコンタクトホールＣ１および配線溝ＨＭを形成する。また、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のゲート電極Ｇ上にコンタクトホールＣ１を形成する。ここで、一方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ１のドレイン上から負荷用ＭＩＳＦＥＴＱｐ１のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極上まで延在している。また、他方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ２のドレイン上から負荷用ＭＩＳＦＥＴＱｐ２のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極上まで延在している。
【０１１１】
次いで、コンタクトホールＣ１および配線溝ＨＭ内に導電性膜を埋め込むことによりプラグＰ１および配線ＭＤ１、ＭＤ２を形成する。
【０１１２】
この後、第１層配線や第２層配線を介してプラグＰ１や配線ＭＤ１、ＭＤ２が接続され、図２０を参照しながら説明したＳＲＡＭが略完成する。なお、第１層配線、第２層配線およびこれらの間のプラグの図示およびその詳細な製造工程については省略する。
【０１１３】
このようにＳＲＡＭのメモリセルにおいては、メモリセル約１個分の領域に、複数のアクティブ（Ａｐ１、Ａｐ２、Ａｎ１、Ａｎ２）が形成される。従って、ｐ型アクティブとｎ型アクティブとの間が素子分離で分離される。一方、前述した通り、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇｐと駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇｎとは共通であり、また、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極Ｇｐおよび駆動用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇｎとは共通である。
【０１１４】
従って、上記ゲート電極に不純物を注入する場合には、図１３を参照しながら実施の形態１で説明したように、ゲート電極中のｎ型不純物とｐ型不純物とがその境界部で打ち消し合い、ＭＩＳＦＥＴの特性を劣化させる。
【０１１５】
特に、ＳＲＡＭのようなメモリセルにおいてはその高集積化のために単位セル面積を縮小する傾向にあるため、ｐ型アクティブとｎ型アクティブとの間の素子分離幅を縮小する必要がある。従って、各不純物が反対側のアクティブ上まで拡散し易く、上記問題が顕著となる。
【０１１６】
そこで、図２２に示す、Ｑｄ１とＱｐ１のゲート電極の境界部ａやＱｐ２とＱｄ２のゲート電極の境界部ａに、実施の形態１〜４を適用することで、アクティブ領域上の不純物濃度の低下を抑えることができ、ゲート電極の空乏化、しきい値電位の変動やしきい値電位のばらつき等を抑制することができる。また、ＭＩＳＦＥＴの特性の向上を図ることができる。
【０１１７】
例えば、実施の形態１で詳細に説明したように、２つの境界部ａに窒素（イオン）注入した後、ゲート電極中の不純物を拡散させる。
【０１１８】
また、実施の形態２で説明したように、マスクとなる膜を素子分離上まで延在させ、素子分離上の中央部（境界部近傍）に不純物を注入しないようにし、不純物の拡散の始点を後退させる。
【０１１９】
また、実施の形態３で説明したように、２つの境界部ａにレーザーを照射し、境界部ａの多結晶シリコン膜を単結晶化した後、ゲート電極中の不純物を拡散させる。
【０１２０】
さらに、実施の形態４で説明したように、あらかじめ境界部ａ下に絶縁膜のパターンを形成し、不純物の拡散を抑制する。
【０１２１】
なお、ＳＲＡＭメモリセルに実施の形態１〜４を適用した場合の製造工程は、上記したように各アクティブやゲート電極の数や形状が異なる他は、実施の形態１〜４と同様であるためその説明を省略する。例えば、図２２のＥ−ＥおよびＦ−Ｆ断面を実施の形態１〜４のＡ−Ａ断面と対応させればよい。
【０１２２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２３】
例えば、上記実施の形態においては、ゲート電極を加工した後、その上部の不純物を拡散させたが、不純物を拡散させた後、ゲート電極を加工してもよい。
【０１２４】
また、実施の形態１〜４を適宜組合せても良い、例えば、実施の形態１の窒素イオンの注入と実施の形態４のゲート電極の境界部下の絶縁膜を併用してもよい。
【０１２５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１２６】
第１素子形成領域から第２素子形成領域まで延在する導電性膜であって、第１素子形成領域上に位置し第１不純物を有する部分と第２素子形成領域上に位置し第２不純物を有する部分との境界部に窒素イオンを注入した後、前記第１および第２不純物を拡散させたので、半導体集積回路装置の特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態４である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態４である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態５であるＳＲＡＭのメモリセルを示す等価回路図である。
【図２１】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２２】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２３】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【符号の説明】
１ 半導体基板（基板）
２ 素子分離
３ ｐ型ウエル
４ ｎ型ウエル
５ ゲート絶縁膜
６ 多結晶シリコン膜
１３ ｎ−型半導体領域
１４ ｐ−型半導体領域
１５ サイドウォールスペーサ
１６ｎ ｎ型不純物領域
１６ｐ ｐ型不純物領域
１７ ｎ＋型半導体領域
１８ ｐ＋型半導体領域
１９ コバルトシリサイド層
２０ 層間絶縁膜
２６ 窒素注入領域
３６ 単結晶シリコン領域
４６ 絶縁膜のパターン
Ａ、Ｂ 蓄積ノード
Ａｃｎ ｎ型アクティブ（ｎ型活性領域）
Ａｃｐ ｐ型アクティブ（ｐ型活性領域）
Ａｎ１ ｎ型アクティブ
Ａｎ２ ｎ型アクティブ
Ａｐ１ ｐ型アクティブ
Ａｐ２ ｐ型アクティブ
Ｃ１ コンタクトホール
ＤＬ、／ＤＬ データ線
Ｇｎ ｎ型ゲート電極（ゲート電極）
Ｇｐ ｐ型ゲート電極（ゲート電極）
ＨＭ 配線溝
ＩＮＶ１ ＣＭＯＳインバータ
ＩＮＶ２ ＣＭＯＳインバータ
Ｍ 光を吸収する膜
ＭＣ メモリセル
ＭＤ１、ＭＤ２ 配線
Ｐ１ プラグ
Ｑｄ１ 駆動用ＭＩＳＦＥＴ
Ｑｄ２ 駆動用ＭＩＳＦＥＴ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｐ１ 負荷用ＭＩＳＦＥＴ
Ｑｐ２ 負荷用ＭＩＳＦＥＴ
Ｑｔ１ 転送用ＭＩＳＦＥＴ
Ｑｔ２ 転送用ＭＩＳＦＥＴ
Ｒ１ レジスト膜
Ｒ２ レジスト膜
Ｒ３ レジスト膜
Ｒ４ レジスト膜
ＷＬ ワード線
Ｖｃｃ 電源電圧
Ｖｓｓ 基準電圧
ａ 境界部
ａ１ ゲート電極が横断する素子分離２の幅の１／２
ｂ１ ゲート電極となる導電性膜の膜厚
ｇ 結晶粒
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、デュアルゲート構造の半導体素子を有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
インバータ等の論理回路やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリセルを構成するＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）においては、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとのゲート電極が共通となっていることが多い。即ち、ｎチャネル型ＭＩＳＦＥＴが形成されるｐ型ウエルから、ｐチャネル型ＭＩＳＦＥＴが形成されるｎ型ウエルへ延在するようライン状にゲート電極が形成される。
【０００３】
一方、素子の微細化に伴い、ゲート長が０．２μｍ以下の世代では、短チャネル効果を抑制するため、ｐチャネル型ＭＩＳＦＥＴのゲート電極には、ｐ型不純物を注入したｐ型ゲート電極を、また、ｎチャネル型ＭＩＳＦＥＴのゲート電極には、ｎ型不純物を注入したｎ型ゲート電極を用いる、いわゆるデュアルゲート構造が採用されている。
【０００４】
特に、素子の微細化や高集積化が高度に要求されるＳＲＡＭにおいては、メモリ特性の向上のためデュアルゲート構造の採用が重要となっている。
【０００５】
例えば、非特許文献１には、ＳＲＡＭの高集積化を図るため１００ｎｍ技術を用いてセルサイズを１μｍ２程度とするため、ＰＮ素子分離の幅を０．１９μｍ程度としたＳＲＡＭが開示されている。
【０００６】
【非特許文献１】
２００２ シンポジウム オン ＶＬＳＩ テクノロジー ダイジェスト オブ テクニカル ペーパーズ、Ｐ１４−１５（２００２ Ｓｙｍｐｏｓｉｕｍ Ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，Ｐ１４−１５）、“Ｓｕｂ−１μｍ２ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｅｍｂｅｄｄｅｄ ＳＲＡＭ Ｔｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ １００ｎｍ Ｇｅｎｅｒａｔｉｏｎ ＳＯＣ ａｎｄ ｂｅｙｏｎｄ”
【０００７】
【発明が解決しようとする課題】
前述のデュアルゲート構造においては、ゲート電極下（ゲート絶縁膜中や半導体基板中）への不純物の突き抜けを防止するために、ゲート電極への不純物の注入の際、ゲート電極の表面に浅く不純物を注入する必要がある。
【０００８】
一方、ゲート電極の空乏化を抑制するためには、半導体集積回路装置（ＬＳＩ）の完成時までに、前記不純物をゲート電極の底部（ゲート絶縁膜との界面）まで熱拡散により拡散させる必要がある。
【０００９】
しかしながら、追って詳細に説明するように、素子の微細化のためにｐ型ウエルとｎ型ウエル間の素子分離の幅が小さくなると、これらのウエル間上に延在するゲート電極に打ち分けた不純物が本来打ち込まれる領域から逆側の領域まで拡散し打ち消し合うことで、所望の不純物濃度を確保することができなくなる。
【００１０】
例えば、ｐ型不純物が打ち込まれるｐ型ゲート電極の不純物濃度が低下すると、ゲート電極の空乏化、しきい値電位の変動やしきい値電位のばらつきが大きくなるといった問題が生じる。ｎ型ゲート電極の不純物濃度の低下によっても同様の問題が生じる。
【００１１】
特に、本発明者が検討している０．１３μｍ世代のＣＭＯＳ（相補型Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）においては、不純物を十分に拡散させる必要がある垂直方向（ゲート電極の厚さ方向）に対し、不純物の拡散を抑制する必要がある水平方向の距離が小さくなっており、ゲート電極の空乏化、しきい値電位の変動やしきい値電位のばらつき等の素子特性に対するマージンの確保が困難な状態となっている。
【００１２】
本発明の目的は、デュアルゲート電極構造のＭＩＳＦＥＴを有する半導体集積回路装置の特性を向上させる技術を提供することにある。
【００１３】
本発明の前記目的およびその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
（１）本発明の半導体集積回路装置の製造方法は、（ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板を準備する工程と、（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する導電性膜を形成する工程と、（ｃ）前記第１素子形成領域上の前記導電性膜中に第１不純物を注入する工程と、（ｄ）前記第２素子形成領域上の前記導電性膜中に第２不純物を注入する工程と、（ｅ）前記素子分離領域上の前記導電性膜中に窒素イオンを注入する工程と、（ｆ）前記（ｅ）工程の後、前記第１および第２不純物を前記導電性膜中に拡散させる工程と、
を有するものである。
【００１６】
（２）本発明の半導体集積回路装置の製造方法は、（ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板を準備する工程と、（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する導電性膜を形成する工程と、（ｃ）前記第２素子形成領域および前記素子分離領域上を第１マスク膜で覆い、前記第１素子形成領域上の前記導電性膜中に第１不純物を注入する工程と、（ｄ）前記第１素子形成領域および前記素子分離領域上を第２マスク膜で覆い、前記第２素子形成領域上の前記導電性膜中に第２不純物を注入する工程と、（ｅ）前記第１および第２不純物を前記導電性膜中に拡散させる工程と、を有するものである。
【００１７】
（３）本発明の半導体集積回路装置の製造方法は、（ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板を準備する工程と、（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する多結晶の導電性膜を形成する工程と、（ｃ）前記第１素子形成領域上の前記導電性膜中に第１不純物を注入する工程と、（ｄ）前記第２素子形成領域上の前記導電性膜中に第２不純物を注入する工程と、（ｅ）前記素子分離領域上の前記導電性膜を単結晶化する工程と、（ｆ）前記（ｅ）工程の後、前記第１および第２不純物を前記導電性膜中に拡散させる工程と、を有するものである。
【００１８】
（４）本発明の半導体集積回路装置の製造方法は、（ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板を準備する工程と、（ｂ）前記素子分離領域上に絶縁膜を形成する工程と、（ｃ）前記第１素子形成領域から前記絶縁膜上を通り前記第２素子形成領域まで延在する導電性膜を形成する工程と、（ｄ）前記第１素子形成領域上の前記導電性膜中に第１不純物を注入する工程と、（ｅ）前記第２素子形成領域上の前記導電性膜中に第２不純物を注入する工程と、（ｆ）前記第１および第２不純物を前記導電性膜中に拡散させる工程と、を有するものである。
【００１９】
（５）本発明の半導体集積回路装置は、（ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板と、（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する導電性膜であって、（ｂ１）前記第１素子形成領域上においては第１不純物を含有し、（ｂ２）前記第２素子形成領域上においては第２不純物を含有し、（ｂ３）前記素子分離領域上においては窒素イオンを含有する導電性膜と、を有するものである。
【００２０】
なお、後述する実施の形態を参照すれば、課題を解決するための手段として以下のものも考えられる。
【００２１】
（６）本発明の半導体集積回路装置は、（ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板と、（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する導電性膜であって、（ｂ１）前記第１素子形成領域上においては第１不純物を含有する多結晶状態の膜であり、（ｂ２）前記第２素子形成領域上においては第２不純物を含有する多結晶状態の膜であり、（ｂ３）前記素子分離領域上においては単結晶状態の膜である導電性膜と、を有するものである。
【００２２】
（７）本発明の半導体集積回路装置は、（ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板と、（ｂ）前記素子分離領域上に形成された絶縁膜と、（ｃ）前記第１素子形成領域から前記絶縁膜上を通り前記第２素子形成領域まで延在する導電性膜であって、（ｃ１）前記第１素子形成領域上においては第１不純物を含有し、（ｃ２）前記第２素子形成領域上においては第２不純物を含有する導電性膜と、を有するものである。
【００２３】
（８）また、前記（１）〜（４）の半導体集積回路装置の製造方法もしくは前記（５）〜（７）の半導体集積回路装置において、（ｄ１）前記第１素子形成領域上の前記導電性膜を第１導電型のＭＩＳＦＥＴのゲート電極とし、（ｄ２）前記第２素子形成領域上の前記導電性膜を第２導電型のＭＩＳＦＥＴのゲート電極とし、（ｄ３）前記第１導電型のＭＩＳＦＥＴおよび前記第２導電型のＭＩＳＦＥＴで、ＳＲＡＭメモリセルを構成してもよい。
【００２４】
（９）例えば、本発明の半導体集積回路装置は、ＳＲＡＭメモリセルを有する半導体集積回路装置であって、（ａ）第１から第４素子形成領域と、前記第１および第２素子形成領域間に位置する第１素子分離領域と、前記第３および第４素子形成領域間に位置する第２素子分離領域とを有する半導体基板と、（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する第１導電性膜であって、（ｂ１）前記第１素子形成領域上においては第１不純物を含有し、（ｂ２）前記第２素子形成領域上においては第２不純物を含有し、（ｂ３）前記第１素子分離領域上においては窒素イオンを含有する第１導電性膜と、（ｃ）前記第３素子形成領域から前記第４素子形成領域まで延在する第２導電性膜であって、（ｃ１）前記第３素子形成領域上においては第１不純物を含有し、（ｃ２）前記第４素子形成領域上においては第２不純物を含有し、（ｃ３）前記第２素子分離領域上においては窒素イオンを含有する第２導電性膜と、を有し、（ｄ）前記第１および第２導電性膜は、ＳＲＡＭメモリセルを構成するＭＩＳＦＥＴのゲート電極である。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
本実施の形態の半導体集積回路装置をその製造方法に従って説明する。図１〜図８は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。図９は、本実施の形態の半導体集積回路装置の要部平面図であり、各断面図の左図は、Ａ−Ａ部に、中央図は、Ｂ−Ｂ部に、右図は、Ｃ−Ｃ部に対応する。
【００２７】
図１に示すように、まず、半導体基板１（以下、単に「基板」という）中に素子分離２を形成する。この素子分離２は、例えばｐ型の単結晶シリコンからなる基板１をエッチングすることにより溝を形成し、基板１を熱酸化した後、溝の内部を含む基板１上に絶縁膜として酸化シリコン膜を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で堆積し、化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で溝の上部の酸化シリコン膜を研磨することにより形成する。
【００２８】
次に、基板１にｐ型不純物（ボロン）およびｎ型不純物（例えばリン）をイオン打ち込みした後、熱処理により上記不純物を拡散させることによって、ｐ型ウエル３およびｎ型ウエル４を形成する。このｐ型ウエル３の基板１からの露出領域をｐ型アクティブ（ｐ型活性領域）Ａｃｐと、ｎ型ウエル４の基板１からの露出領域をｎ型アクティブ（ｎ型活性領域）Ａｃｎとする。このｐ型アクティブＡｃｐ上には、ｎチャネル型ＭＩＳＦＥＴＱｎが、このｎ型アクティブＡｃｎ上には、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される（図９参照）。
【００２９】
次に、図２に示すように、基板１の主表面にゲート絶縁膜５として酸化シリコン膜を例えば熱酸化により形成する。
【００３０】
次いで、ゲート絶縁膜５上に導電性膜として多結晶シリコン膜６を例えばＣＶＤ法で１８０ｎｍ程度堆積する。
【００３１】
次いで、図３に示すように、ｐ型ウエル３上にフォトレジスト膜（以下、単に「レジスト膜」という）Ｒ１を形成し、このレジスト膜Ｒ１をマスクに、ｐ型不純物として例えばボロン（Ｂ）を加速電圧５ｋｅＶ、ドーズ量５×１０１５／ｃｍ２程度注入し、多結晶シリコン膜６の表面部にｐ型不純物領域１６ｐを形成する。なお、以下「×１０ｎ」を「Ｅｎ」と示す。
【００３２】
次いで、図４に示すように、レジスト膜Ｒ１を除去し、ｎ型ウエル４上にレジスト膜Ｒ２を形成し、このレジスト膜Ｒ２をマスクに、ｎ型不純物として例えばリン（Ｐ）を加速電圧１０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ２程度注入し、多結晶シリコン膜６の表面部にｎ型不純物領域１６ｎを形成する。次いで、レジスト膜Ｒ２を除去する。
【００３３】
ここで、ｐ型アクティブ（ｐ型ウエル３）Ａｃｐとｎ型アクティブ（ｎ型ウエル４）Ａｃｎとの間の素子分離２のほぼ中央部上の多結晶シリコン膜６中には、ｎ型不純物領域１６ｎとｐ型不純物領域１６ｐとの境界部ａができる。
【００３４】
次いで、図５に示すように、前記境界部近傍上に開口部を有するレジスト膜Ｒ３を形成する。言い換えれば、ｐ型アクティブＡｃｐとｎ型アクティブＡｃｎとの間の素子分離２上に開口部を有するレジスト膜Ｒ３を形成する。
【００３５】
次いで、レジスト膜Ｒ３をマスクに、窒素（Ｎ）を例えば加速電圧１０ｋｅＶ、ドーズ量１Ｅ１６／ｃｍ２程度注入し、窒素（イオン）注入領域２６を形成する。
【００３６】
次いで、レジスト膜Ｒ３を除去し、図６に示すように、ゲート電極を形成する領域にレジスト膜Ｒ４を形成する。このレジスト膜Ｒ４は、ｐ型アクティブＡｃｐ上から素子分離２上を通ってｎ型アクティブＡｃｎ上まで延在するライン状のパターンである（図９参照）。
【００３７】
次いで、レジスト膜Ｒ４をマスクに多結晶シリコン膜６（ｎ型不純物領域１６ｎ、ｐ型不純物領域１６ｐおよび窒素注入領域２６を含む）をエッチング（加工）することによりその上部に不純物が注入（１６ｎ、１６ｐ）されたライン状のパターンを形成する。
【００３８】
次いで、レジスト膜Ｒ４を除去し、上記パターンに、例えば窒素雰囲気中、９５０℃で、１２０秒程度の熱処理を施すことにより、パターンの上部（１６ｎ、１６ｐ）の不純物を拡散させる。これによりｎ型ゲート電極Ｇｎ、ｐ型ゲート電極Ｇｐが形成される（図７）。
【００３９】
このように本実施の形態によれば、ゲート電極となる導電性膜に打ち込んだｐ型およびｎ型不純物の境界部（ゲート電極の接続部、接合部）ａに窒素を注入したので、前記不純物の拡散を抑制できる。
【００４０】
即ち、図１０に示すように、ゲート電極となる導電性膜に打ち込んだｐ型およびｎ型不純物の境界部に窒素注入領域２６を形成すると、図１１に示すように、例えばｎ型不純物領域１６ｎからｐ型ゲート電極（反対側のアクティブ、この場合Ａｃｎ）への不純物の拡散が抑制される。このように、窒素注入領域２６において拡散係数が低下するのは、ｎ型やｐ型の不純物の注入の際に生じた多結晶シリコン膜中の結晶欠陥が窒素により修復されるためと考えられる。このような結晶欠陥が存在する場合には、その欠陥を介し不純物が増速拡散するが、欠陥を修復することにより拡散速度を抑えられるのである。なお、増速拡散の程度は、熱処理条件によっても変化するが、ボロン（Ｂ）で約１０％、リン（Ｐ）で約３０％の拡散距離の増加を確認している。
【００４１】
従って、窒素を注入しない場合（図１２）は、その後の熱処理によりｎ型不純物領域１６ｎからｐ型ゲート電極形成領域へ不純物が大きく拡散する（図１３）。その結果、ｐ型ゲート電極Ｇｐ中の不純物濃度が低下し、ＭＩＳＦＥＴの特性を劣化させる。
【００４２】
例えば、図１１に示すように、ゲート電極となる導電性膜の膜厚をｂ１、ゲート電極が横断する素子分離２の幅の１／２をａ１とすると、０．１３μｍルールのＣＭＯＳでは、ａ１は、１６０ｎｍ程度、ｂ１は、１８０ｎｍ程度となる（ａ１＜ｂ１）。この様に、分離幅の半分がゲート電極厚より小さくなる。
【００４３】
従って、ゲート電極の厚さ方向と同程度の速度で水平方向にも不純物が拡散すると考えると、素子分離を超えて逆導電型のアクティブ領域まで不純物が拡散することになる。
【００４４】
例えば、リンの拡散長で約２５％の拡散防止効果があるとすると、拡散長は約１３５ｎｍ（１８０ｎｍ×０．７５）となり、素子分離２の幅の１／２（ａ１＝１６０ｎｍ）以下となる。
【００４５】
従って、アクティブ領域上のゲート電極の不純物濃度の低下を抑えることができ、ゲート電極の空乏化、しきい値電位の変動やしきい値電位のばらつき等を抑制することができる。また、ＭＩＳＦＥＴの特性の向上を図ることができる。
【００４６】
次いで、図８に示すように、ｐ型ウエル３上のｎ型ゲート電極Ｇｎの両側にｎ型不純物（ヒ素）を注入することによってｎ−型半導体領域１３を形成し、また、ｎ型ウエル４上のｐ型ゲート電極Ｇｐの両側にｐ型不純物（ボロン）を注入することによってｐ−型半導体領域１４を形成する。
【００４７】
次いで、基板１上に絶縁膜として窒化シリコン膜を例えばＣＶＤ法で堆積した後、異方的にエッチングすることによって、ゲート電極Ｇｎ、Ｇｐの側壁にサイドウォールスペーサ１５を形成する。
【００４８】
次に、ｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ＋型半導体領域１７（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ボロン）をイオン打ち込みすることによってｐ＋型半導体領域１８（ソース、ドレイン）を形成する。
【００４９】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００５０】
次に、基板１上に、高融点金属膜としてコバルト（Ｃｏ）膜を例えばスパッタ法により堆積し、熱処理を施すことにより、基板１の露出部（ｎ＋型半導体領域１７、ｐ＋型半導体領域１８）と、Ｃｏ膜との接触部およびゲート電極Ｇｎ、ＧｐとＣｏ膜との接触部において、コバルトシリサイド層１９を形成する。その後、未反応の高融点金属膜を除去する。
【００５１】
次いで、基板１上に層間絶縁膜２０として酸化シリコン膜を例えばＣＶＤ法で堆積する。
【００５２】
次に、層間絶縁膜２０をエッチングすることによって、ｎ＋型半導体領域（ソース、ドレイン）およびｐ＋型半導体領域１８（ソース、ドレイン）上にコンタクトホールＣ１を形成する。
【００５３】
次いで、コンタクトホールＣ１の内部を含む層間絶縁膜２０の上部にバリア膜としてチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜の積層膜（図示せず）を例えばスパッタ法により順次堆積し、さらに、導電性膜としてタングステン（Ｗ）膜例えばＣＶＤ法で堆積し、コンタクトホールＣ１外部のＷ膜等を例えばＣＭＰ法により除去することによりプラグＰ１を形成する。
【００５４】
図９に、プラグＰ１形成後の半導体集積回路装置の要部平面図を示す。なお、図中の上部のｐ型アクティブＡｃｐおよびｎ型アクティブＡｃｎは、ウエル給電用のアクティブであり、その上部にはウエル給電用のプラグＰ１が形成されている。
【００５５】
この後、プラグＰ１上に第１層配線が形成され、さらに、層間絶縁膜、プラグおよび配線の形成を繰り返すことによって多層の配線を形成する。これらの図示および詳細な説明は省略する。
【００５６】
さらに、最上層配線上には、保護膜が形成され、この保護膜を除去することにより最上層配線の一部（パッド部）を露出させる。次いで、チップ上のパッド部と実装基板の外部端子等との間をワイヤやバンプ電極等を介して接続し、必要に応じてチップの周辺を樹脂等で封止することにより半導体集積回路装置が完成する。なお、これらの図示も省略する。
【００５７】
（実施の形態２）
本実施の形態においては、ゲート電極となる導電性膜にｐ型もしくはｎ型不純物を打ち込む際のレジスト膜をｐ型アクティブとｎ型アクティブとの間の素子分離上まで延在させる。なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
【００５８】
まず、実施の形態１と同様に素子分離２、ｐ型ウエル３（ｐ型アクティブＡｃｐ）、ｎ型ウエル４（ｎ型アクティブＡｃｎ）およびゲート絶縁膜５を形成する（図２参照）。
【００５９】
次いで、ゲート絶縁膜５上に導電性膜として多結晶シリコン膜６を例えばＣＶＤ法で１８０ｎｍ程度堆積する。
【００６０】
次いで、ｐ型ウエル３上にレジスト膜（図示せず）を形成し、このレジスト膜をマスクに、ｐ型不純物として例えばボロン（Ｂ）を加速電圧５ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ２程度注入し、多結晶シリコン膜６の表面部にｐ型不純物領域１６ｐを形成する。この際、レジスト膜をｎ型アクティブＡｃｎとｐ型アクティブＡｃｐの間の素子分離２上まで延在するよう加工する。より好ましくは、レジスト膜の端部が、ｎ型アクティブＡｃｎとｐ型アクティブＡｃｐの間の素子分離２の中央部よりｎ型アクティブＡｃｎ側に位置するよう加工する。
【００６１】
次いで、図１４に示すように、上記レジスト膜を除去し、ｎ型ウエル４上にレジスト膜Ｒ２を形成し、このレジスト膜Ｒ２をマスクに、ｎ型不純物として例えばリン（Ｐ）を加速電圧１０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ２程度注入し、多結晶シリコン膜６の表面部にｎ型不純物領域１６ｎを形成する。この際、上記レジスト膜と同様、レジスト膜Ｒ２をｎ型アクティブＡｃｎとｐ型アクティブＡｃｐの間の素子分離２上まで延在するよう加工する。より好ましくは、レジスト膜の端部が、ｎ型アクティブＡｃｎとｐ型アクティブＡｃｐの間の素子分離２の中央部よりｐ型アクティブＡｃｐ側に位置するよう加工する。次いで、レジスト膜Ｒ２を除去する。
【００６２】
その結果、素子分離２の中央部上には、不純物が注入されない領域ができる。
【００６３】
次いで、実施の形態１と同様に、ゲート電極を形成する領域にレジスト膜を形成し、多結晶シリコン膜６（ｎ型不純物領域１６ｎおよびｐ型不純物領域１６ｐを含む）をエッチング（加工）することによりその上部に不純物が注入（１６ｎ、１６ｐ）されたライン状のパターンを形成する。
【００６４】
次いで、上記レジスト膜を除去し、例えば窒素雰囲気中、９５０℃で、１２０秒程度の熱処理を施すことにより、ライン状のパターンの上部（１６ｎ、１６ｐ）の不純物を拡散させる。これによりｎ型ゲート電極Ｇｎ、ｐ型ゲート電極Ｇｐが形成される。
【００６５】
このように本実施の形態によれば、ゲート電極となる導電性膜に不純物を打ち込む際、マスクとなる膜を素子分離上まで延在させたので、素子分離上の導電性膜中に不純物が注入されない。従って、図１５に示すように、不純物の拡散の始点が後退する。即ち、不純物領域（１６ｎ、１６ｐ）の端部から反対側のアクティブまでの距離を大きくすることができる。よって、水平方向の拡散のマージンを大きくでき、不純物が反対側のアクティブ領域上まで拡散することを低減できる。
【００６６】
従って、アクティブ領域上の不純物濃度の低下を抑えることができ、ゲート電極の空乏化、しきい値電位の変動やしきい値電位のばらつき等を抑制することができる。また、ＭＩＳＦＥＴの特性の向上を図ることができる。
【００６７】
この後、実施の形態１と同様に、ｎ−型半導体領域１３、ｐ−型半導体領域１４およびサイドウォールスペーサ１５が形成され、さらに、ｎ＋型半導体領域１７（ソース、ドレイン）、ｐ＋型半導体領域１８（ソース、ドレイン）およびコバルトシリサイド層１９等が形成される。以降の工程は、実施の形態１と同様であるため、その説明を省略する。
【００６８】
（実施の形態３）
本実施の形態においては、ゲート電極となる多結晶シリコン膜に打ち込んだｐ型およびｎ型不純物の境界部ａにレーザーを照射し、境界部ａを単結晶化した。なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
【００６９】
まず、実施の形態１と同様に素子分離２、ｐ型ウエル３（ｐ型アクティブＡｃｐ）、ｎ型ウエル４（ｎ型アクティブＡｃｎ）およびゲート絶縁膜５を形成する（図２参照）。
【００７０】
次いで、実施の形態１と同様に不純物を注入し、多結晶シリコン膜６の表面部にｐ型不純物領域１６ｐおよびｎ型不純物領域１６ｎを形成する。
【００７１】
ここで、ｐ型アクティブＡｃｐとｎ型アクティブＡｃｎとの間の素子分離２のほぼ中央部上の多結晶シリコン膜６中には、ｎ型不純物領域１６ｎとｐ型不純物領域１６ｐとの境界部ａができる。
【００７２】
また、図１６に示すように、多結晶シリコン膜６（１６ｎ、１６ｐ含む）中には、多結晶シリコンの結晶粒ｇが多数存在する。
【００７３】
次いで、前記境界部近傍上に光を吸収する膜（例えばＴｉＮ膜）Ｍを形成する。言い換えれば、ｐ型アクティブＡｃｐとｎ型アクティブＡｃｎとの間の素子分離２上に光を吸収する膜Ｍを形成する。
【００７４】
次いで、レーザーを照射しアニール（熱処理）することで、境界部近傍の多結晶シリコン膜６を単結晶化する（図１７）。その結果、単結晶シリコン領域３６が形成される。
【００７５】
次いで、上記膜Ｍを除去し、実施の形態１と同様にゲート電極を形成する領域にレジスト膜を形成し、多結晶シリコン膜６（ｎ型不純物領域１６ｎ、ｐ型不純物領域１６ｐおよび単結晶シリコン領域３６を含む）をエッチング（加工）する。
【００７６】
次いで、上記レジスト膜を除去し、例えば窒素雰囲気中、９５０℃で、１２０秒程度の熱処理を施すことにより、加工後のパターンの上部（１６ｎ、１６ｐ）の不純物を拡散させる。これによりｎ型ゲート電極Ｇｎ、ｐ型ゲート電極Ｇｐが形成される。
【００７７】
このように本実施の形態によれば、ゲート電極となる多結晶シリコン膜に打ち込んだｐ型およびｎ型不純物の境界部ａにレーザーを照射し、境界部ａの多結晶シリコンを単結晶化したので、前記不純物の拡散を抑制できる。これは、多結晶シリコン中の不純物の拡散速度は、結晶（ｇ）中より、結晶粒界の方が早いためである。言い換えれば、結晶中より結晶粒界の方が拡散係数が大きいためである。従って、境界部を単結晶化すれば結晶粒界を少なくでき、不純物の拡散を抑制することができるのである。
【００７８】
従って、アクティブ領域上の不純物濃度の低下を抑えることができ、ゲート電極の空乏化、しきい値電位の変動やしきい値電位のばらつき等を抑制することができる。また、ＭＩＳＦＥＴの特性の向上を図ることができる。
【００７９】
この後、実施の形態１と同様に、ｎ−型半導体領域１３、ｐ−型半導体領域１４およびサイドウォールスペーサ１５が形成され、さらに、ｎ＋型半導体領域１７（ソース、ドレイン）、ｐ＋型半導体領域１８（ソース、ドレイン）およびコバルトシリサイド層１９等が形成される。以降の工程は、実施の形態１と同様であるため、その説明を省略する。
【００８０】
なお、本実施の形態においては、不純物を注入した後、レーザーを照射する等して単結晶化を行ったが、単結晶化を行った後に、不純物の注入および拡散を行ってもよい。
【００８１】
（実施の形態４）
本実施の形態においては、素子分離上にあらかじめ絶縁膜を形成し、ゲート電極となる多結晶シリコン膜に打ち込んだｐ型およびｎ型不純物の拡散を抑制した。なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
【００８２】
まず、実施の形態１と同様に素子分離２、ｐ型ウエル３（ｐ型アクティブＡｃｐ）、ｎ型ウエル４（ｎ型アクティブＡｃｎ）およびゲート絶縁膜５を形成する（図２参照）。
【００８３】
次いで、図１８に示すように、ｎ型アクティブＡｃｎとｐ型アクティブＡｃｐの間の素子分離２上に絶縁膜のパターン４６を形成する。この絶縁膜のパターン４６は、基板１上に例えば酸化シリコン膜を例えばＣＶＤ法で堆積した後、エッチングすることにより形成する。この絶縁膜のパターン４６は、ゲート電極（Ｇｎ、Ｇｐ）と素子分離２とのパターンの重なり合う領域に例えば矩形状に形成してもよいし、また、ゲート電極と直交するようなライン状のパターンとしてもよい。
【００８４】
次いで、ゲート絶縁膜５および絶縁膜のパターン４６上に導電性膜として多結晶シリコン膜６を例えばＣＶＤ法で堆積する。次いで、アクティブ上の多結晶シリコン膜６の膜厚が１８０ｎｍ程度となるよう、多結晶シリコン膜６の上部をＣＭＰ法等により除去し、その表面を平坦化する。その結果、絶縁膜のパターン４６上の多結晶シリコン膜が薄くなる。
【００８５】
次いで、実施の形態１と同様に不純物を注入し、多結晶シリコン膜６の表面部にｐ型不純物領域１６ｐおよびｎ型不純物領域１６ｎを形成する。
【００８６】
ここで、ｐ型アクティブＡｃｐとｎ型アクティブＡｃｎとの間の素子分離２のほぼ中央部上の多結晶シリコン膜６中には、ｎ型不純物領域１６ｎとｐ型不純物領域１６ｐとの境界部ａができる。言い換えれば、絶縁膜のパターン４６上の多結晶シリコン膜６中には、ｎ型不純物領域１６ｎとｐ型不純物領域１６ｐとの境界部ａができる。
【００８７】
次いで、実施の形態１と同様に、ゲート電極を形成する領域にレジスト膜を形成し、多結晶シリコン膜６（ｎ型不純物領域１６ｎおよびｐ型不純物領域１６ｐを含む）をエッチング（加工）することによりその上部に不純物が注入（１６ｎ、１６ｐ）されたライン状のパターンを形成する。
【００８８】
次いで、上記レジスト膜を除去し、例えば窒素雰囲気中、９５０℃で、１２０秒程度の熱処理を施すことにより、上記ライン状のパターンの上部（１６ｎ、１６ｐ）の不純物を拡散させる。これによりｎ型ゲート電極Ｇｎ、ｐ型ゲート電極Ｇｐが形成される。
【００８９】
このように本実施の形態によれば、あらかじめゲート電極となる多結晶シリコン膜に打ち込んだｐ型およびｎ型不純物の境界部ａ下に絶縁膜のパターンを形成したので、境界部ａからアクティブまでの距離を大きくできる。また、境界部近傍の多結晶シリコン膜が薄くなるため、拡散する不純物量も小さくなる。従って、前記不純物が反対側のアクティブまで拡散することを抑制できる（図１９）。
【００９０】
従って、アクティブ領域上の不純物濃度の低下を抑えることができ、ゲート電極の空乏化、しきい値電位の変動やしきい値電位のばらつき等を抑制することができる。また、ＭＩＳＦＥＴの特性の向上を図ることができる。
【００９１】
この後、実施の形態１と同様に、ｎ−型半導体領域１３、ｐ−型半導体領域１４およびサイドウォールスペーサ１５が形成され、さらに、ｎ＋型半導体領域１７（ソース、ドレイン）、ｐ＋型半導体領域１８（ソース、ドレイン）およびコバルトシリサイド層１９等が形成される。以降の工程は、実施の形態１と同様であるため、その説明を省略する。
【００９２】
（実施の形態５）
上記実施の形態１〜４においては、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ（相補型ＭＩＳＦＥＴ）を例に説明したが、以下に示すように、ＳＲＡＭを構成するＭＩＳＦＥＴに上記実施の形態を適用してもよい。
【００９３】
図２０は、本実施の形態のＳＲＡＭのメモリセルを示す等価回路図である。図示するように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１，Ｑｄ２ 、一対の負荷用ＭＩＳＦＥＴＱｐ１，Ｑｐ２ および一対の転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２ により構成されている。駆動用ＭＩＳＦＥＴＱｄ１，Ｑｄ２ および転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２ はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１，Ｑｐ２ はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００９４】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１ および負荷用ＭＩＳＦＥＴＱｐ１ は、ＣＭＯＳインバータＩＮＶ１ を構成し、駆動用ＭＩＳＦＥＴＱｄ２ および負荷用ＭＩＳＦＥＴＱｐ２ は、ＣＭＯＳインバータＩＮＶ２ を構成している。これら一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２ の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１ のソース、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２ のソース、ドレイン領域の一方に接続されている。
【００９５】
さらに、転送用ＭＩＳＦＥＴＱｔ１ のソース、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２ のソース、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１，Ｑｐ２ の各ソース領域）は電源電圧（Ｖｃｃ） に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１，Ｑｄ２ の各ソース領域）は基準電圧（Ｖｓｓ） に接続されている。
【００９６】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１ の蓄積ノードＡが高電位（“Ｈ” ）であるときには、駆動用ＭＩＳＦＥＴＱｄ２ がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２ の蓄積ノードＢが低電位（“Ｌ”）になる。従って、駆動用ＭＩＳＦＥＴＱｄ１ がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ” ）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２ を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００９７】
転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２ のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２ の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ” ）であるときには、転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２ がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ” または“Ｌ” ）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００９８】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ” 電位レベル、転送用ＭＩＳＦＥＴＱｔ１，Ｑｔ２ をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。
【００９９】
次に、本実施の形態のＳＲＡＭの製造方法を図２１〜図２４を用いて説明する。図２１、図２２および図２４は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部平面図である。なお、平面図においては、メモリセル約１個分の領域を示す。また、図２３は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図であり、例えば図２４のＤ−Ｄ部に対応する。
【０１００】
まず、ＳＲＡＭの製造方法の概略を説明する。図２１および図２３に示すように、実施の形態１と同様に、基板１中に素子分離２を形成する。次いで、実施の形態１と同様に、ｐ型ウエル３（ｐ型アクティブＡｐ１、Ａｐ２）、ｎ型ウエル４（ｎ型アクティブＡｎ１、Ａｎ２）およびゲート絶縁膜５を形成する。
【０１０１】
次いで、ゲート絶縁膜５上に導電性膜として多結晶シリコン膜を例えばＣＶＤ法で堆積する。
【０１０２】
次に、ｎチャネル型ＭＩＳＦＥＴ（Ｑｄ１，Ｑｄ２，Ｑｔ１，Ｑｔ２）のゲート電極がｎ型となるよう、また、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１，Ｑｐ２）のゲート電極がｐ型となるよう、不純物を注入する。即ち、ｎ型アクティブ（Ａｎ１、Ａｎ２）上の多結晶シリコン膜には、ｐ型の不純物を、ｐ型アクティブ（Ａｐ１、Ａｐ２）上の多結晶シリコン膜には、ｎ型の不純物を注入する。
【０１０３】
次いで、レジスト膜（図示せず）をマスクにして多結晶シリコン膜をドライエッチングし、上記不純物を拡散させることにより、ｎ型多結晶シリコン膜からなるゲート電極Ｇｎおよびｐ型多結晶シリコン膜からなるゲート電極Ｇｐを形成する。ここで、図２２に示すように、ｐ型アクティブＡｐ１上には、転送用ＭＩＳＦＥＴＱｔ１のゲート電極Ｇｎと、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇｎが形成され、ｐ型アクティブＡｐ２上には、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇｎと、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇｎが形成されている。また、ｎ型アクティブＡｎ１上には、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極Ｇｐが形成され、ｎ型アクティブＡｎ２上には、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇｐが形成されている。これらのゲート電極は、それぞれ図中のＤ−Ｄと直交する方向に形成され、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇｐと駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇｎとは共通であり（接続されており）、また、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極Ｇｐおよび駆動用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇｎとは共通である。従って、共通のゲート電極が横断する素子分離上には、ｎ型不純物とｐ型不純物の境界部が形成される。
【０１０４】
次に、ｐ型ウエル３上のゲート電極Ｇの両側にｎ型不純物（ヒ素）を注入することによってｎ−型半導体領域を形成し、また、ｎ型ウエル４上にｐ型不純物（ボロン）を注入することによってｐ−型半導体領域１４を形成する。
【０１０５】
次いで、基板１上にＣＶＤ法で窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォールスペーサ１５を形成する。
【０１０６】
次に、ｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ＋型半導体領域（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ＋型半導体領域１８（ソース、ドレイン）を形成する。
【０１０７】
ここまでの工程で、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２）および周辺回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが完成する。
【０１０８】
続いて、基板１の表面を洗浄した後、基板１上に、スパッタ法によりＣｏ膜を堆積する。次いで、熱処理を施し、基板１の露出部（ｎ＋型半導体領域、ｐ＋型半導体領域１８）およびゲート電極Ｇｎ、Ｇｐ上に、コバルトシリサイド層１９を形成する。
【０１０９】
次いで、未反応のＣｏ膜およびＴｉ膜をエッチングにより除去する。次いで、基板１上に層間絶縁膜（酸化シリコン膜）を堆積し、その中に、プラグＰ１および配線ＭＤ１、ＭＤ２を形成する。
【０１１０】
これらを形成するには、まず、層間絶縁膜をエッチングすることによって、ｎ＋型半導体領域（ソース、ドレイン）およびｐ＋型半導体領域１８（ソース、ドレイン）上にコンタクトホールＣ１および配線溝ＨＭを形成する。また、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のゲート電極Ｇ上にコンタクトホールＣ１を形成する。ここで、一方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ１のドレイン上から負荷用ＭＩＳＦＥＴＱｐ１のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極上まで延在している。また、他方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ２のドレイン上から負荷用ＭＩＳＦＥＴＱｐ２のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極上まで延在している。
【０１１１】
次いで、コンタクトホールＣ１および配線溝ＨＭ内に導電性膜を埋め込むことによりプラグＰ１および配線ＭＤ１、ＭＤ２を形成する。
【０１１２】
この後、第１層配線や第２層配線を介してプラグＰ１や配線ＭＤ１、ＭＤ２が接続され、図２０を参照しながら説明したＳＲＡＭが略完成する。なお、第１層配線、第２層配線およびこれらの間のプラグの図示およびその詳細な製造工程については省略する。
【０１１３】
このようにＳＲＡＭのメモリセルにおいては、メモリセル約１個分の領域に、複数のアクティブ（Ａｐ１、Ａｐ２、Ａｎ１、Ａｎ２）が形成される。従って、ｐ型アクティブとｎ型アクティブとの間が素子分離で分離される。一方、前述した通り、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇｐと駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇｎとは共通であり、また、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極Ｇｐおよび駆動用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇｎとは共通である。
【０１１４】
従って、上記ゲート電極に不純物を注入する場合には、図１３を参照しながら実施の形態１で説明したように、ゲート電極中のｎ型不純物とｐ型不純物とがその境界部で打ち消し合い、ＭＩＳＦＥＴの特性を劣化させる。
【０１１５】
特に、ＳＲＡＭのようなメモリセルにおいてはその高集積化のために単位セル面積を縮小する傾向にあるため、ｐ型アクティブとｎ型アクティブとの間の素子分離幅を縮小する必要がある。従って、各不純物が反対側のアクティブ上まで拡散し易く、上記問題が顕著となる。
【０１１６】
そこで、図２２に示す、Ｑｄ１とＱｐ１のゲート電極の境界部ａやＱｐ２とＱｄ２のゲート電極の境界部ａに、実施の形態１〜４を適用することで、アクティブ領域上の不純物濃度の低下を抑えることができ、ゲート電極の空乏化、しきい値電位の変動やしきい値電位のばらつき等を抑制することができる。また、ＭＩＳＦＥＴの特性の向上を図ることができる。
【０１１７】
例えば、実施の形態１で詳細に説明したように、２つの境界部ａに窒素（イオン）注入した後、ゲート電極中の不純物を拡散させる。
【０１１８】
また、実施の形態２で説明したように、マスクとなる膜を素子分離上まで延在させ、素子分離上の中央部（境界部近傍）に不純物を注入しないようにし、不純物の拡散の始点を後退させる。
【０１１９】
また、実施の形態３で説明したように、２つの境界部ａにレーザーを照射し、境界部ａの多結晶シリコン膜を単結晶化した後、ゲート電極中の不純物を拡散させる。
【０１２０】
さらに、実施の形態４で説明したように、あらかじめ境界部ａ下に絶縁膜のパターンを形成し、不純物の拡散を抑制する。
【０１２１】
なお、ＳＲＡＭメモリセルに実施の形態１〜４を適用した場合の製造工程は、上記したように各アクティブやゲート電極の数や形状が異なる他は、実施の形態１〜４と同様であるためその説明を省略する。例えば、図２２のＥ−ＥおよびＦ−Ｆ断面を実施の形態１〜４のＡ−Ａ断面と対応させればよい。
【０１２２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２３】
例えば、上記実施の形態においては、ゲート電極を加工した後、その上部の不純物を拡散させたが、不純物を拡散させた後、ゲート電極を加工してもよい。
【０１２４】
また、実施の形態１〜４を適宜組合せても良い、例えば、実施の形態１の窒素イオンの注入と実施の形態４のゲート電極の境界部下の絶縁膜を併用してもよい。
【０１２５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１２６】
第１素子形成領域から第２素子形成領域まで延在する導電性膜であって、第１素子形成領域上に位置し第１不純物を有する部分と第２素子形成領域上に位置し第２不純物を有する部分との境界部に窒素イオンを注入した後、前記第１および第２不純物を拡散させたので、半導体集積回路装置の特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態４である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態４である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態５であるＳＲＡＭのメモリセルを示す等価回路図である。
【図２１】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２２】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２３】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【符号の説明】
１ 半導体基板（基板）
２ 素子分離
３ ｐ型ウエル
４ ｎ型ウエル
５ ゲート絶縁膜
６ 多結晶シリコン膜
１３ ｎ−型半導体領域
１４ ｐ−型半導体領域
１５ サイドウォールスペーサ
１６ｎ ｎ型不純物領域
１６ｐ ｐ型不純物領域
１７ ｎ＋型半導体領域
１８ ｐ＋型半導体領域
１９ コバルトシリサイド層
２０ 層間絶縁膜
２６ 窒素注入領域
３６ 単結晶シリコン領域
４６ 絶縁膜のパターン
Ａ、Ｂ 蓄積ノード
Ａｃｎ ｎ型アクティブ（ｎ型活性領域）
Ａｃｐ ｐ型アクティブ（ｐ型活性領域）
Ａｎ１ ｎ型アクティブ
Ａｎ２ ｎ型アクティブ
Ａｐ１ ｐ型アクティブ
Ａｐ２ ｐ型アクティブ
Ｃ１ コンタクトホール
ＤＬ、／ＤＬ データ線
Ｇｎ ｎ型ゲート電極（ゲート電極）
Ｇｐ ｐ型ゲート電極（ゲート電極）
ＨＭ 配線溝
ＩＮＶ１ ＣＭＯＳインバータ
ＩＮＶ２ ＣＭＯＳインバータ
Ｍ 光を吸収する膜
ＭＣ メモリセル
ＭＤ１、ＭＤ２ 配線
Ｐ１ プラグ
Ｑｄ１ 駆動用ＭＩＳＦＥＴ
Ｑｄ２ 駆動用ＭＩＳＦＥＴ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｐ１ 負荷用ＭＩＳＦＥＴ
Ｑｐ２ 負荷用ＭＩＳＦＥＴ
Ｑｔ１ 転送用ＭＩＳＦＥＴ
Ｑｔ２ 転送用ＭＩＳＦＥＴ
Ｒ１ レジスト膜
Ｒ２ レジスト膜
Ｒ３ レジスト膜
Ｒ４ レジスト膜
ＷＬ ワード線
Ｖｃｃ 電源電圧
Ｖｓｓ 基準電圧
ａ 境界部
ａ１ ゲート電極が横断する素子分離２の幅の１／２
ｂ１ ゲート電極となる導電性膜の膜厚
ｇ 結晶粒
Claims (5)
- （ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板を準備する工程と、
（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する導電性膜を形成する工程と、
（ｃ）前記第１素子形成領域上の前記導電性膜中に第１不純物を注入する工程と、
（ｄ）前記第２素子形成領域上の前記導電性膜中に第２不純物を注入する工程と、
（ｅ）前記素子分離領域上の前記導電性膜中に窒素イオンを注入する工程と、
（ｆ）前記（ｅ）工程の後、前記第１および第２不純物を前記導電性膜中に拡散させる工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - （ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板を準備する工程と、
（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する導電性膜を形成する工程と、
（ｃ）前記第２素子形成領域および前記素子分離領域上を第１マスク膜で覆い、前記第１素子形成領域上の前記導電性膜中に第１不純物を注入する工程と、
（ｄ）前記第１素子形成領域および前記素子分離領域上を第２マスク膜で覆い、前記第２素子形成領域上の前記導電性膜中に第２不純物を注入する工程と、
（ｅ）前記第１および第２不純物を前記導電性膜中に拡散させる工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - （ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板を準備する工程と、
（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する多結晶の導電性膜を形成する工程と、
（ｃ）前記第１素子形成領域上の前記導電性膜中に第１不純物を注入する工程と、
（ｄ）前記第２素子形成領域上の前記導電性膜中に第２不純物を注入する工程と、
（ｅ）前記素子分離領域上の前記導電性膜を単結晶化する工程と、
（ｆ）前記（ｅ）工程の後、前記第１および第２不純物を前記導電性膜中に拡散させる工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - （ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板を準備する工程と、
（ｂ）前記素子分離領域上に絶縁膜を形成する工程と、
（ｃ）前記第１素子形成領域から前記絶縁膜上を通り前記第２素子形成領域まで延在する導電性膜を形成する工程と、
（ｄ）前記第１素子形成領域上の前記導電性膜中に第１不純物を注入する工程と、
（ｅ）前記第２素子形成領域上の前記導電性膜中に第２不純物を注入する工程と、
（ｆ）前記第１および第２不純物を前記導電性膜中に拡散させる工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - （ａ）第１素子形成領域と、第２素子形成領域と、前記第１および第２素子形成領域間に位置する素子分離領域とを有する半導体基板と、
（ｂ）前記第１素子形成領域から前記第２素子形成領域まで延在する導電性膜であって、
（ｂ１）前記第１素子形成領域上においては第１不純物を含有し、
（ｂ２）前記第２素子形成領域上においては第２不純物を含有し、
（ｂ３）前記素子分離領域上においては窒素イオンを含有する導電性膜と、
を有することを特徴とする半導体集積回路装置。
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| JP2003080231A JP2004288951A (ja) | 2003-03-24 | 2003-03-24 | 半導体集積回路装置およびその製造方法 |
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| JP2003080231A JP2004288951A (ja) | 2003-03-24 | 2003-03-24 | 半導体集積回路装置およびその製造方法 |
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| JP2008042092A (ja) * | 2006-08-09 | 2008-02-21 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2003
- 2003-03-24 JP JP2003080231A patent/JP2004288951A/ja active Pending
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| US8264045B2 (en) | 2006-08-09 | 2012-09-11 | Panasonic Corporation | Semiconductor device including a SRAM section and a logic circuit section |
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