CN101373636B - 防止存储器阵列产生位线干扰的方法 - Google Patents

Abstract

本发明公开了一种防止存储器阵列产生位线干扰的方法，所述的存储器阵列由数个包括栅极、源极、漏极的存储单元以阵列形式排列而成，每一行的存储单元的栅极均连接至一字线，每一列的存储单元的源极和漏极分别连接至一位线，且相邻两列存储单元之间共用一条位线，所述方法当某一存储单元在接受编程时，若其它存储单元所连接的两条位线一条处于高电位、一条处于悬空状态或低电位时，则对该其它存储单元加载一栅极偏置电压。采用本发明的方法可防止非挥发性存储器阵列产生位线干扰，从而提高存储器件的性能。

Description

防止存储器阵列产生位线干扰的方法

技术领域

本发明涉及半导体器件的数据擦写技术，尤其涉及防止非挥发性存储器阵列产生位线干扰的方法。

背景技术

非挥发性存储器(nonvolatile memory)是一种常用的半导体器件，根据材料、结构的不同，非挥发性存储器可分为很多种类。以氮只读存储器(NROM)为例，其具有如图1所示的器件结构，它包括：衬底1、形成于衬底1中的源极2和漏极3，以及形成于衬底1上方的栅极4，其中，栅极4和衬底1之间还具有三个相叠加的绝缘层51、52、53，中间一层52为捕陷电荷层(charge-trappinglayer)，用于存储数据，上下两侧的绝缘层51、53用于锁住中间层52的电荷。补陷电荷层52的两端具有可充电区域61、62，分别用于存储一比特的数据。

图2是非挥发性存储器阵列的结构示意图，该阵列由数个如图1所示的存储单元以阵列形式排列而成，为了简化说明，图中仅画出了16个单元，于实际应用中可根据需要进行结构的扩展。每一行的存储单元的栅极均连接至一条字线(Word Line，WL)，每一列的存储单元的源极和漏极分别连接至一条位线(BitLine，BL)，且相邻两列存储单元之间共用一条位线，例如存储单元C11～C41和存储单元C12～C42之间共用位线BL2。

当需要对某一条位线上的一个存储单元进行编程时，容易出现对邻近存储单元的干扰。以存储单元C11为例，在对其编程时需要在位线BL2上加高电位，因为存储单元C21和C11共用位线BL1和BL2，所以C21的源极和漏极之间会存在电势差，该电势差会导致存储单元C21的阈值电压变化量DVt增大，从而影响到存储单元的性能。同理，存储单元C22的源极和漏极之间也会存在电势差，只不过连接C22的位线BL3是悬空的。除了C21和C22之外，其它与C11共用位线BL2的存储单元(无论是否已经编程)也会受到类似的干扰，越是靠近C11的存储单元所受到的干扰越大。

发明内容

本发明所解决的技术问题在于提供一种方法，以防止非挥发性存储器阵列中位线干扰的产生，从而提高存储器件的性能。

为解决上述技术问题，本发明提供了一种防止存储器阵列产生位线干扰的方法，所述的存储器阵列由数个包括栅极、源极、漏极的存储单元以阵列形式排列而成，每一行的存储单元的栅极均连接至一字线，每一列的存储单元的源极和漏极分别连接至一位线，且相邻两列存储单元之间共用一条位线，所述方法当某一存储单元在接受编程时，若其它存储单元所连接的两条位线一条处于高电位、一条处于悬空状态或低电位时，则对该其它存储单元加载一栅极偏置电压。

进一步地，若该其它存储单元是已编过程的单元，则所述栅极偏置电压的范围是0.2～0.8V。

进一步地，若该其它存储单元是未经过编程的单元，则所述栅极偏置电压的范围是-1～-0.3V。

进一步地，所述的存储器阵列是非挥发性存储器阵列，所述的存储单元包括衬底，形成于衬底中的源极和漏极，以及形成于衬底上方的栅极，其中，栅极和衬底之间还具有三个相叠加的绝缘层，中间层用于捕陷电荷，两边的绝缘层用于锁住中间层的电荷，且所述的中间层具有两个可充电区域，分别用于存储一比特的数据。

与现有技术相比，本发明在对非挥发性存储器阵列执行单个存储单元的编程时，对与其相邻的存储单元加载栅极偏置电压，通过调节栅极偏置电压的大小，可有效减小存储单元内部的电势差，从而消除或者改善了位线干扰，同时，不会影响正在接受编程的存储单元的编程效率。

附图说明

本发明的防止存储器阵列产生位线干扰的方法由以下的实施例及附图给出。

图1为一种非挥发性存储器的结构示意图。

图2为非挥发性存储器阵列的结构示意图。

图3a和图3b为本发明第一组实验得到的Vd、Vg与DvtR的关系图。

图4a和图4b为本发明第二组实验得到的Vd、Vg与DvtR的关系图。

具体实施方式

以下将对本发明的防止存储器阵列产生位线干扰的方法作进一步的详细描述。

本发明的方法是当某一存储单元在接受编程时，若其邻近的存储单元所连接的两条位线一条处于高电位、一条处于悬空状态或低电位，即源极和漏极之间存在电势差时，对该存储单元加载一栅极偏置电压Vg。

参见图2，例如当存储单元C11正在接受编程时，位线BL2处于高电位，位线BL1处于低电位，位线BL3处于悬空状态，此时的存储单元C21和C22即存在受干扰的情况，需要对其加载栅极偏置电压Vg。

为了确定最佳的偏置电压取值，以存储单元C21为例，分别对其未进行过编程和已进行过编程的两种状态进行了如下实验，实验过程中C11始终是正在接受编程的存储单元。

首先，给未选中的字线WL2～WL4加零偏置，使存储单元C21的源极电压Vs和衬底电压Vb为零；然后，在所选中的位线BL2上加一个高电位，大小控制在4.5V～5.5V之间，使得C21的漏极电压Vd保持在4.5V～5.5V之间，该电位的持续时间等于一个较长的脉冲宽度PW，例如设定PW为10ms；接着，在存储单元C21上加载栅极偏置电压Vg，并调节Vg的大小，记录相应的阈值电压变化量DvtR；最后，根据所记录的测试结果找出最佳的偏置电压取值。

表1是对未接受过编程的存储单元C21进行上述实验所采用的参数值，其中，Vg的范围是-2.0V～0.0V。图3a和图3b是根据表1提供的参数值从C21的a、b两个比特(见图2)上分别获取的阈值电压Vt的变化情况，图中的横轴表示Vd的取值，纵轴表示阈值电压变化量DvtR，DvtR的绝对值越小，越接近理想情况。

从图3a中可知，对于C21的b比特而言，当Vg为0V时，DvtR值最大， 为0.38V；而当Vg取负值，例如-0.3V，-0.5V和-1.0V时，DvtR的值可减小到0.12V以下，属于可接受的范围。同时，从图3b中也可看出，当Vg取值范围在-1～0V之间时，C22的a比特所受的干扰也在可容许的范围之内。

表2是对已接受过编程的存储单元C21进行上述实验所采用的参数值，其中，Vg的范围是0.0V～1.5V。图4a和图4b是根据表2提供的参数值从C21的a、b两个比特上分别获取的阈值电压Vt的变化情况，同样地，DvtR的绝对值越小，越接近理想情况。

从图4a中可知，对于C21的b比特而言，当Vg为0V时，DvtR最大，为-1.062V；而当Vg取正值，例如0.2V，0.5V，0.8V和1.5V时，DvtR的值可减小到-0.23V以下，属于可接受的范围。然而需要注意的是，对于C21的a比特而言，当Vg增大到1.5V时，DvtR从一负值增大到正的0.108V(参见图4b)，也就是说，栅极偏置电压Vg取值过大，会对该存储单元产生负面影响，因此，对于已编过程的单元，较为合理的取值范围是Vg介于0～1V之间。

综上所述，采用本发明的方法可以有效防止非挥发性存储器阵列的位线干扰。

表1

表2

Claims (4)

1.一种防止存储器阵列产生位线干扰的方法，所述的存储器阵列由数个包括栅极、源极、漏极的存储单元以阵列形式排列而成，每一行的存储单元的栅极均连接至一字线，每一列的存储单元的源极和漏极分别连接至一位线，且相邻两列存储单元之间共用一条位线，其特征在于：所述方法当某一存储单元在接受编程时，若其它存储单元所连接的两条位线一条处于高电位、一条处于悬空状态或低电位时，则对该其它存储单元加载一栅极偏置电压，并且当该其它存储单元是已编过程的单元，则所述栅极偏置电压的范围是0.2～0.8V；当该其它存储单元是未经过编程的单元，则所述栅极偏置电压的范围是-1～-0.3V。

2.如权利要求1所述的防止存储器阵列产生位线干扰的方法，其特征在于：所述的存储器阵列是非挥发性存储器阵列。

3.如权利要求2所述的防止存储器阵列产生位线干扰的方法，其特征在于：所述的存储单元包括衬底，形成于衬底中的源极和漏极，以及形成于衬底上方的栅极，其中，栅极和衬底之间还具有三个相叠加的绝缘层，中间层用于捕陷电荷，两边的绝缘层用于锁住中间层的电荷。

4.如权利要求3所述的防止存储器阵列产生位线干扰的方法，其特征在于：所述的中间层具有两个可充电区域，分别用于存储一比特的数据。

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