KR19980034175A - 불휘발성 반도체 메모리 장치 - Google Patents
불휘발성 반도체 메모리 장치 Download PDFInfo
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Abstract
본 발명은 전기적으로 소거 및 프로그램가능한 불휘발성 반도체 메모리 장치에 관한 것으로서, 이러한 본 발명의 목적은 메모리 셀의 신뢰성을 향상시킬 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다. 전술한 본 발명의 목적을 달성하기 위한 기술적 사상에 따르면, 불휘발성 반도체 메모리 장치는 제1도전형의 반도체 기판상에 형성되는 메모리 셀들로 이루어지는 복수개의 메모리 셀 그룹들과; 상기 메모리 셀 그룹들을 각기 포함하며, 상기 반도체 기판내에 형성되는 제2도전형의 포켓 웰들과; 상기 제2도전형의 포켓 웰들 전체를 포함하며, 상기 반도체 기판내에 형성되는 제1도전형의 웰과; 상기 메모리 셀 그룹들중 특정 메모리 셀 그룹만을 선택적으로 제어하기 위한 제어부를 구비함을 특징으로 한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전기적으로 소거 및 프로그램가능한 불휘발성 반도체 메모리 장치에 관한 것이다.
최근, 불휘발성 반도체 메모리는 고밀도로 집적되는 추세에 있고 동시에 그 성능 및 동작속도 또한 향상되고 있다. 이러한 불휘발성 반도체 메모리의 고용량화가 진행되면서 종래 기술에서 문제되지 않았던 새로운 문제들이 발생하게 된다. 따라서, 본 발명에서는 고밀도로 집적화됨에 따라 발생될 수 있는 여러가지 제반사항을 다룰 것이다.
통상적으로, 불휘발성 반도체 메모리는 플로팅 게이트, 컨트롤 게이트, 소오스 및 드레인을 가지는 플로팅 게이트 트랜지스터를 메모리 셀로 사용하고 있다. 이러한 메모리 셀들은 행과 열의 매트릭스 형태로 배열되고 동일행들에 배열된 메모리 셀들의 컨트롤 게이트들은 다수의 워드라인들과 접속되어 있고 동일열들에 배열된 메모리 셀들의 드레인들은 다수의 비트라인들과 접속되어 있다. 상기 메모리 셀들, 다수의 워드라인들 및 다수의 비트라인들은 메모리 셀 어레이를 구성한다. 그러한 불휘발성 반도체 메모리에서, 동작속도를 향상하기 위하여 다수의 워드라인들중 하나의 선택된 워드라인과 접속된 메모리 셀들에 저장된 데이타를 상기 다수의 비트라인들을 통하여 일시에 독출을 한다. 그러한 독출동작은 페이지 독출 동작이라 부른다. 상기 다수의 비트라인들상의 독출데이타는 페이지 버퍼라 불리우는 데이타 래치들에 일시적으로 저장된다. 한편 기입(Write) 즉 프로그램동작은 데이타 입출력 패드 또는 단자들을 통하여 입력하는 데이타를 상기 페이지 버퍼에 순차로 저장하고 이후 상기 페이지 버퍼에 저장된 데이타를 하나의 선택된 워드라인에 접속된 메모리 셀 들로 일시에 프로그램하는 것에 의해 행해진다. 그러한 프로그램동작은 페이지 프로그램동작이라 불리운다. 페이지 독출동작과 페이지 프로그램동작은 본원 출원인에게 양도되고 1994년 8월 19일자로 공개된 대한민국 공개특허번호 94-18870호에 개시되어 있다.
전술한 독출동작과 프로그램동작 및 소거동작을 구체적으로 살펴보면, 데이타의 저장 즉 프로그램동작은 메모리 셀의 컨트롤 게이트에 연결되는 워드라인에 프로그램전압 예컨데 약 18V를 인가하고 메모리 셀의 채널과 연결되는 비트라인에는 그라운드 레벨의 전압을 인가하여 컨트롤 게이트와 메모리 셀의 채널과의 전압차에 의하여 얇은 산화막을 전자가 파울러 노드하임 터널링(Fowler Nordheim Tunneling)되어 플로팅 게이트에 차아지되어 컨트롤 게이트에서 제어되는 문턱전압의 변화를 가져오고, 소거동작은 프로그램동작과 반대로 메모리 셀의 벌크(Bulk)에 소거전압 예컨데 약 20V를 인가하고 컨트롤 게이트에 연결되는 워드라인에 그라운드 레벨의 전압을 인가하여 웰과 컨트롤 게이트사이의 전압차에 의한 파울러 노드하임 터널링에 의하여 플로팅 게이트 내에 차아징된 전자를 제거하여 문턱전압의 변화가 이루어진다. 메모리 셀의 독출동작은 상기 데이타의 저장과 소거 동작에 의해 메모리 셀의 문턱전압이 음의 값 혹은 양의 값을 가지므로 이를 구별하기 위하여 컨트롤 게이트에 0V를 인가하고 드레인과 소오스사이의 전류차를 감지하는 것이다. 전술한 프로그램동작과 소거동작 및 독출동작에 의한 불휘발성 반도체 메모리 예컨데 플래쉬 메모리로써 가장 최근에 발표된 것으로 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.30 NO.11, NOVEMBER 1995에 수록된 A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme 와 A 35ns Cycle Time 3.3V Only 32Mb NAND Flash EEPROM 을 들 수 있다.
도 1은 종래기술의 일실시예에 따라 구성된 메모리 셀 어레이와 그 제어회로를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 메모리 셀 어레이는 8,192개의 행들과, 4,096개의 열들의 매트릭스형식으로 배열된 32메가(4,096 x 8,192)비트의 메모리 셀들을 가지고 있다. 동일행들에 배열된 메모리 셀들의 컨트롤 게이트들은 8,192개의 워드라인들과 접속되어 있고, 동일 열들에 배열된 메모리 셀들의 드레인들은 4,096개의 비트라인들과 접속되어 있다. 본 발명에서는 상기 32메가비트의 메모리 셀 어레이에 한정하여 설명될 것이지만, 이러한 메모리 셀 어레이에만 한정하여 적용되는 것이 아님은 본 분야의 통상의 지식을 가진자라면 자명할 것이다.
도 1에서 보면, 상기 메모리 셀 어레이의 일부분을 도시의 편의상 한개의 행블럭 B1에 접속된 메모리 셀 어레이만을 상세하게 나타내고 있다. 상기 행블럭 B1내의 메모리 셀 어레이중 각 낸드셀 유닛 NU은 제1선택트랜지스터 ST1의 소오스와 제2선택트랜지스터 ST2의 드레인 사이에 채널들이 직렬로 접속된 16개의 메모리 셀들 M0∼M15로 구성되어 있다. 각 낸드셀 유닛 NU의 상기 제1선택트랜지스터 ST1의 드레인은 저항접속을 통하여 대응 비트라인 BL에 접속된다. 각 낸드셀 유닛 NU의 상기 제2선택트랜지스터 ST2의 소오스는 공통 소오스라인 CSL에 접속된다. 각 행블럭들 B1B512은 동일행에 배열된 낸드셀 유닛들 NU0NU4095로 구성되어 있다. 각 행블럭 B1B512에서 동일행들에 배열된 제1선택트랜지스터들 ST1의 컨트롤 게이트들, 메모리셀들 M1∼M16의 컨트롤 게이트들 및 제2선택트랜지스터들 ST2의 컨트롤 게이트들은 제1선택라인 SSL, 워드라인들 WL0∼WL15 및 제2선택라인 GSL과 각각 접속된다. 상기 메모리 셀 어레이에 있는 제1선택라인들 SSL은 제1로우 디코더(102A)에 접속되고 제2선택라인들 GSL은 제2로우 디코더(102B)에 접속된다. 또한 각 행블럭에서 홀수번째 워드라인들 WL0, WL2,..., WL14과 짝수번째 워드라인들 WL1, WL3, ..., WL15은 각각 대응되는 상기 제1로우 디코더(102A) 및 제2로우 디코더(102B)와 접속된다. 상기 홀수번째 비트라인들 BL0, BL2,..., BL4094과 짝수번째 비트라인들 BL1, BL3, ..., BL4096은 각각 대응되는 하위 페이지 버퍼(101B) 및 상위 페이지 버퍼(101A)와 접속된다. 이러한 상하위 페이지 버퍼들(101A,101B)은 데이타 래치들을 내장하며, 입출력핀을 통해 유입되는 신호로서 데이타를 일시적으로 저장하여 각종 제어동작 예컨데 프로그램과 독출 및 소거동작을 수행하도록 제어하는 회로이다.
도 2는 종래기술에 따라 도 1에 도시된 메모리 셀 어레이를 행방향으로 절단한 공정 단면도이다.
도 2를 참조하면, 제1도전형 즉 피형 불순물이 도핑된 도전형의 반도체 기판(201)에 제2도전형 즉 엔형 불순물이 도핑된 도전형의 웰(202)과 이 제2도전형의 웰(202) 내부에 제1도전형의 포켓 웰(203)이 형성되고, 상기 제1도전형의 포켓 웰(203)은 필드절연막(204)에 의해 분리된 활성영역에 플로팅 게이트(206)와 컨트롤 게이트(208, 각 컨트롤 게이트는 워드라인과 접속되어 있기에 동일참조부호를 사용할 것이다)가 적층된 다수의 메모리 셀들이 하나의 워드라인(208)에 연결되어 있으며, 절연막(209)에 의해 워드라인과 분리되며 각각의 메모리 셀에 대응되는 다수의 비트라인들 BL0BL4095이 형성되어 있다. 도면중 참조부호 205는 얇은 산화막인 터널산화막을 나타낸 것이고, 참조부호 207은 층간절연막인 ONO층(Oxide/Nitride/Oxide)이다.
상기 불휘발성 반도체 메모리는 제2도전형의 웰(202)과 제1도전형의 포켓 웰(203)이 전기적으로 서로 연결되며, 데이타의 프로그램동작시 이 포켓 웰(203)에 그라운드 레벨의 전압이 인가되고, 메모리 셀의 컨트롤 게이트와 연결되는 워드라인에 프로그램 전압 예컨데 18V를 인가되어 메모리 셀의 채널과 연결되는 비트라인에서 데이타를 입력하게 된다. 이때 동일한 워드라인에 종속되는 메모리 셀들중 프로그램되지 않아야 되는 셀은 채널에 VCC 또는 그 이상의 전압을 직간접적으로 인가하여 프로그램을 방지하게 된다. 여기서, 간과해서는 않되는 것이 불휘발성 반도체 메모리가 대용량화되면서 한 워드라인에 종속되는 메모리 셀의 수는 필연적으로 증가하게 되고, 이로 인해 프로그램 되지 않아야 하는 메모리 셀의 수도 증가하게 되며, 이때 채널전압을 증가시키기 위한 비트라인 전압은 파워 소모의 증가를 가져오게 된다. 다른 한편으로, 채널전압이 낮아지는 경우에는 프로그램 되지 않아야 되는 셀이 프로그램되어 데이타의 오동작을 유발할 수도 있다.
데이타의 소거는 메모리 셀의 컨트롤 게이트에 연결되는 워드라인에 그라운드 전압을 인가하고 전기적으로 서로 연결된 제2도전형의 웰(202) 및 제1도전형의 포켓 웰(203)에 소거전압 예컨데 대략 20V를 인가하여 동일 워드라인에 연결된 모든 메모리 셀의 데이타를 소거하게 된다. 이때에도 마찬가지로 메모리의 대용량화가 되면 동일 워드라인에 연결되는 메모리 셀의 수는 증가하게 될 것이고, 데이타의 소거 단위가 커지게 된다. 이러한 경우 작은량의 데이타 수정을 위해 많은 수의 메모리 셀을 소거 혹은 프로그램해야 함으로 파워 소모, 신뢰성등에 문제를 유발하게 된다. 따라서, 이러한 신뢰성을 증가시키기 위하여 제안된 불휘발성 메모리 소자의 종래기술이 미국 특허번호 4,878,199에 도시되어 있으며, 이는 반도체 기판의 반대되는 도전형의 제1웰 및 제2웰을 형성하고, 제1웰 및 제2웰은 비트라인과 워드라인을 공유하는 동일한 수의 메모리 셀을 동시에 형성하여 둘 중 하나의 웰을 보조 메모리 셀 어레이로 형성하고, 독출(Read)시 보조 메모리 셀 어레이의 웰에 백 바이어스를 인가하여 메모리 셀의 문턱전압을 증가시켜 데이타의 중복 독출을 방지하고 주 어레이의 데이타 변경이 필요한 경우 보조 셀 어레이의 데이타를 구동함으로써 반도체 디바이스의 원할한 동작과 신뢰성의 증가를 도모한 것이다. 그러나 이는 동일한 하나의 데이타 저장을 위해 2개의 메모리 셀을 형성하여야 하므로 고집적화에는 치명적인 문제가 되고, 보조 어레이의 비트라인 졍션 항복전압이 비트라인전압 + 백 바이어스 이상으로 증대되어야 하는 문제점이 있다.
일반적으로, 메모리 셀 어레이 영역은 소거 동작시 20V정도의 고전압이 벌크에 인가되므로 상기 전압이 주변회로부에 전달되어 주변회로부의 게이트막을 파괴하거나 졍션 브레이크다운(Junction Breakdown)을 일으키므로 이를 방지하기 위하여 셀 어레이 전 영역을 엔형 불순물의 웰을 형성하고, 이 엔형 불순물의 웰 내부에 피형 불순물의 포켓 웰을 형성하여 데이타의 소거시 상기 피형 웰에 인가된 전압이 메모리 셀 어레이의 외부회로에 전달되지 않게 한다. 그러나 상기 불휘발성 메모리가 대용량화되면서 셀 어레이의 열과 행의 수가 증가하게 되어 워드라인 길이가 증가하게 된다. 즉 통상의 불휘발성 메모리의 워드라인은 폴리실리콘 또는 폴리사이드를 사용하고, 이의 면(Sheet) 저항은 통상 수십옴 정도이기에, 메모리 셀의 수가 증가하여 워드라인의 길이가 증가하면 면저항이 문제가 되어 인접 셀과 가장 먼 곳에 위치하는 셀의 단일화가 이루어지지 않는다. 예를 들면, 메모리 셀을 프로그램 혹은 독출하고자 할 경우 프로그램전압 혹은 독출전압이 가장 먼 곳에 있는 메모리 셀까지 인가되지 않아 오동작을 유발할 수 있다. 또한, 소거동작시 도 1에서와 같이 행 블럭들 B1B512을 통해 블럭단위로 소거가 진행된다. 이것은 1 바이트(Byte)의 데이타를 수정하기 위해서 한 블럭전체의 데이타를 소거한후 다시 프로그램하여야 한다는 것이다. 여기서 플래쉬 메모리의 한 블럭은 단위 스트링인 낸드 셀 유닛 NU내의 메모리 셀의 수에 하나의 워드라인에 연결되어 한 페이지를 구성하는 메모리 셀의 수의 곱으로 나타내어 진다. 통상 상기 낸드 셀 유닛 NU내의 메모리 셀의 수는 8개 혹은 16개를 사용하며 고집적화를 위해 32개, 64개 등의 사용도 가능하다. 그리고 상기 한 페이지를 구성하는 메모리 셀의 수는 통상적으로 512바이트로 구성되며, 이때의 블럭사이즈가 4K바이트 혹은 8K바이트가 된다. 현재에도 1바이트의 데이타를 수정하기 위해서 4K바이트 혹은 8K바이트를 소거한후 다시 프로그램하여야만 하는 번거로움뿐만 아니라 동작속도에서도 많은 시간이 필요로 한다. 또한, 이것은 메모리 셀의 수명을 단축하는 일이기도 하다.
또한, 상기 불휘발성 반도체 메모리가 고용량화되기 위해서는 한 워드라인에 연결되는 메모리 셀의 수가 증가하게 되고, 이로인해 한 페이지의 크기가 증가되고, 단위 스트링에 연결되는 메모리 셀의 수도 증가하여 결국은 한 블럭의 크기가 증가하는 것이다. 예를 들면 16K 열과 16K 행으로 구성된 256메가비트 낸드형 플래쉬 메모리의 경우 한 페이지는 2K바이트가 되고, 낸드 셀의 단위 메모리 셀의 수가 32개인 경우 한 블럭의 크기는 64K바이트나 된다. 이러한 경우 한 바이트의 데이타 치환을 위해 많은 수의 셀을 소거하고 프로그램해야 하므로 파워 소모가 증대되고 데이타의 소거 및 프로그램의 반복이 필요없는 셀에 대해서 이러한 동작을 반복함으로써 보유능력(Endurance, 데이타의 프로그램 및 소거를 반복할 수 있는 가능횟수)의 신뢰성이 나빠지게 된다. 또한, 한 블럭의 소거후 프로그램동작시 가장 최악의 경우로 한 비트의 데이타만을 프로그램하고 나머지 데이타에 대해서 프로그램이 불필요한 경우 나머지 모든 비트라인에 프로그램 방지를 위한 전압이 인가되어야 함으로 파워 손실, 비트라인 차아징(Charging)시간등의 많은 문제점을 유발한다.
본 발명의 목적은 메모리 셀의 신뢰성을 향상시킬 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 데이타의 수정시 요구되는 파워의 손실을 줄일 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 고집적화에 적용가능한 불휘발성 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 행블럭의 크기를 줄여 각종 제어동작에 따른 시간을 단축시킬 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.
도 1은 종래기술의 실시예에 따라 구현된 불휘발성 반도체 메모리 장치의 개략적인 메모리 셀 어레이 및 그 제어회로의 블럭도.
도 2는 종래기술에 따라 도 1에 도시된 메모리 셀 어레이를 나타낸 공정 단면도.
도 3은 본 발명의 제1실시예에 따라 구성된 메모리 셀 어레이 및 그 제어회로의 블럭도.
도 4는 본 발명의 제2실시예에 따라 구성된 메모리 셀 어레이 및 그 제어회로의 블럭도.
도 5는 본 발명의 제3실시예에 따라 구성된 메모리 셀 어레이 및 그 제어회로의 블럭도.
도 6은 본 발명의 제4실시예에 따라 메모리 셀 어레이를 4개의 바디로 구분하는 공정 단면도.
도 7은 본 발명의 도 6에 도시된 단면도의 다른 실시예로써 메모리 셀 어레이를 4개의 바디로 구분하는 공정 단면도.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 3은 본 발명의 제1실시예에 따라 구현된 메모리 셀 어레이와 그 제어회로의 개략적인 블럭도이다.
도 3을 참조하면, 전술한 바와 같은 32메가비트 메모리 셀 어레이를 4개의 서브 어레이들(301)(304)로 분할한후 다시 각 서브 어레이별로 512개의 블럭들 BK1BK512로 분할한 것이다. 상기 서브 어레이들(301)(304)의 하단에는 각각 페이지 버퍼들(306)(309)이 위치하게 된다.
도 3의 구성을 통하여 종래기술과 본 발명을 비교하면, 종래기술에서는 전체 행을 구성하는 워드라인들중 하나의 워드라인에 연결된 메모리 셀들이 하나의 페이지를 구성하였으나, 본 발명에서는 전체의 열수에서 각각의 서브 어레이로 분할되어 독립된 메모리 셀 어레이의 수로 나누어진 열의 수가 하나의 페이지를 구성하는 것이다. 따라서, 메모리 용량에 따라 정해지는 총 열에서 바디(Body)단위 즉 서브 어레이별로 분리되어 독립된 메모리 셀 어레이의 수를 조정함으로써 페이지 크기를 자유롭게 조정할 수 있고, 블럭의 크기도 조정할 수 있는 것이다. 또한 이렇게 분리된 서브 어레이들(301)(304)의 중앙에 로우 디코더(305)를 배치함으로써 이 로우 디코더(305)로 부터 가장 먼 곳에 있는 메모리 셀까지의 워드라인 길이가 종래보다 절반으로 줄어들었음을 알 수 있다. 이것은 종래 기술과 동일한 레이아웃면적이 소모되면서도 워드라인 저항을 1/2로 줄일 수 있는 것이다.
도 4는 본 발명의 제2실시예에 따라 구현된 메모리 셀 어레이와 그 제어회로의 개략적인 블럭도로써, 도 3에서와 같이 로우 디코더(305)를 가운데 배치할 뿐만아니라 데이타의 처리를 위한 페이지 버퍼들(306)(309) 역시 메모리 셀 어레이를 상하로 각각 분리하고 그 가운데에 위치하게 함으로써 비트라인 저항을 줄일 수 있다. 이는 비트라인에 의한 지연의 개선효과를 가져올 수 있다.
도 3에서 설명된 서브 어레이들(301)(304)을 각기 2등분한 각 서브 어레이들(301A)(304A), (301B)(304B)은 각각 256개의 행 블럭들을 포함하게 된다. 아울러 원할한 레이아웃을 위해 도시되지 않은 나머지 주변회로들의 위치를 메모리 셀 어레이의 중앙에 위치하게 할 수도 있다. 또한, 메모리 셀 어레이의 구조에서 중앙에 위치하는 로우 디코더(305)를 좌, 우로 동시에 디코딩하지 않고 좌측 메모리 셀을 선택하기 위한 로우 디코더와 우측 메모리 셀을 선택하기 위한 로우 디코더를 각각 형성하여 메모리 셀의 바디 즉 서브 어레이 뿐만 아니라 로우 디코더(305)에 연결된 워드라인 전압을 다르게 제어하여 간섭(Interference)문제를 해결할 수도 있다.
도 5는 본 발명의 제3실시예에 따라 구현된 메모리 셀 어레이와 그 제어회로의 개략적인 블럭도로써, 도 3에서 설명되었던 4개의 서브 어레이들(301)(304)을 제어하기 위해 요구되었던 1개의 로우 디코더(305)를 2개 로우 디코더(301A, 301B)로써 제어하는 방법을 보여주는 블럭도이다.
도 5에서와 같이 분리된 4개의 서브 어레이들(301)(304)을 두 서브 어레이단위로 하여 한개의 로우 디코더를 그 가운데 위치하게 함으로써 디코더에서 메모리 셀가지의 최장 워드라인 길이가 종래 기술 대비 1/4로 작아지게 한 것이다. 이때에 비트라인의 저항을 줄이기 위하여, 페이지 버퍼들(306)(309)의 위치를 도 4에서와 같이 메모리 셀 어레이의 중앙부에 둘 수 있다.
따라서, 본 발명은 작은 단위의 메모리 셀 어레이의 수와 메모리 셀을 선택하기 위한 디코더의 수를 적절히 선택하고, 위치를 최적화함으로써 종래 기술의 문제점을 해결하게 되는 것이다. 또한 페이지 버퍼의 위치 및 수에서도 동일한 사상을 적용할 수 있으며, 이러한 사상의 범주내에서 여러가지 다양한 형태의 메모리 셀 어레이 구조를 형성할 수도 있다. 상기 다양한 메모리 셀 어레이 구조에서의 동작은 워드라인은 공유하면서 바디가 분리되는 경우 워드라인에는 공통의 전압 또는 신호가 전달되고 바디에 각각 다른 전압 또는 신호를 인가함으로써 가능해 진다. 또한, 복수개의 로우 디코더를 사용하여 메모리 셀을 선택하는 경우는 디코더에 연결되는 워드라인과 바디의 전압을 각각 독립적으로 인가함으로써 간섭의 개선과 종래기술의 여러가지 제반의 문제점을 동시에 해결하게 된다.
도 6은 본 발명의 제4실시예에 따라 구현된 메모리 셀 어레이의 공정 단면도이다.
도 6을 참조하여 구성을 살펴보면, 반도체 기판(201)상에 형성되는 제1도전형의 웰(202)과, 이 웰(202)내부에 각기 소정간격 이격되어 형성되는 제2도전형의 포켓 웰들(203A)(203D)을 가지는 메모리 셀 어레이 구조에셔, 상기 포켓 웰들(203A)(203D)내에는 각기 필드절연막(204)으로 분리된 활성영역에 산화막(205)을 개재하여 플로팅 게이트(206)가 형성되고, 이 플로팅 게이트(206)상에 ONO구조의 절연막(207)을 개재하여 컨트롤 게이트(208)이 형성된다. 상기 플로팅 게이트(206)과 컨트롤 게이트(208)을 마스크화하여 도시되지 않은 드레인과 소오스를 형성한후 이를 메모리 셀로 사용한다. 여기서, 상기 컨트롤 게이트(208)은 워드라인에 연결되고 이러한 워드라인은 절연막(209)에 의해 비트라인들 BL0BL4095과는 절연되게 된다. 이 비트라인들 BL0BL4095은 대응되는 메모리 셀들과 각기 접속된다.
도 6에 도시된 공정 단면도를 통해 프로그램동작을 살펴보면, 한 워드라인에 프로그램전압이 인가되고, 상기 포켓 웰들(203A)(203D)중 일부 선택적으로 프로그램 하고자 하는 포켓 웰에 그라운드 레벨의 전압이 인가되고, 나머지 비선택된 포켓 웰에 프로그램 방지전압 예컨데 7V가 인가되어 그라운드 레벨의 전압이 가해진 선택된 포켓 웰내의 메모리 셀들만을 한정하여 프로그램할 수 있게 된다. 한편, 소거동작은 한 워드라인에 그라운드 레벨의 전압을 인가하고, 상기 포켓 웰들(203A)(203D)중 하나 또는 그 이상의 웰에 소거전압을 인가하고 나머지 포켓 웰에는 플로팅 전압 예컨데 0V 혹은 소정의 전압 예컨데 4V에서 14V를 인가하여 소거전압이 인가되는 포켓 웰내에 형성된 메모리 셀들만을 선택적으로 소거하게 된다.
독출동작은 상기 포켓 웰들(203A)(203D)중 선택된 포켓 웰에 그라운드 레벨의 전압을 인가하고, 상기 그라운드 레벨의 전압이 인가되는 선택된 포켓 웰내의 모든 메모리 셀들의 비트라인에 독출전압을 인가하고, 선택된 메모리 셀에 연결되는 워드라인에 그라운드 레벨의 전압을 인가하며, 비선택된 워드라인에는 VCC 또는 패스전압 Vpass을 인가하여 비트라인에서 소오스로 흐르는 전류를 판독하게 된다. 이때, 상기 포켓 웰들(203A)(203D)은 플로팅 전압 혹은 그라운드 레벨의 전압을 인가하여 파워 소모를 방지하게 된다.
도 7은 본 발명의 제5실시예에 따라 구현된 메모리 셀 어레이의 공정 단면도이다.
도 7을 참조하여 구성을 살펴보면, 도 6에서와 같은 상기 포켓 웰들(203A)(203D)을 각기 포함하는 웰들(202A)(202D)에 의해 각 포켓 웰들(203A)(203D)은 하나의 독립된 영역이 되며, 상기 각각의 웰의 내부에 형성되는 메모리 셀들은 전술한 도 6의 설명부와 동일한 구조 및 구성을 갖는다.
도 7을 참조하여 프로그램동작을 살펴보면, 상기 웰들(202A)(202D)의 내부에 각기 형성되는 포켓 웰들(203A)(203D)이 하나의 쌍을 형성하며 독립단위를 구성하고, 상기 독립단위의 웰와 포켓 웰은 전기적으로 서로 연결되며, 이들중 선택된 독립단위의 웰과 포켓 웰에는 그라운드 레벨의 전압이 인가되고 나머지 독립단위의 포켓 웰과 웰에는 프로그램 방지전압이 인가되어 그라운드 레벨의 전압이 가해진 선택된 웰내의 메모리 셀들만을 한정하여 프로그램할 수 있고, 소거동작 또한 선택된 한 워드라인에 그라운드 레벨의 전압을 인가하고 하나 또는 복수개의 선택된 웰(203)과 포켓 웰(203)의 독립단위에 소거전압을 인가하고, 나머지 비선택된 웰(202) 및 포켓 웰(203)은 플로팅 전압 예컨데 0V 혹은 소정의 전압을 인가하여 소거전압이 인가되는 선택된 웰(202) 및 포켓 웰(203)에 소속된 메모리 셀들만을 선택적으로 소거하게 된다. 독출동작은 전기적으로 서로 연결되며 독립된 웰(202)과 포켓 웰(203)들중 선택된 웰과 포켓 웰에 그라운드 전압을 인가하고 상기 그라운드 전압이 인가되는 웰(202) 및 포켓 웰(203)내에 포함되는 메모리 셀의 비트라인에 독출전압을 인가하고 선택된 셀에 연결되는 워드라인에 그라운드 레벨의 전압을 인가하고 비선택된 워드라인에는 VCC 또는 패스전압 Vpass을 인가하여 비트라인에서 소오스로 흐르는 전류를 판독하게 된다. 이때 나머지 비선택된 포켓 웰(203)은 플로팅 전압 또는 그라운드 레벨의 전압을 인가하여 파워 소모를 방지하게 된다.
전술한 바와 같이, 본 발명은 메모리 셀의 신뢰성을 향상시킬 수 있는 이점을 가진다. 또한, 본 발명은 데이타의 수정시 요구되는 파워의 손실을 줄일 수 있는 이점을 가진다. 또한, 본 발명은 고집적화에 적용가능하면서 행블럭의 크기를 줄여 각종 제어동작에 따른 시간을 단축시킬 수 있는 이점을 가진다.
Claims (15)
- 불휘발성 반도체 메모리 장치에 있어서:제1도전형의 반도체 기판상에 형성되는 메모리 셀들로 이루어지는 복수개의 메모리 셀 그룹들과;상기 메모리 셀 그룹들을 각기 포함하며, 상기 반도체 기판내에 형성되는 제1도전형의 포켓 웰들과;상기 제1도전형의 포켓 웰들 전체를 포함하며, 상기 반도체 기판내에 형성되는 제2도전형의 웰과;상기 메모리 셀 그룹들중 특정 메모리 셀 그룹만을 선택적으로 제어하기 위한 제어부를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제1항에 있어서, 상기 메모리 셀들은상기 반도체 기판의 표면내에 각기 드레인과 소오스로써 작용하는 제2도전형의 불순물영역을 구비하고, 상기 드레인과 소오스사이에 채널을 개재하여 이 채널상에 형성되는 플로팅 게이트층과 컨트롤 게이트층을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제2항에 있어서, 상기 제어부를 통한 프로그램동작은상기 컨트롤 게이트층에 프로그램전압이 인가되고, 상기 포켓 웰들중 선택된 포켓 웰에는 그라운드 레벨의 전압이 인가됨과 동시에 나머지 비선택된 포켓 웰에는 프로그램 억제전압이 인가되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제3항에 있어서, 상기 프로그램전압이 18V일때 상기 프로그램 억제전압은 7V임을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제2항에 있어서, 상기 제어부를 통한 소거동작은상기 컨트롤 게이트층에 그라운드 레벨의 전압이 인가되고, 상기 포켓 웰들중 선택된 포켓 웰에는 소거전압이 인가됨과 동시에 나머지 비선택된 포켓 웰에는 플로팅상태로 만들기 위한 소정전압이 인가되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제5항에 있어서, 상기 소거전압이 20V일 경우 상기 소정전압은 4V에서 14V사이의 전압임을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제1항에 있어서, 상기 제1도전형이 피형 불순물이 도핑된 도전형일 경우 상기 제2도전형은 엔형 불순물이 도핑된 도전형임을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 불휘발성 반도체 메모리 장치에 있어서:제1도전형의 반도체 기판상에 형성되는 메모리 셀들로 이루어지는 복수개의 메모리 셀 그룹들과;상기 메모리 셀 그룹들을 각기 포함하며, 상기 반도체 기판내에 형성되는 제1도전형의 포켓 웰들과;상기 제1도전형의 포켓 웰들을 각기 포함하는 제2도전형의 웰들과;상기 메모리 셀 그룹들중 특정 메모리 셀 그룹만을 선택적으로 제어하기 위한 제어부를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 누락
- 제9항에 있어서, 상기 메모리 셀들은상기 반도체 기판의 표면내에 각기 드레인과 소오스로써 작용하는 제2도전형의 불순물영역을 구비하고, 상기 드레인과 소오스사이에 채널을 개재하여 이 채널상에 형성되는 플로팅 게이트층과 컨트롤 게이트층을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제10항에 있어서, 상기 제어부를 통한 프로그램동작은상기 컨트롤 게이트층에 프로그램전압이 인가되고, 상기 포켓 웰들중 선택된 포켓 웰에는 그라운드 레벨의 전압이 인가됨과 동시에 나머지 비선택된 포켓 웰과 제2도전형의 웰에는 프로그램 억제전압이 인가되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제11항에 있어서, 상기 프로그램전압이 18V일때 프로그램 억제전압은 7V임을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제10항에 있어서, 상기 제어부를 통한 소거동작은상기 컨트롤 게이트층에 그라운드 레벨의 전압이 인가되고, 상기 포켓 웰들중 선택된 포켓 웰에는 소거전압이 인가됨과 동시에 나머지 비선택된 포켓 웰에는 플로팅상태로 만들기 위한 소정전압이 인가되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제13항에 있어서, 상기 소거전압이 20V일 경우 상기 소정전압은 4V에서 14V사이의 전압임을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제9항에 있어서, 상기 제1도전형이 피형 불순물이 도핑된 도전형일 경우 상기 제2도전형은 엔형 불순물이 도핑된 도전형임을 특징으로 하는 불휘발성 반도체 메모리 장치.
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