KR20030009120A - 불휘발성 반도체 기억 장치의 프로그램 방법 - Google Patents

불휘발성 반도체 기억 장치의 프로그램 방법 Download PDF

Info

Publication number
KR20030009120A
KR20030009120A KR1020020024959A KR20020024959A KR20030009120A KR 20030009120 A KR20030009120 A KR 20030009120A KR 1020020024959 A KR1020020024959 A KR 1020020024959A KR 20020024959 A KR20020024959 A KR 20020024959A KR 20030009120 A KR20030009120 A KR 20030009120A
Authority
KR
South Korea
Prior art keywords
voltage
memory cell
twin
bit line
control gate
Prior art date
Application number
KR1020020024959A
Other languages
English (en)
Other versions
KR100446402B1 (ko
Inventor
가나이마사히로
가메이데루히꼬
Original Assignee
세이코 엡슨 가부시키가이샤
헤이로 엘에스아이 디자인 앤드 디바이스 테크놀로지 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤, 헤이로 엘에스아이 디자인 앤드 디바이스 테크놀로지 인크 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20030009120A publication Critical patent/KR20030009120A/ko
Application granted granted Critical
Publication of KR100446402B1 publication Critical patent/KR100446402B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits

Abstract

본 발명은 선택 셀의 프로그램 시에, 그와 인접하는 비선택 셀에서의 외란을 방지하는 것이다. 트윈 메모리 셀(i)의 메모리 소자(108B)에 대하여 데이터를 프로그래밍하는 방법으로서, 워드선 WL1을 프로그램용 워드선 선택 전압(1V)으로 설정하고, 컨트롤 게이트 CG[i+1]를 프로그램용 컨트롤 게이트 전압(5.5V)으로 설정하며, 컨트롤 게이트 CG[i]를 오버라이드 전압(2.5V)으로 설정한다. 비트선 BL[i+1]에 프로그램용 비트선 전압(5V)으로 설정하고, 비트선 BL[i+2]를 0V가 아니라 Vdd로 설정하였다.

Description

불휘발성 반도체 기억 장치의 프로그램 방법{METHOD FOR PROGRAMMING NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 1개의 워드 게이트와 2개의 컨트롤 게이트에 의해 제어되는 2개의 불휘발성 메모리 소자를 구비한 트윈 메모리 셀로 구성되는 불휘발성 반도체 기억 장치의 프로그램 방법에 관한 것이다.
불휘발성 반도체 장치로서, 채널과 게이트 간의 게이트 절연층이, 산화 실리콘막, 질화실리콘막 및 산화 실리콘막의 적층체로 이루어지며, 질화실리콘막에 전하가 트랩되는 MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor 또는 -substrate)형이 알려져 있다.
이 MONOS형 불휘발성 반도체 기억 장치는, 문헌(Y.Hayashi, et al., 2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123)에 개시되어 있다. 이 문헌에는, 1개의 워드 게이트와 2개의 컨트롤 게이트에 의해 제어되는 2개의 불휘발성 메모리 소자(MONOS 메모리 소자)를 구비한 트윈 MONOS 플래시 메모리 셀이 개시되어 있다. 즉, 1개의 플래시 메모리 셀이, 전하의 트랩 사이트를 2개 갖고 있다.
이러한 구조를 갖는 복수의 트윈 MONOS 플래시 메모리 셀을 행 방향 및 열 방향으로 각각 복수 배열시켜서, 메모리 셀 어레이 영역이 구성된다.
이 트윈 MONOS 플래시 메모리 셀을 구동하기 위해서는, 2개의 비트선과, 1개의 워드선과, 2개의 컨트롤 게이트선을 필요로 한다. 단, 다수의 트윈 메모리 셀을 구동할 때에, 다른 컨트롤 게이트이더라도 동일한 전위로 설정하는 경우에는, 이들 선을 공통적으로 접속할 수 있다.
이러한 종류의 플래시 메모리의 동작에는, 데이터의 소거, 프로그램 및 판독이 있다. 데이터의 프로그램 및 판독은, 통상, 8비트 또는 16비트의 선택 셀(선택된 불휘발성 메모리 소자)에서 동시에 실행된다.
여기서, MONOS 플래시 메모리에서는, 1개의 워드선에, 상호 소자 분리되어 있지 않은 복수의 트윈 MONOS 플래시 메모리 셀이 접속된다. 그리고, 임의의 특정한 선택 셀에 데이터를 프로그래밍하기 위해서는, 그 선택 셀을 갖는 트윈 MONOS 플래시 메모리의 전압 설정뿐만 아니라, 그와 인접하는 트윈 MONOS 플래시 메모리 셀을 적절하게 전압 설정해야만 한다.
여기서, 이러한 종류의 불휘발성 메모리에서는, 데이터의 외란(disturb)이 문제로 되어 있다. 데이터의 외란이란, 선택 셀의 컨트롤 게이트선 및 비트선에 고전위를 인가하여 프로그래밍할 때에, 공용되는 배선에 의해 비선택 셀에도 고전위가 인가되고, 프로그래밍 시에 그 상태가 반복됨으로써 비선택 셀(비선택의 불휘발성 메모리 소자)이 프로그래밍 또는 소거되어, 비선택 셀의 데이터가 외란되는것을 말한다.
본 발명은, 선택 셀에 대하여 데이터를 프로그래밍할 때에, 그 선택 셀을 포함하는 트윈 메모리 셀 및 그와 인접하는 트윈 메모리 셀로의 전압을 적절하게 설정하여, 선택 셀로의 외란을 방지할 수 있는 불휘발성 반도체 기억 장치의 프로그램 방법을 제공하는 것에 있다.
도 1은 본 발명의 일 실시예에 따른 불휘발성 반도체 기억 장치에 이용되는 메모리 셀의 단면도.
도 2의 (a)는 도 1에 도시한 불휘발성 반도체 기억 장치 전체의 평면 레이아웃도, 도 2의 (b)는 도 2의 (a)에서의 2개의 섹터 영역의 평면도, 도 2의 (c)는 도 2의 (b)에서의 1개의 메모리 블록의 평면도, 도 2의 (d)는 도 2의 (c)에서의 1개의 라지 블록의 평면도, 도 2의 (e)는 도 2의 (d)에서의 스몰 블록의 평면도.
도 3은 도 2의 (b)에 도시한 1개의 섹터 영역의 다수의 스몰 메모리 블록과 그 배선을 설명하기 위한 개략 설명도.
도 4는 도 3에 도시한 스몰 메모리 블록의 회로도.
도 5는 도 3에 도시한 스몰 메모리 블록과 컨트롤 게이트 드라이버와의 관계를 나타내는 회로도.
도 6은 인접하는 2 섹터 내의 2개의 메모리 블록과 로컬 드라이버와의 관계를 나타내는 개략 설명도.
도 7은 선택 블록과, 그에 대향하는 비선택의 대향 블록, 및 그 밖의 비선택 블록을 도시한 개략 설명도.
도 8은 도 1에 도시한 메모리 셀의 등가 회로도.
도 9는 도 1에 도시한 불휘발성 반도체 기억 장치에서의 데이터 판독 동작을 설명하기 위한 개략 설명도.
도 10은 데이터 판독 시에서의 선택 블록 내의 전압 설정을 설명하기 위한 개략 설명도.
도 11은 도 1에 도시한 메모리 셀에서의 컨트롤 게이트 전압 VCG와 소스-드레인 전류 Ids와의 관계를 나타내는 특성도.
도 12는 데이터 판독 시에서의 비선택의 대향 블록 내의 전압 설정을 설명하기 위한 개략 설명도.
도 13은 데이터 판독 시에서의 대향 블록 이외의 비선택 블록 내의 전압 설정을 설명하기 위한 개략 설명도.
도 14는 도 1에 도시한 불휘발성 반도체 기억 장치에서의 데이터 기입(프로그래밍) 동작을 설명하기 위한 개략 설명도.
도 15는 데이터 프로그래밍 시에서의 선택 블록 내의 전압 설정을 설명하기 위한 개략 설명도.
도 16은 비트선에 접속되는 Y 패스 회로를 개략적으로 도시한 회로도.
도 17은 데이터 프로그래밍 시에서의 비선택의 대향 블록 내의 전압 설정을 설명하기 위한 개략 설명도.
도 18은 데이터 프로그래밍 시에서의 대향 블록 이외의 비선택 블록 내의 전압 설정을 설명하기 위한 개략 설명도.
도 19는 도 15와는 다른 선택측의 메모리 소자에 대한 데이터 프로그래밍 시에서의 선택 블록 내의 전압 설정을 설명하기 위한 개략 설명도.
도 20은 도 1에 도시한 불휘발성 반도체 기억 장치에서의 데이터 소거 동작을 설명하기 위한 개략 설명도.
도 21은 데이터 소거 시에서의 선택 블록 내의 전압 설정을 설명하기 위한 개략 설명도.
도 22는 데이터 소거 시에서의 비선택의 대향 블록 내의 전압 설정을 설명하기 위한 개략 설명도.
도 23은 데이터 소거 시에서의 대향 블록 이외의 비선택 블록 내의 전압 설정을 설명하기 위한 개략 설명도.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 트윈 메모리 셀
104 : 워드 게이트
106A : 제1 컨트롤 게이트
106B : 제2 컨트롤 게이트
200 : 메모리 셀 어레이 영역
212 : 라지 블록
214 : 메모리 블록
215 : 스몰 블록
401 : 제1 트랜지스터
402 : 제2 트랜지스터
403 : 스위치
404 : 정전류원
본 발명의 한 양태는, 1개의 워드 게이트와, 제1 및 제2 컨트롤 게이트에 의해 제어되는 제1 및 제2 불휘발성 메모리 소자를 갖는 트윈 메모리 셀이 복수 배열되고, 1개의 워드선에 상기 워드 게이트가 접속된 인접하는 3개의 트윈 메모리 셀 (i-1), (i) 및 (i+1) 중에서 상기 트윈 메모리 셀 (i)의 상기 제2 불휘발성 메모리 소자에 대하여 데이터를 프로그래밍하는 방법으로서, 상기 워드선을 프로그램용 워드선 선택 전압으로 설정하고, 상기 트윈 메모리 셀 (i)의 상기 제2 컨트롤 게이트 및 상기 트윈 메모리 셀 (i+1)의 상기 제1 컨트롤 게이트를 프로그램용 컨트롤 게이트 전압으로 설정하며, 상기 트윈 메모리 셀 (i-1)의 상기 제2 컨트롤 게이트 및 상기 트윈 메모리 셀 (i)의 상기 제1 컨트롤 게이트를 오버라이드 전압으로 설정하고, 상기 트윈 메모리 셀 (i)의 상기 제2 불휘발성 메모리 소자 및 상기 트윈 메모리 셀 (i+1)의 상기 제1 불휘발성 메모리 소자에 공통 접속되는 비트선을 프로그램용 비트선 전압으로 설정하며, 상기 트윈 메모리 셀 (i+1)의 상기 제2 불휘발성 메모리 소자에 접속되는 비트선의 전압을 0V보다 높은 전압으로 설정하는 것을 특징으로 한다.
본 발명의 다른 양태는, 1개의 워드 게이트와, 제1 및 제2 컨트롤 게이트에 의해 제어되는 제1 및 제2 불휘발성 메모리 소자를 갖는 트윈 메모리 셀이 복수 배열되고, 1개의 워드선에 상기 워드 게이트가 접속된 인접하는 3개의 트윈 메모리 셀 (i-1), (i) 및 (i+1) 중에서 상기 트윈 메모리 셀 (i)의 상기 제1 불휘발성 메모리 소자에 대하여 데이터를 프로그래밍하는 방법으로서, 상기 워드선을 프로그램용 워드선 선택 전압으로 설정하고, 상기 트윈 메모리 셀 (i-1)의 상기 제2 컨트롤 게이트 및 상기 트윈 메모리 셀 (i)의 상기 제1 컨트롤 게이트를 프로그램용 컨트롤 게이트 전압으로 설정하며, 상기 트윈 메모리 셀 (i)의 상기 제2 컨트롤 게이트 및 상기 트윈 메모리 셀 (i+1)의 상기 제1 컨트롤 게이트를 오버라이드 전압으로 설정하고, 상기 트윈 메모리 셀 (i-1)의 상기 제2 불휘발성 메모리 소자 및 상기 트윈 메모리 셀 (i)의 상기 제1 불휘발성 메모리 소자에 공통 접속되는 비트선을 프로그램용 비트선 전압으로 설정하며, 상기 트윈 메모리 셀 (i-1)의 상기 제1 불휘발성 메모리 소자에 접속되는 비트선의 전압을 0V보다 높은 전압으로 설정하는 것을 특징으로 한다.
본 발명의 어느 양태에서도, 데이터가 프로그래밍되는 선택 셀(선택된 불휘발성 메모리 소자)과 인접하는 비선택의 트윈 메모리 셀의 소스-드레인 간(비트선 간)의 전위차를 작게 하여, 비선택의 트윈 메모리 셀에서의 펀치 스루 전류를 방지함으로써, 비선택 셀(비선택의 불휘발성 메모리 소자)에서의 외란을 방지할 수 있다.
또한, 비트선에 설정되는 0V보다 높은 전압은, 프로그래밍용 워드선 선택 전압과 동등 이상으로 하는 것이 바람직하다. 이렇게 하면, 선택 셀의 인접하는 비선택의 트윈 메모리 셀에서는 워드 게이트를 포함하는 트랜지스터 부분이 온 상태로 되기 어려워, 펀치 스루 전류의 흐름을 저해하게 된다. 이러한 점에 의해서도, 선택 셀에 인접하는 비선택의 트윈 메모리 셀에서 외란을 방지할 수 있다.
또한, 본 발명의 어느 양태에서도, 프로그래밍 시에 비트선에 유입되는 전류를 정전류원에 의해 제한함으로써, 그 비트선의 전압을 적절하게 설정하여, 프로그램 동작을 확실하게 실행할 수 있다.
여기서, 프로그램용 워드선 선택 전압은, 선택된 트윈 메모리 셀의 소스-드레인 간(비트선 간)에, 상기 정전류원에 의해 흐르는 전류 이상의 전류를 흘릴 수 있을 정도의 높은 전압으로 설정하는 것이 바람직하다. 이와 같이 하여도, 프로그래밍 시에 비트선에 유입되는 전류는, 정전류원에 의해 일정하게 제한할 수 있기 때문에, 그 비트선의 전압을 적절하게 설정하여, 프로그램 동작을 확실하게 실행할 수 있다.
이와 같이, 프로그램용 워드선 선택 전압을 높게 설정하면, 비선택 셀에서의 외란이 발생되기 쉽지만, 상술한 것처럼 비선택 셀의 소스-드레인 간의 전위차를 작게 하고 있기 때문에, 비선택 셀에서의 외란을 방지할 수 있다.
제1 및 제2 불휘발성 메모리 소자의 각각은, 산화막(O), 질화막(N) 및 산화막(O)으로 이루어지는 ONO막을 전하의 트랩 사이트로서 갖게 할 수 있지만, 이것에 한정하지 않고 다른 구조를 채용할 수도 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
[트윈 메모리 셀 구조]
도 1은 불휘발성 반도체 기억 장치의 한 단면을 도시하고 있다. 도 1에서, 1개의 트윈 메모리 셀(100)은, P형 웰(102) 위에 게이트 산화막을 통해 예를 들면 폴리실리콘을 포함하는 재료로 형성되는 워드 게이트(104)와, 제1 및 제2 컨트롤 게이트(106A, 106B)와, 제1 및 제2 메모리 소자(MONOS 메모리 소자: 108A, 108B)를 갖는다.
제1 및 제2 컨트롤 게이트(106A, 106B)는, 워드 게이트(104)의 양측 벽에 형성되고, 워드 게이트(104)와는 각각 전기적으로 절연되어 있다.
제1 및 제2 메모리 소자(108A, 108B)의 각각은, MONOS의 M(금속)에 상당하는 폴리실리콘으로 형성되는 제1 및 제2 컨트롤 게이트(106A, 106B)의 하나와 P형 웰(102) 사이에, 산화막(O), 질화막(N) 및 산화막(O)을 적층함으로써 구성된다. 또, 제1 및 제2 컨트롤 게이트(106A, 106B)는, 실리사이드 등의 도전재로 구성할 수도 있다.
이와 같이, 1개의 트윈 메모리 셀(100)은, 스플리트 게이트(제1 및 제2 컨트롤 게이트(106A, 106B))를 구비한 제1 및 제2 MONOS 메모리 소자(108A, 108B)를 갖고, 제1 및 제2 MONOS 메모리 소자(108A, 108B)에서 1개의 워드 게이트(104)를 공용하고 있다.
이들 제1 및 제2 MONOS 메모리 소자(108A, 108B)는, 각각 전하의 트랩 사이트로서 기능한다. 제1 및 제2 MONOS 메모리 소자(108A, 108B)의 각각은, ONO막(109)에서 전하를 트랩하는 것이 가능하다.
도 1에 도시한 바와 같이, 행 방향(도 1의 제2 방향 B)으로 간격을 두고 배열된 복수의 워드 게이트(104)는, 폴리사이드 등으로 형성되는 1개의 워드선 WL에 공통 접속되어 있다.
또한, 도 1에 도시한 컨트롤 게이트(106A, 106B)는, 열 방향(도 1의 지면에 수직인 제1 방향 A)을 따라 연장되며, 열 방향으로 배열되는 복수의 트윈 메모리 셀(100)에서 공용된다. 따라서, 참조 번호(106A, 106B)를 컨트롤 게이트선이라고도 칭한다.
여기서, [i]번째의 트윈 메모리 셀 100[i]의 컨트롤 게이트선(106B)과, [i+1]번째의 트윈 메모리 셀 100[i+1]의 컨트롤 게이트선(106A)에는, 예를 들면 워드 게이트, 컨트롤 게이트, 워드선보다도 상층인 금속층으로 형성되는 서브 컨트롤 게이트선 SCG[i+1]이 접속되어 있다.
P형 웰(102)에는, [i]번째의 트윈 메모리 셀 100[i]의 MONOS 메모리 소자(108B)와 [i+1]번째의 트윈 메모리 셀 100[i+1]의 MONOS 메모리 소자(108A)에 공용되는 [i+1]번째의 불순물층 110[i+1]이 형성되어 있다.
이들 불순물층 110[i], 100[i+1] 및 100[i+2]는, 예를 들면 P형 웰(102) 내에 형성되는 n형 불순물층에서, 열 방향(도 1의 지면에 수직인 제1 방향 A)을 따라 연장되며, 열 방향으로 배열되는 복수의 트윈 메모리 셀(100)에서 공용되는 비트선으로서 기능한다. 따라서, 참조 번호 110[i], 100[i+1] 및 100[i+2] 등을 비트선 BL[i], BL[i+1] 및 BL[i+2]라고도 칭한다.
[불휘발성 반도체 기억 장치의 전체 구성]
상술한 트윈 메모리 셀(100)을 이용하여 구성되는 불휘발성 반도체 기억 장치의 전체 구성에 대하여, 도 2의 (a) 내지 (e)를 참조하여 설명한다.
도 2의 (a)는 1칩의 불휘발성 반도체 기억 장치의 평면 레이아웃도로서, 메모리 셀 어레이 영역(200)과 글로벌 워드선(WL) 디코더(201)를 갖는다. 메모리 셀 어레이 영역(200)은, 예를 들면 총 64개의 제0∼제63 섹터 영역(210)을 갖는다.
64개의 섹터 영역(210)은, 도 2의 (a)에 도시한 바와 같이 메모리 셀 어레이 영역(200)을 제2 방향(행 방향) B로 각각 분할한 것으로, 각 섹터 영역(210)은 제1 방향(열 방향) A를 길이 방향으로 하는 세로 길이 형상을 갖는다. 데이터 소거의 최소 단위는 섹터 영역(210)이며, 섹터 영역(210) 내의 기억 데이터는 일괄 또는 시분할로 소거된다.
메모리 셀 어레이 영역(200)은, 예를 들면 4K개의 워드선 WL과 4K개의 비트선 BL을 갖는다. 여기서, 본 실시예에서는 1개의 비트선 BL에 2개의 MONOS 메모리 소자(108A, 108B)가 접속되기 때문에, 4K개의 비트선 BL은 8Kbit의 기억 용량을 의미한다. 각 섹터 영역(210)의 기억 용량은 메모리 전체의 기억 용량의 1/64이며, (4K개의 워드선 WL) ×(64개의 비트선 BL) ×2로 정의되는 기억 용량을 갖는다.
도 2의 (b)는, 도 2의 (a)에 도시한 불휘발성 반도체 기억 장치에서의 인접하는 2개의 제0 및 제1 섹터 영역(210)의 상세를 도시하고 있다. 도 2의 (b)에 도시한 바와 같이, 2개의 섹터 영역(210)의 양측에, 로컬 드라이버(220A, 220B :로컬 컨트롤 게이트(CG) 드라이버, 로컬 비트선 선택(BLS) 드라이버 및 로컬 워드선(WL) 드라이버를 포함함)가 배치되어 있다. 또한, 2개의 섹터 영역(210)과 2개의 로컬드라이버(220A, 220B)의 예를 들면 윗변에는, 섹터 제어 회로(222)가 배치되어 있다.
각 섹터 영역(210)은 제2 방향으로 분할되고, 16비트의 데이터를 판독/기입 가능하게 I/O0∼I/O15용의 16개의 메모리 블록(214: 입출력 비트에 대응한 메모리 블록)을 갖고 있다. 각 메모리 블록(214)은, 도 2의 (b)에 도시한 바와 같이, 4K(4096)개의 워드선 WL을 갖는다.
도 2의 (c)에 도시한 바와 같이, 도 2의 (b)에 도시한 1개의 섹터 영역(210)은, 제1 방향 A로 8개의 라지 블록(212)으로 분할되어 있다. 이 각 라지 블록(212)은, 도 2의 (d)에 도시한 바와 같이, 제1 방향 A로 8개의 스몰 블록(215)으로 분할되어 있다.
각 스몰 블록(215)은, 도 2의 (e)에 도시한 바와 같이, 64개의 워드선 WL을 갖는다.
[섹터 영역의 상세]
도 3은, 도 2의 (a)에 도시한 섹터 0의 상세를 도시하고 있다. 도 3에 도시한 스몰 메모리 블록(216)은, 도 4에 도시한 바와 같이, 트윈 메모리 셀(100)을 열 방향으로 예를 들면 64개, 행 방향으로 예를 들면 4개 배열한 것이다. 1개의 스몰 메모리 블록(216)에는, 예를 들면 4개의 서브 컨트롤 게이트선 SCG0∼SCG3과, 데이터의 입출력선인 4개의 비트선 BL0∼BL3과, 64개의 워드선 WL이 접속되어 있다.
여기서, 짝수의 서브 컨트롤 게이트선 SCG0 및 SCG2에는, 짝수 열(제0 열 또는 제2 열)의 복수의 트윈 메모리 셀의 각각의 제2 컨트롤 게이트(106B)와 홀수열(제1 열 또는 제3 열)의 복수의 트윈 메모리 셀의 각각의 제1 컨트롤 게이트(106A)가 공통 접속되어 있다. 마찬가지로, 홀수의 서브 컨트롤 게이트선 SCG1 및 SCG3에는, 홀수 열(제1 열 또는 제3 열)의 복수의 트윈 메모리 셀의 각각의 제2 컨트롤 게이트(106B)와 짝수 열(제2 열 또는 제4 열)의 복수의 트윈 메모리 셀의 각각의 제1 컨트롤 게이트(106A)가 공통 접속되어 있다.
도 3에 도시한 바와 같이, 1개의 메모리 블록(214) 내에는 스몰 메모리 블록(216)이 열 방향으로 64개 배열되고, 16비트의 입출력을 행하기 위해, 16개의 I/O0∼I/O15에 대응한 16개의 메모리 블록(214)이 행 방향으로 배열되어 있다.
행 방향으로 배열된 16개의 스몰 메모리 블록(216)의 16개의 서브 컨트롤 게이트선 SCG0이, 행 방향으로 메인 컨트롤 게이트선 MCG0에 공통 접속되어 있다. 마찬가지로, 16개의 서브 컨트롤 게이트선 SCG1은 메인 컨트롤 게이트선 MCG1에, 16개의 서브 컨트롤 게이트선 SCG2는 메인 컨트롤 게이트선 MCG2에, 16개의 서브 컨트롤 게이트선 SCG3은 메인 컨트롤 게이트선 MCG3에 각각 공통 접속되어 있다.
이 섹터 0의 컨트롤 게이트 구동부인 CG 드라이버(300-0∼300-63)가 설치되어 있다. 이 CG 드라이버(300)에는, 행 방향으로 연장되는 상술한 4개의 메인 컨트롤 게이트선 MCG0∼MCG3이 접속되어 있다.
도 5는, 서로 인접하는 섹터 0과 섹터 1과의 관계를 나타내고 있다. 이들 섹터 0과 섹터 1은 워드선 WL이 공용되지만, 메인 컨트롤 게이트선 MCG 및 메인 비트선 MBL은 각각 독립적으로 설치되어 있다. 특히 도 5에서는, 섹터 0에 대응하는 CG 드라이버(300-0, 300-1)와, 섹터 1에 대응하는 CG 드라이버(301-0, 301-1)가 도시되며, 이들 CG 드라이버는 섹터 영역마다 독립적으로 설치되어 있다.
스몰 메모리 블록(216)마다 배치된 각 비트선 BL0(불순물층)은, 금속 배선인 메인 비트선 MBL에 공통 접속되어 있다. 이 메인 비트선 MBL은, 열 방향으로 배열된 스몰 메모리 블록 사이에서 공유되어 있다. 이 메인 비트선 MBL로부터 스몰 메모리 블록 내의 각 비트선 BL0에 이르는 각 경로 도중에는, 비트선 선택 게이트(217A)가 배치되어 있다. 또한, 짝수개째의 비트선 BL0, BL2, BL4, …에는 상술한 비트선 선택 게이트(217A)가 각각 접속되는 데 대하여, 홀수개째의 비트선 BL1, BL3, BL5, …에는, 도 5에서는 생략되어 있지만, 비트선 선택 게이트(217B)가 접속된다 (도 10 및 도 15를 참조).
인접하는 2개의 제0 및 제1 섹터 영역(210) 내의 2개의 스몰 블록(215) 및 그 양측의 로컬 드라이버(220A, 220B)의 상세를 도 6에 도시한다. 도 6에 도시한 바와 같이, 좌측의 로컬 드라이버(220A)에는, 도 3 및 도 5에 도시한 CG 드라이버(300)에 상당하는 4개의 로컬 컨트롤 게이트선 드라이버 CGDRV0∼CGDRV3이 배치되어 있다. 마찬가지로, 우측의 로컬 드라이버(220B)에는, 도 5에 도시한 CG 드라이버(301)에 상당하는 4개의 로컬 컨트롤 게이트선 드라이버 CGDRV0∼CGDRV3이 배치되어 있다.
또한, 좌측의 로컬 드라이버(220A)에는, 섹터 0 및 1 내의 짝수번째의 워드선 WL0, WL2, …WL62를 구동하는 로컬 워드선 드라이버 WLDRV0, WLDRV2, …, WLDRV62와, 섹터 0 내의 1개의 용장 워드선을 구동하는 WLDRVR0이 배치되어 있다. 우측의 로컬 드라이버(220B)에는, 섹터 0 및 1 내의 홀수번째의 워드선 WL1, WL3,…, WL63을 구동하는 로컬 워드선 드라이버 WLDRV1, WLDRV3, …, WLDRV63과, 섹터 1의 1개의 용장 워드선을 구동하는 WLDRVR1이 배치되어 있다.
또한, 좌측의 로컬 드라이버(220A)에는, 섹터 0 및 1의 예를 들면 짝수번째의 비트선 BL0, BL2에 접속된 비트선 선택 게이트(217A)를 구동하는 로컬 비트선 드라이버 BSDRV0이 배치되어 있다. 우측의 로컬 드라이버(220B)에는, 섹터 0 및 1의 예를 들면 홀수번째의 비트선 BL1, BL3에 접속된 비트선 선택 게이트(217B)를 구동하는 로컬 비트선 드라이버 BSDRV1이 배치되어 있다.
[동작 설명]
이하, 본 실시예에 따른 불휘발성 반도체 기억 장치에서의 데이터 판독, 데이터 프로그램 및 데이터 소거 동작에 대하여 설명한다.
다음 설명에서, 선택 블록(Selected Block), 비선택의 대향 블록(Opposite Block) 및 비선택 블록(Unselected Block)이란 용어를 사용한다. 이들은 스몰 블록(215)을 통칭하는 종류이다. 선택 블록이란, 도 7에 도시한 바와 같이, 예를 들면 한쌍의 섹터 0, 1에서, 예를 들면 섹터 0 내에서 선택된 1개의 스몰 블록(215)을 의미한다. 비선택의 대향 블록이란, 섹터 0과 인접하는 섹터 1 내의 스몰 블록(215)으로서, 선택 블록과 인접하는 스몰 블록(215)을 의미한다. 비선택 블록이란, 섹터 0, 1 내의 선택 블록 및 대향 블록 이외의 모든 스몰 블록(215)을 의미한다 (섹터 2∼63도 포함함).
또한, 판독 시 또는 프로그래밍 시의 선택 블록 내에는, 선택 셀(Selected Cell: 선택된 트윈 메모리 셀(100))과 비선택 셀(Unselected Cell: 선택되지 않은트윈 메모리 셀(100))이 있다. 또한, 선택 셀에는, 선택측(Selected Side)의 메모리 소자(108A 또는 108B)와, 대향측(Opposite side)의 메모리 소자(108B 또는 108A)가 있다.
이상과 같은 정의 하에, 판독 시, 프로그래밍 시 및 소거 시의 컨트롤 게이트선 CG, 비트선 BL 및 워드선 WL의 각 전위를, 이하의 표 1 및 표 2에 나타낸다.
이하, 표 1 및 표 2에 기초하여, 각 모드의 동작에 대하여 설명한다.
[메모리 셀로부터의 데이터 판독]
1개의 트윈 메모리 셀(100)은, 도 8에 도시한 바와 같이, 워드 게이트(104)에 의해 구동되는 트랜지스터 T2와, 제1 및 제2 컨트롤 게이트(106A, 106B)에 의해 각각 구동되는 트랜지스터 T1 및 T3을 직렬로 접속한 것으로 모식화할 수 있다.
트윈 메모리 셀(100)의 동작을 설명함에 있어서, 도 9에 도시한 바와 같이, 예를 들면 섹터 0 내의 임의의 선택 블록(선택된 스몰 블록(215)) 내에서 인접하는 4개의 트윈 메모리 셀 100[i-1], 100[i], 100[i+1] 및 100[i+2]의 각 부분의 전위 설정에 대하여 우선 설명한다. 도 9는, 워드선 WL1에 접속된 트윈 메모리 셀 100[i]의 워드 게이트(104)의 우측에 위치한 MONOS 메모리 소자(108B: 선택 셀)로부터의 데이터를 리버스 모드로 판독하는 경우에 대하여 설명하는 도면이며, 도 10은 그 때의 선택 블록에서의 전압 설정을 도시하고 있다.
이 경우, 트윈 메모리 셀 100[i]과 동일한 행에 있는 워드 게이트 WL1에 판독용 워드선 선택 전압으로서 Vdd(예를 들면 1.8V)를 인가하여, 그 행의 각 트랜지스터 T2를 온 상태로 한다. 또한, 트윈 메모리 셀 100[i] 의 좌측(대향 셀)의 컨트롤 게이트(106A)에, 서브 컨트롤 게이트선 SCG[i]를 통해 오버라이드 전압(예를 들면 3V)을 인가하여, MONOS 메모리 소자(108A)에 상당하는 트랜지스터 T1을 온 상태로 한다. 트윈 메모리 셀 100[i]의 우측의 컨트롤 게이트(106B)의 전압 VCG로서, 판독 전압 Vread(예를 들면 1.5V)를 인가한다.
이 때, 워드 게이트(104)의 우측의 MONOS 메모리 소자(108B: 선택 셀)에 전하가 축적되어 있었는지의 여부에 따라, MONOS 메모리 소자(108B)에 상당하는 트랜지스터 T3의 동작은 이하와 같이 나누어진다.
도 11은, 트윈 메모리 셀 100[i]의 우측(선택 셀측)의 컨트롤 게이트(106B)에의 인가 전압과, 그것에 의하여 제어되는 MONOS 메모리 소자(108B: 선택 셀)에 상당하는 트랜지스터 T3의 소스-드레인 간에 흐르는 전류 Ids와의 관계를 나타내고 있다.
도 11에 도시한 바와 같이, MONOS 메모리 소자(108B: 선택 셀)에 전하가 축적되어 있지 않은 경우에는, 컨트롤 게이트 전압 VCG가 낮은 임계값 전압 Vlow를 초과하면 전류 Ids가 흐르기 시작한다. 이에 대하여, MONOS 메모리 소자(108B: 선택 셀)에 전하가 축적되어 있는 경우에는, 선택측의 컨트롤 게이트 전위 VCG가 높은 임계값 전압 Vhigh를 초과하지 않는 한 전류 Ids가 흐르지 않게 된다.
여기서, 데이터 판독 시에 선택측의 컨트롤 게이트(106B)에 인가되는 전압 Vread는, 2개의 임계값 전압 Vlow 및 Vhigh의 거의 중간 전압으로 설정되어 있다.
따라서, MONOS 메모리 소자(108B: 선택 셀)에 전하가 축적되어 있지 않는 경우에는 전류 Ids가 흐르고, MONOS 메모리 소자(108B: 선택 셀)에 전하가 축적되어 있는 경우에는 전류 Ids가 흐르지 않게 된다.
여기서, 도 10에 도시한 바와 같이, 데이터 판독 시에는 대향 셀에 접속된 비트선 BL[i](불순물층 110[i])을 감지 증폭기에 접속하고, 다른 비트선 BL[i-1], BL[i+1] 및 BL[i+2]의 전위 VD[i-1], VD[i+1] 및 VD[i+2]를 0V로 각각 설정해 둔다. 이렇게 하면, MONOS 메모리 소자(108B: 선택 셀)에 전하가 축적되어 있지 않는 경우에는 전류 Ids가 흐르기 때문에, 온 상태의 트랜지스터 T1 및 T2를 통해,대향측의 비트선 BL[i]에 예를 들면 25㎂ 이상의 전류가 흐른다. 이것에 대하여, MONOS 메모리 소자(108B: 선택 셀)에 전하가 축적되어 있는 경우에는 전류 Ids가 흐르지 않기 때문에, 트랜지스터 T1 및 T2가 온 상태이더라도, 대향 셀에 접속된 비트선 BL[i]에 흐르는 전류는 예를 들면 10㎁ 미만으로 된다. 따라서, 대향측의 비트선 BL[i]에 흐르는 전류를 감지 증폭기로 검출함으로써, 트윈 메모리 셀 100[i]의 MONOS 메모리 소자(108B: 선택 셀)로부터의 데이터 판독이 가능해진다.
또한, 본 실시예에서는, 도 10에 도시한 바와 같이, 비트선 BL[i] 및 BL[i+2]에는 비트선 선택 트랜지스터(217A: n형 MOS 트랜지스터)가 접속되고, 비트선 BL[i-1] 및 BL[i+1]에는 비트선 선택 트랜지스터(217B)가 접속되어 있다.
이들 선택 트랜지스터(217A, 127B)는 사이즈 관계 측면에서 전류 구동 능력을 높게 확보하는 것은 곤란하며, 본 실시예에서는 예를 들면 채널 폭 W=0.9㎛, 채널 길이 L=0.8㎛로 되어 있다.
감지 증폭기에 접속되는 비트선 BL[i]에는 상술한 전류를 확보하기 위해, 비트선 선택 트랜지스터(217A)의 게이트 전압을 도시하지 않은 승압 회로를 통해 공급하며, 예를 들면 4.5V의 전압을 공급하고 있다.
한편, 도 10의 선택측의 MONOS 메모리 소자(108A)의 소스측의 전압은 0V에 가까운 전압(수십∼수백mV 정도)으로 된다. 이 때문에, 비트선 선택 트랜지스터(217B)의 백 게이트의 영향은 적기 때문에, 그 게이트 전압을 Vdd로 설정하고 있다. 이 게이트에는 4.5V를 공급하지 않아도 되므로, 상술한 승압 회로(차지 펌프)의 부하를 적게 할 수 있다.
또한, 선택 블록 내의 비선택 셀에 대해서는, 표 1과 같은 전압 설정으로 된다.
다음에, 섹터 0 내의 선택 블록과 대향하는 섹터 1 내의 대향 블록(스몰 블록(215))에서는, 상술한 표 2와 같은 전압 설정으로 되며, 그 형태를 도 12에 도시한다. 도 12에서, 각 워드선 WL의 전압, 비트선 선택 트랜지스터의 게이트 전압은, 섹터 0 및 1에서 공용되기 때문에, 도 10에 도시한 선택 블록 내와 동일한 설정으로 된다. 비트선은 전부 0V로 설정된다.
선택 블록 및 대향 블록 이외의 것으로서, 섹터 0∼63에 존재하는 비선택 블록(스몰 블록(215))에서는, 상술한 표 2와 같은 전압 설정으로 되며, 그 형태를 도 13에 도시한다.
이 비선택 블록에서는, 비트선 선택 트랜지스터(217A, 217B)의 게이트 전압, 워드선 WL 및 컨트롤 게이트선 CG는 모두 0V로 설정된다. 비트선 선택 트랜지스터(217A, 217B)가 오프 상태로 되어 있기 때문에, 비트선 BL은 부유 상태가 된다.
[메모리 셀의 프로그래밍]
도 14는, 워드선 WL1에 접속된 트윈 메모리 셀 100[i]의 워드 게이트(104)의 우측의 MONOS 메모리 소자(108B: 선택 셀)의 데이터 프로그래밍에 대하여 설명하는 도면이며, 도 15는 선택 블록 내의 전압 설정의 형태를 도시하고 있다. 이 데이터 프로그래밍 동작에 앞서, 후술하는 데이터 소거 동작이 실행된다.
도 14에서는, 도 9와 동일하게, 서브 컨트롤 게이트선 SCG[i]의 전위는 오버라이드 전위(예를 들면 2.5V)로 되고, 서브 컨트롤 게이트선 SCG[i-1] 및 SCG[i+2]의 전위는 0V로 되어 있다. 여기서, 오버라이드 전위란, 트윈 메모리 셀 100[i]의 좌측의 MONOS 메모리 소자(108A: 선택측의 소자와 반대측인 소자)의 프로그램의 유무에 상관없이, MONOS 메모리 소자(108A)에 상당하는 트랜지스터 T1을 온 상태로 하여 프로그램 전류를 흘리기 위해 필요한 전위이다. 또한, 도 15의 각 워드 게이트(104)의 전위는, 워드선 WL1에 의해, 전원 전압 Vdd보다 낮은 예를 들면 1.0V 정도의 프로그램용 워드선 선택 전압으로 설정된다. 또한, 트윈 메모리 셀 100[i+1]의 우측의 컨트롤 게이트(108B: 선택 셀)의 전위는, 서브 컨트롤 게이트선 SCG[i+1]를 통해, 프로그램용 컨트롤 게이트 전압인 도 4에 도시한 기입 전압 Vwrite(예를 들면 5.5V)로 설정된다.
다음에, 비트선 BL의 전압 설정에 대하여, 도 16을 참조하여 설명한다. 도 16은, 비트선 BL에 접속되는 Y 패스 회로(400)의 내부를 개략적으로 도시하고 있다.
이 Y 패스 회로(400) 내에는, 비트선 BL을 감지 증폭기 또는 비트선 드라이버에 접속하기 위한 제1 트랜지스터(401)와, 그 이외의 경로에 접속하기 위한 제2 트랜지스터(402)가 설치된다. 제1 및 제2 트랜지스터(401, 402)의 게이트에는 상반되는 신호 YS0,/YS0이 입력된다.
제2 트랜지스터(402)의 소스에는, 스위치(403)를 통해 전원 전압 Vdd(1.8V)와, 예를 들면 5㎂의 정전류 Vconst를 흘리는 정전류원(404)이 설치되어 있다.
프로그래밍 시에는, 도 14 및 도 15의 비트선 BL[i+1]의 전압 VD[i+1]는, 도16의 제1 트랜지스터(401)를 통해 비트선 드라이버에 접속되며, 프로그램용 비트선 전압인 예를 들면 5V로 설정된다.
또한, 비트선 BL[i+2]은, 도 16의 제2 트랜지스터(402) 및 스위치(403)를 통해 Vdd로 설정된다.
비트선 BL[i-1] 및 BL[i]는 모두, 도 16의 제2 트랜지스터(402) 및 스위치(403)를 통해 정전류원(404)에 접속된다. 단, 비트선 BL[i-1]에 접속된 MONOS 셀은, 그 컨트롤 게이트선 CG[i-1]가 0V이기 때문에 오프 상태로 되어 있으며, 전류가 흐르지 않기 때문에 정전류원(404)을 통해 0V로 설정된다.
이렇게 하면, 트윈 메모리 셀 100[i]의 트랜지스터 T1 및 T2가 각각 온 상태로 되어, 비트선 BL[i]을 향해 전류 Ids가 흐르는 한편, MONOS 메모리 소자(108B)의 ONO막(109)에는 채널 열 전자(CHE)가 트랩된다. 이렇게 해서, MONOS 메모리 소자(108B)의 프로그래밍 동작이 실행되어, 데이터의「0」또는「1」이 기입된다.
여기서, 프로그램용 워드선 선택 전압을 약 1V가 아니라 0.77V 정도로 설정하고, 비트선 BL[i]을 0V로 하는 방법도 있다. 본 실시예에서는, 프로그램용 워드선 선택 전압을 약 1V로 높여 소스-드레인 간 전류를 증가시키면서도, 프로그래밍 시에 비트선 BL[i]에 유입되는 전류를 정전류원(404)으로 제한하고 있기 때문에, 비트선 BL[i]의 전압을 최적으로(0∼1V의 범위로 본 실시예에서는 0.7V 정도) 설정할 수 있어, 프로그램 동작을 최적으로 실행할 수 있도록 하고 있다.
상술한 동작에 있어서, 비선택의 트윈 메모리 셀 100[i+1]의 우측의 불휘발성 메모리 소자(108A)의 컨트롤 게이트에도 5.5V가 인가된다. 이 때, 트윈 메모리셀 100[i+1]의 우측의 컨트롤 게이트 CG[i+2]를 0V로 하고 있기 때문에, 본래 트윈 메모리 셀 100[i+1]의 소스-드레인 간(비트선 간)에는 전류가 흐르지 않는다. 그러나, 비트선 BL[i+1]에는 5V가 인가되기 때문에, 트윈 메모리 셀 100[i+1]의 소스-드레인 간(비트선 간)에 고전계가 걸리면, 펀치 스루 전류가 흘러, 기입 외란이 생기게 된다. 그래서, 비트선 BL[i+2]의 전압을 0V가 아니라, 예를 들면 Vdd로 하고, 소스-드레인 간의 전위차를 작게 하여, 기입 외란을 방지하고 있다. 또, 비트선 BL[i+2]의 전압을 0V를 초과하는 전압, 바람직하게는 프로그래밍 시의 워드선 선택 전압과 동등 이상으로 함으로써, 메모리 셀[i+1]의 트랜지스터 T2를 온 상태로 하기 어렵게 되기 때문에, 그것에 의해서도 외란을 방지할 수 있다.
또한, 비트선 BL[i+1]에 5V를 공급할 필요가 있기 때문에, 비트선 선택 트랜지스터(217B)의 게이트에는, 8V를 인가하고 있다. 한편, 비트선 선택 트랜지스터(217A)의 게이트에도 동일하게 8V를 인가하였다. 비트선 BL[i+2]에 상술한 이유에 따라 Vdd로 설정하기 위해, 트랜지스터(217A)의 게이트에도 Vdd보다 높은 전압을 인가할 필요가 있기 때문에, 트랜지스터(217B)의 게이트 전압과 동일한 8V를 사용하였다. 또한, 비트선 선택 트랜지스터(217A)의 게이트 전압은, Vdd+Vth보다 높으면 된다.
또한, 선택 블록 내의 비선택 셀에 대해서는, 표 1과 같은 전압 설정으로 된다.
다음에, 섹터 0 내의 선택 블록과 대향하는 섹터 1 내의 대향 블록(스몰 블록(215))에서는, 상술한 표 2와 같은 전압 설정으로 되며, 그 형태를 도 17에 도시한다. 도 17에서, 각 워드선 WL의 전압, 비트선 선택 트랜지스터의 게이트 전압은 섹터 0 및 1에서 공용되기 때문에, 도 14에 도시한 선택 블록 내와 동일한 설정으로 된다. 비트선은 전부 0V로 설정된다.
선택 블록 및 대향 블록 이외의 것으로서, 섹터 0∼63에 존재하는 비선택 블록(스몰 블록(215))에서는, 상술한 표 2와 같은 전압 설정으로 되고, 그 형태를 도 18에 도시한다.
이 비선택 블록에서는, 비트선 선택 트랜지스터(217A, 217B)의 게이트 전압, 워드선 WL 및 컨트롤 게이트선 CG는 모두 0V로 설정된다. 비트선 선택 트랜지스터(217A, 217B)가 오프 상태로 되어 있기 때문에, 비트선 BL은 부유 상태로 된다.
트윈 메모리 셀 100[i]의 좌측의 MONOS 메모리 소자(108A)를 프로그래밍하기 위해서는, 트윈 메모리 셀 100[i-1], 100[i] 및 100[i+1]의 각 부분의 전위를, 도 19에 도시한 바와 같이 설정하면 된다.
[메모리 셀의 데이터 소거]
도 20은, 섹터 0 내의 모든 메모리 셀을 일괄하여 데이터 소거하기 위한 개략 설명도이며, 도 21은 그 섹터 0의 일부의 메모리 셀에 대한 설정 전압의 형태를 도시한다.
도 20에서는, 각 워드 게이트(104)의 전위는, 워드선 WL에 의해 0V로 설정되고, 서브 컨트롤 게이트선 SCG[i-1], SCG[i], SCG[i+1] 및 SCG[i+2]에 의해, 컨트롤 게이트(106A, 106B)의 전위는 예를 들면 -1∼-3V 정도의 소거용 컨트롤 게이트선 전압으로 설정된다. 또한, 비트선 BL[i-1], BL[i], BL[i+1] 및 BL[i+2]의 각 전위는, 비트선 선택 트랜지스터(217A, 217B), 비트선 드라이버에 의해 예를 들면 4.5∼5V의 소거용 비트선 전압으로 설정된다.
이렇게 하면, 각 MONOS 메모리 소자(108A, 108B)의 ONO막(109)에 트랩되어 있던 전자는, 컨트롤 게이트에 인가된 소거용 컨트롤 게이트 전압과, 비트선에 인가된 소거용 비트선 전압으로 형성되는 전계에 의해, 터널 효과에 의해 빠져나와 소거된다. 이에 따라, 복수의 트윈 메모리 셀에서 동시에 데이터 소거가 가능해진다. 또한, 소거 동작으로서는, 상술한 바와는 달리, 비트가 되는 불순물층의 표면의 대역-대역 터널링에 의해 핫 홀을 형성하고, 축적되어 있던 전자를 소거하는 것으로 하여도 된다.
또한, 섹터 내를 일괄하여 데이터를 소거하는 것에 한하지 않고, 시분할로 데이터를 소거하여도 된다.
다음에, 섹터 0 내의 선택 블록과 대향하는 섹터 1 내의 대향 블록(스몰 블록(215))에서는, 상술한 표 2와 같은 전압 설정으로 되며, 그 형태를 도 22에 도시한다. 도 22에서, 각 워드선 WL의 전압, 비트선 선택 트랜지스터의 게이트 전압은, 섹터 0 및 1에서 공용되기 때문에, 도 18에 도시한 선택 블록 내와 동일한 설정으로 된다. 비트선은 전부 0V로 설정된다. 이 대향 블록 내의 각 셀에서는, 컨트롤 게이트선 CG와 비트선 BL이 모두 0V이기 때문에, 외란이 생기는 경우는 없다.
선택 블록 및 대향 블록 이외의 것으로서, 섹터 0∼63에 존재하는 비선택 블록(스몰 블록(215))에서는, 상술한 표 2와 같은 전압 설정으로 되며, 그 형태를 도23에 도시한다.
이 비선택 블록에서는, 비트선 선택 트랜지스터(217A, 217B)의 게이트 전압, 워드선 WL 및 컨트롤 게이트선 CG는 모두 0V로 설정된다. 비트선 선택 트랜지스터(217A, 217B)가 오프 상태로 되어 있기 때문에, 비트선 BL은 부유 상태로 된다. 단, 비트선 BL의 전압은 거의 0V에 가까운 전압이기 때문에, 이 비선택 블록 내의 셀에서도 외란이 발생되는 경우는 없다.
또한, 본 발명은 상술한 실시예에 한정되는 것이 아니라, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하다.
예를 들면, 불휘발성 메모리 소자(108A, 108B)의 구조에 대해서는, MONOS 구조에 한정되는 것은 아니다. 1개의 워드 게이트(104)와 제1 및 제2 컨트롤 게이트(106A, 106B)에 의해, 2개소에서 독립적으로 전하를 트랩할 수 있는 다른 다양한 트윈 메모리 셀을 이용한 불휘발성 반도체 기억 장치에, 본 발명을 적용할 수 있다.
또한, 상술한 실시예에서, 섹터 영역의 분할 수, 라지 블록, 스몰 블록의 분할 수 및 스몰 메모리 블록 내의 메모리 셀 수는 예시적인 것으로, 다른 다양한 변형 실시가 가능하다. 다시 말하면, 라지 블록의 분할 수를 8로 한 것은 메탈 배선 피치의 제약에 기인하여 결정되었다. 만일 메탈 배선 피치를 좁게 할 수 있으면, 분할 수를 더욱 늘릴 수 있다. 예를 들면 16 분할로 하면, 1개의 컨트롤 게이트선의 부하 용량(게이트 용량)이 보다 저감되므로, 고속 구동이 더 가능해진다. 단, 16 분할로 하면 메인 컨트롤 게이트선의 수가 증가하기 때문에, 라인&스페이스를좁게 하거나, 면적을 증대시킬 수밖에 없다. 또한, 컨트롤 게이트 드라이버의 수도 증가하기 때문에, 그 만큼 면적도 증대된다.
따라서, 본 발명에 따르면 선택 셀에 대하여 데이터를 프로그래밍할 때에, 그 선택 셀을 포함하는 트윈 메모리 셀 및 그와 인접하는 트윈 메모리 셀로의 전압을 적절하게 설정함으로써, 선택 셀에 대한 데이터 프로그램을 확실하게 실행할 수 있다.

Claims (8)

1개의 워드 게이트와, 제1 및 제2 컨트롤 게이트에 의해 제어되는 제1 및 제2 불휘발성 메모리 소자를 갖는 트윈 메모리 셀이 복수 배열되며, 1개의 워드선에 상기 워드 게이트가 접속된 인접하는 3개의 트윈 메모리 셀 (i-1), (i) 및 (i+1) 중에서 상기 트윈 메모리 셀 (i)의 상기 제2 불휘발성 메모리 소자에 대하여 데이터를 프로그래밍하는 방법에 있어서,
상기 워드선을 프로그램용 워드선 선택 전압으로 설정하고,
상기 트윈 메모리 셀 (i)의 상기 제2 컨트롤 게이트 및 상기 트윈 메모리 셀 (i+1)의 상기 제1 컨트롤 게이트를 프로그램용 컨트롤 게이트 전압으로 설정하며,
상기 트윈 메모리 셀 (i-1)의 상기 제2 컨트롤 게이트 및 상기 트윈 메모리 셀 (i)의 상기 제1 컨트롤 게이트를 오버라이드 전압으로 설정하고,
상기 트윈 메모리 셀 (i)의 상기 제2 불휘발성 메모리 소자 및 상기 트윈 메모리 셀 (i+1)의 상기 제1 불휘발성 메모리 소자에 공통 접속되는 비트선을 프로그램용 비트선 전압으로 설정하며,
상기 트윈 메모리 셀 (i+1)의 상기 제2 불휘발성 메모리 소자에 접속되는 비트선의 전압을 0V보다 높은 전압으로 설정하는 것
을 특징으로 하는 불휘발성 반도체 기억 장치의 프로그램 방법.
제1항에 있어서,
상기 트윈 메모리 셀 (i+1)의 상기 제2 불휘발성 메모리 소자에 접속되는 비트선의 전압을, 상기 프로그램용 워드선 선택 전압과 동등 이상으로 설정한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 프로그램 방법.
제1항 또는 제2항에 있어서,
상기 트윈 메모리 셀 (i-1)의 상기 제2 불휘발성 메모리 소자 및 상기 트윈 메모리 셀 (i)의 상기 제1 불휘발성 메모리 소자에 공통 접속되는 비트선을, 정전류원에 접속한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 프로그램 방법.
1개의 워드 게이트와, 제1 및 제2 컨트롤 게이트에 의해 제어되는 제1 및 제2 불휘발성 메모리 소자를 갖는 트윈 메모리 셀이 복수 배열되며, 1개의 워드선에 상기 워드 게이트가 접속된 인접하는 3개의 트윈 메모리 셀 (i-1), (i) 및 (i+1) 중에서 상기 트윈 메모리 셀 (i)의 상기 제1 불휘발성 메모리 소자에 대하여 데이터를 프로그래밍하는 방법에 있어서,
상기 워드선을 프로그램용 워드선 선택 전압으로 설정하고,
상기 트윈 메모리 셀 (i-1)의 상기 제2 컨트롤 게이트 및 상기 트윈 메모리 셀 (i)의 상기 제1 컨트롤 게이트를 프로그램용 컨트롤 게이트 전압으로 설정하며,
상기 트윈 메모리 셀 (i)의 상기 제2 컨트롤 게이트 및 상기 트윈 메모리 셀 (i+1)의 상기 제1 컨트롤 게이트를 오버라이드 전압으로 설정하고,
상기 트윈 메모리 셀 (i-1)의 상기 제2 불휘발성 메모리 소자 및 상기 트윈메모리 셀 (i)의 상기 제1 불휘발성 메모리 소자에 공통 접속되는 비트선을 프로그램용 비트선 전압으로 설정하며,
상기 트윈 메모리 셀 (i-1)의 상기 제1 불휘발성 메모리 소자에 접속되는 비트선의 전압을 0V보다 높은 전압으로 설정하는 것
을 특징으로 하는 불휘발성 반도체 기억 장치의 프로그램 방법.
제4항에 있어서,
상기 트윈 메모리 셀 (i-1)의 상기 제1 불휘발성 메모리 소자에 접속되는 비트선의 전압을, 상기 프로그램용 워드선 선택 전압과 동등 이상으로 설정한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 프로그램 방법.
제4항 또는 제5항에 있어서,
상기 트윈 메모리 셀 (i)의 상기 제2 불휘발성 메모리 소자 및 상기 트윈 메모리 셀 (i+1)의 상기 제1 불휘발성 메모리 소자에 공통 접속되는 비트선을, 정전류원에 접속한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 프로그램 방법.
제4항 또는 제5항에 있어서,
상기 프로그램용 워드선 선택 전압을, 프로그램되는 상기 불휘발성 메모리 소자를 포함하는 상기 트윈 메모리 셀의 소스-드레인 간에, 상기 정전류원에 의해 흐르는 전류 이상의 전류를 흘릴 정도로 높은 전압으로 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 프로그램 방법.
제1항 또는 제4항에 있어서,
상기 제1 및 제2 불휘발성 메모리 소자의 각각은, 산화막(O), 질화막(N) 및 산화막(O)으로 이루어지는 ONO막을 전하의 트랩 사이트로서 갖고, 상기 트랩 사이트에 데이터를 프로그래밍하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 프로그램 방법.
KR10-2002-0024959A 2001-05-08 2002-05-07 불휘발성 반도체 기억 장치의 프로그램 방법 KR100446402B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00137165 2001-05-08
JP2001137165A JP4715024B2 (ja) 2001-05-08 2001-05-08 不揮発性半導体記憶装置のプログラム方法

Publications (2)

Publication Number Publication Date
KR20030009120A true KR20030009120A (ko) 2003-01-29
KR100446402B1 KR100446402B1 (ko) 2004-09-01

Family

ID=18984311

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0024959A KR100446402B1 (ko) 2001-05-08 2002-05-07 불휘발성 반도체 기억 장치의 프로그램 방법

Country Status (7)

Country Link
US (1) US6587381B2 (ko)
EP (1) EP1256960B1 (ko)
JP (1) JP4715024B2 (ko)
KR (1) KR100446402B1 (ko)
CN (1) CN1228786C (ko)
AT (1) ATE267447T1 (ko)
DE (1) DE60200498T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140134104A (ko) * 2013-05-13 2014-11-21 주식회사 실리콘웍스 표시 장치의 가비지 프로세싱 회로

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3640175B2 (ja) * 2001-04-13 2005-04-20 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP2002334588A (ja) * 2001-05-11 2002-11-22 Seiko Epson Corp 不揮発性半導体記憶装置のプログラム方法
JP3716914B2 (ja) 2001-05-31 2005-11-16 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP3659205B2 (ja) * 2001-08-30 2005-06-15 セイコーエプソン株式会社 不揮発性半導体記憶装置及びその駆動方法
JP3843869B2 (ja) * 2002-03-15 2006-11-08 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP3821032B2 (ja) * 2002-03-20 2006-09-13 セイコーエプソン株式会社 ファイルストレージ型不揮発性半導体記憶装置
JP3867624B2 (ja) 2002-06-06 2007-01-10 セイコーエプソン株式会社 不揮発性半導体記憶装置およびその駆動方法
JP3815381B2 (ja) * 2002-06-06 2006-08-30 セイコーエプソン株式会社 不揮発性半導体記憶装置およびその駆動方法
JP3871049B2 (ja) * 2002-12-10 2007-01-24 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP2004199738A (ja) * 2002-12-16 2004-07-15 Seiko Epson Corp 不揮発性記憶装置
JP3985689B2 (ja) * 2003-02-21 2007-10-03 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP3873908B2 (ja) 2003-02-28 2007-01-31 セイコーエプソン株式会社 不揮発性半導体記憶装置及びその製造方法
JP3786096B2 (ja) * 2003-02-28 2006-06-14 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP3786095B2 (ja) * 2003-02-28 2006-06-14 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP3767588B2 (ja) * 2003-08-29 2006-04-19 セイコーエプソン株式会社 不揮発性半導体記憶装置及びその制御方法
JP4196191B2 (ja) * 2003-09-09 2008-12-17 セイコーエプソン株式会社 不揮発性半導体記憶装置及びその制御方法
US7307882B2 (en) * 2005-06-29 2007-12-11 Macronix International Co., Ltd. Non-volatile memory
US7233528B2 (en) * 2005-07-25 2007-06-19 Atmel Corporation Reduction of programming time in electrically programmable devices
TWI265626B (en) * 2005-08-19 2006-11-01 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
US7366013B2 (en) * 2005-12-09 2008-04-29 Micron Technology, Inc. Single level cell programming in a multiple level cell non-volatile memory device
US7349254B2 (en) * 2006-05-31 2008-03-25 Qimonda Flash Gmbh & Co. Kg Charge-trapping memory device and methods for its manufacturing and operation
KR101320519B1 (ko) * 2006-07-27 2013-10-23 삼성전자주식회사 패스 트랜지스터를 갖는 비휘발성 메모리 소자 및 그 동작방법
CN101373636B (zh) * 2007-08-20 2010-12-22 中芯国际集成电路制造(上海)有限公司 防止存储器阵列产生位线干扰的方法
US7672163B2 (en) * 2007-09-14 2010-03-02 Sandisk Corporation Control gate line architecture
JP5266085B2 (ja) * 2009-02-17 2013-08-21 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR101849176B1 (ko) 2012-01-06 2018-04-17 삼성전자주식회사 2-트랜지스터 플래시 메모리 및 2-트랜지스터 플래시 메모리의 프로그램 방법
US20170006161A9 (en) * 2013-03-15 2017-01-05 Genesys Telecommunications Laboratories, Inc. Intelligent automated agent for a contact center
US10074438B2 (en) 2016-06-10 2018-09-11 Cypress Semiconductor Corporation Methods and devices for reducing program disturb in non-volatile memory cell arrays
US9997253B1 (en) 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4723225A (en) * 1985-10-15 1988-02-02 Texas Instruments Incorporated Programming current controller
JP3720358B2 (ja) * 1991-08-29 2005-11-24 ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド 自己整列デュアルビット分割ゲートフラッシュｅｅｐｒｏｍセル
JPH07161851A (ja) 1993-12-10 1995-06-23 Sony Corp 半導体不揮発性記憶装置およびその製造方法
US5408115A (en) 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
US5422504A (en) 1994-05-02 1995-06-06 Motorola Inc. EEPROM memory device having a sidewall spacer floating gate electrode and process
US5440158A (en) * 1994-07-05 1995-08-08 Taiwan Semiconductor Manufacturing Company Ltd. Electrically programmable memory device with improved dual floating gates
JPH118324A (ja) * 1997-04-23 1999-01-12 Sanyo Electric Co Ltd トランジスタ、トランジスタアレイおよび不揮発性半導体メモリ
JPH1131393A (ja) * 1997-05-15 1999-02-02 Sanyo Electric Co Ltd 不揮発性半導体記憶装置
US5969383A (en) 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
US5851881A (en) 1997-10-06 1998-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making monos flash memory for multi-level logic
JP2978477B1 (ja) 1998-06-12 1999-11-15 株式会社日立製作所 半導体集積回路装置およびその製造方法
JP3973819B2 (ja) 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
US6133098A (en) * 1999-05-17 2000-10-17 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic flash memory
US6151248A (en) * 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
US6255166B1 (en) 1999-08-05 2001-07-03 Aalo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, method of programming the same and nonvolatile memory array
JP4058219B2 (ja) * 1999-09-17 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路
US6177318B1 (en) 1999-10-18 2001-01-23 Halo Lsi Design & Device Technology, Inc. Integration method for sidewall split gate monos transistor
US6248633B1 (en) 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
JP2001357681A (ja) * 2000-06-12 2001-12-26 Sony Corp 半導体記憶装置およびその駆動方法
JP2001357682A (ja) 2000-06-12 2001-12-26 Sony Corp メモリシステムおよびそのプログラム方法
DE60133619T2 (de) 2000-12-05 2009-06-10 Halo Lsi Design And Device Technology Inc. Programmier- und Löschverfahren in Zwilling-MONOS-Zellenspeichern
ATE458249T1 (de) * 2001-03-15 2010-03-15 Halo Inc Doppelbit monos speicherzellgebrauch für breite programbandbreite

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140134104A (ko) * 2013-05-13 2014-11-21 주식회사 실리콘웍스 표시 장치의 가비지 프로세싱 회로

Also Published As

Publication number Publication date
DE60200498D1 (de) 2004-06-24
DE60200498T2 (de) 2005-06-02
ATE267447T1 (de) 2004-06-15
CN1228786C (zh) 2005-11-23
CN1399280A (zh) 2003-02-26
US6587381B2 (en) 2003-07-01
JP4715024B2 (ja) 2011-07-06
EP1256960B1 (en) 2004-05-19
KR100446402B1 (ko) 2004-09-01
EP1256960A1 (en) 2002-11-13
JP2002334587A (ja) 2002-11-22
US20030002344A1 (en) 2003-01-02

Similar Documents

Publication Publication Date Title
KR100446402B1 (ko) 불휘발성 반도체 기억 장치의 프로그램 방법
KR100474626B1 (ko) 불휘발성 반도체 기억 장치의 프로그램 방법
JP3659205B2 (ja) 不揮発性半導体記憶装置及びその駆動方法
US6031765A (en) Reversed split-gate cell array
US6781187B2 (en) Nonvolatile semiconductor memory device
JP3640177B2 (ja) 不揮発性半導体記憶装置
JP3640180B2 (ja) 不揮発性半導体記憶装置
JP3873679B2 (ja) 半導体容量装置、昇圧回路および不揮発性半導体記憶装置
JP3780865B2 (ja) 不揮発性半導体記憶装置
JP3640175B2 (ja) 不揮発性半導体記憶装置
JP3594001B2 (ja) 不揮発性半導体記憶装置
US6707695B2 (en) Nonvolatile semiconductor memory device
JP3640176B2 (ja) 不揮発性半導体記憶装置
US7227779B2 (en) Contactless bidirectional nonvolatile memory
JP3622697B2 (ja) 不揮発性半導体記憶装置
JP3843869B2 (ja) 不揮発性半導体記憶装置
JP3640179B2 (ja) 不揮発性半導体記憶装置
JP3821032B2 (ja) ファイルストレージ型不揮発性半導体記憶装置
JP2002359304A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110720

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee