JP2004342282A - 半導体記憶装置及び携帯電子機器 - Google Patents

Abstract

【課題】集積度が増大し、動作速度が高速化した半導体記憶装置を提供することを課題とする。
【解決手段】（Ａ）グローバル（Ｇ）線と、（Ｂ）（ｉ）ローカル（Ｌ）線、（ｉｉ）デコーダ、（ｉｉｉ）半導体層上にゲート絶縁膜を介して形成されたゲート電極、該ゲート電極下のチャネル領域、該チャネル領域の両側で、該チャネル領域と逆導電型を有する拡散領域及び該ゲート電極の両側で、電荷を保持する機能を有するメモリ機能体からなるメモリ素子を複数備えるメモリブロック及び冗長ブロックを備え、前記デコーダが使用可能なときにアドレス情報に従ってＬ線の１つにＧ線が選択的に接続され、かつ前記メモリブロックの１つが欠陥ブロックで、前記デコーダが使用不可なときにＧ線からＬ線が分離し、欠陥ブロックが前記冗長ブロックに置き換えられる機能を有するメモリアレイと、（Ｃ）特定の回路とから構成される半導体記憶装置により上記課題を解決する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及び携帯電子機器に関し、より詳細には、本発明は、電気的に消去及び書き込み可能であり、メモリアレイの１ブロックに欠陥が発見された際に、欠陥ブロックが他のブロックに影響せずに冗長ブロックに置き換え可能なメモリブロック用及び冗長ブロック用のデコーダを備えた半導体記憶装置及びこの半導体記憶装置を備えた携帯電子機器に関する。
【０００２】
【従来の技術】
従来から不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
【０００３】
このフラッシュメモリは、図２７に示したように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。メモリセルの周囲には、素子分離領域９０６が形成されている（例えば、特許文献１）。
【０００４】
メモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
【０００５】
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図２８に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００６】
【特許文献１】
特開平５−３０４２７７号公報
【０００７】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリセルの微細化を阻害していた。
【０００８】
本発明は前記課題に鑑みなされたものであり、微細化を図りながら、動作速度の高速化及び高信頼性を実現することができる半導体記憶装置及び携帯電子機器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体記憶装置は、（Ａ）グローバル線と、
（Ｂ）（ｉ）ローカル線、
（ｉｉ）グローバル線及びローカル線に接続されたデコーダ、
（ｉｉｉ）半導体層上にゲート絶縁膜を介して形成されたゲート電極、該ゲート電極下に配置されたチャネル領域、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域及び該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体からなるメモリ素子を複数備えるメモリブロック及び冗長ブロック
を備え、前記デコーダが使用可能であるときにアドレス情報に従って前記ローカル線の１つに前記グローバル線が選択的に接続されるとともに、前記メモリブロックの１つに欠陥ブロックが含まれて前記デコーダが使用不可であるときに前記グローバル線から前記ローカル線が分離し、欠陥ブロックが前記冗長ブロックに置き換えられる機能を有するメモリアレイと、
（Ｃ）欠陥ブロックのデコーダを使用不可にするとともに、欠陥ブロックがアドレスされたときのみに冗長ブロックのデコーダを使用可能にするための回路とから構成されることを特徴とする。
【００１０】
また、別の観点から、本発明の別の半導体記憶装置は、（Ａ）アドレスによってそれぞれ選択される複数のグローバル線と、
（Ｂ）（ｉ）複数のローカル線、
（ｉｉ）ブロック選択信号に応じて前記グローバル線の１つを前記ローカル線の１つに接続するための複数の選択トランジスタ、
（ｉｉｉ）半導体層上にゲート絶縁膜を介して形成されたゲート電極、該ゲート電極下に配置されたチャネル領域、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域及び該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体からなるメモリ素子を複数備えるメモリブロック及び冗長ブロック
を備え、前記冗長ブロックがメモリブロックの欠陥ブロックに置き換えられる機能を有するメモリアレイと、
（Ｃ）欠陥ブロックの選択トランジスタを使用不可にするとともに、欠陥ブロックがアドレスされたときのみに冗長ブロックの選択トランジスタを使用可能にするための回路と
から構成されることを特徴とする。
【００１１】
さらに、別の観点から、本発明のさらに別の半導体記憶装置は、
（Ａ）グローバル線と、
（Ｂ）（ｉ）複数のローカル線、
（ｉｉ）グローバル線及びローカル線に接続されたローカルデコーダ、
（ｉｉｉ）半導体層上にゲート絶縁膜を介して形成されたゲート電極、該ゲート電極下に配置されたチャネル領域、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域及び該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体からなるメモリ素子を複数備えるメモリブロック及び冗長ブロック
を備え、前記ローカルデコーダがブロック選択信号によって使用可能であるときに前記ローカル線のうち選択ローカル線を前記グローバル線に接続させるためのアドレスをデコードするとともに、前記メモリブロックの１つに欠陥ブロックが含まれて前記ローカルデコーダが使用不可であるときに前記グローバル線から前記ローカル線が分離し、欠陥ブロックが前記冗長ブロックに置き換えられる機能を有するメモリアレイと、
（Ｃ）欠陥ブロックのローカルデコーダを使用不可にするとともに、欠陥ブロックがアドレスされたときのみに冗長ブロックのローカルデコーダを使用可能にするための回路と
から構成されることを特徴とする。
【００１２】
本発明の半導体記憶装置は、上記のような構成を採ることにより、欠陥ブロックは、グローバル線に作用及び影響せずに、冗長ブロックに置き換えることができる。
【００１３】
また、ブロック及び冗長ブロックを構成するメモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下に配置されたチャネル領域と、チャネル領域の両側に配置され、チャネル領域と逆導電型を有する拡散領域と、ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなるため、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とが分離される。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果が抑制される。さらに、ＥＥＰＲＯＭに比べて書換えにより拡散層間を流れる電流値が大きく変化することによって、半導体記憶装置の書込み状態と消去状態の判別が容易となる。よって、半導体記憶装置の集積度が増大するとともに、動作速度が高速化する。
【００１４】
【発明の実施の形態】
本発明の半導体記憶装置は、主として、グローバル線と、メモリアレイと、特定の回路とからなる。また、メモリアレイは、ローカル線と、デコーダ及び冗長デコーダ又は選択トランジスタと、メモリ素子から構成されるメモリブロック及び冗長ブロックとから構成される、なお、本発明の半導体記憶装置は、基本的にＭＯＳ回路を採用し、ＭＯＳ回路を含むすべての回路が、１つの半導体基板上に搭載されていることが好ましい。
【００１５】
本発明の半導体記憶装置におけるメモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００１６】
具体的には、本発明のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００１７】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００１８】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００１９】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００２０】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００２１】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００２２】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００２３】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００２４】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００２５】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００２６】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
【００２７】
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００２８】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。
【００２９】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００３０】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００３１】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００３２】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００３３】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００３４】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００３５】
本発明のメモリ素子の形成方法の一例を説明する。まず、公知の手順で、半導体基板上にゲート絶縁膜及びゲート電極を形成する。続いて、半導体基板上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜を熱酸化法により形成又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。
【００３６】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁に記憶素子サイドウォールスペーサ状に形成する。
その後、ゲート電極及び記憶素子サイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なうことでメモリ素子を形成できる。
【００３７】
本発明のメモリ素子を配列してメモリアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００３８】
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００３９】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。
【００４０】
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００４１】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００４２】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００４３】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。
【００４４】
つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００４５】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
【００４６】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００４７】
本発明の半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。また、メモリ素子からなるメモリブロック等の一方又は両方に、選択トランジスタが接続されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００４８】
また、本発明の半導体記憶装置においては、グローバル線やローカル線が含まれているが、これらは、例えば、グローバルワード線、グローバルワード線等のメモリアレイ外に延長してメモリアレイと接続される配線；ローカルビット線、ローカルビット線等のメモリアレイ内における配線のいずれか、または全てとして含まれることを意味する。
【００４９】
さらに、本発明の半導体記憶装置において、（Ｃ）で表される回路とは、欠陥ブロックのデコーダを使用不可にするとともに、欠陥ブロックがアドレスされたときのみに冗長ブロックのデコーダを使用可能にする機能を実現できる回路であればどのようなものでもよく、例えば、Ｙデコーダ、Ｘデコーダ、Ｙゲーティング回路、グローバルＸデコーダ、ブロックデコーダ、ＣＡＭ、比較ロジック等、またはこれらに準じる機能を奏する回路等の１種又は２種以上の組み合わせが挙げられる。
【００５０】
本発明の半導体記憶装置では、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。つまり、メモリアレイ３１の各メモリ素子は、１度に１ビットのデータ又は多ビットのデータを蓄積することができる。例えば、メモリアレイ３１は、８メガビットのデータを蓄積することができる。メモリアレイ３１は、８メガビットよりも小容量又は大容量とすることができる。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００５１】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００５２】
以下に、本発明の半導体記憶装置及び携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００５３】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
【００５４】
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置しており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００５５】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００５６】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００５７】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００５８】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００５９】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
【００６０】
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００６１】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００６２】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００６３】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００６４】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００６５】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００６６】
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
【００６７】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。特に、ピンチオフ動作させるような電圧を与えて読み出す場合、第２のメモリ機能体１３１ａにおける電荷蓄積の状態について、１３１ｂにおける電荷蓄積の有無に影響されることなく、より高精度に判定することが可能となる。
【００６８】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【００６９】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００７０】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００７１】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００７２】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【００７３】
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００７４】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００７５】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００７６】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【００７７】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００７８】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００７９】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００８０】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【００８１】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００８２】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００８３】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００８４】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００８５】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００８６】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００８７】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００８８】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【００８９】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００９０】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００９１】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【００９２】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【００９３】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【００９４】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【００９５】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００９６】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【００９７】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００９８】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【００９９】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１００】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１０１】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【０１０２】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
【０１０３】
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１０４】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１０５】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１０６】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１０７】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。
【０１０８】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０^１７〜１×１０^１９ｃｍ^−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０^１６〜１×１０^１８ｃｍ^−３とすることができる。
【０１０９】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１１０】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１１１】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１１２】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１１３】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【０１１４】
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１１５】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１１６】
ところで、メモリ機能体中での電気力線は、図２３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１１７】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１１８】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０１１９】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１２０】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１２１】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１２２】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１２３】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。
【０１２４】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１２５】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１２６】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１２７】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１２８】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１２９】
また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１３０】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１３１】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化について説明する。
【０１３２】
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１３３】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図２８）と大きく異なる。
【０１３４】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１３５】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１３６】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１３７】
（実施の形態１０）
以下に、実施の形態１〜８のメモリ素子を複数配列してメモリアレイを構成し、書換え及び読出しの回路等を付加した半導体記憶装置を説明する。
【０１３８】
本発明の半導体記憶装置３０のブロック図を図２０に示す。半導体記憶装置３０は、メモリアレイ３１を備えており、メモリアレイ３１は、アドレスでデータを蓄積するメモリ素子（つまり、メモリセル）からなり、複数に分割されたブロック０〜ｎ及び冗長ブロック３４〜３４ｉと、複数のローカルデコーダと、ローカル線とからなる。
【０１３９】
上記ブロック０はローカルデコーダ３２を備え、ブロック１はローカルデコーダ３３を備える。冗長ブロック３４は冗長ローカルデコーダ３５を備え、冗長ブロック３４ｉは冗長ローカルデコーダ３５ｉを備える。ブロック０〜ブロックｎ及び冗長ブロック３４〜３４ｉの各ブロックは、複数のビット線４３〜４３ｉ…４７〜４７ｉとローカルワード線（図示せず）を含む。ブロックの各ビット線４３〜４３ｉ…４７〜４７ｉ及びローカルワード線は、特定のブロック内でのみ延長している。言い換えると、ビット線４３〜４３ｉは、ブロック０内でのみ延長しており、ビット線４５〜４５ｉはブロックｎ内でのみ延長している。
ブロック０〜ブロックｎ及び冗長ブロック３４〜３４ｉのローカルワード線は、各ブロックのローカルデコーダ３２〜３２ｎ、冗長ローカルデコーダ３５〜３５ｉに接続されている。
【０１４０】
メモリ素子は、ローカルワード線とビット線との交点に配置しており、メモリアレイ３１の全てのビット線４３〜４３ｉ…４７〜４７ｉは、Ｙゲーティング回路４２に接続されている。
【０１４１】
また、メモリアレイ３１は、複数のグローバルワード線４８〜４８ｎを備える。グローバルワード線４８〜４８ｎは、各ローカルデコーダ３２〜３２ｎ及び冗長ローカルデコーダ３５〜３５ｉに接続されている。このグローバルワード線４８〜４８ｎは、ブロック０〜ブロックｎと冗長ブロック３４〜３４ｉのすべてに及んでいる。ただし、グローバルワード線４８〜４８ｎは、メモリアレイ３１の各ブロックのローカルワード線と物理的に接続されているのではなく、ブロックの各ローカルデコーダ３２〜３２ｎ及び冗長ローカルデコーダ３５〜３５ｉを介して、各ブロックのローカルワード線と電気的に接続されている。つまり、グローバルワード線４８〜４８ｎは、ローカルデコーダ３２を介してブロック０のローカルワード線に接続しており、冗長ローカルデコーダ３５を介して、冗長ブロック３４のローカルワード線に接続している。
【０１４２】
なお、メモリアレイ３１の構成は、各ブロック０〜ブロックｎ及び冗長ブロック３４〜３４ｉが複数のワード線及びローカルビット線を有する構成であってもよい。この構成では、ワード線及びローカルビット線が、ブロック内でのみ延長される。各ブロック中のローカルビット線とローカルデコーダは、接続されている。メモリアレイ３１は、メモリアレイ３１のすべてのブロックに接続される複数のグローバルビット線を有している。グローバルビット線は、各ブロックのローカルデコーダに接続され、Ｙゲーティング回路４２を介してＹデコーダ３９に接続されている。
【０１４３】
また、半導体記憶装置３０におけるグローバルワード線４８〜４８ｎは、メモリアレイ３１の行デコーダであるグローバルＸデコーダ３８に接続されている。グローバルＸデコーダ３８は、バス５０から行アドレスされることで、グローバルワード線４８〜４８ｎの１つを選択するか、又はグローバルワード線４８〜４８ｎの少なくとも１つに選択データを発生させることができる。例えば、グローバルＸデコーダ３８が、与えられた全てのアドレスに対して、選択グローバルワード線４８〜４８ｎの１つを選択する。なお、グローバルＸデコーダ３８は、与えられたアドレスに対して、グローバルワード線４８〜４８ｎの２以上に選択データを発生させてもよい。ただし、グローバルＸデコーダ３８は、メモリアレイ３１の各ブロック内のいずれのローカルワード線も選択しない。
【０１４４】
さらに、半導体記憶装置３０は、Ｙデコーダ３９とブロックデコーダ３７を備える。
【０１４５】
Ｙデコーダ３９はＹゲーティング回路４２に接続されている。Ｙデコーダ３９は、バス５０から列アドレスされることで、Ｙゲーティング回路４２を介してメモリアレイ３１の選択ブロックから１バイト（つまり、８）のビット線又は１ワード（つまり１６）のビット線を選択することができる。
【０１４６】
ブロックデコーダ３７は、与えられた全てのブロックアドレスに対して、選択ブロックを選択する。選択ブロックを選択するために、ブロックデコーダ３７は、選択ブロックのローカルデコーダを使用可能にすることによって、つまり、適当な１つのブロック選択信号ＢＳ０〜Ｂｓｎを発生させる。また、冗長ブロック３４〜３４ｉの１つを使用可能にするために、ブロックデコーダ３７は、ブロック選択信号ＲＢＳ０〜ＲＢＳｉの１つによって、各冗長ローカルデコーダ３５〜３５ｉを使用可能にすることもできる。なお、ブロックアドレスは、Ｙデコーダ３９で受けたカラムアドレスの一部である。また、ブロック選択信号ＢＳ０〜ＢＳｎ及びＲＢＳ０〜ＲＢＳｎをアウトプットは、ブロックデコーダ３７により、ブロック選択線４９〜４９ｓを介して行われる。
【０１４７】
さらに、ブロック選択線４９〜４９ｓは、消去スイッチ３６に接続されている。
【０１４８】
消去スイッチ３６は、複数のスイッチを備えており、各スイッチは、ブロック０〜ブロックｎ及び冗長ブロック３４〜３４ｉの１つのブロックの共通ソース線（図示せず）に接続されている。各消去スイッチ３６は、ブロック選択線４９〜４９ｓの１つから、ブロック選択信号に対応して、その関連するブロックの共通ソース線に、Ｖｓｓ（つまり、グランド）又はＶｐｐ（つまり、消去）電圧を選択的に接続するが、この接続は、メモリ動作（つまり、読み出し、書き込み及び消去動作）の間に行われる。
【０１４９】
ブロック０〜ブロックｎ及び冗長ブロック３４〜３４ｉの１つのローカルデコーダには、各ブロック選択信号ＢＳ０〜ＢＳｎ及びＲＢＳ０〜ＲＢＳｎが与えられる。例えば、ブロック択信号ＢＳ０は、ローカルデコーダ３２に、ブロック選択信号ＲＢＳ０は冗長ローカルデコーダ３５に与えられる。ローカルデコーダ３２は、ブロック選択信号ＢＳ０がブロックデコーダ３７によって与えられると、グローバルワード線４８〜４８ｎから選択データを受けることができ、ブロック０のローカルワード線の１つを選択する。冗長ローカルデコーダ３５は、ブロック選択信号ＲＢＳ０がブロックデコーダ３７によって与えられると、グローバルワード線４８〜４８ｎから選択データを受けることができ、冗長ブロック３４のローカルワード線の１つを選択する。
【０１５０】
さらに、半導体記憶装置３０は、比較ロジック４０及びこの比較ロジック４０に接続されたＣＡＭ（連想メモリ）セット４１を備える。比較ロジック４０は、公知の比較ロジックのどのようなものでもよい。ＣＡＭセット４１は複数のＣＡＭセルを備え、各ＣＡＭセルは、データを蓄積する記憶装置として機能する。例えば、各ＣＡＭセット４１は、１４ビット幅であり、８つのＣＡＭセットを備える。あるいは、ＣＡＭセット４１の数は、８よりも大きくても小さくてもよく、各ＣＡＭセットは、１４ビット以上又は以下でもよい。
【０１５１】
各ＣＡＭセット４１は、欠陥ブロックの置換用に、冗長ブロックを使用可能にするために用いられる。欠陥ブロックの置換のために、ＣＡＭセットは、欠陥ブロック及び冗長ブロックのブロックアドレスを蓄積する。つまり、ブロック１に欠陥が発見され、それを冗長ブロック３４ｉに置換する必要があるとき、ブロック１、次いで冗長ブロック３４ｉのブロックアドレスをＣＡＭセット４１のカムセットに蓄積する。アドレスが、ブロックをアドレスするためのバスに与えられるときは必ず、そのアドレスは、比較ロジック４０にも与えられる。
【０１５２】
本発明の半導体記憶装置３０は、図２０に示すメモリアレイ３１に代えて、図２１に示すメモリアレイ３１を備えていてもよい。なお、図２１では２つのグローバルワード線４８、４８ｉのみを示す。
【０１５３】
このメモリアレイ３１は、メモリブロック６１、７１と、ローカルデコーダ３２〜３２ｉ、３５〜３５ｉの隣接する２つのデコーダとしてローカルデコーダ６０、７０を備え、これらは図２０におけるブロック０〜ブロックｎ及び冗長ブロック３４、３４ｉの隣接する２つのブロックに対応する。また、各グローバルワード線４８、４８ｉは、ローカルデコーダ６０、７０を介して、ブロック内の複数のローカルワード線９０〜９３…と接続されている。例えば、グローバルワード線４８は、ローカルデコーダ６０を介してメモリブロック６１の複数のローカルワード線９０と、ローカルデコーダ７０を介してメモリブロック７１の複数のローカルワード線９２に接続されている。同様に、グローバルワード線４８ｉは、ローカルデコーダ６０を介してメモリブロック６１の複数のローカルワード線９１と、ローカルデコーダ７０を介してメモリブロック７１の複数のローカルワード線９３に接続されている。各ローカルワード線９０〜９３は、メモリブロック６１、７１内における行方向のメモリ素子のゲート電極に接続されている。図２１では、メモリアレイにおけるメモリブロック等のメモリ素子を示していないが、メモリアレイ又はメモリブロック及び冗長ブロックは、図２２〜２４において、３２１、４２１、５２１等で示すように配置することができる。
【０１５４】
つまり、図２２において、メモリ素子を配列した部分（３２１）におけるメモリ素子３０１ａＡ〜３０１ａＤ、・・・、３０１ｎＡ〜３０１ｎＤは、実施の形態１〜８に記載したメモリ素子である。このメモリ素子はメモリ機能体を２つ有するが、それらを区別するために、図２０中では、メモリ素子３０１ａＡのみに矢印Ａ及び矢印Ｂを付し、その他のメモリ素子については省略している。
【０１５５】
各メモリ素子は、その両側に１個ずつ計２個の選択トランジスタが接続されている。例えば、メモリ素子３０１ａＡには、選択トランジスタ３０２ａＡ及び３０３ａＡが直列に接続されている。
メモリ素子３０１ａＡ〜３０１ａＤのゲート電極はワード線３０８ａに接続されている。他のメモリ素子のゲート電極も同様にワード線に接続されている。また、選択トランジスタ３０２ａＡ〜３０２ａＤは選択トランジスタワード線３０９ａに接続されており、選択トランジスタ３０３ａＡ〜３０３ａＤは選択トランジスタワード線３１０ａに接続されている。他の選択トランジスタのゲート電極も同様に選択トランジスタワード線に接続されている。
【０１５６】
選択トランジスタ３０２ａＡ〜３０２ｎＡは、夫々第１のビット線３１６Ａ１に接続されており、選択トランジスタ３０３ａＡ〜３０３ｎＡは、夫々第２のビット線３１６Ａ２に接続されている。他の選択トランジスタも同様に第１又は第２のビット線に接続されている。
【０１５７】
各ビット線には、夫々１対の動作選択トランジスタ３０４、３０５が接続されている。動作選択トランジスタ３０４、３０５のゲート電極は、夫々動作選択線３１２及び３１３に接続されている。
【０１５８】
２対のビット線対、例えば、第１のビット線３１６Ａ１〜３１６Ｄ１は、夫々第１の切替えトランジスタ３０６に接続されている。第２のビット線３１６Ａ２〜３１６Ｄ２は、夫々第２の切替えトランジスタ３０７に接続されている。切替えトランジスタ３０６、３０７のゲート電極は、夫々切替えトランジスタ選択線３１４及び３１５に接続されている。
【０１５９】
また、図２３は、図２２と、メモリブロック４２１のみが異なる。動作選択トランジスタ４０４、４０５、動作選択線４１２、４１３、第１の切替えトランジスタ４０６、第２の切替えトランジスタ４０７、切替えトランジスタ選択線４１４、４１５、ワード線４０８ａ〜４０８ｎは、図２２と同様である。つまり、各メモリ素子４０１ａＡ〜４０１ａＤ、・・・、４０１ｎＡ〜４０１ｎＤは、夫々第１のビット線４１６Ａ１〜４１６Ｄ１及び第２のビット線４１６Ａ２〜４１６Ｄ２に直接接続されている。
【０１６０】
さらに、図２４において、５２１はメモリブロックであり、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４はメモリ素子、５０８ａ〜５０８ｎはワード線、ＢＡ１〜ＢＡ５、ＢＢ１〜ＢＢ５はビット線である。
【０１６１】
図２１では、各ローカルデコーダ６０、７０は、アドレスデコーダ６０ａ、７０ａと、複数のＡＮＤゲート６２〜６５、６２ｎ、６５ｎ、７２〜７５、７２ｎ、７５ｎとを備える。各ＡＮＤゲート６２〜６５、６２ｎ、６５ｎ、７２〜７５、７２ｎ、７５ｎは、グローバルワード線４８、４８ｉとアドレスデコーダ６０ａ、７０ａの選択線６９、７９とに接続されている。つまり、アドレスデコーダ６０ａは、複数の選択線６９ａ…を備え、そのそれぞれは、ＡＮＤゲート６２〜６５、６２ｎ、６５ｎの１つに、アドレスデコーダ７０ａは、複数の選択線７９ａ…を備え、そのそれぞれは、ＡＮＤゲート７２〜７５、７２ｎ、７５ｎの１つに接続されている。なお、ＡＮＤゲート６２〜６５、６２ｎ、６５ｎ、７２〜７５、７２ｎ、７５ｎは、他のタイプの論理回路に置き換えてもよい。
【０１６２】
アドレスデコーダ６０ａ、７０ａは、Ｘアドレスの一部を受ける。アドレスデコーダ６０ａは、ブロック選択信号ＢＳｘによって使用可能となり、デコーダ７０ａは、ブロック選択信号ＢＳｙによって使用可能となる。図２１では、デコーダ６０ａ、７０ａのそれぞれは、図２０におけるバス５０に接続されて、Ｘアドレスの一部を受け、グローバルＸデコーダ３８は、Ｘアドレスの残りの一部を受ける。
【０１６３】
例えば、グローバルワード線４８が選択グローバルワード線であり、メモリブロック６１がメモリ動作のための選択ブロックであれば、ＢＳｘ信号はアドレスデコーダ６０ａを使用可能にし、一方、ＢＳｙはデコーダ７０ａを使用不可にする。次いで、アドレスデコーダ６０ａは、例えば、選択線６９ａを選択するために、バス５０を介して受けたアドレスビットをデコードする。これにより、ＡＮＤゲート６２が使用可能になり、選択されたグローバルワード線４８がローカルワード線９０ａに接続される。なお、この際、ＡＮＤゲート６５も使用可能になるが、グローバルワード線４８ｉは選択されないので、ＡＮＤゲート６５は対応するローカルワード線９１ａを選択しない。その間、アドレスデコーダ７０ａは使用不可であり、選択線７９のいずれも選択されない。これにより、ＡＮＤゲート７２〜７２ｎの全てがブロックされ、どのローカルワード線９２も、選択グローバルワード線４８に接続されない。
【０１６４】
（実施の形態１１）
以下に、図２０に示す半導体記憶装置の動作方法について説明する。
【０１６５】
書き込み動作時、アドレスがバス５０に与えられると、比較ロジック４０が、インカム・アドレスをＣＡＭセット４１に蓄積されたすべての欠陥ブロックのブロックアドレスと比較する。もしインカム・アドレスがブロック１にダイレクトされると、ブロック１は冗長ブロックによって置換され（つまり、比較ロジック４０がマッチを検出する）、比較ロジック４０は、ブロックデコーダ３７を、インカム・アドレスに基づいて作用させない。さらに、比較ロジック４０が、冗長ブロック３４ｉのブロックアドレスをブロックデコーダ３７に与えることで、ローカルデコーダ３３の代わりに冗長ローカルデコーダ３５ｉを使用可能にする。さらに、比較ロジック４０は、インカム・アドレスのブロックアドレスに代えて、Ｙデコーダ３９を冗長ブロック３４ｉのブロックアドレスに基づいて作用させる。
【０１６６】
読み出し動作時、読み出し動作をスピードアップするために、ブロックデコーダ３７は、全てのブロック選択信号ＢＳ０〜ＢＳｎ及びＲＢＳ０〜ＲＢＳｎをアサートできる。あるいは、半導体記憶装置３０をパワーアップするために、比較ロジック４０が、ブロックデコーダ３７をメモリアレイ３１のすべての欠陥ブロックのブロック選択信号を使用不可にできる。読み出し動作時、アドレスを受けると、比較ロジック４０は、ＣＡＭセット４１に蓄積された全ての欠陥ブロックのブロックアドレスとインカム・アドレスとを比較する。もしインカム・アドレスがブロック１にダイレクトし、ブロック１が冗長ブロック３４ｉによって置換される（つまり、比較ロジック４０がマッチを検出する）と、比較ロジック４０は、インカム・アドレスのブロックアドレスの代わりに、Ｙデコーダ３９を冗長ブロック３４ｉのブロックアドレスに基づいて作用させる。
【０１６７】
消去動作時、Ｙアドレスは選択ブロックのブロックアドレスのみを含むので、比較ロジック４０はＹデコーダ３９を作用させない。
【０１６８】
ブロック１がアドレスされるたびに、比較ロジック４０によって冗長ブロック３４ｉにアクセスすることを制限されると、ブロックデコーダ３７は、ブロック選択信号ＲＢＳｉをアサートし、ブロック選択信号ＢＳ１をディスアサートする。
【０１６９】
（実施の形態１２）
上述した半導体記憶装置の応用例として、例えば、図２５に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０１７０】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、本発明のメモリ素子、より好ましくは実施の形態１０〜１１に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０１７１】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０１７２】
液晶ドライバ１００２は、図２５に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
【０１７３】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとして本発明のメモリ素子を用いるのが好ましく、特に、本発明のメモリ素子を集積した実施の形態１０、１１に記載の半導体記憶装置を用いるのが好ましい。
【０１７４】
本発明のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。また、実施の形態１０、１１に記載の半導体記憶装置は、比較的メモリ規模が小規模で、信頼性や安定性が重視される場合に特に好適である。２個のメモリ素子（メモリ素子対）の出力が、同一のセンスアンプに入力されているため、同様なデバイス構造を有する２つのメモリ素子を流れる電流の差を検知するため、読出し動作が確実で安定して行なわれるからである。そのため、ビット当たりの面積は大きくなるものの、メモリ規模が小規模であれば他の回路面積と比較してその増大割合は許容することができる。通常、液晶パネルの画像調整用の不揮発性メモリは、例えば、数キロバイトであり、比較的メモリ規模が小規模である。したがって、実施の形態１０、１１に記載の半導体記憶装置を液晶パネルの画像調整用の不揮発性メモリとして用いるのが特に好ましい。
【０１７５】
（実施の形態１３）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図２６に示す。
【０１７６】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述した本発明の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０１７７】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０１７８】
【発明の効果】
本発明の半導体記憶装置によれば、メモリ素子が、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ機能とが分離されているため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャネル効果を抑制しつつ、微細化することができる。したがって、冗長ブロック等を設けても、チップ面積の増大を抑えることが可能となり、半導体記憶装置自体をより高集積化することが可能となる。
【０１７９】
また、メモリ素子の有するメモリ機能体が、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含む場合には、メモリ効果のばらつきを抑制することができるとともに、保持中の特性変化を抑制することができる。したがって、チップの歩留まりを向上させることができ、製造コストを削減して安価な半導体記憶装置を得ることができるとともに、冗長ブロックの数を削減することが可能となり、チップ面積のさらなる微細化を図ることができる。しかも、形成プロセスが、通常トランジスタと親和性大で混載が容易であるため、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる周辺回路と混載する場合と比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となり、歩留まりを向上させることができる。したがって、冗長ブロックの数をよりも少なくすることができ、より安価で、高集積化を実現した半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の半導体記憶装置におけるメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の半導体記憶装置におけるメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の半導体記憶装置におけるメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の半導体記憶装置におけるメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の半導体記憶装置におけるメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の半導体記憶装置におけるメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の半導体記憶装置におけるメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の半導体記憶装置（実施の形態１０）のブロックである。
【図２１】本発明の半導体記憶装置（実施の形態１０）のさらに別のブロックである。
【図２２】本発明の半導体記憶装置（実施の形態１０）におけるメモリブロックを示す回路図である。
【図２３】本発明の半導体記憶装置（実施の形態１０）におけるメモリブロックを示す別の回路図である。
【図２４】本発明の半導体記憶装置（実施の形態１０）におけるメモリブロックを示すさらに別の回路図である。
【図２５】本発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１２）の概略構成図である。
【図２６】本発明の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１３）の概略構成図である。
【図２７】従来のフラッシュメモリの要部の概略断面図である。
【図２８】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１、３０１ａＡ〜３０１ａＤ、４０１ａＡ〜４０１ａＤ、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４、
６０１Ａ メモリ素子
３０ 半導体記憶装置
３１ メモリアレイ
３２、３３、３２ｎ ローカルデコーダ
３４、３４ｉ 冗長ブロック
３５、３５ｉ 冗長ローカルデコーダ
３６ 消去スイッチ
３７ ブロックデコーダ
３８ グローバルＸデコーダ
３９ Ｙデコーダ
４０ 比較ロジック
４１ ＣＡＭセット
４２ Ｙゲーティング回路
４３〜４７、４３ｉ〜４７ｉ ビット線
４８、４８ｎ グローバルワード線
４９、４９ｓ ブロック選択線
５０ バス
９０、９０ａ、９１、９１ａ、９２、９３ ローカルワード線
６０、７０ ローカルデコーダ
６０ａ、７０ａ アドレスデコーダ
６１、７１ メモリブロック
６２〜６５、６２ｎ、６５ｎ、７２〜７５、７２ｎ、７５ｎ ゲート
６９、６９ａ、７９、７９ａ 選択線
１０１、２１１、２８６、７１１ 半導体基板
１０２ Ｐ型ウェル領域
１０３、２１４、７１２ ゲート絶縁膜
１０４、２１７、７１３ ゲート電極
１０５ａ、１０５ｂ メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３ 拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ シリコン窒化膜
１２０、２７１ オフセット領域
１２１ ゲート電極下の領域
１１１ 微粒子
１１２ 絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ メモリ機能体
２２６ 反転層
２４１、２４３、２４４ シリコン酸化膜
２８１、２８２、２９２、４２１ 領域
２８３、２８４ 電気力線
２８７ ボディ領域
２８８ 埋め込み酸化膜
２９１ 高濃度領域
３０２ａＡ、３０３ａＡ 選択トランジスタ
３０４、３０５、４０４ 動作選択トランジスタ
３０６、３０７、４０６、４０７ トランジスタ
３０８ａ、４０８ａ、５０８ａ〜５０８ｎ ワード線
３０９ａ、３１０ａ 選択トランジスタワード線
３１２、３１３、４１２ 動作選択線
３１４、３１５、４１４ トランジスタ選択線
３１６Ａ１、３１６Ａ２、３１６Ｂ１、３１６Ｂ２、４１６Ａ１、４１６Ａ２、Ａ２〜Ａ４、Ｂ２〜Ｂ４、ＢＡ１〜ＢＡ５、ＢＢ１〜ＢＢ５ ビット線
３２１、４２１、５２１ メモリブロック
７１４ サイドウォールスペーサ
７１７ ソース領域
７１８ ドレイン領域
７１９ 領域
８１１ 制御回路
８１２ 電池
８１３ 回路
８１４ 表示部
８１５ アンテナ
８１６ 信号線
８１７ 電源線
１００１ 液晶パネル
１００２ 液晶ドライバ
１００３ 不揮発性メモリ部
１００４ ＳＲＡＭ部
１００５ 液晶ドライバ回路
ブロック０〜ブロックｎ メモリブロック
ＢＳ０〜ＢＳｎ、ＢＳｘ、ＢＳｙ、ＲＢＳ０〜ＲＢＳｉ ブロック選択信号

Claims (12)

1. （Ａ）グローバル線と、
   （Ｂ）（ｉ）ローカル線、
   （ｉｉ）グローバル線及びローカル線に接続されたデコーダ、
   （ｉｉｉ）半導体層上にゲート絶縁膜を介して形成されたゲート電極、該ゲート電極下に配置されたチャネル領域、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域及び該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体からなるメモリ素子を複数備えるメモリブロック及び冗長ブロック
   を備え、前記デコーダが使用可能であるときにアドレス情報に従って前記ローカル線の１つに前記グローバル線が選択的に接続されるとともに、前記メモリブロックの１つに欠陥ブロックが含まれて前記デコーダが使用不可であるときに前記グローバル線から前記ローカル線が分離し、欠陥ブロックが前記冗長ブロックに置き換えられる機能を有するメモリアレイと、
   （Ｃ）欠陥ブロックのデコーダを使用不可にするとともに、欠陥ブロックがアドレスされたときのみに冗長ブロックのデコーダを使用可能にするための回路とから構成される半導体記憶装置。
2. （Ａ）アドレスによってそれぞれ選択される複数のグローバル線と、
   （Ｂ）（ｉ）複数のローカル線、
   （ｉｉ）ブロック選択信号に応じて前記グローバル線の１つを前記ローカル線の１つに接続するための複数の選択トランジスタ、
   （ｉｉｉ）半導体層上にゲート絶縁膜を介して形成されたゲート電極、該ゲート電極下に配置されたチャネル領域、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域及び該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体からなるメモリ素子を複数備えるメモリブロック及び冗長ブロック
   を備え、前記冗長ブロックがメモリブロックの欠陥ブロックに置き換えられる機能を有するメモリアレイと、
   （Ｃ）欠陥ブロックの選択トランジスタを使用不可にするとともに、欠陥ブロックがアドレスされたときのみに冗長ブロックの選択トランジスタを使用可能にするための回路と
   から構成される半導体記憶装置。
3. メモリブロックの選択トランジスタがそのブロックのブロック選択信号によってオンされていない場合に、そのブロックのローカル線がグローバル線から分離されてなる請求項２に記載の半導体記憶装置。
4. （Ａ）グローバル線と、
   （Ｂ）（ｉ）複数のローカル線、
   （ｉｉ）グローバル線及びローカル線に接続されたローカルデコーダ、
   （ｉｉｉ）半導体層上にゲート絶縁膜を介して形成されたゲート電極、該ゲート電極下に配置されたチャネル領域、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域及び該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体からなるメモリ素子を複数備えるメモリブロック及び冗長ブロック
   を備え、前記ローカルデコーダがブロック選択信号によって使用可能であるときに前記ローカル線のうち選択ローカル線を前記グローバル線に接続させるためのアドレスをデコードするとともに、前記メモリブロックの１つに欠陥ブロックが含まれて前記ローカルデコーダが使用不可であるときに前記グローバル線から前記ローカル線が分離し、欠陥ブロックが前記冗長ブロックに置き換えられる機能を有するメモリアレイと、
   （Ｃ）欠陥ブロックのローカルデコーダを使用不可にするとともに、欠陥ブロックがアドレスされたときのみに冗長ブロックのローカルデコーダを使用可能にするための回路と
   から構成される半導体記憶装置。
5. ローカルデコーダが、
   （ｉ） アドレスを受けるために接続されたデコーダと、
   （ｉｉ） グローバル線、ローカル線の１つ及びデコーダにそれぞれ接続される複数のロジック回路とからなる請求項４に記載の半導体記憶装置。
6. メモリアレイが、それぞれ、一度に複数のビットデータを蓄積し、電気的に消去及び書き込みし得るメモリブロック及び冗長ブロックを備える請求項１〜５のいずれか１つに記載の半導体記憶装置。
7. 電気的に書き込み及び消去し得るメモリである請求項１〜６のいずれか１つに記載の半導体記憶装置。
8. データ処理システムに用いられる請求項１〜７のいずれか１つに記載の半導体記憶装置。
9. グローバル線がグローバルワード線であり、ローカル線がローカルワード線である請求項１〜８にいずれか１つに記載の半導体記憶装置。
10. グローバル線がグローバルビット線であり、ローカル線がローカルビット線である請求項１〜９のいずれか１つに記載の半導体記憶装置。
11. メモリ素子の有するメモリ機能体が、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含む請求項１、２及び４のうちいずれか１つの半導体記憶装置。
12. 請求項１〜１１のいずれか１つに記載の半導体記憶装置を備えることを特徴とする携帯電子機器。

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