JP3523391B2 - キャパシタおよびその製造方法 - Google Patents
キャパシタおよびその製造方法Info
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- 239000003990 capacitor Substances 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title description 19
- 238000009792 diffusion process Methods 0.000 claims description 28
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 24
- 230000004888 barrier function Effects 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 239000010408 film Substances 0.000 description 127
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 39
- 239000010936 titanium Substances 0.000 description 18
- 229910052697 platinum Inorganic materials 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 229910001873 dinitrogen Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000002265 prevention Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 125000004430 oxygen atom Chemical group O* 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000008646 thermal stress Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005621 ferroelectricity Effects 0.000 description 2
- 238000007429 general method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910015801 BaSrTiO Inorganic materials 0.000 description 1
- 241000406668 Loxodonta cyclotis Species 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910010252 TiO3 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/43—Electric condenser making
- Y10T29/435—Solid dielectric type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係り、特に三重膜よりなる拡散障壁層を有
するキャパシタおよびその製造方法に関する。
の製造方法に係り、特に三重膜よりなる拡散障壁層を有
するキャパシタおよびその製造方法に関する。
【０００２】
【従来の技術】キャパシタは、キャパシタの使用される
装置の円滑な作動のために適切なキャパシタンスを有し
なければならない。ＤＲＡＭの場合、キャパシタの要す
るキャパシタンスを決定する主な要因はリフレッシュと
ソフトエラーである。この二つの要因はそれぞれ漏洩電
流と金属配線などから放出されるアルファ粒子によるも
のであり、メモリセルに貯蔵された情報を正確に保つに
悪い影響を及ぼす。ＤＲＡＭセルの高集積化により、セ
ル内でキャパシタの占められる面積がさらに小さくな
る。
装置の円滑な作動のために適切なキャパシタンスを有し
なければならない。ＤＲＡＭの場合、キャパシタの要す
るキャパシタンスを決定する主な要因はリフレッシュと
ソフトエラーである。この二つの要因はそれぞれ漏洩電
流と金属配線などから放出されるアルファ粒子によるも
のであり、メモリセルに貯蔵された情報を正確に保つに
悪い影響を及ぼす。ＤＲＡＭセルの高集積化により、セ
ル内でキャパシタの占められる面積がさらに小さくな
る。
【０００３】
【発明が解決しようとする課題】しかしながら、高集積
メモリセルのキャパシタの要するキャパシタンスは殆ど
減らない。２５６ＭｂＤＲＡＭの場合、前記二つの要因
による誤動作を防止するためには、約２５フェムトファ
ラッド（ｆＦ）のキャパシタンスが必要である。キャパ
シタのキャパシタンスは、下記（１）式で与えられる。
メモリセルのキャパシタの要するキャパシタンスは殆ど
減らない。２５６ＭｂＤＲＡＭの場合、前記二つの要因
による誤動作を防止するためには、約２５フェムトファ
ラッド（ｆＦ）のキャパシタンスが必要である。キャパ
シタのキャパシタンスは、下記（１）式で与えられる。
【０００４】
Ｃ＝εｓ／ｄ ・・・（１）
（Ｓ：キャパシタのストレージノードの表面積、ε：誘
電体の誘電率ｄ：誘電体の厚さ） 高集積メモリセルのキャパシタは有効面積を広げるため
にストレージノードをスタック型やトレンチ型などの三
次元構造で形成する。しかしながら、６４ＭｂＤＲＡＭ
以上の集積度では有効面積の確保のために円筒形やフィ
ン形などより複雑な構造のストレージノードが要求され
る。２５６Ｍｂ以上のＤＲＡＭでは２５ｆＦ程度のキャ
パシタンスを保つために三次元のストレージノードを高
めて有効面積をさらに広げるべきである。しかしなが
ら、ストレージノードを高くする場合、キャパシタの形
成や上部配線層の形成に高度の微細加工技術が必要であ
り、工程数が増えてメモリセルの製作収率が劣化し、工
程コストの増加は不可避になる。したがって、キャパシ
タンスを大きくするためには前記式（１）における誘電
体の誘電率εを大としたり、誘電体の厚さｄを小とした
りすべきである。しかしながら、誘電体の厚さｄは挿入
される誘電体の性質に依存する。したがって、メモリセ
ルのキャパシタのキャパシタンスを拡大するための解決
策は高誘電率を有する材料を使用することである。
電体の誘電率ｄ：誘電体の厚さ） 高集積メモリセルのキャパシタは有効面積を広げるため
にストレージノードをスタック型やトレンチ型などの三
次元構造で形成する。しかしながら、６４ＭｂＤＲＡＭ
以上の集積度では有効面積の確保のために円筒形やフィ
ン形などより複雑な構造のストレージノードが要求され
る。２５６Ｍｂ以上のＤＲＡＭでは２５ｆＦ程度のキャ
パシタンスを保つために三次元のストレージノードを高
めて有効面積をさらに広げるべきである。しかしなが
ら、ストレージノードを高くする場合、キャパシタの形
成や上部配線層の形成に高度の微細加工技術が必要であ
り、工程数が増えてメモリセルの製作収率が劣化し、工
程コストの増加は不可避になる。したがって、キャパシ
タンスを大きくするためには前記式（１）における誘電
体の誘電率εを大としたり、誘電体の厚さｄを小とした
りすべきである。しかしながら、誘電体の厚さｄは挿入
される誘電体の性質に依存する。したがって、メモリセ
ルのキャパシタのキャパシタンスを拡大するための解決
策は高誘電率を有する材料を使用することである。
【０００５】１ＭｂＤＲＡＭセルでは、キャパシタの誘
電膜として酸化膜を半導体基板上に成長させて使用し
た。４ＭｂＤＲＡＭセルでは、セルの信頼性の問題によ
り酸化膜の使用が不可能になったため、誘電率が酸化膜
より２倍程度大きい窒化膜を誘電体膜として使用した。
そして、２５６Ｍｂ以上のＤＲＡＭでは、キャパシタの
製造工程や加工技術に無理せずに前記三次元構造のスト
レージノードを形成するためには、酸化膜や窒化膜より
高誘電率を有する誘電体が必要である。
電膜として酸化膜を半導体基板上に成長させて使用し
た。４ＭｂＤＲＡＭセルでは、セルの信頼性の問題によ
り酸化膜の使用が不可能になったため、誘電率が酸化膜
より２倍程度大きい窒化膜を誘電体膜として使用した。
そして、２５６Ｍｂ以上のＤＲＡＭでは、キャパシタの
製造工程や加工技術に無理せずに前記三次元構造のスト
レージノードを形成するためには、酸化膜や窒化膜より
高誘電率を有する誘電体が必要である。
【０００６】現在、検討されている高誘電率を有する材
料としては、Ta2O5 、PbZrTi03 、（以下「ＰＺＴ」と
する）、SrTiO3およびBaSrTiO3（以下、「ＢＳＴ」とす
る）などがある。このうち、前記 Ta2O5は誘電率が２０
程度であるので、２５６Ｍｂ以上のＤＲＡＭでこの物質
を使用するためには円筒形やフィン形などの複雑な三次
元構造のストレージノードを使用しなければならない。
ＰＺＴ膜は強誘電性を有し、よってセル回路の設計上の
考案および反転分極の疲労に対する対策が必要である。
ＢＳＴは高誘電率を有するので、２５６ＭｂＤＲＡＭセ
ルで単純なスタック型のストレージノードを使用しても
必要なキャパシタンスを確保し得る。さらに、ＢＳＴ膜
は一般的なデバイスの動作温度領域では強誘電性を考慮
する必要がないので、メモリセルの誘電膜として有望で
ある。
料としては、Ta2O5 、PbZrTi03 、（以下「ＰＺＴ」と
する）、SrTiO3およびBaSrTiO3（以下、「ＢＳＴ」とす
る）などがある。このうち、前記 Ta2O5は誘電率が２０
程度であるので、２５６Ｍｂ以上のＤＲＡＭでこの物質
を使用するためには円筒形やフィン形などの複雑な三次
元構造のストレージノードを使用しなければならない。
ＰＺＴ膜は強誘電性を有し、よってセル回路の設計上の
考案および反転分極の疲労に対する対策が必要である。
ＢＳＴは高誘電率を有するので、２５６ＭｂＤＲＡＭセ
ルで単純なスタック型のストレージノードを使用しても
必要なキャパシタンスを確保し得る。さらに、ＢＳＴ膜
は一般的なデバイスの動作温度領域では強誘電性を考慮
する必要がないので、メモリセルの誘電膜として有望で
ある。
【０００７】ところが、ＢＳＴ膜を高誘電膜として使用
する時、現在使用するスレトージノードがシリコンで形
成されると、熱処理段階でＢＳＴ膜とストレージノード
との界面に酸化膜を発生させてキャパシタのキャパシタ
ンスを減らす。したがって、ＢＳＴ膜を高誘電膜として
使用する場合、ストレージノードの酸化を防止するため
に、ストレージノードは白金（Ｐｔ）のような耐熱性金
属で形成しなければならない。そうでなければ、白金
（Ｐｔ）はシリコンと反応してその界面が極めて不安定
になり、シリコン原子が白金（Ｐｔ）膜を透過してＢＳ
Ｔ膜まで拡散して結局にはＢＳＴの誘電率を低下させ
る。したがって、これを解決するために、白金（Ｐｔ）
電極とシリコン層との間に適当な拡散障壁層を形成すべ
きである。従来の拡散障壁層によるキャパシタ（参照；
“ A Memory Cell Capacitor with Ba xSr1-xTiO3(BST)
Film for Advanced DRAMs " 1994 Symposium on VLSI T
echnology Digest of Technical Papers.)ではＴｉ膜や
ＴｉＮ膜を基にする薄膜層を使用しているが、Ｔｉ膜や
ＴｉＮ膜の場合はＴｉの酸化問題がある。即ち、酸素原
子が白金（Ｐｔ）膜を通過してＴｉＮと反応してＴｉＯ
x 酸化物を生成し、窒素気体を発生する。このような窒
素気体は白金（Ｐｔ）とＴｉＮとの界面に閉じ込められ
て白金（Ｐｔ）膜を部分的に膨らませて表面を粗くしリ
フティング現象を誘発する。このようなリフティング現
象は、特にＢＳＴ膜の形成過程で活性化した酸素イオン
が発生する場合にさらに深刻であり、白金（Ｐｔ）の厚
さやＴｉＮの事前処理にも係わらず発生される。
する時、現在使用するスレトージノードがシリコンで形
成されると、熱処理段階でＢＳＴ膜とストレージノード
との界面に酸化膜を発生させてキャパシタのキャパシタ
ンスを減らす。したがって、ＢＳＴ膜を高誘電膜として
使用する場合、ストレージノードの酸化を防止するため
に、ストレージノードは白金（Ｐｔ）のような耐熱性金
属で形成しなければならない。そうでなければ、白金
（Ｐｔ）はシリコンと反応してその界面が極めて不安定
になり、シリコン原子が白金（Ｐｔ）膜を透過してＢＳ
Ｔ膜まで拡散して結局にはＢＳＴの誘電率を低下させ
る。したがって、これを解決するために、白金（Ｐｔ）
電極とシリコン層との間に適当な拡散障壁層を形成すべ
きである。従来の拡散障壁層によるキャパシタ（参照；
“ A Memory Cell Capacitor with Ba xSr1-xTiO3(BST)
Film for Advanced DRAMs " 1994 Symposium on VLSI T
echnology Digest of Technical Papers.)ではＴｉ膜や
ＴｉＮ膜を基にする薄膜層を使用しているが、Ｔｉ膜や
ＴｉＮ膜の場合はＴｉの酸化問題がある。即ち、酸素原
子が白金（Ｐｔ）膜を通過してＴｉＮと反応してＴｉＯ
x 酸化物を生成し、窒素気体を発生する。このような窒
素気体は白金（Ｐｔ）とＴｉＮとの界面に閉じ込められ
て白金（Ｐｔ）膜を部分的に膨らませて表面を粗くしリ
フティング現象を誘発する。このようなリフティング現
象は、特にＢＳＴ膜の形成過程で活性化した酸素イオン
が発生する場合にさらに深刻であり、白金（Ｐｔ）の厚
さやＴｉＮの事前処理にも係わらず発生される。
【０００８】前記Ｔｉ膜やＴｉＮ膜を拡散障壁層として
使用するキャパシタの製造方法に対して添付した図面を
用いて詳細に説明する。図１〜図３は従来の技術による
キャパシタの製造方法を段階別に示した図面である。図
１は、コンタクトホールを含む第１絶縁膜を形成する段
階を示す。具体的には、一般の方法で形成されたトラン
ジスタを含む半導体基板１上に、ＢＰＳＧ膜からなる第
１絶縁膜３を形成する。前記第１絶縁膜３の全面に図示
しないフォトレジストを塗布した後、コンタクトホール
７を限定するようにフォトレジストパターン４を形成す
る。前記フォトレジストパターン４をマスクとして前記
第１絶縁膜３を乾式食刻してコンタクトホール７を形成
する。次いで、前記コンタクトホール７の内壁にスペー
サ５を形成したのち、前記フォトレジストパターン４を
取り除く。
使用するキャパシタの製造方法に対して添付した図面を
用いて詳細に説明する。図１〜図３は従来の技術による
キャパシタの製造方法を段階別に示した図面である。図
１は、コンタクトホールを含む第１絶縁膜を形成する段
階を示す。具体的には、一般の方法で形成されたトラン
ジスタを含む半導体基板１上に、ＢＰＳＧ膜からなる第
１絶縁膜３を形成する。前記第１絶縁膜３の全面に図示
しないフォトレジストを塗布した後、コンタクトホール
７を限定するようにフォトレジストパターン４を形成す
る。前記フォトレジストパターン４をマスクとして前記
第１絶縁膜３を乾式食刻してコンタクトホール７を形成
する。次いで、前記コンタクトホール７の内壁にスペー
サ５を形成したのち、前記フォトレジストパターン４を
取り除く。
【０００９】図２は、拡散障壁層および下部ストレージ
ノードを順に形成する段階を示す。具体的には、前記コ
ンタクトホール７を含む半導体基板１の全面に、導電性
不純物をドーピングさせた図示しない多結晶シリコン層
を形成する。その後、前記多結晶シリコン層の全面をエ
ッチバックして平坦化させる。前記エッチバックは前記
第１絶縁膜３の表面が完全に露出されるまで施す。この
結果、前記多結晶シリコン層はコンタクトホール７の周
りの前記第１絶縁膜３上では完全に取り除かれ、前記コ
ンタクトホール７にのみコンタクトホール７を完全に充
填した状態に残る。これを第１導電層９とする。次い
で、前記結果物を含む半導体基板１の全面に二重の拡散
障壁層１１、１３を順に形成する。前記拡散障壁層１
１、１３はチタン層（Ｔｉ）および窒化チタン層（Ｔｉ
Ｎ）よりなる。続いて、前記拡散障壁層１１、１３上に
第２導電層１５を形成する。前記第２導電層１５はキャ
パシタの下部ストレージノードであり、白金（Ｐｔ）を
使用して形成される。続いて、前記第２導電層１５上に
フォトレジスト１７を塗布する。
ノードを順に形成する段階を示す。具体的には、前記コ
ンタクトホール７を含む半導体基板１の全面に、導電性
不純物をドーピングさせた図示しない多結晶シリコン層
を形成する。その後、前記多結晶シリコン層の全面をエ
ッチバックして平坦化させる。前記エッチバックは前記
第１絶縁膜３の表面が完全に露出されるまで施す。この
結果、前記多結晶シリコン層はコンタクトホール７の周
りの前記第１絶縁膜３上では完全に取り除かれ、前記コ
ンタクトホール７にのみコンタクトホール７を完全に充
填した状態に残る。これを第１導電層９とする。次い
で、前記結果物を含む半導体基板１の全面に二重の拡散
障壁層１１、１３を順に形成する。前記拡散障壁層１
１、１３はチタン層（Ｔｉ）および窒化チタン層（Ｔｉ
Ｎ）よりなる。続いて、前記拡散障壁層１１、１３上に
第２導電層１５を形成する。前記第２導電層１５はキャ
パシタの下部ストレージノードであり、白金（Ｐｔ）を
使用して形成される。続いて、前記第２導電層１５上に
フォトレジスト１７を塗布する。
【００１０】図３は、上部ストレージノードを形成する
段階を示す。具体的には、図２に示したフォトレジスト
１７をパタニングした後、これをマスクとして前記第２
導電層１５および拡散防止層１１、１３を順に異方性食
刻する。この結果、第２導電性パターン１５ａおよび拡
散防止層パターン１１ａ、１３ａが形成される。前記異
方性食刻は終末点を前記第１絶縁膜３の表面とする。次
いで、前記結果物を含む基板の全面にスパッタリング方
法を用いて第２絶縁膜１９を形成する。前記第２絶縁膜
１９の形成された状態で前記結果物をアニーリングす
る。アニーリング後、前記第２絶縁膜１９の全面に第３
導電層２１を形成する。前記第３導電層２１は上部スト
レージノードであり、白金（Ｐｔ）を使用して形成され
る。
段階を示す。具体的には、図２に示したフォトレジスト
１７をパタニングした後、これをマスクとして前記第２
導電層１５および拡散防止層１１、１３を順に異方性食
刻する。この結果、第２導電性パターン１５ａおよび拡
散防止層パターン１１ａ、１３ａが形成される。前記異
方性食刻は終末点を前記第１絶縁膜３の表面とする。次
いで、前記結果物を含む基板の全面にスパッタリング方
法を用いて第２絶縁膜１９を形成する。前記第２絶縁膜
１９の形成された状態で前記結果物をアニーリングす
る。アニーリング後、前記第２絶縁膜１９の全面に第３
導電層２１を形成する。前記第３導電層２１は上部スト
レージノードであり、白金（Ｐｔ）を使用して形成され
る。
【００１１】従来の技術によるキャパシタの製造方法
は、高誘電膜としてＢＳＴ膜を使用するので、単純なス
タック型のストレージノードをキャパシタに使用しても
充分なキャパシタンスを得ることができる。しかしなが
ら、アニーリング段階で発生する酸素原子により、キャ
パシタの下部ストレージノードと拡散防止層のＴｉＮ膜
との界面に金属酸化物（TiOx）および窒素気体が発生す
る。前記窒素気体は下部ストレージノードと前記ＴｉＮ
膜との界面に閉じ込められて前記下部ストレージノード
を部分的に膨ませて表面を粗くするので、結果的にキャ
パシタのキャパシタンスを低下させる。Ｔｉが酸素原子
と結合して酸化することを防止するためにＴｉＮの一部
を酸化させても上記と同様の現象が生じた。また、Ｔｉ
Ｎを予め完全に酸化させると前記のような問題は発生し
ないが、この場合にはＴｉＮの薄膜抵抗が大幅に増える
ので望ましくない。
は、高誘電膜としてＢＳＴ膜を使用するので、単純なス
タック型のストレージノードをキャパシタに使用しても
充分なキャパシタンスを得ることができる。しかしなが
ら、アニーリング段階で発生する酸素原子により、キャ
パシタの下部ストレージノードと拡散防止層のＴｉＮ膜
との界面に金属酸化物（TiOx）および窒素気体が発生す
る。前記窒素気体は下部ストレージノードと前記ＴｉＮ
膜との界面に閉じ込められて前記下部ストレージノード
を部分的に膨ませて表面を粗くするので、結果的にキャ
パシタのキャパシタンスを低下させる。Ｔｉが酸素原子
と結合して酸化することを防止するためにＴｉＮの一部
を酸化させても上記と同様の現象が生じた。また、Ｔｉ
Ｎを予め完全に酸化させると前記のような問題は発生し
ないが、この場合にはＴｉＮの薄膜抵抗が大幅に増える
ので望ましくない。
【００１２】本発明は前述された問題点を解決するため
のものであり、その目的は第１絶縁膜と下部ストレージ
ノードとの間に三重膜よりなる拡散障壁層を有するキャ
パシタを提供することにある。本発明の他の目的は、前
記キャパシタの製造に適したキャパシタの製造方法を提
供することにある。
のものであり、その目的は第１絶縁膜と下部ストレージ
ノードとの間に三重膜よりなる拡散障壁層を有するキャ
パシタを提供することにある。本発明の他の目的は、前
記キャパシタの製造に適したキャパシタの製造方法を提
供することにある。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明によるキャパシタは、半導体基板の全面に
形成され、コンタクトホールを有する中心部分と前記中
心部分以外の部分との間に段差を有する第１絶縁膜と、
前記コンタクトホールの内壁に形成されたスペーサと、
前記コンタクトホールを充填した第１導電層と、前記第
１絶縁膜の前記中心部分の上部に順に形成された三重膜
よりなる拡散障壁層および第２導電層と、前記第２導電
層の上から前記第１絶縁膜の全面に形成された第２絶縁
膜と、前記第２絶縁膜の全面に形成された第３導電層と
を備えることを特徴とする。
めに、本発明によるキャパシタは、半導体基板の全面に
形成され、コンタクトホールを有する中心部分と前記中
心部分以外の部分との間に段差を有する第１絶縁膜と、
前記コンタクトホールの内壁に形成されたスペーサと、
前記コンタクトホールを充填した第１導電層と、前記第
１絶縁膜の前記中心部分の上部に順に形成された三重膜
よりなる拡散障壁層および第２導電層と、前記第２導電
層の上から前記第１絶縁膜の全面に形成された第２絶縁
膜と、前記第２絶縁膜の全面に形成された第３導電層と
を備えることを特徴とする。
【００１４】前記第１絶縁膜はＢＰＳＧ膜より構成され
る。そして、前記三重膜よりなる拡散障壁層はＴｉ膜、
ＴｉＮ膜およびＴａ膜より構成される。前記第１絶縁膜
の前記中央部分とその他の部分との間の段差は５００Å
程度である。前記第２導電層はキャパシタの下部ストレ
ージノードであり、前記第３導電層は上部ストレージノ
ードである。
る。そして、前記三重膜よりなる拡散障壁層はＴｉ膜、
ＴｉＮ膜およびＴａ膜より構成される。前記第１絶縁膜
の前記中央部分とその他の部分との間の段差は５００Å
程度である。前記第２導電層はキャパシタの下部ストレ
ージノードであり、前記第３導電層は上部ストレージノ
ードである。
【００１５】前記他の目的を達成するために本発明によ
るキャパシタの製造方法は、半導体基板上にコンタクト
ホールを有する第１絶縁膜を形成する段階と、前記コン
タクトホールの内壁にスペーサを形成する段階と、前記
コンタクトホールに第１導電層を充填する段階と、前記
第１導電層および前記第１絶縁膜の全面に三重膜よりな
る拡散障壁層および第２導電層を順に形成する段階と、
第１導電層パターン、三重膜パターンおよびコンタクト
ホールを有する中央部分と前記中心部分以外の部分との
間に段差を有する第１絶縁膜パターンとからなる下部ス
トレージノードパターンを形成する段階と、前記ストレ
ージノードパターンの全面に第２絶縁膜を形成する段階
と、前記第２絶縁膜の全面に第３導電層を形成する段階
とを含むことを特徴とする。
るキャパシタの製造方法は、半導体基板上にコンタクト
ホールを有する第１絶縁膜を形成する段階と、前記コン
タクトホールの内壁にスペーサを形成する段階と、前記
コンタクトホールに第１導電層を充填する段階と、前記
第１導電層および前記第１絶縁膜の全面に三重膜よりな
る拡散障壁層および第２導電層を順に形成する段階と、
第１導電層パターン、三重膜パターンおよびコンタクト
ホールを有する中央部分と前記中心部分以外の部分との
間に段差を有する第１絶縁膜パターンとからなる下部ス
トレージノードパターンを形成する段階と、前記ストレ
ージノードパターンの全面に第２絶縁膜を形成する段階
と、前記第２絶縁膜の全面に第３導電層を形成する段階
とを含むことを特徴とする。
【００１６】前記第１絶縁膜はＢＰＳＧ膜で形成する。
前記三重膜よりなる拡散防止層はＴｉ膜、ＴｉＮ膜およ
びＴａ膜よりなる。前記Ｔｉ膜はオーミック接触（Ohmi
c Contact)のために形成し、その厚さは５０〜１００Å
に形成する。また、前記ＴｉＮ膜はシリコンの拡散を防
止するものであり、２００Åの厚さに形成する。前記Ｔ
ａ膜は前記ＴｉＮ膜が酸化されることを防止する役割を
し、その厚さは２００Åとする。前記第２導電層および
前記第３導電層はそれぞれ下部および上部ストレージノ
ードパターンであり、耐熱性金属である白金（Ｐｔ）を
使用して形成する。前記ストレージノードパターンの第
１絶縁膜パターンの段差は５００Å程度に形成する。前
記第１絶縁膜パターンをこのように形成するのは、スレ
トージノード間の分離とストレイキャップ（stray cap)
を抑制するためである。前記ストレージノードパターン
上に形成される第２絶縁膜はＢＳＴ系列の物質を使用し
て形成することが望ましく、前記拡散防止層のＴａ膜は
熱ストレスを減らしてストレージノードの力学的な安定
のために、その厚さをできる限り薄く形成すべきであ
る。
前記三重膜よりなる拡散防止層はＴｉ膜、ＴｉＮ膜およ
びＴａ膜よりなる。前記Ｔｉ膜はオーミック接触（Ohmi
c Contact)のために形成し、その厚さは５０〜１００Å
に形成する。また、前記ＴｉＮ膜はシリコンの拡散を防
止するものであり、２００Åの厚さに形成する。前記Ｔ
ａ膜は前記ＴｉＮ膜が酸化されることを防止する役割を
し、その厚さは２００Åとする。前記第２導電層および
前記第３導電層はそれぞれ下部および上部ストレージノ
ードパターンであり、耐熱性金属である白金（Ｐｔ）を
使用して形成する。前記ストレージノードパターンの第
１絶縁膜パターンの段差は５００Å程度に形成する。前
記第１絶縁膜パターンをこのように形成するのは、スレ
トージノード間の分離とストレイキャップ（stray cap)
を抑制するためである。前記ストレージノードパターン
上に形成される第２絶縁膜はＢＳＴ系列の物質を使用し
て形成することが望ましく、前記拡散防止層のＴａ膜は
熱ストレスを減らしてストレージノードの力学的な安定
のために、その厚さをできる限り薄く形成すべきであ
る。
【００１７】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。図４〜図７は、本発明の一実施例
によるキャパシタおよびその製造方法を段階別に示した
図面である。図４は、コンタクトホールを形成する段階
を示す。具体的には、トランジスタを含む半導体基板３
０上にコンタクトホール３６を有する第１絶縁膜３２を
形成する。続いて、前記コンタクトホール３６の内壁に
スペーサ３４を形成する。前記第１絶縁膜３２はＢＰＳ
Ｇ膜で形成する。
明を詳細に説明する。図４〜図７は、本発明の一実施例
によるキャパシタおよびその製造方法を段階別に示した
図面である。図４は、コンタクトホールを形成する段階
を示す。具体的には、トランジスタを含む半導体基板３
０上にコンタクトホール３６を有する第１絶縁膜３２を
形成する。続いて、前記コンタクトホール３６の内壁に
スペーサ３４を形成する。前記第１絶縁膜３２はＢＰＳ
Ｇ膜で形成する。
【００１８】図５は、三重膜および第２導電層を順に形
成する段階を示す。具体的には、前記コンタクトホール
３６に導電性不純物をイオン注入させた多結晶シリコン
層３８を完全に充填する。続いて、前記導電性不純物を
イオン注入させた多結晶シリコン層３８（以下、「導電
性不純物をイオン注入させた多結晶シリコン層」を「第
１導電層」とする）および前記第１絶縁膜３２の全面に
三重膜４０、４２、４４を順に形成する。前記三重膜４
０、４２、４４は拡散防止膜であり、Ｔｉ膜４０、Ｔｉ
Ｎ膜４２およびＴａ膜４４よりなる。前記Ｔｉ膜４０は
スパッタリング方法を用いて５０〜１００Åの厚さに形
成する。また、前記Ｔｉ膜４０は前記第１導電層３８と
のオーミック接触のために形成する。前記ＴｉＮ膜４２
はリアクティブスパッタリング方法を用いて２００Åの
厚さに形成する。前記Ｔａ膜４４はスパッタリング方法
で形成し、その厚さは２００Åとする。そして、前記Ｔ
ａ膜４４はできる限り薄く形成して熱ストレスを減らす
ことが望ましい。また、Ｔａ膜４４は、後述する第２絶
縁膜の形成後の熱処理段階で発生する酸素原子と前記拡
散防止層４０、４２、４４のＴｉＮ膜４２のＴｉＮ分子
とが結合して窒素気体および金属化合物が発生すること
を防止する。前記ＴｉＮ膜４２は前記第２導電層の白金
（Ｐｔ）と前記第１導電層３８の多結晶シリコン（Ｓ
ｉ）が反応することを防止する。次いで、前記三重膜４
０、４２、４４のうち、Ｔａ膜４４の全面に第２導電層
４６およびフォトレジスト４８を順に形成する。
成する段階を示す。具体的には、前記コンタクトホール
３６に導電性不純物をイオン注入させた多結晶シリコン
層３８を完全に充填する。続いて、前記導電性不純物を
イオン注入させた多結晶シリコン層３８（以下、「導電
性不純物をイオン注入させた多結晶シリコン層」を「第
１導電層」とする）および前記第１絶縁膜３２の全面に
三重膜４０、４２、４４を順に形成する。前記三重膜４
０、４２、４４は拡散防止膜であり、Ｔｉ膜４０、Ｔｉ
Ｎ膜４２およびＴａ膜４４よりなる。前記Ｔｉ膜４０は
スパッタリング方法を用いて５０〜１００Åの厚さに形
成する。また、前記Ｔｉ膜４０は前記第１導電層３８と
のオーミック接触のために形成する。前記ＴｉＮ膜４２
はリアクティブスパッタリング方法を用いて２００Åの
厚さに形成する。前記Ｔａ膜４４はスパッタリング方法
で形成し、その厚さは２００Åとする。そして、前記Ｔ
ａ膜４４はできる限り薄く形成して熱ストレスを減らす
ことが望ましい。また、Ｔａ膜４４は、後述する第２絶
縁膜の形成後の熱処理段階で発生する酸素原子と前記拡
散防止層４０、４２、４４のＴｉＮ膜４２のＴｉＮ分子
とが結合して窒素気体および金属化合物が発生すること
を防止する。前記ＴｉＮ膜４２は前記第２導電層の白金
（Ｐｔ）と前記第１導電層３８の多結晶シリコン（Ｓ
ｉ）が反応することを防止する。次いで、前記三重膜４
０、４２、４４のうち、Ｔａ膜４４の全面に第２導電層
４６およびフォトレジスト４８を順に形成する。
【００１９】図６は、ストレージノードパターンを形成
する段階を示す。前記ストレージノードパターンを限定
するように、図５に示す前記フォトレジスト４８をパタ
ニングする。前記パタニングにより形成されたフォトレ
ジストパターン４８ａをマスクとして用いて、図５に示
す前記第２導電層４６および三重膜４０、４２、４４を
異方性食刻する。次いで、前記第１絶縁膜３２の全面で
前記前記フォトレジストパターン４８ａにより露出され
た部分を一定の深さほど異方性食刻する。この結果、第
２導電層パターン４６ａ、三重膜パターン４０ａ、４２
ａ、４４ａが形成される。ストレージノードパターンは
前記第２導電層パターン４６ａ、前記三重膜パターン４
０ａ、４２ａ、４４ａ、および、中心部分とその他の部
分との間に段差を有する前記第１絶縁膜パターン３２ａ
とからなる。第１絶縁膜パターン３２ａをこのように形
成したのは、キャパシタのストレージノード間の分離と
ストレイキャップの抑制のためである。ここで、前記第
１絶縁膜パターン３２ａは、前記三重膜パターン４０
ａ、４２ａ、４４ａのＴｉ膜パターン４０ａと前記第１
絶縁膜３２との界面から図５に示す前記第１絶縁膜３２
を５００Åの深さに食刻して形成される。次いで、前記
フォトレジストパターン４８ａを取り除く。
する段階を示す。前記ストレージノードパターンを限定
するように、図５に示す前記フォトレジスト４８をパタ
ニングする。前記パタニングにより形成されたフォトレ
ジストパターン４８ａをマスクとして用いて、図５に示
す前記第２導電層４６および三重膜４０、４２、４４を
異方性食刻する。次いで、前記第１絶縁膜３２の全面で
前記前記フォトレジストパターン４８ａにより露出され
た部分を一定の深さほど異方性食刻する。この結果、第
２導電層パターン４６ａ、三重膜パターン４０ａ、４２
ａ、４４ａが形成される。ストレージノードパターンは
前記第２導電層パターン４６ａ、前記三重膜パターン４
０ａ、４２ａ、４４ａ、および、中心部分とその他の部
分との間に段差を有する前記第１絶縁膜パターン３２ａ
とからなる。第１絶縁膜パターン３２ａをこのように形
成したのは、キャパシタのストレージノード間の分離と
ストレイキャップの抑制のためである。ここで、前記第
１絶縁膜パターン３２ａは、前記三重膜パターン４０
ａ、４２ａ、４４ａのＴｉ膜パターン４０ａと前記第１
絶縁膜３２との界面から図５に示す前記第１絶縁膜３２
を５００Åの深さに食刻して形成される。次いで、前記
フォトレジストパターン４８ａを取り除く。
【００２０】図７は、上部ストレージノード５２を形成
する段階を示す。具体的には、図６の結果物の全面に４
００Åの厚さに第２絶縁膜５０を形成するが、この際の
形成温度は６００℃とする。前記第２絶縁膜５０はＢＳ
Ｔ系列の物質を使用して形成する。次いで、前記第２絶
縁膜５０の全面に第３導電層５２を形成する。前記第３
導電層５２は白金（Ｐｔ）を使用して形成する。以後の
工程は一般的な方法で行われる。
する段階を示す。具体的には、図６の結果物の全面に４
００Åの厚さに第２絶縁膜５０を形成するが、この際の
形成温度は６００℃とする。前記第２絶縁膜５０はＢＳ
Ｔ系列の物質を使用して形成する。次いで、前記第２絶
縁膜５０の全面に第３導電層５２を形成する。前記第３
導電層５２は白金（Ｐｔ）を使用して形成する。以後の
工程は一般的な方法で行われる。
【００２１】本発明の一実施例によるキャパシタによる
と、拡散障壁層をＴｉ膜４０、ＴｉＮ膜４２およびＴａ
膜４４よりなる三重膜で形成することにより、酸素とＴ
ｉＮとの反応結果である金属酸化物と窒素気体の発生を
防止し得る。また、前記Ｔａ膜４４をできる限り薄く形
成することにより、熱ストレスを減らすことができる。
結果的に、キャパシタの下部ストレージノードを力学的
に安定にし、窒素気体による前記下部ストレージノード
の粗さやリフティングを防止して金属酸化物によるキャ
パシタのキャパシタンスの減少を防止することができ
る。
と、拡散障壁層をＴｉ膜４０、ＴｉＮ膜４２およびＴａ
膜４４よりなる三重膜で形成することにより、酸素とＴ
ｉＮとの反応結果である金属酸化物と窒素気体の発生を
防止し得る。また、前記Ｔａ膜４４をできる限り薄く形
成することにより、熱ストレスを減らすことができる。
結果的に、キャパシタの下部ストレージノードを力学的
に安定にし、窒素気体による前記下部ストレージノード
の粗さやリフティングを防止して金属酸化物によるキャ
パシタのキャパシタンスの減少を防止することができ
る。
【００２２】本発明は前記の実施例に限定されず、多く
の変形が本発明の技術的な思想内で当分野での通常の知
識を持つ者により実施可能なことは明白である。
の変形が本発明の技術的な思想内で当分野での通常の知
識を持つ者により実施可能なことは明白である。
【図１】従来の技術によるキャパシタの製造方法を段階
別に示した断面図である。
別に示した断面図である。
【図２】従来の技術によるキャパシタの製造方法を段階
別に示した断面図である。
別に示した断面図である。
【図３】従来の技術によるキャパシタの製造方法を段階
別に示した断面図である。
別に示した断面図である。
【図４】本発明の一実施例によるキャパシタの製造方法
を段階別に示した断面図である。
を段階別に示した断面図である。
【図５】本発明の一実施例によるキャパシタの製造方法
を段階別に示した断面図である。
を段階別に示した断面図である。
【図６】本発明の一実施例によるキャパシタの製造方法
を段階別に示した断面図である。
を段階別に示した断面図である。
【図７】本発明の一実施例によるキャパシタの製造方法
を段階別に示した断面図である。
を段階別に示した断面図である。
３０ 半導体基板
３２ 第１絶縁膜
３２ａ 第１絶縁膜パターン（下部ストレージノード
パターン） ３４ スペーサ ３６ コンタクトホール ３８ 多結晶シリコン層（第１導電層） ４０ Ｔｉ膜（三重膜、拡散障壁層） ４２ ＴｉＮ膜（三重膜、拡散障壁層） ４４ Ｔａ膜（三重膜、拡散障壁層） ４０ａ Ｔｉ膜パターン（三重膜パターン、下部スト
レージノードパターン） ４２ａ ＴｉＮ膜パターン（三重膜パターン、下部ス
トレージノードパターン） ４４ａ Ｔａ膜パターン（三重膜パターン、下部スト
レージノードパターン） ４６ 第２導電層 ４６ａ 第２導電層パターン ５０ 第２絶縁膜 ５２ 第３導電層
パターン） ３４ スペーサ ３６ コンタクトホール ３８ 多結晶シリコン層（第１導電層） ４０ Ｔｉ膜（三重膜、拡散障壁層） ４２ ＴｉＮ膜（三重膜、拡散障壁層） ４４ Ｔａ膜（三重膜、拡散障壁層） ４０ａ Ｔｉ膜パターン（三重膜パターン、下部スト
レージノードパターン） ４２ａ ＴｉＮ膜パターン（三重膜パターン、下部ス
トレージノードパターン） ４４ａ Ｔａ膜パターン（三重膜パターン、下部スト
レージノードパターン） ４６ 第２導電層 ４６ａ 第２導電層パターン ５０ 第２絶縁膜 ５２ 第３導電層
フロントページの続き
(56)参考文献 特開 平６−13572（ＪＰ，Ａ)
特開 平５−226583（ＪＰ，Ａ)
特開 平４−252064（ＪＰ，Ａ)
特開 平６−125059（ＪＰ，Ａ)
特開 平６−85193（ＪＰ，Ａ)
特開 平６−302764（ＪＰ，Ａ)
特開 平６−283668（ＪＰ，Ａ)
特開 平６−132496（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 21/822
H01L 27/04
H01L 27/108
Claims (2)
- 【請求項１】 半導体基板の全面に形成され、コンタク
トホールを有する中心部分と前記中心部分以外の部分と
の間に段差を有する第１絶縁膜と、 前記コンタクトホールの内壁に形成されたスペーサと、 前記コンタクトホールを充填した第１導電層と、 前記第１絶縁膜の前記中心部分の上部に順に形成された
三重膜よりなる拡散障壁層および第２導電層と、 前記第２導電層の上から前記第１絶縁膜の全面に形成さ
れた第２絶縁膜と、 前記第２絶縁膜の全面に形成された第３導電層とを備
え、前記拡散障壁層は、Ｔｉ膜、ＴｉＮ膜およびＴａ膜より
構成される ことを特徴とするキャパシタ。 - 【請求項２】 半導体基板上にコンタクトホールを有す
る第１絶縁膜を形成する段階と、 前記コンタクトホールの内壁にスペーサを形成する段階
と、 前記コンタクトホールに第１導電層を充填する段階と、 前記第１導電層および前記第１絶縁膜の全面に三重膜よ
りなる拡散障壁層および第２導電層を順に形成する段階
と、 第１導電層パターン、三重膜パターンおよびコンタクト
ホールを有する中央部分と前記中心部分以外の部分との
間に段差を有する第１絶縁膜パターンとからなる下部ス
トレージノードパターンを形成する段階と、 前記ストレージノードパターンの全面に第２絶縁膜を形
成する段階と、 前記第２絶縁膜の全面に第３導電層を形成する段階とを
含み、前記三重膜よりなる拡散障壁層は、Ｔｉ膜、ＴｉＮ膜お
よびＴａ膜よりなる ことを特徴とするキャパシタの製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950001414A KR0144932B1 (ko) | 1995-01-26 | 1995-01-26 | 반도체 장치의 캐패시터 및 그 제조방법 |
| KR1995P1414 | 1995-01-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08222712A JPH08222712A (ja) | 1996-08-30 |
| JP3523391B2 true JP3523391B2 (ja) | 2004-04-26 |
Family
ID=19407305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28756095A Expired - Fee Related JP3523391B2 (ja) | 1995-01-26 | 1995-11-06 | キャパシタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5568352A (ja) |
| JP (1) | JP3523391B2 (ja) |
| KR (1) | KR0144932B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2788835B2 (ja) * | 1993-03-17 | 1998-08-20 | 日本電気株式会社 | 薄膜キャパシタおよびその製造方法 |
| JP3322031B2 (ja) * | 1994-10-11 | 2002-09-09 | 三菱電機株式会社 | 半導体装置 |
| KR100200299B1 (ko) * | 1995-11-30 | 1999-06-15 | 김영환 | 반도체 소자 캐패시터 형성방법 |
| TW345723B (en) * | 1996-07-09 | 1998-11-21 | Hitachi Ltd | Semiconductor memory and process for producing the same |
| JP3060995B2 (ja) * | 1997-05-29 | 2000-07-10 | 日本電気株式会社 | 半導体容量素子構造および製造方法 |
| US6111285A (en) | 1998-03-17 | 2000-08-29 | Micron Technology, Inc. | Boride electrodes and barriers for cell dielectrics |
| JP2000012804A (ja) * | 1998-06-24 | 2000-01-14 | Matsushita Electron Corp | 半導体記憶装置 |
| JP2000077620A (ja) | 1998-08-31 | 2000-03-14 | Nec Corp | Ｄｒａｍ及びその製造方法 |
| US6445023B1 (en) | 1999-03-16 | 2002-09-03 | Micron Technology, Inc. | Mixed metal nitride and boride barrier layers |
| US6525921B1 (en) * | 1999-11-12 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd | Capacitor-mounted metal foil and a method for producing the same, and a circuit board and a method for producing the same |
| US6339527B1 (en) * | 1999-12-22 | 2002-01-15 | International Business Machines Corporation | Thin film capacitor on ceramic |
| US6214661B1 (en) * | 2000-01-21 | 2001-04-10 | Infineon Technologoies North America Corp. | Method to prevent oxygen out-diffusion from BSTO containing micro-electronic device |
| JP2001237395A (ja) * | 2000-02-22 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR100463244B1 (ko) * | 2000-05-23 | 2004-12-29 | 주식회사 하이닉스반도체 | 캐패시터 제조 방법 |
| JP2002280523A (ja) * | 2001-03-16 | 2002-09-27 | Nec Corp | 半導体記憶装置とその製造方法 |
| US20140273525A1 (en) * | 2013-03-13 | 2014-09-18 | Intermolecular, Inc. | Atomic Layer Deposition of Reduced-Leakage Post-Transition Metal Oxide Films |
| KR20200047832A (ko) | 2018-10-24 | 2020-05-08 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187638A (en) * | 1992-07-27 | 1993-02-16 | Micron Technology, Inc. | Barrier layers for ferroelectric and pzt dielectric on silicon |
| US5471364A (en) * | 1993-03-31 | 1995-11-28 | Texas Instruments Incorporated | Electrode interface for high-dielectric-constant materials |
-
1995
- 1995-01-26 KR KR1019950001414A patent/KR0144932B1/ko not_active IP Right Cessation
- 1995-11-06 JP JP28756095A patent/JP3523391B2/ja not_active Expired - Fee Related
- 1995-11-16 US US08/558,399 patent/US5568352A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960030416A (ko) | 1996-08-17 |
| US5568352A (en) | 1996-10-22 |
| KR0144932B1 (ko) | 1998-07-01 |
| JPH08222712A (ja) | 1996-08-30 |
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