JP3523391B2 - キャパシタおよびその製造方法 - Google Patents
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Description
の製造方法に係り、特に三重膜よりなる拡散障壁層を有
するキャパシタおよびその製造方法に関する。
装置の円滑な作動のために適切なキャパシタンスを有し
なければならない。DRAMの場合、キャパシタの要す
るキャパシタンスを決定する主な要因はリフレッシュと
ソフトエラーである。この二つの要因はそれぞれ漏洩電
流と金属配線などから放出されるアルファ粒子によるも
のであり、メモリセルに貯蔵された情報を正確に保つに
悪い影響を及ぼす。DRAMセルの高集積化により、セ
ル内でキャパシタの占められる面積がさらに小さくな
る。
メモリセルのキャパシタの要するキャパシタンスは殆ど
減らない。256MbDRAMの場合、前記二つの要因
による誤動作を防止するためには、約25フェムトファ
ラッド(fF)のキャパシタンスが必要である。キャパ
シタのキャパシタンスは、下記(1)式で与えられる。
電体の誘電率d:誘電体の厚さ) 高集積メモリセルのキャパシタは有効面積を広げるため
にストレージノードをスタック型やトレンチ型などの三
次元構造で形成する。しかしながら、64MbDRAM
以上の集積度では有効面積の確保のために円筒形やフィ
ン形などより複雑な構造のストレージノードが要求され
る。256Mb以上のDRAMでは25fF程度のキャ
パシタンスを保つために三次元のストレージノードを高
めて有効面積をさらに広げるべきである。しかしなが
ら、ストレージノードを高くする場合、キャパシタの形
成や上部配線層の形成に高度の微細加工技術が必要であ
り、工程数が増えてメモリセルの製作収率が劣化し、工
程コストの増加は不可避になる。したがって、キャパシ
タンスを大きくするためには前記式(1)における誘電
体の誘電率εを大としたり、誘電体の厚さdを小とした
りすべきである。しかしながら、誘電体の厚さdは挿入
される誘電体の性質に依存する。したがって、メモリセ
ルのキャパシタのキャパシタンスを拡大するための解決
策は高誘電率を有する材料を使用することである。
電膜として酸化膜を半導体基板上に成長させて使用し
た。4MbDRAMセルでは、セルの信頼性の問題によ
り酸化膜の使用が不可能になったため、誘電率が酸化膜
より2倍程度大きい窒化膜を誘電体膜として使用した。
そして、256Mb以上のDRAMでは、キャパシタの
製造工程や加工技術に無理せずに前記三次元構造のスト
レージノードを形成するためには、酸化膜や窒化膜より
高誘電率を有する誘電体が必要である。
料としては、Ta2O5 、PbZrTi03 、(以下「PZT」と
する)、SrTiO3およびBaSrTiO3(以下、「BST」とす
る)などがある。このうち、前記 Ta2O5は誘電率が20
程度であるので、256Mb以上のDRAMでこの物質
を使用するためには円筒形やフィン形などの複雑な三次
元構造のストレージノードを使用しなければならない。
PZT膜は強誘電性を有し、よってセル回路の設計上の
考案および反転分極の疲労に対する対策が必要である。
BSTは高誘電率を有するので、256MbDRAMセ
ルで単純なスタック型のストレージノードを使用しても
必要なキャパシタンスを確保し得る。さらに、BST膜
は一般的なデバイスの動作温度領域では強誘電性を考慮
する必要がないので、メモリセルの誘電膜として有望で
ある。
する時、現在使用するスレトージノードがシリコンで形
成されると、熱処理段階でBST膜とストレージノード
との界面に酸化膜を発生させてキャパシタのキャパシタ
ンスを減らす。したがって、BST膜を高誘電膜として
使用する場合、ストレージノードの酸化を防止するため
に、ストレージノードは白金(Pt)のような耐熱性金
属で形成しなければならない。そうでなければ、白金
(Pt)はシリコンと反応してその界面が極めて不安定
になり、シリコン原子が白金(Pt)膜を透過してBS
T膜まで拡散して結局にはBSTの誘電率を低下させ
る。したがって、これを解決するために、白金(Pt)
電極とシリコン層との間に適当な拡散障壁層を形成すべ
きである。従来の拡散障壁層によるキャパシタ(参照;
“ A Memory Cell Capacitor with Ba xSr1-xTiO3(BST)
Film for Advanced DRAMs " 1994 Symposium on VLSI T
echnology Digest of Technical Papers.)ではTi膜や
TiN膜を基にする薄膜層を使用しているが、Ti膜や
TiN膜の場合はTiの酸化問題がある。即ち、酸素原
子が白金(Pt)膜を通過してTiNと反応してTiO
x 酸化物を生成し、窒素気体を発生する。このような窒
素気体は白金(Pt)とTiNとの界面に閉じ込められ
て白金(Pt)膜を部分的に膨らませて表面を粗くしリ
フティング現象を誘発する。このようなリフティング現
象は、特にBST膜の形成過程で活性化した酸素イオン
が発生する場合にさらに深刻であり、白金(Pt)の厚
さやTiNの事前処理にも係わらず発生される。
使用するキャパシタの製造方法に対して添付した図面を
用いて詳細に説明する。図1〜図3は従来の技術による
キャパシタの製造方法を段階別に示した図面である。図
1は、コンタクトホールを含む第1絶縁膜を形成する段
階を示す。具体的には、一般の方法で形成されたトラン
ジスタを含む半導体基板1上に、BPSG膜からなる第
1絶縁膜3を形成する。前記第1絶縁膜3の全面に図示
しないフォトレジストを塗布した後、コンタクトホール
7を限定するようにフォトレジストパターン4を形成す
る。前記フォトレジストパターン4をマスクとして前記
第1絶縁膜3を乾式食刻してコンタクトホール7を形成
する。次いで、前記コンタクトホール7の内壁にスペー
サ5を形成したのち、前記フォトレジストパターン4を
取り除く。
ノードを順に形成する段階を示す。具体的には、前記コ
ンタクトホール7を含む半導体基板1の全面に、導電性
不純物をドーピングさせた図示しない多結晶シリコン層
を形成する。その後、前記多結晶シリコン層の全面をエ
ッチバックして平坦化させる。前記エッチバックは前記
第1絶縁膜3の表面が完全に露出されるまで施す。この
結果、前記多結晶シリコン層はコンタクトホール7の周
りの前記第1絶縁膜3上では完全に取り除かれ、前記コ
ンタクトホール7にのみコンタクトホール7を完全に充
填した状態に残る。これを第1導電層9とする。次い
で、前記結果物を含む半導体基板1の全面に二重の拡散
障壁層11、13を順に形成する。前記拡散障壁層1
1、13はチタン層(Ti)および窒化チタン層(Ti
N)よりなる。続いて、前記拡散障壁層11、13上に
第2導電層15を形成する。前記第2導電層15はキャ
パシタの下部ストレージノードであり、白金(Pt)を
使用して形成される。続いて、前記第2導電層15上に
フォトレジスト17を塗布する。
段階を示す。具体的には、図2に示したフォトレジスト
17をパタニングした後、これをマスクとして前記第2
導電層15および拡散防止層11、13を順に異方性食
刻する。この結果、第2導電性パターン15aおよび拡
散防止層パターン11a、13aが形成される。前記異
方性食刻は終末点を前記第1絶縁膜3の表面とする。次
いで、前記結果物を含む基板の全面にスパッタリング方
法を用いて第2絶縁膜19を形成する。前記第2絶縁膜
19の形成された状態で前記結果物をアニーリングす
る。アニーリング後、前記第2絶縁膜19の全面に第3
導電層21を形成する。前記第3導電層21は上部スト
レージノードであり、白金(Pt)を使用して形成され
る。
は、高誘電膜としてBST膜を使用するので、単純なス
タック型のストレージノードをキャパシタに使用しても
充分なキャパシタンスを得ることができる。しかしなが
ら、アニーリング段階で発生する酸素原子により、キャ
パシタの下部ストレージノードと拡散防止層のTiN膜
との界面に金属酸化物(TiOx)および窒素気体が発生す
る。前記窒素気体は下部ストレージノードと前記TiN
膜との界面に閉じ込められて前記下部ストレージノード
を部分的に膨ませて表面を粗くするので、結果的にキャ
パシタのキャパシタンスを低下させる。Tiが酸素原子
と結合して酸化することを防止するためにTiNの一部
を酸化させても上記と同様の現象が生じた。また、Ti
Nを予め完全に酸化させると前記のような問題は発生し
ないが、この場合にはTiNの薄膜抵抗が大幅に増える
ので望ましくない。
のものであり、その目的は第1絶縁膜と下部ストレージ
ノードとの間に三重膜よりなる拡散障壁層を有するキャ
パシタを提供することにある。本発明の他の目的は、前
記キャパシタの製造に適したキャパシタの製造方法を提
供することにある。
めに、本発明によるキャパシタは、半導体基板の全面に
形成され、コンタクトホールを有する中心部分と前記中
心部分以外の部分との間に段差を有する第1絶縁膜と、
前記コンタクトホールの内壁に形成されたスペーサと、
前記コンタクトホールを充填した第1導電層と、前記第
1絶縁膜の前記中心部分の上部に順に形成された三重膜
よりなる拡散障壁層および第2導電層と、前記第2導電
層の上から前記第1絶縁膜の全面に形成された第2絶縁
膜と、前記第2絶縁膜の全面に形成された第3導電層と
を備えることを特徴とする。
る。そして、前記三重膜よりなる拡散障壁層はTi膜、
TiN膜およびTa膜より構成される。前記第1絶縁膜
の前記中央部分とその他の部分との間の段差は500Å
程度である。前記第2導電層はキャパシタの下部ストレ
ージノードであり、前記第3導電層は上部ストレージノ
ードである。
るキャパシタの製造方法は、半導体基板上にコンタクト
ホールを有する第1絶縁膜を形成する段階と、前記コン
タクトホールの内壁にスペーサを形成する段階と、前記
コンタクトホールに第1導電層を充填する段階と、前記
第1導電層および前記第1絶縁膜の全面に三重膜よりな
る拡散障壁層および第2導電層を順に形成する段階と、
第1導電層パターン、三重膜パターンおよびコンタクト
ホールを有する中央部分と前記中心部分以外の部分との
間に段差を有する第1絶縁膜パターンとからなる下部ス
トレージノードパターンを形成する段階と、前記ストレ
ージノードパターンの全面に第2絶縁膜を形成する段階
と、前記第2絶縁膜の全面に第3導電層を形成する段階
とを含むことを特徴とする。
前記三重膜よりなる拡散防止層はTi膜、TiN膜およ
びTa膜よりなる。前記Ti膜はオーミック接触(Ohmi
c Contact)のために形成し、その厚さは50〜100Å
に形成する。また、前記TiN膜はシリコンの拡散を防
止するものであり、200Åの厚さに形成する。前記T
a膜は前記TiN膜が酸化されることを防止する役割を
し、その厚さは200Åとする。前記第2導電層および
前記第3導電層はそれぞれ下部および上部ストレージノ
ードパターンであり、耐熱性金属である白金(Pt)を
使用して形成する。前記ストレージノードパターンの第
1絶縁膜パターンの段差は500Å程度に形成する。前
記第1絶縁膜パターンをこのように形成するのは、スレ
トージノード間の分離とストレイキャップ(stray cap)
を抑制するためである。前記ストレージノードパターン
上に形成される第2絶縁膜はBST系列の物質を使用し
て形成することが望ましく、前記拡散防止層のTa膜は
熱ストレスを減らしてストレージノードの力学的な安定
のために、その厚さをできる限り薄く形成すべきであ
る。
明を詳細に説明する。図4〜図7は、本発明の一実施例
によるキャパシタおよびその製造方法を段階別に示した
図面である。図4は、コンタクトホールを形成する段階
を示す。具体的には、トランジスタを含む半導体基板3
0上にコンタクトホール36を有する第1絶縁膜32を
形成する。続いて、前記コンタクトホール36の内壁に
スペーサ34を形成する。前記第1絶縁膜32はBPS
G膜で形成する。
成する段階を示す。具体的には、前記コンタクトホール
36に導電性不純物をイオン注入させた多結晶シリコン
層38を完全に充填する。続いて、前記導電性不純物を
イオン注入させた多結晶シリコン層38(以下、「導電
性不純物をイオン注入させた多結晶シリコン層」を「第
1導電層」とする)および前記第1絶縁膜32の全面に
三重膜40、42、44を順に形成する。前記三重膜4
0、42、44は拡散防止膜であり、Ti膜40、Ti
N膜42およびTa膜44よりなる。前記Ti膜40は
スパッタリング方法を用いて50〜100Åの厚さに形
成する。また、前記Ti膜40は前記第1導電層38と
のオーミック接触のために形成する。前記TiN膜42
はリアクティブスパッタリング方法を用いて200Åの
厚さに形成する。前記Ta膜44はスパッタリング方法
で形成し、その厚さは200Åとする。そして、前記T
a膜44はできる限り薄く形成して熱ストレスを減らす
ことが望ましい。また、Ta膜44は、後述する第2絶
縁膜の形成後の熱処理段階で発生する酸素原子と前記拡
散防止層40、42、44のTiN膜42のTiN分子
とが結合して窒素気体および金属化合物が発生すること
を防止する。前記TiN膜42は前記第2導電層の白金
(Pt)と前記第1導電層38の多結晶シリコン(S
i)が反応することを防止する。次いで、前記三重膜4
0、42、44のうち、Ta膜44の全面に第2導電層
46およびフォトレジスト48を順に形成する。
する段階を示す。前記ストレージノードパターンを限定
するように、図5に示す前記フォトレジスト48をパタ
ニングする。前記パタニングにより形成されたフォトレ
ジストパターン48aをマスクとして用いて、図5に示
す前記第2導電層46および三重膜40、42、44を
異方性食刻する。次いで、前記第1絶縁膜32の全面で
前記前記フォトレジストパターン48aにより露出され
た部分を一定の深さほど異方性食刻する。この結果、第
2導電層パターン46a、三重膜パターン40a、42
a、44aが形成される。ストレージノードパターンは
前記第2導電層パターン46a、前記三重膜パターン4
0a、42a、44a、および、中心部分とその他の部
分との間に段差を有する前記第1絶縁膜パターン32a
とからなる。第1絶縁膜パターン32aをこのように形
成したのは、キャパシタのストレージノード間の分離と
ストレイキャップの抑制のためである。ここで、前記第
1絶縁膜パターン32aは、前記三重膜パターン40
a、42a、44aのTi膜パターン40aと前記第1
絶縁膜32との界面から図5に示す前記第1絶縁膜32
を500Åの深さに食刻して形成される。次いで、前記
フォトレジストパターン48aを取り除く。
する段階を示す。具体的には、図6の結果物の全面に4
00Åの厚さに第2絶縁膜50を形成するが、この際の
形成温度は600℃とする。前記第2絶縁膜50はBS
T系列の物質を使用して形成する。次いで、前記第2絶
縁膜50の全面に第3導電層52を形成する。前記第3
導電層52は白金(Pt)を使用して形成する。以後の
工程は一般的な方法で行われる。
と、拡散障壁層をTi膜40、TiN膜42およびTa
膜44よりなる三重膜で形成することにより、酸素とT
iNとの反応結果である金属酸化物と窒素気体の発生を
防止し得る。また、前記Ta膜44をできる限り薄く形
成することにより、熱ストレスを減らすことができる。
結果的に、キャパシタの下部ストレージノードを力学的
に安定にし、窒素気体による前記下部ストレージノード
の粗さやリフティングを防止して金属酸化物によるキャ
パシタのキャパシタンスの減少を防止することができ
る。
の変形が本発明の技術的な思想内で当分野での通常の知
識を持つ者により実施可能なことは明白である。
別に示した断面図である。
別に示した断面図である。
別に示した断面図である。
を段階別に示した断面図である。
を段階別に示した断面図である。
を段階別に示した断面図である。
を段階別に示した断面図である。
パターン) 34 スペーサ 36 コンタクトホール 38 多結晶シリコン層(第1導電層) 40 Ti膜(三重膜、拡散障壁層) 42 TiN膜(三重膜、拡散障壁層) 44 Ta膜(三重膜、拡散障壁層) 40a Ti膜パターン(三重膜パターン、下部スト
レージノードパターン) 42a TiN膜パターン(三重膜パターン、下部ス
トレージノードパターン) 44a Ta膜パターン(三重膜パターン、下部スト
レージノードパターン) 46 第2導電層 46a 第2導電層パターン 50 第2絶縁膜 52 第3導電層
Claims (2)
- 【請求項1】 半導体基板の全面に形成され、コンタク
トホールを有する中心部分と前記中心部分以外の部分と
の間に段差を有する第1絶縁膜と、 前記コンタクトホールの内壁に形成されたスペーサと、 前記コンタクトホールを充填した第1導電層と、 前記第1絶縁膜の前記中心部分の上部に順に形成された
三重膜よりなる拡散障壁層および第2導電層と、 前記第2導電層の上から前記第1絶縁膜の全面に形成さ
れた第2絶縁膜と、 前記第2絶縁膜の全面に形成された第3導電層とを備
え、前記拡散障壁層は、Ti膜、TiN膜およびTa膜より
構成される ことを特徴とするキャパシタ。 - 【請求項2】 半導体基板上にコンタクトホールを有す
る第1絶縁膜を形成する段階と、 前記コンタクトホールの内壁にスペーサを形成する段階
と、 前記コンタクトホールに第1導電層を充填する段階と、 前記第1導電層および前記第1絶縁膜の全面に三重膜よ
りなる拡散障壁層および第2導電層を順に形成する段階
と、 第1導電層パターン、三重膜パターンおよびコンタクト
ホールを有する中央部分と前記中心部分以外の部分との
間に段差を有する第1絶縁膜パターンとからなる下部ス
トレージノードパターンを形成する段階と、 前記ストレージノードパターンの全面に第2絶縁膜を形
成する段階と、 前記第2絶縁膜の全面に第3導電層を形成する段階とを
含み、前記三重膜よりなる拡散障壁層は、Ti膜、TiN膜お
よびTa膜よりなる ことを特徴とするキャパシタの製造
方法。
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