KR960030416A - 반도체 장치의 캐패시터 및 그 제조방법 - Google Patents

반도체 장치의 캐패시터 및 그 제조방법 Download PDF

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Abstract

Ti, TiN 및 Ta막을 순차적으로 증착하여 3증막을 형성함으로서 하부전극과 절연막의 계면에서 발생 할 수 있는 질소기체에 의한 리프팅(lifting)이나 금속산화물을 방지함으로서, 축전용량 저하를 방지할 수 있는 반도체 장치의 캐패시터 및 그 제조방법에 관해 개시한다.
본 발명의 캐패시터는 반도체 기판상에 형성된 컨택홀과 상기 컨택홀의 측벽에 형성되는 스페이서(spacer)와 상기 컨택홀에 형성되는 도전층과 상기 도전층을 포함하는 반도체 기판 전면에 Ti, TiN 및 Ta막을 순차적으로 증착하여 형성되는 3중막과, 상기 3중막상에 형성되는 하부전극과, 상기 하부전극의 상부와 상기 3중막의 측벽과, 단차를 갖는 상기 도전층의 측벽전체를 감싸는 상기 절연막으로 형성되는 스토리지노드 패턴과, 상기 스토리지노드 패턴상에 형성되는 고유전체막과 상기 고유전체막상에 형성되는 상부전극으로 구성된다. 본 발명에 의하면, 절연막과 하부전극사이에 Ti,TiN 및 Ta막의 3중막을 형성함으로서 종래의 산소와 TiN막과의 반응에서 발생하는 금속산화물 및 질소기체의 형성을 3중막의 Ta막을 이용하여 막을 수 있다. 따라서 금속산화물에 의한 캐패시턴스의 감소를 막을 수 있고, 질소 기체에 의한 하부전극의 거칠어짐이나 리프팅(lifting)을 제거할 수 있는 잇점이 있다.

Description

반도체 장치의 캐패시터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2D도는 본 발명을 이용한 반도체 장치의 캐패시터 제조방법을 단계별로 나타낸 도면들이다.

Claims (4)

  1. 반도체 기판상에 컨택홀을 갖는 절연막; 상기 컨택홀의 측벽에 형성된 스페이서(spacer); 상기 컨택홀을 매립하여 형성된 도전층; 상기 도전층 및 절연막상에 순차적으로 형성된 3중막 및 하부전극; 상기 하부전극의 상부와 측벽, 상기 3중막 및 하부전극; 상기 하부전극의 상부와 측벽, 상기 3중막이 측벽 및 단차를 갖고 상기 도전층의 측벽전체를 감싸는 상기 절연막으로 형성된 스토리지노드 패턴; 상기 스토리지노드 패턴상에 형성된 고유전체막; 및 상기 고유전체막상에 형성된 상부전극으로 구비되는 것을 특징으로 하는 반도체 장치의 캐패시터.
  2. 제1항에 있어서, 상기 3중막은 Ti, TiN 및 Ta막으로 구성되는 것을 특징으로 하는 반도체 장치의 캐패시터.
  3. 반도체 기판상에 컨택홀을 갖는 절연막을 형성하는 단계; 상기 컨택홀의 측벽에 스페이서(spacer)를 형성하는 단계; 상기 컨택홀을 매립하여 도전층을 형성하는 단계; 상기 도전층 및 절연막상에 3중막 및 하부전극을 순차적으로 형성하는 단계; 상기 하부전극의 상부와 측벽, 상기 3중막이 측벽 및 단차를 갖고 상기 도전층의 측벽전체를 감싸는상기 절연막으로 이루어진 스토리지노드 패턴을 형성하는 단계; 상기 스토리지노드 패턴상에 고유전체막을 형성하는 단계; 및 상기 고유전체막상에 상부전극을 형성하는 단계를 포함하는 반도체장치의 캐패시터 제조방법.
  4. 제3항에 있어서, 상기 3중막은 Ti, TiN 및 Ta막을 순차적으로 증착하여 형성되는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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