CN1870270A - 快闪记忆体及其制造方法 - Google Patents
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Abstract
本发明是有关于一种快闪记忆体及其制造方法。该快闪记忆体，是由基底、控制闸极、沟渠、源极区、隔离结构、汲极区、一共同源极线、浮置闸极、穿隧介电层与闸间介电层构成。控制闸极以第一方向排列于基底上，沟渠则以第二方向排列于基底表面。而源极区是在控制闸极一侧的基底与沟渠内，隔离结构则填满源极区之间的沟渠，且汲极区是位于控制闸极的另一侧的隔离结构间的基底内。共同源极线则以第二方向排列在基底内，其中共同源极线与源极区电性相连。再者，浮置闸极位于源极区与汲极区之间的基底与控制闸极间、穿隧介电层位于浮置闸极与基底间以及闸间介电层是在浮置与控制闸极之间。
Description
技术领域
本发明涉及一种快闪记忆体(flash memory)，且特别是有涉及一种可缩小间距的快闪记忆体。
背景技术
图1是习知一种快闪记忆体的俯视图，而图2是图1的II-II’线的剖面示意图。
请同时参阅图1与图2，在一基底100内有以y方向交错排列的扩散区102与隔离区104，且在基底100上有以x方向间隔排列的控制闸极106。而记忆胞中的浮置闸极(图中未示)与穿隧介电层(图中未示)则是位于每一个扩散区102与控制闸极106相叠的区域110中。除此之外，在控制闸极106一侧的扩散区102可作为源极区108a、另一侧的扩散区102则可作为汲极区108b。而且，通常同一行的汲极区108b是藉由多个接触窗112外接到一导线(图中未示)。相较下，同一行的源极区108a则如图2所示，是先去除源极区108a中的隔离结构(亦即隔离区104)，再于源极区108a中所暴露出的基底100内形成掺杂区114连接同一行的源极区108a，最后再经由设置在两隔离区104间的一源极拾起线(source pickup line)116及其中的接触窗118外接到一导线(图中未示)，使源极区108a电性导通。
然而，因为上述结构使用很多的接触窗，而使得快闪记忆体的面积无法进一步缩小，而与目前半导体往小型化发展的趋势相违背。
发明内容
依据本发明提供实施例的本发明的目的就是在提供一种快闪记忆体，以得到较小的记忆体面积。
依据本发明提供实施例的本发明的再一目的是提供一种快闪记忆体的制造方法，以缩减记忆体面积。
依据本发明提供实施例的本发明的又一目的是提供一种快闪记忆体的制造方法，以缩减记忆体面积并简化其制程。
依据本发明提供实施例的本发明的另一目的是提供一种快闪记忆体的制造方法，以缩减记忆体面积并增进制程精确性。
本发明提出一种快闪记忆体，包括一基底、数条控制闸极、数条沟渠、数条源极区、数个隔离结构、数个汲极区、一共同源极线、数个浮置闸极、数个穿隧介电层与闸间介电层。其中，控制闸极以一第一方向排列于基底上，而沟渠是以一第二方向排列于基底表面。源极区位于各控制闸极的一侧的基底与沟渠内，隔离结构则分别填满源极区之间的沟渠。再者，汲极区是分别位于控制闸极的另一侧的隔离结构间的基底内，而共同源极线是以第二方向排列在基底内，其中共同源极线与源极区电性相连。此外，浮置闸极是位于源极区与汲极区间的基底与控制闸极之间、穿隧介电层是位于浮置闸极与基底之间以及闸间介电层则是位于浮置闸极与控制闸极之间。
依照本发明的较佳实施例所述快闪记忆体，上述的共同源极线包括位于其中一沟渠的底部的基底内。
依照本发明的较佳实施例所述快闪记忆体，上述的共同源极线包括位于两沟渠之间的基底内，且于共同源极线上更包括一导体层。
依照本发明的较佳实施例所述快闪记忆体，更可包括数条导线，分别电性连接各汲极区。
本发明再提出一种快闪记忆体的制造方法，包括于一基底上设有以一第一方向排列的数条源极区与汲极区，再于基底表面形成以一第二方向排列的数条沟渠，其中沟渠中设有至少一共同源极区。接着，于共同源极区底部的基底内形成一第一掺杂区，再于沟渠内填入绝缘层，以形成数条隔离结构，并分隔出数个主动区。随后，于主动区内的源极区与汲极区间的基底上依序形成穿隧介电层以及浮置闸极，再于基底上形成覆盖浮置闸极的一闸间介电层。接着，于源极区与汲极区之间形成数条控制闸极，再去除源极区的隔离结构。之后，于暴露出的基底内形成第二掺杂区，其中源极区内的第二掺杂区与第一掺杂区电性相连。
依照本发明的较佳实施例所述快闪记忆体的制造方法，上述形成第一掺杂区的步骤包括先于基底上形成一图案化罩幕，以暴露出共同源极区底部的基底，再对基底进行一离子植入制程，其中形成第一掺杂区的步骤后更包括移除图案化罩幕。
依照本发明的较佳实施例所述快闪记忆体的制造方法，上述形成第二掺杂区之后，更包括于基底上形成数条导线，而各导线分别电性连接各汲极区。
本发明又提出一种快闪记忆体的制造方法，包括于一基底上设有以一第一方向排列的数条源极区与数条汲极区，再于基底表面形成以一第二方向排列的数条沟渠，其中在沟渠间设有至少一共同源极区，再于沟渠内填入绝缘层，以形成数条隔离结构，并分隔出数个主动区。之后，于主动区内的源极区与汲极区之间的基底上依序形成穿隧介电层以及浮置闸极，并暴露出共同源极区的基底。然后，于共同源极区中所暴露出的基底内形成一第一掺杂区，再于基底上形成覆盖浮置闸极的一闸间介电层。接着，于源极区与汲极区之间形成数条控制闸极，再去除源极区的隔离结构，之后于源极区与汲极区中暴露出的基底内形成数个第二掺杂区，其中源极区内的第二掺杂区藉由第一掺杂区而电性相连。
依照本发明的较佳实施例所述快闪记忆体的制造方法，上述形成第一掺杂区的步骤包括以浮置闸极作为罩幕，对基底进行一离子植入制程。
依照本发明的较佳实施例所述快闪记忆体的制造方法，上述形成第二掺杂区之后更包括于基底上形成数条导线，而各导线分别电性连接各汲极区。。
本发明另提出一种快闪记忆体的制造方法，包括于一基底上设有以一第一方向排列的数条源极区与数条汲极区，再于基底表面形成以一第二方向排列的数条沟渠，其中在沟渠之间设有至少一共同源极区。接着，于沟渠内填入绝缘层，以形成数条隔离结构，并分隔出数个主动区，之后再于共同源极区中的基底内形成一第一掺杂区。然后，于主动区内的源极区与汲极区之间的基底上依序形成穿隧介电层以及浮置闸极，再于基底上形成覆盖浮置闸极的闸间介电层。接着，于源极区与汲极区之间形成数条控制闸极，再将源极区的隔离结构去除。接着，于源极区与汲极区中暴露出的基底内形成数个第二掺杂区，其中源极区内的第二掺杂区藉由第一掺杂区而电性相连。
依照本发明的较佳实施例所述快闪记忆体的制造方法，上述形成第一掺杂区的步骤包括先于基底上形成一图案化罩幕，以暴露出共同源极区底部的基底，再对基底进行一离子植入制程，其中形成第一掺杂区的步骤后更包括移除图案化罩幕。
依照本发明的较佳实施例所述快闪记忆体的制造方法，上述形成第二掺杂区之后，更包括于基底上形成数条导线，而各导线分别电性连接各汲极区。
本发明因采用掺杂区取代习知连接记忆体源极区的接触窗结构，因此可得到较小的记忆体面积。此外，藉由制程上的变化，可于缩减记忆体面积的同时，简化制程及增进制程精确性。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1是习知一种快闪记忆体的俯视图。
图2是图1的II-II’线的剖面示意图。
图3A是依照本发明的第一实施例的一种快闪记忆体的俯视图。
图3B是图3A的B-B’线的剖面示意图。
图3C是图3A的C-C’线的剖面示意图。
图4A-图4G是依照本发明的第二实施例的快闪记忆体的制造流程剖面图。
图5A是依照本发明的第三实施例的一种快闪记忆体的俯视图。
图5B是图5A的B-B’线的剖面示意图。
图5C是图5A的C-C’线的剖面示意图。
图6A至图6B是依照本发明的第四实施例的快闪记忆体的制造流程剖面图。
100、300、400、500、600：基底 102：扩散区
104：隔离区 106、302、420：控制闸极
108a、306、502a：源极区 108b、310、502b：汲极区
110：区域 112、118、320：接触窗
114：掺杂区
116：源极抬起线(source pickup line)
303a、303b：控制闸极的一侧 304、402、504：沟渠
308、410、508、608：隔离结构 312、512：共同源极线
314、416、516、616：浮置闸极 316、414、514、614：穿隧介电层
318、418：闸间介电层 401：垫氧化层
403：硬罩幕层 404、506、606：共同源极区
405、620：图案化罩幕 406、612：第一掺杂区
408、518、622：离子植入制程 412、510、610：主动区
422、522：第二掺杂区
具体实施方式
第一实施例
图3A是依照本发明的第一实施例的一种快闪记忆体的俯视图、图3B是图3A的B-B’线的剖面示意图，且图3C是图3A的C-C’线的剖面示意图。
请同时参阅图3A至图3C，本实施例所提供的快闪记忆体包括一基底300、数条控制闸极302、数条沟渠304、数条源极区306、数个隔离结构308、数个汲极区310、一共同源极线312、数个浮置闸极314、数个穿隧介电层316与闸间介电层318。其中，控制闸极302以一第一方向排列于基底300上，而沟渠304是以一第二方向排列于基底300表面。源极区306位于各控制闸极302的一侧303a的基底300与沟渠304内，隔离结构308则分别填满源极区310之间的沟渠304。再者，汲极区310是分别位于控制闸极306的另一侧303b的隔离结构308间的基底300内，而共同源极线312是以第二方向排列在基底300内，其中共同源极线312与源极区306电性相连。此外，浮置闸极314是位于源极区306与汲极区310间的基底300与控制闸极302之间、穿隧介电层316是位于浮置闸极314与基底300之间以及闸间介电层318则是位于浮置闸极314与控制闸极302之间。
于本发明的第一实施例中，如图3C所示，共同源极线312是位于其中一沟渠304的底部的基底300内。此外，本实施例的快闪记忆体更可包括数条导线(图中未示)，可藉由接触窗320而分别电性连接各汲极区310。
第二实施例
图4A-图4G是依照本发明的第二实施例的快闪记忆体的制造流程剖面图。
请先参阅图4A，于一基底400上设有以一第一方向排列的数条源极区(请参考图3的306)与汲极区(请参考图3的310)，再于基底400表面形成以一第二方向排列的数条沟渠402，其中沟渠402中设有至少一共同源极区404。而形成沟渠402的方式可参考既有技术，例如先在基底400上形成图案化的垫氧化层401与硬罩幕层403以作为蚀刻罩幕，再蚀刻基底400，以便形成数个沟渠402。
接着，请参阅图4B，于共同源极区404底部的基底400内形成一第一掺杂区406，其中形成第一掺杂区406的步骤包括先于基底400上形成一图案化罩幕405，以暴露出共同源极区404底部的基底400，再对基底400进行一离子植入制程408。
之后，请参阅图4C，形成第一掺杂区406后需移除图案化罩幕405。接着，于沟渠402内填入绝缘层，以形成数条隔离结构410，并分隔出数个主动区412。而形成隔离结构410的方法例如是先将绝缘层覆盖整个基底400，再用化学机械研磨制程将绝缘层磨到露出硬罩幕层403为止。
随后，请参阅图4D，先将前述垫氧化层401与硬罩幕层403去除，再于主动区412内的源极区与汲极区间的基底400上依序形成穿隧介电层414以及浮置闸极416。
接着，请参阅图4E，于基底400上形成覆盖浮置闸极416的一闸间介电层418。接着，于源极区与汲极区之间形成数条控制闸极420。
此时，源极区的结构如图4F所示，在基底400中的沟渠402中有隔离结构410分隔开一个个的源极，而在共同源极区404中具有第一掺杂区406。
之后，可参阅图4G，去除源极区的隔离结构410，然后于暴露出的基底400内形成第二掺杂区422，其中源极区内的第二掺杂区422与第一掺杂区406电性相连。此外，形成第二掺杂区之后，可于基底上形成分别电性连接各汲极区的数条导线(图中未示)。
第三实施例
图5A是依照本发明的第三实施例的一种快闪记忆体的俯视图，而图5B是图5A的B-B’线的剖面示意图。
请参阅图5A与图5B，本实施例的结构与图3的差异在于其中的共同源极线512是位于两沟渠504之间的基底500内。
而要形成这样的共同源极线512，可参阅图5A，于基底500上设有以一第一方向排列的数条源极区502a与数条汲极区502b，再于基底500表面形成以一第二方向排列的数条沟渠504，其中在沟渠504之间有一共同源极区506。
之后，请继续参阅图5A与图5B，于沟渠504内填入绝缘层，以形成数条隔离结构508，并分隔出数个主动区510。之后，于主动区510内的源极区502a与汲极区502b之间的基底500上依序形成穿隧介电层514以及浮置闸极516，并暴露出共同源极区506的基底500。然后，于共同源极区506中所暴露出的基底500内形成一第一掺杂区512，且形成第一掺杂区512的步骤例如是以浮置闸极516作为罩幕，对基底500进行一离子植入制程518。
之后，可参阅第二实施例的图4E，于基底上形成覆盖浮置闸极的一闸间介电层418，再于源极区与汲极区之间形成数条控制闸极420。
接着，请参阅图5C，其为图5A的C-C’线的剖面示意图。在控制闸极形成后，将源极区502a的隔离结构508去除，然后于暴露出的基底500内形成第二掺杂区522，其中源极区502a内的第二掺杂区522藉由第一掺杂区512而电性相连。此外，形成第二掺杂区之后，可于基底上形成分别电性连接各汲极区的数条导线(图中未示)。
由于本实施例的制程利用既有的浮置闸极516作为形成第一掺杂区512的罩幕，所以除了可形成较小面积的记忆体，还有简化制程的优点。
第四实施例
图6A至图6B是依照本发明的第四实施例的快闪记忆体的制造流程剖面图。
请参阅图6A与图6B，本实施例的制程与第三实施例相似，而两个例子的差异在于本实施例形成隔离结构608并分隔出主动区610后，就先在共同源极区606中的基底600内形成第一掺杂区612。而形成第一掺杂区612的步骤例如先在基底600上形成一图案化罩幕620，以暴露出共同源极区606底部的基底600，再对基底600进行一离子植入制程622。
之后，如图6B所示，将图案化罩幕620移除，再于主动区610内的源极区与汲极区之间的基底600上依序形成穿隧介电层614以及浮置闸极616。由于本实施例的第一掺杂区612(亦即共同源极线)上也有浮置闸极616(即“导体层”)，所以制程期间的均匀性较佳，因而较前面几个实施例的制程精确性优异。
综上所述，本发明的新颖的快闪记忆体与其制造方法因为有共同源极线，而不需要再另外用接触窗将源极连通。因此，可将记忆体的面积缩小，并藉由制程上的改良达到简化制程与增进制程精确性的优点。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (16)
1.一种快闪记忆体，其特征在于其包括；
一基底；
多数条控制闸极，以一第一方向排列于该基底上；
多数条沟渠，以一第二方向排列于该基底表面；
多数条源极区，位于各该控制闸极的一第一侧的该基底与该些沟渠内；
多数个隔离结构，分别填满该些源极区之间的该些沟渠；
多数个汲极区，分别位于各该控制闸极的一第二侧的该些隔离结构间的该基底内；
一共同源极线，以该第二方向排列在该基底内，其中该共同源极线与该些源极区电性相连；
多数个浮置闸极，位于该些源极区与该些汲极区之间的该基底与该些控制闸极之间；
多数个穿隧介电层，位于该些浮置闸极与该基底之间；以及
一闸间介电层，位于该些浮置闸极与该些控制闸极之间。
2.根据权利要求1所述的快闪记忆体，其特征在于其中所述的共同源极线包括位于其中一沟渠的底部的该基底内。
3.根据权利要求1所述的快闪记忆体，其特征在于其中所述的共同源极线包括位于两沟渠之间的该基底内。
4.根据权利要求3所述的快闪记忆体，其特征在于其更包括一导体层，位于该共同源极线与该闸间介电层之间。
5.根据权利要求1所述的快闪记忆体，其特征在于其更包括多数条导线，分别电性连接各该汲极区。
6.一种快闪记忆体的制造方法，其特征在于其包括：
于一基底上设有以一第一方向排列的多数条源极区与多数条汲极区；
于该基底表面形成以一第二方向排列的多数条沟渠，其中该些沟渠中设有至少一共同源极区；
于该共同源极区底部的该基底内形成一第一掺杂区：
于该些沟渠内填入绝缘层，以形成多数条隔离结构，并分隔出多数个主动区；
于该些主动区内的该些源极区与该些汲极区之间的该基底上依序形成多数个穿隧介电层以及多数个浮置闸极；
于该基底上形成覆盖该些浮置闸极的一闸间介电层；
于该些源极区与该些汲极区之间形成多数条控制闸极；
去除该些源极区的该些隔离结构；以及
于暴露出的该基底内形成多数个第二掺杂区，其中该些源极区内的该些第二掺杂区与该第一掺杂区电性相连。
7.根据权利要求6所述的快闪记忆体的制造方法，其特征在于其中形成该第一掺杂区的步骤包括：
于该基底上形成一图案化罩幕，以暴露出该共同源极区底部的该基底；以及
对该基底进行一离子植入制程。
8.根据权利要求7所述的快闪记忆体的制造方法，其特征在于其中形成该第一掺杂区的步骤后更包括移除该图案化罩幕。
9.根据权利要求6所述的快闪记忆体的制造方法，其特征在于其中形成该些第二掺杂区之后，更包括于该基底上形成多数条导线，而各该导线分别电性连接各该汲极区。
10.一种快闪记忆体的制造方法，其特征在于其包括：
于一基底上设有以一第一方向排列的多数条源极区与多数条汲极区；
于该基底表面形成以一第二方向排列的多数条沟渠，其中在该些沟渠之间设有至少一共同源极区；
于该些沟渠内填入绝缘层，以形成多数条隔离结构，并分隔出多数个主动区；
于该些主动区内的该些源极区与该些汲极区之间的该基底上依序形成多数个穿隧介电层以及多数个浮置闸极，并暴露出该共同源极区的该基底；
于该共同源极区中所暴露出的该基底内形成一第一掺杂区：
于该基底上形成覆盖该些浮置闸极的一闸间介电层；
于该些源极区与该些汲极区之间形成多数条控制闸极；
去除该些源极区的该些隔离结构；以及
于该些源极区与该些汲极区中暴露出的该基底内形成多数个第二掺杂区，其中该些源极区内的该些第二掺杂区藉由该第一掺杂区而电性相连。
11.根据权利要求10所述的快闪记忆体的制造方法，其特征在于其中形成该第一掺杂区的步骤包括以该些浮置闸极作为罩幕，对该基底进行一离子植入制程。
12.根据权利要求10所述的快闪记忆体的制造方法，其特征在于其中形成该些第二掺杂区之后，更包括于该基底上形成多数条导线，而各该导线分别电性连接各该汲极区。
13.一种快闪记忆体的制造方法，其特征在于其包括：
于一基底上设有以一第一方向排列的多数条源极区与多数条汲极区；
于该基底表面形成以一第二方向排列的多数条沟渠，其中在该些沟渠之间设有至少一共同源极区；
于该些沟渠内填入绝缘层，以形成多数条隔离结构，并分隔出多数个主动区；
于该共同源极区中的该基底内形成一第一掺杂区：
于该些主动区内的该些源极区与该些汲极区之间的该基底上依序形成多数个穿隧介电层以及多数个浮置闸极；
于该基底上形成覆盖该些浮置闸极的一闸间介电层；
于该些源极区与该些汲极区之间形成多数条控制闸极；
去除该些源极区的该些隔离结构；以及
于该些源极区与该些汲极区中暴露出的该基底内形成多数个第二掺杂区，其中该些源极区内的该些第二掺杂区藉由该第一掺杂区而电性相连。
14.根据权利要求13所述的快闪记忆体的制造方法，其特征在于其中形成该第一掺杂区的步骤包括：
于该基底上形成一图案化罩幕，以暴露出该共同源极区中的该基底；以及
对该基底进行一离子植入制程。
15.根据权利要求14所述的快闪记忆体的制造方法，其特征在于其中形成该第一掺杂区的步骤后更包括移除该图案化罩幕。
16.根据权利要求13所述的快闪记忆体的制造方法，其特征在于其中形成该些第二掺杂区之后，更包括于该基底上形成多数条导线，而各该导线分别电性连接各该汲极区。
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