KR20100007963A - 반도체 메모리 장치 구동 방법 및 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 구동 방법 및 반도체 메모리 장치 Download PDF

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Abstract

본 개시 내용은 플로팅 보디 유형의 셀을 갖는 메모리의 구동 방법에 관한 것으로서, 이 방법은, 기록 동작 동안에, 제1 데이터를 기록하기 위해 제1 선택된 셀들에 대응하는 비트선들에 제1 전위를 인가하고 선택된 워드선에 제2 전위를 인가하는 제1 사이클을 수행하는 단계, 및 기록 동작 동안에, 제2 데이터를 기록하기 위해 제1 선택된 셀들 중 제2 선택된 셀에 대응하는 비트선들에 제3 전위를 인가하고 선택된 워드선에 제4 전위를 인가하는 제2 사이클을 수행하는 단계를 포함하며, 제2 전위는 소스의 전위 및 제1 전위의 전위를 기준으로 캐리어들의 극성에 대해 반전된 쪽으로 바이어스된 전위이고, 제4 전위는 소스의 전위 및 제3 전위의 전위를 기준으로 캐리어들의 극성과 동일한 극성으로 바이어스된 전위이다.
반도체 메모리 장치, 메모리 셀, 워드선, 비트선, 바이어스, 보디

Description

반도체 메모리 장치 구동 방법 및 반도체 메모리 장치{A METHOD OF DRIVING A SEMICONDUCTOR MEMORY DEVICE AND A SEMICONDUCTOR MEMORY DEVICE}
관련 출원들의 상호 참조
본 출원은 2007년 6월 29일자로 출원된 일본 특허 출원 제2007-172682호 및 2008년 5월 23일자로 출원된 일본 특허 출원 제2008-135671호에 기초하고 이들 일본 출원을 우선권 주장하며, 이들 일본 출원은 여기에 인용함으로써 그 전체 내용이 본 명세서에 포함된다.
본 발명은 반도체 메모리 장치 구동 방법 및 반도체 메모리 장치에 관한 것이다. 예를 들어, 본 발명은 각각의 전계 효과 트랜지스터의 플로팅 보디(floating body)에 다수 캐리어를 축적시킴으로써 정보를 저장하는 반도체 장치를 구동하는 방법에 관한 것이다.
최근에, 1T(트랜지스터)-1C(커패시터) DRAM을 대체하는 반도체 메모리 장치로서 기대되는 FBC 메모리 장치가 공지되었다. FBC 메모리 장치는 각각이 플로팅 보디(이후부터 "보디"라고도 함)를 포함하는 FET(전계 효과 트랜지스터)가 SOI(Silicon On Insulator) 기판 상에 형성되고 또 각각의 FET의 보디에 축적된 다수 캐리어의 수에 따라 데이터 "1" 또는 데이터 "1"이 저장되도록 구성되어 있다. 예를 들어, N-FET로 구성된 FBC에서 보디에 축적된 정공의 수가 많은 상태가 데이터 "1"이고 보디에 축적된 정공의 수가 적은 상태가 데이터 "0"인 것으로 가정한다.
FBC 메모리 셀이 N-FET로 구성되는 경우, 보디 전위는 소스 및 드레인의 전위보다 낮게 설정된다, 즉 pn-접합이 데이터 보유 시간(data retention time) 동안 역바이어스된다. 환언하면, 그에 의해, 보디에 더 많은 정공을 축적시킬 수 있는 상태가 데이터 보유 시간 동안에 유지된다. 따라서, "0" 셀에 정공이 점진적으로 축적되는 경우, 보유 실패가 일어나 "0" 셀이 "1" 셀로 변한다.
게다가, 선택된 메모리 셀에 데이터가 기록되는 경우, 선택된 메모리 셀과 비트선을 공유하는 비선택된 메모리 셀에 저장된 반대 데이터가 종종 열화된다. 이 현상을 "비트선 간섭(bit line disturbance)"이라고 한다. 예를 들어, 데이터 "1"이 선택된 메모리 셀에 기록되는 경우, 선택된 메모리 셀과 비트선을 공유하는 "0" 셀에 저장된 데이터가 열화되고(비트선 "1" 간섭), 데이터 "0"이 선택된 메모리 셀에 기록되는 경우, 선택된 메모리 셀과 비트선을 공유하는 "1" 셀에 저장된 데이터가 열화된다(비트선 "0" 간섭).
일반적으로, 데이터 "1"과 데이터 "0" 간의 신호차가 충분히 크게 되도록 하기 위해, 비트선 전위의 진폭(데이터 "1"이 기록될 때의 비트선 전위와 데이터 "0"이 기록될 때의 비트선 전위의 차)을 높게 설정할 필요가 있다. 그렇지만, 비트선 전위의 진폭이 크게 설정되는 경우, 비트선 간섭의 영향이 증가한다. 비트선 간섭의 영향이 큰 경우, 메모리 셀 데이터의 열화로부터 복원하기 위해 리프레쉬 동작 을 빈번히 수행할 필요가 있다. 이러한 리프레쉬 동작은 어쩌면 불리하게도 정상적인 판독 또는 기록 동작을 방해할 수 있다. 게다가, 리프레쉬 동작이 빈번히 수행되는 경우, 불리하게도 전력 소모가 증가한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치를 구동하는 방법이 제공되며, 상기 반도체 메모리 장치는 소스들, 드레인들, 및 전기적 부유 상태에 있는 플로팅 보디들을 포함하는 복수의 메모리 셀 - 상기 메모리 셀은 상기 플로팅 보디에 축적된 캐리어의 수에 따라 논리 데이터를 저장함 -, 상기 드레인들에 연결된 복수의 비트선, 상기 비트선들과 교차하는 복수의 워드선, 및 상기 복수의 비트선 중의 선택된 비트선에 연결되고 또 상기 복수의 워드선 중 선택된 워드선에 연결된 선택된 메모리 셀에 저장된 데이터를 판독하는 센스 증폭기 - 또는 상기 센스 증폭기는 상기 선택된 메모리 셀에 데이터를 기록함 - 를 포함하고, 상기 방법은,
데이터 기록 동작 동안에, 상기 캐리어들의 수가 많다는 것을 나타내는 제1 논리 데이터를 제1 선택된 메모리 셀들에 기록하기 위해 상기 제1 선택된 메모리 셀들에 대응하는 비트선들에 제1 전위를 인가하고 상기 선택된 워드선에 제2 전위를 인가하는 제1 사이클을 수행하는 단계, 및
데이터 기록 동작 동안에, 상기 캐리어들의 수가 적다는 것을 나타내는 제2 논리 데이터를 상기 제1 선택된 메모리 셀들 중에서 상기 비트선들에 의해 선택된 제2 선택된 메모리 셀에 기록하기 위해 상기 제2 선택된 메모리 셀에 대응하는 비트선들에 제3 전위를 인가하고 상기 선택된 워드선에 제4 전위를 인가하는 제2 사이클을 수행하는 단계를 포함하고,
상기 제1 사이클에서, 상기 제2 전위는 상기 소스의 전위 및 상기 제1 전위의 전위를 기준으로 상기 캐리어들의 극성과 반대인 반전된 극성 쪽으로 바이어스된 전위이고,
상기 제2 사이클에서, 상기 제4 전위는 상기 소스의 전위 및 상기 제3 전위의 전위를 기준으로 상기 캐리어들의 극성과 동일한 극성으로 바이어스된 전위이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 지지 기판, 상기 지지 기판 상에 제공된 반도체층, 상기 반도체층에 제공된 소스층, 상기 반도체층에 제공된 드레인층, 상기 반도체층에서 상기 소스층과 상기 드레인층 사이에 제공되는 제1 보디 부분 및 상기 지지 기판의 표면에 수직인 방향으로 상기 제1 보디 부분으로부터 뻗어 있는 제2 보디 부분을 포함하는 보디 - 상기 보디는 전기적 부유 상태에 있고 논리 데이터를 저장하기 위해 상기 보디에 전하를 축적하거나 상기 보디로부터 전하를 방출함 -, 상기 제2 보디 부분의 측방 표면 상에 제공된 게이트 유전체막, 및 상기 게이트 유전체막 상에 제공된 게이트 전극을 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 반도체 기판, 상기 반도체 기판 상에 제공된 반도체층, 상기 반도체층에 제공된 소스층, 상기 반도체층에 제공된 드레인층, 상기 반도체층에서 상기 소스층과 상기 드레인층 사이에 제공되는 제1 보디 부분 및 수직인 방향으로 상기 제1 보디 부분으로부터 상기 반도체 기판의 표면으로 뻗어 있는 제2 보디 부분을 포함하는 보디 - 상기 보디는 전기적 부유 상태에 있고 논리 데이터를 저장하기 위해 상기 보디에 전하를 축적하거나 상기 보디로부터 전하를 방출함 -, 상기 보디 부분의 측방 표면 상에 제공된 게이트 유전체막, 상기 게이트 유전체막과 마주하도록 제공된 게이트 전극, 각각이 상기 소스층, 상기 드레인층, 및 상기 보디를 포함하는 복수의 메모리 셀, 제1 방향으로 뻗어 있는 복수의 비트선, 및 상기 제1 방향에서 서로 인접해 있는 2개의 반도체층 사이에 있는 복수의 격리부(isolation)를 포함하며,
상기 제1 방향에서 서로 인접해 있는 2개의 격리부 간의 거리가 상기 제1 방향에서 상기 게이트 전극의 폭과 같다.
도 1은 본 발명의 제1 실시예에 따른 FBC 메모리 장치의 구성의 일례를 나타낸 개략도.
도 2는 메모리 셀 어레이(MCA)의 일부를 나타낸 평면도.
도 3의 (a)는 도 2의 라인 A-A를 따라 절취한 단면도.
도 3의 (b)는 도 2의 라인 B-B를 따라 절취한 단면도.
도 3의 (c)는 도 2의 라인 C-C를 따라 절취한 단면도.
도 4의 (a) 및 도 4의 (b)는 제1 실시예에 따른 데이터 기록 동작을 나타내는 설명도.
도 5는 제1 실시예에 따른, 제1 사이클 및 제2 사이클에서 메모리 셀(MC)에 인가되는 전압의 타이밍도.
도 6은 제1 실시예에 따른, 제1 사이클에서의 비트선 전위(VBL1)와 데이터 판독 동작 동안의 드레인 전류차 사이의 관계를 나타낸 그래프.
도 7은 제1 실시예에 따른, VBL1=VSL 및 VWL1 = -4.2 V에서 제1 사이클 및 제2 사이클의 타이밍도.
도 8은 본 발명의 제2 실시예에 따른 FBC 메모리 장치를 구동하는 방법을 나타낸 설명도.
도 9는 제2 실시예에 따른, 제1 사이클 및 제2 사이클에서 메모리 셀(MC)에 인가되는 전압의 타이밍도.
도 10은 제2 실시예에 따른, 제1 사이클 기록 시간(Tw1)과 데이터 판독 동작 동안의 드레인 전류차 사이의 관계를 나타낸 그래프.
도 11은 본 발명의 제3 실시예에 따른 FBC 메모리 장치에서의 배선의 배열을 나타낸 평면도.
도 12는 제3 실시예에 따른 FBC 메모리 장치에서의 보디(B)를 나타낸 평면도.
도 13 내지 도 16은 각각 도 12의 라인 13-13, 14-14, 15-15, 및 16-16을 따라 절취한 단면도.
도 17은 종래의 FBC 메모리 장치의 "0" 셀 및 "1" 셀의 보디 전위와 제3 실시예에 따른 FBC 메모리 장치의 "0" 셀 및 "1" 셀의 보디 전위를 각각 나타낸 그래프.
도 18 내지 도 25는 제3 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타낸 단면도.
도 26의 (a) 내지 도 26의 (c)는 본 발명의 제4 실시예에 따른 FBC 메모리 장치의 평면도.
도 27 내지 도 29는 각각 도 26의 라인 27-27, 28-28, 및 29-29을 따라 절취한 단면도.
도 30 내지 도 35는 제4 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타낸 단면도.
도 36 내지 도 39는 본 발명의 제5 실시예에 따른 FBC 메모리 장치의 단면도.
도 40 내지 도 49는 제5 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타낸 단면도.
도 50은 본 발명의 제6 실시예에 따른 FBC 메모리 장치의 배선 배열을 나타낸 평면도.
도 51은 도 56의 라인 51-51를 따라 절취한 평면도.
도 52는 도 56의 라인 52-52를 따라 절취한 평면도.
도 53 내지 도 57은 각각 도 51의 라인 53-53, 54-54, 55-55, 56-56 및 57-57을 따라 절취한 단면도.
도 58 내지 도 68는 제6 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타낸 단면도.
도 69 및 도 70는 본 발명의 제7 실시예에 따른 FBC 메모리 장치의 평면도.
도 71 내지 도 74는 각각 도 70의 라인 71-71, 72-72, 73-73, 및 74-74를 따 라 절취한 단면도.
도 75 내지 도 80은 제7 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타낸 단면도.
도 81의 (a) 내지 도 81의 (c)는 각각 도 80의 라인 A-A, B-B, 및 C-C를 따라 절취한 단면도.
도 82 및 도 83은 각각 도 79 및 도 80에 연속한 제조 단계들을 나타낸 단면도.
도 84의 (a) 내지 도 84의 (c)는 각각 도 83의 라인 A-A, B-B, 및 C-C를 따라 절취한 단면도.
도 85은 본 발명의 제8 실시예에 따른 FBC 메모리 장치의 단면도.
도 86은 제8 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타낸 단면도.
도 87은 본 발명의 제9 실시예에 따른 FBC 메모리 장치의 평면도.
도 88은 도 87의 라인 88-88를 따라 절취한 단면도.
도 89는 제10 실시예에 따른, 제1 사이클 기록 시간(Tw1)과 데이터 판독 동작 동안의 드레인 전류차 사이의 관계를 나타낸 그래프.
도 90은 본 발명의 제11 실시예에 따른 FBC 메모리 장치에 의해 수행되는 동작을 나타낸 타이밍도.
도 91은 본 발명의 제12 실시예에 따른 FBC 메모리 장치의 조감도.
도 92는 SOI층(30)의 상부 표면을 따른 평면도.
도 93은 SOI층(30)의 하부 표면을 따른 평면도.
도 94 내지 도 98은 각각 도 92의 라인 94-94, 95-95, 96-96, 97-97 및 98-98을 따라 절취한 단면도.
도 99 내지 도 106은 제12 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타낸 단면도.
도 107 내지 도 109는 본 발명의 제13 실시예의 수정예에 따른 FBC 메모리 장치의 단면도.
도 110 및 도 111은 제13 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타낸 단면도.
도 112는 제14 실시예에 따른 메모리 셀(MC)의 배선의 배열을 나타낸 개략도.
도 113은 보디(B)의 평면도.
도 114 내지 도 118은 각각 도 113의 라인 114-114, 115-115, 116-116, 117-117 및 118-118을 따라 절취한 단면도.
도 119 내지 도 125은 제14 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타낸 단면도.
도 126는 제15 실시예에 따른 메모리 셀(MC)의 배선의 배열을 나타낸 개략도.
도 127은 보디(B)의 평면도.
도 128, 도 129 및 도 130은 각각 도 127의 라인 128-128, 129-129, 및 130- 130을 따라 절취한 단면도.
도 131의 (a) 내지 도 133의 (c)는 제15 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타낸 단면도.
도 134 및 도 135는 제15 실시예의 수정예에 따른 FBC 메모리 장치의 구성을 나타낸 단면도.
본 발명의 실시예들에 대해 이하에서 첨부 도면을 참조하여 상세히 설명한다. 유의할 점은 본 발명이 이들로 제한되지 않는다는 것이다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 FBC 메모리 장치의 구성의 일례를 나타낸 개략도이다. FBC 메모리 장치(100)은 메모리 셀(MC), 워드선(WLL0 내지 WLL255 및 WLR0 내지 WLR255)(이후부터 "WL", "WLL" 또는 "WLR"이라고도 함), 비트선(BLL0 내지 BLL1023 및 BLR0 내지 BLR1023)(이후부터 "BL", "BLL" 또는 "BLR"이라고도 함), 센스 증폭기(S/A), 소스선(SL), 행 디코더(RD), 워드선 구동기(WLD), 열 디코더(CD), 센스 증폭기 제어기(SAC) 및 DQ 버퍼(DQB)를 포함하고 있다.
메모리 셀(MC)은 행렬 형태로 2차원 배열되어 있고, 메모리 셀 어레이(MCAL, MCAR)(이후부터 "MCA"라고도 함)를 포함하고 있다. 각각의 워드선(WL)은 행 방향으로 뻗어 있고, 각각의 메모리 셀(MC)의 게이트에 연결되어 있다. 256개의 워드선(WL)은 센스 증폭기(S/A)의 좌측 및 우측 각각에 배열되어 있다. 각각의 비트선(BL)은 열 방향으로 뻗어 있고, 각각의 메모리 셀(MC)의 드레인에 연결되어 있 다. 1024개의 비트선(BL)은 센스 증폭기(S/A)의 좌측 및 우측 각각에 배열되어 있다. 워드선(WL)은 비트선(BL)과 직교하며, 메모리 셀(MC)은 워드선(WL)과 비트선(BL)의 교차점에 각각 제공되어 있다. 따라서, 메모리 셀(MC)은 "교차점 셀(crosspoint cell)"이라고 한다. 행 방향 및 열 방향은 서로 바꾸어 사용될 수 있다. 소스선(SL)은 워드선(WL)에 평행하게 뻗어 있고, 각각의 메모리 셀(MC)의 소스에 연결되어 있다.
데이터 판독 동작 동안에, 동일한 센스 증폭기(S/A)의 좌측 및 우측에 각각 연결되어 있는 2개의 비트선(BLL, BLR) 중 한쪽이 데이터를 전송하는 반면, 다른쪽 비트선이 기준 신호를 전송한다. 기준 신호는 복수의 더미 셀(DC)의 신호들을 평균함으로써 발생된다. 그에 따라, 센스 증폭기(S/A)는 선택된 비트선(BL) 및 선택된 워드선(WL)에 연결되어 있는 선택된 메모리 셀(MC)로부터 데이터를 판독하거나 그에 데이터를 기록한다. 각각의 센스 증폭기(S/A)는 래치 회로(L/C0 내지 L/C1023)(이후부터 "LC"라고도 함)를 포함하고 있고, 각각의 메모리 셀(MC)의 데이터를 일시적으로 저장할 수 있다.
게다가, FBC 메모리 셀은 또한 데이터 "1"을 기록하기 위한 비트선 전위(VBL1)와 비트선(BL) 사이에 연결된 p 트랜지스터(TBL1L 및 TBL1R)를 포함하고 있다. 트랜지스터(TBL1L 및 TBL1R)는 비트선(BL)에 대응하도록 제공되어 있다. 트랜지스터(TBL1L 및 TBL1R)의 게이트는 각각 기록-인에이블 신호(WEL 및 WER)에 연결되어 있다. 기록-인에이블 신호(WEL 및 WER)는 데이터 "1"이 기록될 때 활성화되는 신호이다.
도 2는 메모리 셀 어레이(MCA)의 일부를 나타낸 평면도이다. 복수의 활성 영역(AA)가 열 방향으로 줄무늬 형태로 뻗어 있다. 요소 분리 영역(STI)(Shallow Trench Isolation)이 인접한 활성 영역(AA) 사이에 형성된다. 메모리 셀(MC)은 각각의 활성 영역(AA)에 형성된다.
도 3의 (a)는 도 2의 라인 A-A를 따라 절취한 단면도이다. 도 3의 (b)는 도 2의 라인 B-B를 따라 절취한 단면도이다. 도 3의 (c)는 도 2의 라인 C-C를 따라 절취한 단면도이다. 메모리 셀(MC)는 지지 기판(10), 지지 기판(10) 상에 제공되는 BOX(Buried Oxide) 층(20), 및 BOX 층(20) 상에 제공되는 SOI 층(30)을 포함하는 SOI 구조 상에 형성된다.
BOX 층(20)은 도 3의 (a)에 도시된 백게이트 유전체막(BGI)으로서 기능한다. N-형 소스(S) 및 N-형 드레인(D)은 반도체층으로서 역할하는 SOI 층(30) 상에 형성된다. 전기적 부유 상태에 있는 P-형 플로팅 보디(B)(이후부터, 간단히 "보디(B)"라고 함)는 소스(S)와 드레인(D) 사이에 제공되어 있고, 논리 데이터를 저장하기 위해 전기 전하(이후부터 "전하"라고 함)를 축적 또는 방출한다. 논리 데이터는 이진 데이터 "0" 또는 "1" 또는 다치 데이터(multilevel data)일 수 있다. 제1 실시예에 따른 FBC 메모리 장치가 이진 데이터를 메모리 셀(MC)에 저장하는 것으로 가정한다. 메모리 셀(MC)이, 예를 들어, N-FET인 경우, 보디(B)에 많은 정공을 축적시키는 메모리 셀(MC)이 "1" 셀로서 정의되고, 보디(B)로부터 정공을 방출하는 메모리 셀(MC)이 "0" 셀로서 정의된다.
게이트 유전체막(GI)이 보디(B) 상에 제공되고, 게이트 전극(G)이 게이트 유 전체막(GI) 상에 제공된다. 실리사이드(12)가 각각의 게이트 전극(G), 소스(S) 및 드레인(D) 상에 형성된다. 그에 의해, 게이트 저항 및 접촉 저항이 감소된다. 각각의 소스(S)는 소스선 컨택트(SLC)를 통해 하나의 소스선(SL)에 연결된다. 각각의 드레인(D)은 비트선 컨택트(BLC)를 통해 하나의 비트선(BL)에 연결된다. 소스(D), 드레인(D) 및 보디(B)는 S, B, D, B, S, B, D ....의 순서로 형성된다. 각각의 소스(D) 및 드레인(D)은 열 방향으로 인접한 복수의 메모리 셀(MC) 간에 공유된다. 마찬가지로, 각각의 소스선 컨택트(SLC) 및 비트선 컨택트(BLC)도 열 방향으로 인접한 복수의 메모리 셀(MC) 간에 공유된다. 그에 의해, 메모리 셀 어레이(MCA)는 크기가 작아진다.
각각의 게이트 전극(G)은 행 방향으로 뻗어 있고 또한 하나의 워드선(WL)으로서 기능한다. 측벽(14)이 게이트 전극(G) 주변에 형성되고, 라이너 층(liner layer)(16)이 측벽(14) 주변에 형성된다. 층간 유전체막(ILD)이 소스선(SL) 또는 비트선(BL) 등의 배선들 사이에 채워진다. 도 3의 (a)는 하나의 비트선(BL)을 따른 단면도이다. 게이트 전극(G)(워드선(WL)) 및 소스선(SL)이 행 방향(도 3의 (a)의 지면의 수직 방향)으로 뻗어 있고 비트선(BL)과 직교한다.
도 3의 (b)를 참조하면, 소스선 컨택트(SLC)를 통해 소스(S)에 연결된 하나의 소스선(SL)은 행 방향으로 뻗어 있다. 도 3의 (c)를 참조하면, 게이트 전극(G)은 행 방향으로 뻗어 있고 하나의 워드선(WL)으로서 기능한다.
다시 도 3의 (a)를 참조하면, SOI 층(30)의 하부가 백게이트 유전체막(BGI)을 통해 플레이트와 마주하고 있다. 이 플레이트는 지지 기판(10)에 형성된 우 물(well)이다. 플레이트 및 게이트 전극(G)으로부터 각각의 FBC의 보디(B)에 전계를 인가함으로써, 보디(B)가 완전히 공핍될 수 있다. 이러한 유형의 FBC를 완전 공핍형 FBC(fully depleted FBC)("FD-FBC")라고 한다. FD-FBC에서, 데이터 판독 동작 동안에 플러스 전압이 게이트 전극(G)에 인가되고, 보디(B)의 표면 상에 채널(반전층)이 형성되며, 보디(B)가 완전히 공핍된다. 이 때, 보디(B)의 하부에 정공을 보유할 수 있도록 하기 위해 마이너스 전압이 플레이트에 인가된다. 제1 실시예에 따른 FBC는 부분 공핍형 FBC(partially depleted FBC)("PD-FBC")일 수 있다. PD-FBC에서, 게이트 전극에 플러스 전압을 인가함으로써 채널이 형성되는 경우, 보디(B)가 부분적으로 공핍된다. 이 때, 정공이 축적될 수 있는 중성 영역이 보디(B)에 남아 있다. 정공이 중성 영역에 보유되어 있기 때문에, 플레이트에 인가되는 마이너스 전압이 낮을 수 있다.
도 4의 (a) 및 도 4의 (b)는 제1 실시예에 따른 데이터 기록 동작을 나타내는 설명도이다. 제1 실시예에 따른 데이터 기록 동작은 2개의 단계, 즉 제1 사이클 및 제2 사이클을 포함하고 있다.
도 4의 (a)에 도시된 제1 사이클에서, 선택된 워드선(WL0)에 연결된 모든 메모리 셀(MC00 및 MC10)에 데이터 "1"을 기록하기 위해, GIDL(Gate Induced Drain Leakage)에 의해 발생된 정공이 메모리 셀(MC00 및 MC10)에 축적된다.
GIDL은 소스선 전위를 기준으로 메모리 셀(MC)에 축적된 다수 캐리어의 극성에 대해 반전된 극성으로 워드선 전위를 바이어싱하고 또 비트선 전위를 기준으로 다수 캐리어의 극성에 대해 반전된 극성으로 워드선 전위를 바이어싱함으로써 발생 되는 누설 전류를 의미한다. 정공의 극성은 플러스(+)이고, 전자의 극성은 마이너스(-)이다.
보다 구체적으로는, 워드선 전위가 소스선 전위 및 비트선 전위보다 낮게 설정되는 경우, 하나의 드레인(D), 하나의 소스(S) 및 하나의 게이트 전극(G)이 서로 중첩하는 중첩 영역 근방에 밴드간 터널링(band-to-band tunneling)에 의해 전자-정공 쌍이 발생된다. FBC가 n-FBC인 경우, 전자-정공 쌍의 정공이 보디(B)로 들어가고 전자-정공 쌍의 전자가 드레인(D) 및 소스(S)로 들어가면 GIDL이 발생된다. 데이터 보유 상태에서, "1" 셀에 축적된 정공을 보유하기 위해 워드선 전위가 소스선 전위 및 비트선 전위보다 낮게 설정된다. 데이터 보유 상태에서, GIDL 전류로 인해 "0" 셀에 축적된 정공의 수가 점진적으로 증가된다. 따라서, 일반적으로, GIDL이 "0" 셀을 "1" 셀로 변경시키며 장기간 보유된 후에 데이터가 판독되는 경우 데이터 "0"과 데이터 "1" 간의 신호차에 악영향을 미친다. 그럼에도 불구하고, 정공이 각각의 메모리 셀(MC)에 축적될 수 있기 때문에, GIDL이 데이터 "1"을 기록하는 데 사용될 수 있다. GIDL을 사용하여 데이터를 기록하는 방법을 "GIDL 기록"이라고 한다.
제1 실시예에 따른 제1 사이클에서, GIDL 기록을 사용하여, 데이터 "1"이 선택된 워드선(WL0)에 연결된 모든 메모리 셀(MC00 및 MC10)에 기록된다. 보다 구체적으로는, 제1 전위(VBL1)(예를 들어, 0.6V)가 모든 열에 있는 비트선(BL1 및 BL0)에 인가된다. 소스선 전위(VSL)(예를 들어, 접지 전위(0 V)) 및 제1 전위(VBL1)보다 낮은 제2 전위(VWL1)(예를 들어, -3.6 V)가 선택된 워드선(WL0)에 인가된다. 제1 사이클에서의 게이트-드레인 전압의 절대값(4.2 V) 및 게이트-소스 전압의 절대값(3.6 V)은 데이터 보유 상태에서의 게이트-드레인 전압 및 게이트-소스 전압의 절대값(1.7 V)보다 크다. 이로 인해, GIDL이 발생되고, 소스(S) 및 드레인(D)보다 전위가 더 낮은 보디(B)에 정공이 축적된다. 그 결과, 데이터 "1"이 선택된 워드선(WL0)에 연결된 모든 메모리 셀(MC00 및 MC10)에 기록된다.
도 4의 (b)에 도시된 제2 사이클에서, 데이터 "0"이 선택된 워드선(WL0) 및 선택된 비트선(BL0)에 연결된 메모리 셀(MC00)에 기록된다. 이 때, 선택된 워드선(WL0)의 전위는 소스선 전위를 기준으로 메모리 셀(MC) 내의 다수 캐리어의 극성과 동일한 극성으로 바이어스된 전위이고, 비트선 전위를 기준으로 메모리 셀(MC) 내의 다수 캐리어의 극성과 동일한 극성으로 바이어스된 전위이다. 보다 구체적으로는, 소스선 전위(VSL)보다 낮은 제3 전위(VBLL)(예를 들어, 약 -0.9 V)가 선택된 비트선(BL0)에 인가된다. 비선택된 비트선(BL1)의 전위는 소스선 전위(VSL)와 같은 0 V로 설정된다. 소스선 전위(VSL)(예를 들어, 0 V) 및 제3 전위(VBLL)보다 높은 제4 전위(VWLH)(예를 들어, 1.4 V)가 선택된 워드선(WL0)에 인가된다. 그렇게 함으로써, 메모리 셀(MC00)의 보디(B)와 드레인(D) 사이의 pn 접합에 순방향 바이어스가 인가되고, 보디(B)에 축적된 정공이 드레인(D)으로 유출된다(제거된다). 비트선(BL1)의 전위가 소스선 전위(VSL)와 동일한 접지 전위이기 때문에, 메모리 셀(MC10)이 데이터 "1"을 보유한다.
소스선 전위(VSL)의 전위 레벨이 제4 전위(VWLH)의 전위 레벨과 제3 전위(VBLL)의 전위 레벨 사이에 있도록 제4 전위(VWLH) 및 제3 전위(VBLL)가 설정된 다. 즉, 소스선 전위(VSL)를 기준으로, 제4 전위(VWLH) 및 제3 전위(VBLL)가 서로에 대해 극성이 반전되어 있다. 게다가, 제2 전위(VWL1)는 다수 캐리어로서 역할하는 정공에 대해 극성이 반대로 되어 있는 마이너스 전위이고, 제4 전위(VWLH)는 정공과 극성이 동일한 플러스 전위이다. 그에 따라, 제1 실시예에서, 데이터 "1"이 제1 사이클에서 GIDL 기록에 의해 선택된 워드선(WL)에 연결되어 있는 모든 열에 있는 메모리 셀(MC)에 기록되고, 데이터 "0"이 후속하는 제2 사이클에서 선택된 워드선(WL) 및 선택된 비트선(BL)에 연결되어 있는 선택된 메모리 셀(MC)에 기록된다. 그에 따라 원하는 논리 데이터를 워드선(WL)에 연결되어 있는 메모리 셀(MC)에 기록하는 것이 가능하다.
본 명세서에서, "선택" 및 "활성화"는 "요소 또는 회로를 턴온 또는 구동하는 것"을 의미하고, "비선택(비선택된)" 및 "비활성화"는 "요소 또는 회로를 턴오프 또는 정지시키는 것"을 의미한다. 따라서, 유의할 점은 한 경우에는 HIGH(하이 전위 레벨) 신호가 선택된 신호 또는 활성화된 신호일 수 있고 다른 경우에는 LOW(로우 전위 레벨) 신호가 선택된 신호 또는 활성화된 신호일 수 있다는 것이다. 예를 들어, NMOS 트랜지스터는 게이트를 HIGH로 설정함으로써 선택(활성화)된다. PMOS 트랜지스터는 게이트를 LOW로 설정함으로써 선택(활성화)된다.
종래의 GIDL 기록에서, 데이터 "1"이 기록되어야 하는 메모리 셀만이 선택된 워드선에 연결되어 있는 메모리 셀들 중에서 선택되고, GIDL 기록이 선택된 메모리 셀에 대해서만 실행된다. 이 경우에, 소스선 전위(VSL)보다 낮은 전위가 선택된 워드선에 인가되고, 소스선 전위보다 높은 전위(VBL)가 선택된 비트선에 인가된다. 이 전위(VBL)는 데이터 "1"을 기록하기 위한 비트선 전위이다. 선택된 워드선에 연결되어 있는 메모리 셀들 중에서, 데이터 "0"이 기록되어야 하는 메모리 셀은 소스선 전위(VS)와 동일한 드레인 전위를 갖는다. 이로 인해, "0" 셀과 "1" 셀 간의 문턱 전압차(신호차)는 소스선 전위(VSL)에 대해 데이터 "1"을 기록하는 데 사용되는 전위(VBL)의 크기에 크게 좌우된다. 즉, "0" 셀과 "1" 셀 간의 큰 문턱 전압차를 제공하기 위해, 선택된 비트선의 전위(VBL)를 높게 설정할 필요가 있다. 그렇지만, 선택된 비트선의 전위(VBL)를 높게 설정하면 선택된 비트선에 연결되어 있는 비선택된 메모리 셀에 대한 비트선 "1" 간섭의 영향을 야기한다. 이것으로 인해 선택된 비트선에 연결되어 있는 비선택된 메모리 셀의 데이터 보유 시간이 짧아지게 된다. 데이터 보유 시간이 짧은 경우, 리프레쉬 동작의 실행 주파수를 높게 설정해야만 한다. 이와 반대로, 선택된 비트선의 전위(VBL)이 낮게 설정되는 경우, 비트선 "1" 간섭이 억압된다. 그렇지만, "0" 셀과 "1" 셀 간의 문턱 전압차가 작게 된다.
데이터가 메모리 셀(MC)로부터 한번 판독되고 판독된 데이터가 센스 증폭기(S/A)에 래치되며 이 데이터와 동일한 논리 데이터가 다시 동일한 메모리 셀에 기록되는 센스 증폭기 리프레쉬를 통해, 리프레쉬 동작이 수행될 수 있다. 다른 대안으로서, "0" 셀과 "1" 셀 간의 보디 전위차를 사용하여 "0" 셀과 "1" 셀 둘다를 동시에 복원하는 자율 리프레쉬(autonomous refresh)를 통해, 리프레쉬 동작이 수행될 수 있다.
제1 실시예에 따른 데이터 기록 방법에서, 제1 사이클에서 드레인(D)에 인가 되는 제1 전압(VBL1)은 데이터 "1"을 기록하기 위한 비트선 전위이고 모든 열에 있는 메모리 셀(MC)에 공통이다. 메모리 셀(MC)에 데이터 "1"을 기록하는 데 필요한 정공을 발생하기 위해, 제1 전위(VBL1)을 높게 설정하는 대신에, 선택된 워드선(WL0)에 인가되는 제2 전위(VWL1)가 낮게 설정될 수 있다. 이 때, GIDL에 의해, 선택된 워드선(WL0)에 연결되어 있는 모든 메모리 셀(MC00 및 MC10)의 보디(B)에 정공이 축적된다. 그렇지만, 제1 사이클에서 정공이 축적되더라도 문제가 발생하지 않도록, 그 다음 제2 사이클에서 데이터 "0"이 메모리 셀(MC00)에 기록된다. 그렇지만, GIDL에 의해 정공을 축적하기 전에, 데이터 "0"이 센스 증폭기(S/A)에 저장된다. 이로 인해, 센스 증폭기(S/A)가 각각의 비트선(BL)에 대응하도록 제공된다.
제2 사이클에서, 데이터 "0"이 메모리 셀(MC00)에 기록된다. 이 때, 메모리 셀(MC00)의 드레인에 인가된 전위는 메모리 셀(MC10)의 드레인에 인가된 전위와 다르다. 즉, 소스선 전위(VSL)와 동일한 전위가 메모리 셀(MC10)의 드레인(D)에 인가되고, 소스선 전위(VSL)보다 낮은 제3 전위(VBLL)가 메모리 셀(MC00)에 인가된다. 따라서, "0" 셀과 "1" 셀 간의 문턱 전압차가 데이터 "0"을 기록하는 데 사용되는 제3 전위(VBLL)에 크게 좌우된다. 이것으로 인해, 제1 실시예에서, 데이터 "1"을 기록하는 데 사용되는 제1 전위(VBL1)가 소스선 전위(VSL)에 보다 가깝게 되더라도 소스선 전위(VSL)를 기준으로 제3 전위(VBLL)의 절대값을 높게 설정함으로써 "0" 셀과 "1" 셀 간의 문턱 전압차가 증가될 수 있다. 이것은 비트선 "1" 간섭을 억압하면서 "0" 셀과 "1" 셀 간의 문턱 전압차가 증가될 수 있다는 것을 의미한 다.
도 4의 (a)에서 제1 전위(VBL1)가 0.6 V로 설정되어 있지만, 제1 전위(VBL1)가 소스선 전위(VSL)에 더 가깝게 될 수 있다. 게다가, 제1 전위(VBL1)가 소스선 전위(VSL)와 같도록 설정될 수 있다. 이 경우에, 선택된 워드선(WL0)의 전위(VWL1)가 더 낮게 설정될 수 있고, 나중에 기술하는 바와 같이 "0" 셀과 "1" 셀 간의 문턱 전압차가 증가될 수 있다.
도 1을 참조하여, 제1 실시예에 따른 GIDL 기록-기반 동작에 대해 더 설명한다. 먼저, 센스 증폭기(S/A)의 래치 회로(L/C)가 선택된 워드선에 연결된 모든 열에 있는 메모리 셀(MC)로부터 판독된 데이터를 래치한다. 선택된 워드선이, 예를 들어, WLL0인 경우, 래치 회로(L/C)는 워드선(WLL0)에 연결된 모든 메모리 셀(MC) 내의 데이터를 래치한다. 이 때, 각각의 센스 증폭기(S/A)는 메모리 셀 어레이(MCAR)로부터 기준 신호를 수신한다. 그 다음에, 각각의 센스 증폭기(S/A) 내의 전송 게이트(transfer gate)(TGL 및 TGR)가 턴오프되고, 그에 의해 센스 증폭기(S/A) 내의 각각의 래치 회로(L/C)를 센스 증폭기(S/A)에 대응하는 비트선(BL)으로부터 분리시킨다. 각각의 센스 증폭기(S/A) 내의 트랜지스터(TBL1L)가 턴온되고, 그에 의해 제1 전위(VBL1)를 메모리 셀 어레이(MCAL) 내의 모든 비트선(BLL)에 연결시킨다. 그 결과, 데이터 "1"이 (제1 사이클에서) 선택된 워드선(WLL0)에 연결되어 있는 모든 열에 있는 메모리 셀(MC)에 기록된다. 게다가, 각각의 래치 회로(L/C)에 기록된 데이터 "0"가 (제2 사이클에서) 다시 메모리 셀(MC)("0" 셀)에 기록된다.
데이터 기록 동작에서, DQ 버퍼(DQB)를 통해 외부로부터 수신된 데이터가 각각의 래치 회로(L/C)에 일시적으로 저장된다. 이 때, DQ 버퍼(DQB)로부터의 데이터를 래치 회로(L/C)에 저장하는 데 어떤 시간이 걸린다. 이 시간을 사용하여 제1 사이클이 실행되는 경우, 전체 사이클 시간을 증가시키지 않고 제1 실시예에 따른 2-단계 GIDL 기록이 실행될 수 있다. 게다가, 보디(B)로부터 정공을 추출하는 동작보다 GIDL에 의해 보디(B)에 정공을 축적시키는 동작을 수행하는 것이 더 오래 걸린다. 제1 사이클이 짧은 경우(예를 들어, 10 나노초(ns) 이하), 충분한 정공이 보디(B)에 축적되지 않으며 보디 전위가 안정 상태로 되지 않는다. 이 경우에, 데이터 "1"과 데이터 "0" 간의 문턱 전압차가 충분히 크게 될 수 없다. 그렇지만, DQ 버퍼(DQB)로부터의 데이터를 래치 회로(L/C)에 기록하는 기록 시간이 제1 사이클에 사용되는 경우, 정공이 보디(B)에 충분히 축적될 수 있고 데이터 "1"과 데이터 "0" 간의 문턱 전압차가 충분히 크게 될 수 있다. 보디로부터 정공을 추출하는 동작이 고속으로 수행되기 때문에, 데이터 "0"이 메모리 셀(MC)에 10 ns 내에 충분히 기록될 수 있다.
도 5는 제1 실시예에 따른, 제1 사이클 및 제2 사이클에서 메모리 셀(MC)에 인가되는 전압의 타이밍도이다. 10 ns부터 36 ns까지의 기간이 제1 사이클 실행 기간이다. 46 ns부터 72 ns까지의 기간이 제2 사이클 실행 기간이다. 2개의 메모리 셀(MC10 및 MC00)이 동일한 선택된 워드선(WL0)에 연결되어 있기 때문에, 10 ns는 실제로 46 ns에 상당하고, 36 ns는 실제로 72 ns에 상당한다. 즉, 실제의 제1 사이클 실행 기간 및 실제의 제2 사이클 실행 기간은 약 26 ns이다.
이 시뮬레이션에서, SOI 층(30)의 두께가 21 나노미터(nm)이고, 게이트 유 전체막(GI)의 두께가 5.2 nm이며, 게이트 길이가 75 nm이고, BOX 층(20)의 두께가 12.5 nm이며, 보디(B)의 P-불순물 농도가 1x1017 cm-3인 것으로 가정한다. 또한 0 V 및 -2.4 V의 고정 전압이 소스(S) 및 플레이트(지지 기판(10))에 각각 인가되는 것으로 가정한다. 10 ns부터 12 ns까지의 기간 및 46 ns부터 48 ns까지의 기간에서, 선택된 워드선(WL0)의 전위는 제2 전위(VWL1)로 하강되고, 모든 열에서의 비트선 전위는 제1 전위(VBL1)로 상승된다. 제2 전위(VWL1)가 -3.6 V 정도로 낮기 때문에, 보디(B)와 게이트 전극(G) 간의 용량성 결합에 의해 보디 전위(Vbody)도 낮다. 12 ns부터 22 ns까지의 기간 및 48 ns부터 58ns까지의 기간에서, 데이터 "1"은 메모리 셀(MC00 및 MC10)에 기록된다(제1 사이클). 드레인(D)에 대한 게이트 전압이 아주 낮기 때문에, 드레인(D) 및 게이트 전극(G)이 서로 중첩하는 중첩 영역(상면도에서 볼 때 드레인(D) 및 게이트 전극(G)이 서로 중첩하는 영역)에서의 전계가 높다. 따라서, GIDL이 흐르고, 데이터 "1"이 메모리 셀(MC00 및 MC10)에 기록된다. 12 ns에서의 밴드간 터널링 전류가 12.6 nA/㎛이다.
22 ns부터 24 ns까지의 기간 및 58 ns부터 60 ns까지의 기간에서, 선택된 워드선(WL0)의 전위가 제4 전위(VWLH)로 상승된다. 선택된 워드선(WL0)의 전위가 상승되기 때문에, 보디(B)와 게이트 전극(G) 간의 용량성 결합에 의해 보디 전위(Vbody)가 상승된다. 동시에, 데이터 "0"이 기록되지 않는 메모리 셀(MC10)에 대응하는 비트선(BL)이 소스선 전위(VSL)로 하강된다. 메모리 셀(MC10)의 드레 인(D)과 소스(S) 간의 전위차가 없기 때문에, 데이터 "0"이 메모리 셀(MC10)에 기록되지 않는다. 데이터 "0"이 기록되지 않는 메모리 셀(MC00)에 대응하는 비트선(BL)이 소스선 전위(VSL)보다 낮은 제3 전위(VBLL)로 하강된다. 그에 의해, 메모리 셀(MC00)의 드레인(D)과 소스(S) 간의 전위차가 발생되며, 그에 따라 데이터 "0"이 메모리 셀(MC00)에 기록된다. 62 ns부터 72 ns까지의 기간에서, 데이터 "0"이 메모리 셀(MC00)에 기록된다.
36 ns부터 38 ns까지의 기간 및 72 ns부터 74 ns까지의 기간에서, 비트선 전위가 0 V로 복귀한다. 38 ns부터 40 ns까지의 기간 및 74 ns부터 76 ns까지의 기간에서, 워드선(WL)의 전위가 데이터 보유 상태 전위(-1.7 V)로 변한다. 그 결과, 40 ns부터 76 ns까지의 기간에서, 메모리 셀(MC00 및 MC10)은 데이터 보유 상태(일시 정지 상태)로 변한다.
44 ns부터 80 ns까지의 기간에서, 데이터 판독 동작이 실행된다. 이 때, 워드선 전위는 1.4 V이고, 비트선 전위는 0.2 V이다. 데이터 판독 동작 동안의 드레인 전류차는 58.5 ㎂/㎛이다.
게이트(G)와 드레인(G) 간의 전위차가 크게 설정되는 경우, GIDL이 증가된다. 따라서, 데이터 "1" 기록 속도가 증가되고, 데이터 "0"과 데이터 "1" 간의 문턱 전압차가 증가된다. 한편, 게이트(G)와 드레인(G) 간의 전위차가 증가되면, 게이트 유전체막(GI)에서의 전계가 증가한다. 게이트 유전체막(GI)에서의 전계의 증가가 게이트 전극막(GI)의 TDDB(Time Dependent Dielectric Breakdown)에 대한 내성(immunity)을 열화시킨다. 즉, 게이트(G)와 드레인(D) 간의 전위차가 데이터 기 록 속도 및 신호차를 고려할 때는 큰 것이 양호하고, 게이트 유전체막(GI)의 신뢰성을 고려할 때는 작은 것이 양호하다.
도 6은 제1 실시예에 따른, 제1 사이클에서의 비트선 전위(VBL1)와 데이터 판독 동작 동안의 드레인 전류차 사이의 관계를 나타낸 그래프이다. 제1 실시예에서, 비트선 전위는 0.6 V이고, 워드선 전위(VWL1)는 -3.6 V이다. 게이트(G)와 드레인(D) 사이의 전위차를 -4.2 V로 유지하면서 제1 전위(VBL1)가 하강하면, 도 6에 도시한 바와 같이 데이터 판독 동작 동안의 드레인 전류차가 상승하는 것이 명백하다. 데이터 판독 동작 동안에 드레인 전류차를 증가시키는 것은 데이터 "1"과 데이터 "0" 간의 신호차의 증가를 의미한다. 게이트(G)와 드레인(G) 간의 전위차가 고정되어 있기 때문에, 게이트 유전체막(GI)의 신뢰성이 거의 일정하게 유지된다.
따라서, 도 6의 그래프로부터 명백한 바와 같이, 제1 사이클에서의 비트선 전위(제1 전위)(VBL1)를 소스선 전위(VSL)에 더 가깝게 함으로써, 게이트 유전체막(GI)의 신뢰성을 유지하면서 데이터 "1"과 데이터 "0" 간의 신호차를 증가시키는 것이 가능하다. 이러한 이유는, 비트선 전위(VBL1)가 소스선 전위(VSL)에 더 가깝게 되는 경우, 소스(S)와 게이트 전극(G)이 서로 중첩하는 중첩 영역에서의 GIDL이 증가하기 때문이다. 제1 사이클에서의 비트선 전위(제1 전위)(VBL1)가 -4.2 V인 경우, 12 ns에서의 밴드간 터널링 전류가 18.0 nA/㎛이다.
도 7은 제1 실시예에 따른, VBL1 = VSL 및 VWL1 = -4.2 V에서 제1 사이클 및 제2 사이클의 타이밍도이다. 도 7에 도시된 동작은 비트선 전위(VBL1)가 소스선 전위(VSL)(접지 전위)와 같다는 점과 워드선 전위(VWL1)가 -4.2 V라는 점에서 도 5 에 도시된 동작과 다르다. 도 7에 도시된 다른 동작들은 도 5에 도시된 동작들과 유사하다. 도 7에 도시된 동작에서, 데이터 판독 동작 동안의 드레인 전류차는, 도 6에 도시된 바와 같이, 78.5 ㎂/㎛이다.
도 7에 도시된 데이터 기록 동작에서, 제1 사이클에서의 비트선 전위(VBL1)는 소스선 전위(VSL)와 같다. 이것으로 인해, 비선택된 워드선(WL)에 연결되어 있는 메모리 셀(MC)에 비트선 "1" 간섭이 전혀 일어나지 않는다. 그 결과, 도 7에 도시된 데이터 기록 동작을 사용하는 FBC 메모리 장치의 리프레쉬 동작 실행 주파수가 도 5에 도시된 데이터 기록 동작을 사용하는 것보다 낮게 설정될 수 있다. 이것은 궁극적으로 FBC 메모리 장치의 전체 전력 소모를 감소시킬 수 있다.
종래의 기법에 따른 충격 이온화 전류(impact ionization current)를 사용하는 데이터 기록 동작에서, 비트선 전위의 진폭이 1.5 V보다 크거나 같을 필요가 있다. 예를 들어, 데이터 "1"을 기록하기 위한 비트선 전위(VBL1)가 1.1 V로 설정되고 데이터 "0"을 기록하기 위한 비트선 전위(VBL1)가 -0.4 V로 설정된다. 이 경우에, 드레인 전류차는 기껏해야 약 41 ㎂/㎛이다.
도 7에 도시된 구동 방법에서는, 이와 달리, 드레인 전류차가 78.5 ㎂/㎛ 정도로 크지만, 비트선 전위의 진폭이 0.9 V 정도로 낮다. 따라서, 제1 실시예에 따른 GIDL 기록 방법은, 비트선(BL)을 구동하기 위한 전력 소모가 낮게 설정되더라도, 종래 기법에 따른 것보다 더 큰 신호차를 보장할 수 있다.
도 5 및 도 7에서, 데이터 "0"이 기록된 후에, 비트선 전위를 데이터 보유 상태로 변경하는 타이밍이 워드선 전위를 데이터 보유 상태로 변경하는 타이밍보다 빠르거나 늦게 설정될 수 있다.
(제2 실시예)
도 8은 본 발명의 제2 실시예에 따른 FBC 메모리 장치를 구동하는 방법을 나타낸 설명도이다. 제2 실시예는 제2 사이클에서 제1 실시예와 다르다. 제2 실시예에 따른 제1 사이클이 제1 실시예에 따른 제1 사이클과 동일하기 때문에, 이에 대해서는 설명하지 않는다.
제2 실시예에 따른 제2 사이클에서, 선택된 워드선(WL0)에 연결되어 있는 메모리 셀(MC00 및 MC10) 중에서 선택된 메모리 셀(MC00)로부터 정공이 추출된다. 그에 의해, 데이터 "0"이 선택된 메모리 셀(MC00)에 기록된다. 선택된 워드선(WL0)에 연결되어 있는 메모리 셀(MC00 및 MC10) 중에서 비선택된 메모리 셀(MC10)로부터 소량의 정공이 추출된다. 그에 의해, 데이터 "1"이 비선택된 메모리 셀(MC10)에 기록된다.
제2 사이클에서, 선택된 워드선(WL0)의 전위는 소스선 전위를 기준으로 메모리 셀(MC) 내의 다수 캐리어의 극성과 동일한 극성으로 바이어스된 전위이다. 제2 사이클에서, 선택된 비트선(BL0)의 전위는 소스선 전위를 기준으로 다수 캐리어의 극성에 대해 반대의 극성으로 바이어스된 전위이고, 비선택된 비트선의 전위는 소스선 전위를 기준으로 다수 캐리어의 극성과 동일한 극성으로 바이어스된 전위이다. 보다 구체적으로는, 도 8에 도시된 바와 같이, 소스선 전위(VSL)보다 높은 제4 전위(VWLH)(예를 들어, 1.4 V)가 선택된 워드선(WL0)에 인가된다. 소스선 전위(VSL)보다 낮은 제3 전위(VBLL)(예를 들어, 약 -0.9 V)가 선택된 비트선(BL0)에 인가된다. 그에 의해, 순방향 바이어스가 선택된 메모리 셀(MC00)의 드레인(D)과 보디(B) 사이의 pn 접합에 인가되어 정공을 제거한다. 소스선 전위(VSL)보다 낮은 제5 전위(VBL2)(예를 들어, 0.3 V)가 비선택된 비트선(BL1)에 인가된다. 그에 의해, 약한 순방향 바이어스가 비선택된 메모리 셀(MC10)의 소스(S)와 보디(B) 사이의 pn 접합에 인가된다. 그에 의해, 비선택된 메모리 셀(MC10)로부터 소량의 정공이 제거된다.
도 9는 제2 실시예에 따른, 제1 사이클 및 제2 사이클에서 메모리 셀(MC)에 인가되는 전압의 타이밍도이다. 0 V 및 -2.4 V의 고정 전압이 소스(S) 및 플레이트(지지 기판(10))에 각각 인가된다. 제2 사이클에서, 0.3 V의 전위가 비선택된 메모리 셀(MC10)에 대응하는 비트선(BL1)에 인가된다. 비선택된 메모리 셀(MC10)에 축적된 소량의 정공이 제거된다. 제2 실시예에 따른 다른 동작들은 제1 실시예에 따른 동작들과 유사하다. 제2 실시예에 따른 데이터 기록 동작에서, 데이터 판독 동작 동안의 "1" 셀과 "0" 셀 간의 드레인 전류차가 64.2 ㎂/㎛이다.
제2 사이클에서 선택된 워드선(WL0)에 연결되어 있는 비선택된 메모리 셀(MC10)로부터 소량의 정공을 제거하는 이유에 대해 기술한다. 일반적으로, 메모리 셀(MC)은 드레인 전류가 변동한다. 메모리 셀(MC) 간의 드레인 전류의 변동은 주로 메모리 셀(MC) 간의 문턱 전압의 변동으로 인한 것이다. 드레인 전류의 변동이 큰 경우, FBC 메모리 장치 내의 결함 비트(defective bit)의 수가 증가한다. 예를 들어, "0" 셀 중에 문턱 전압이 낮은 메모리 셀(MC) 및 "1" 셀 중 문턱 전압이 높은 메모리 셀(MC)이 결함 비트이다. 따라서, 높은 수율을 달성하기 위해, "0" 셀과 "1" 셀 간의 문턱 전압차를 크게 할 뿐만 아니라 메모리 셀(MC) 간의 문턱 전압의 변동을 작게 하는 것 자체도 중요하다.
상기한 바와 같이, 약 10 ns 동안의 GIDL 기록에서, 보디 전위가 포화되지 않으며 안정 상태로 되지 않는다. 이것은, 제1 사이클에서의 기록 시간(Tw1)(이후부터 "제1 사이클 기록 시간(Tw1)"이라고 함)이 "1" 셀 간에 변동되는 경우, "1" 셀이 문턱 전압의 변동을 갖는다는 것을 의미한다. 게다가, 각각의 메모리 셀(MC)에 데이터 "1"을 기록하는 것이 보디 전위가 안정 상태로 되기 전에 끝나기 때문이다. 따라서, "1" 셀은 데이터 "1"의 기록(덮어쓰기) 횟수에 따른 문턱 전압의 변동을 갖는다. GIDL이 변동을 갖는 경우, "1" 셀 간의 문턱 전압의 변동이 더욱 증가된다.
도 10은 제2 실시예에 따른, 제1 사이클 기록 시간(Tw1)과 데이터 판독 동작 동안의 드레인 전류차 사이의 관계를 나타낸 그래프이다. 도 10은 제2 사이클에서의 "1" 셀에 대한 비트선 전위(제5 전위)(VBL2)를 0 V, 0.3 V, 및 0.5 V로 변경시킨 결과를 나타낸 것이다. VBL2 = 0 V에서, 드레인 전류차는 제1 사이클 기록 시간(Tw1)에 크게 좌우된다. 그렇지만, 비트선 전위(제5 전위)(VBL2)가 0.3 V로 또 0.5 V로 상승함에 따라, 드레인 전류차의 제1 사이클 기록 시간(Tw1)에 대한 의존성이 감소된다. 제1 사이클 기록 시간(Tw1)이 긴 경우, 이하의 이유로 "1" 셀의 보디(B)에 더 많은 정공이 축적된다. 보디(B)에 더 많은 정공이 축적되는 경우, 이 더 많은 정공이 제2 사이클에서 제거된다. 즉, 제1 사이클에서 "1" 셀에 축적되는 정공의 수의 변동이 있더라도, 제2 사이클에서 변동만큼의 정공이 "1" 셀로부 터 제거된다. 이와 같이, 제2 실시예에 따른 제2 사이클에서, "1" 셀에 축적된 정공의 수의 변동을 감소시키기 위해 피드백 동작이 수행될 수 있다.
제2 실시예에서, 보디(B)의 정공의 수가 제2 사이클에서 감소하는 동안, 제1 사이클 기록 시간(Tw1)으로 인한 신호차의 변동이 제2 사이클에서의 피드백 동작에 의해 감소된다. 따라서, "0" 셀 중의 문턱 전압이 낮은 메모리 셀(MC)과 "1" 셀 중의 문턱 전압이 높은 메모리 셀(MC) 간의 문턱 전압차가 증가하고, 그에 의해 수율이 향상된다.
제2 실시예에서, 제1 사이클에서 데이터 "1"이 기록된 후에, 워드선(WL0)의 전위가 상승하고, 이어서 제2 사이클에서 비트선(BL)의 전위가 변경된다. 그 결과, 제1 사이클에서 제2 사이클로의 천이 기간에 게이트(G)와 드레인(D) 간의 전압이 제1 사이클에서보다 낮거나 같도록 설정된다. 환언하면, 제1 사이클에서 제2 사이클로의 천이 기간에 메모리 셀(MC)의 게이트 유전체막(GI)에서의 전계가 제1 사이클에서보다 낮거나 같도록 설정된다. 따라서, 제1 사이클에서 제2 사이클로의 천이 기간에 게이트 유전체막(GI)의 신뢰성의 열화를 방지할 수 있다.
(제3 실시예)
도 11은 본 발명의 제3 실시예에 따른 FBC 메모리 장치에서의 배선의 배열을 나타낸 평면도이다. 비트선(BL)은 열 방향으로 뻗어 있다. 워드선(WL) 및 소스선(WL)은 비트선(BL)과 직교인 행 방향으로 뻗어 있다. 메모리 셀(MC)은 비트선(BL)과 워드선(WL) 간의 교차점에 각각 배열되어 있다. 각각의 비트선(BL)은 비트선 컨택트(BLC)를 통해 각각의 메모리 셀(MC)의 드레인(D)에 연결되어 있다. 워 드선(WL)은 또한 각각의 메모리 셀(MC)의 게이트 전극(G)으로서도 기능한다. 각각의 소스선(SL)은 소스선 컨택트(SLC)를 통해 각각의 메모리 셀(MC)의 소스(S)에 연결되어 있다.
비트선 컨택트(BLC)와 소스선 컨택트(SLC) 간의 위치 편차를 고려하여, 하나의 워드선(WL)과 하나의 비트선 컨택트(BLC) 간의 여백 및 하나의 워드선(WL)과 하나의 소스선 컨택트(SLC) 간의 여백이 거리(D)로 설정되어 있다. 거리(D)는 기술의 진보에 따라 점진적으로 감소된다. 비트선 컨택트(BLC) 및 소스선 컨택트(SLC)가 자기-정렬된 컨택트를 사용하여 형성되는 경우, 거리(D)는 0이다. 이 때, 단위 셀(UC)의 면적은 4 F2이다. 심볼 F는 어떤 세대에서 리쏘그라피 기법에 의해 형성될 수 있는 레지스트 패턴의 최소 크기이다.
도 12는 제3 실시예에 따른 FBC 메모리 장치에서의 보디(B)를 나타낸 평면도이다. 제3 실시예에 따른 각각의 메모리 셀(MC)의 보디(B)는 제1 보디 부분(B1) 및 제2 보디 부분(B2)을 포함하고 있다. 제1 보디 부분(B1) 및 제2 보디 부분(B2)은 동일한 물질로 이루어져 있다. 제2 보디 부분(B2)은 제1 보디 부분(B1)의 상부 표면에 연결되고, 제1 보디 부분(B1)에 연속된 반도체층이다. 제1 보디 부분(B1)은 소스(S)와 드레인(D) 사이에서 열 방향으로 제공되어 있다.
도 13 내지 도 16는 각각 도 12의 라인 13-13, 14-14, 15-15, 및 16-16를 따라 절취한 단면도이다. 제1 보디 부분(B1)의 단면도가 도 13에 나타나 있다. 각각의 제1 보디 부분(B1)의 상부 표면(제1 표면)은 게이트 유전체막(GI)을 통해 게 이트 전극(G)과 마주하고 있다. 각각의 제1 보디 부분(B1)의 하부 표면(제2 표면)은 역게이트 유전체막(BGI)을 통해 플레이트(PL)와 마주하고 있다.
제2 실시예에 따른 각각의 메모리 셀은 FD-FBC이다. 이 경우에, 데이터 판독 동작 동안에 플러스 전압을 FBC의 게이트 전극(G)에 인가함으로써, 보디(B)의 표면 상에 채널이 형성되며, 보디(B)가 완전히 공핍된다. 따라서, 최대 공핍층 폭은 보디(B)의 두께(Ts)보다 크거나 같다. 두께(Ts)는 제1 표면과 제2 표면 사이의 제1 보디 부분(B1)의 두께이다. 데이터 판독 동작 동안에, 제1 보디 부분(B1)의 제2 표면에 정공을 축적시키기 위해 마이너스 전위가 플레이트(PL)에 인가된다.
"0" 셀과 "1" 셀 사이의 문턱 전압차를 ΔVth로 나타내는 경우, 문턱 전압차 ΔVth는 식 ΔVth=Csi/Cfox x ΔVbs로 표현된다. 이 식에서, Csi는 단위 면적당 보디(B)에 형성되는 공핍층의 커패시턴스이고, Cfox는 단위 면적당 게이트 유전체막(GI)의 커패시턴스를 나타내며, ΔVbs는 "0" 셀과 "1" 셀 간의 보디 전위차를 나타낸다. 비 Csi/Cfox는 또한 3 x Tfox/Ts로 바꿔쓸 수 있고, 여기서 Tfox는 게이트 유전체막(GI)의 두께를 나타낸다. 문턱 전압차 ΔVth가 크게 되도록 하기 위해, Ts에 대한 Tfox의 비가 크게 설정되거나 ΔVbs가 크게 설정된다. 보디 전위는 본 명세서에서 데이터 판독 동작 동안에 제1 보디 부분(B1)의 하부(제2 표면)의 보디 전위를 의미한다.
도 14은 도 12의 라인 14-14를 따라 절취한 단면도이며, 열 방향을 따라 요소 분리 영역(STI)에 인접한 활성 영역(AA)를 포함하는 FBC 메모리 장치의 일부를 나타내고 있다. 제2 보디 부분(B2)의 단면도가 도 14에 나타나 있다. 각각의 제2 보디 부분(B2)의 상부 표면(TFB)은 소스(S)의 상부 표면(TFS)의 위치 및 드레인(D)의 상부 표면(TFD)의 위치보다 더 높은 위치에 있다. 환언하면, 제2 보디 부분(B2)이 워드선(WL) 및 비트선(BL)에 수직인 제3 방향(상향 방향)으로 뻗어 있다. 도 16으로부터 명백한 바와 같이, 제2 보디 부분(B2)은 제1 보디 부분(B1)에 대해 위쪽으로 뻗어 있다.
도 16에 도시한 바와 같이, 각각의 메모리 셀(MC)의 제2 보디 부분(B2)은 행 방향으로 향해 있는 2개의 측방 표면(제3 표면(S3) 및 제4 표면(S4))을 가지고 있다. 표면(S3 및 S4)은 게이트 유전체막(GI)을 통해 워드선(WL)과 마주하고 있다. 보다 구체적으로는, 제1 보디 부분(B1) 상에 형성된 게이트 전극(G)의 측방 표면은 게이트 유전체막(GI)을 통해 제2 보디 부분(B2)의 제3 표면(S3)과 마주하고 있다. 각각의 STI 영역 상에 형성된 보조 게이트(AG)의 측방 표면은 게이트 유전체막(GI)을 통해 제2 보디 부분(B2)의 제4 표면(S4)과 마주하고 있다.
제2 보디 부분(B2)은 보디(B)와 워드선(WL) 사이의 용량성 결합을 증가시키기 위한 보조 보디 부분이다. 제2 보디 부분(B2)이 제3 방향으로 뻗어 있기 때문에, 각각의 메모리 셀(MC)의 크기가 증가되지 않는다. 그렇지만, 워드선(WL)의 반대쪽에 있는 제2 보디 부분(BE)의 면적이 종래의 평탄한 보디(flat body)의 면적보다 크기 때문에, 보디(B)와 워드선(WL) 간의 용량성 결합이 증가될 수 있다. 보조 게이트(AG)는 게이트 전극(G)의 일부로서 역할하기 위해 게이트 전극(G)과 일체로 형성되는 게이트 부분이다. 보조 게이트(AG)는 각각의 STI 상에 형성되고 게이트 전극(G)과 전위가 같도록 제어된다.
도 14에 도시된 바와 같이, 열 방향을 따른 단면도에서, 소스(S)의 상부 표면(TFS) 및 드레인(D)의 상부 표면(TFD)은 제2 보디 부분(B)의 상부 표면(TFB)보다 더 낮은 위치에 있다. 환언하면, 제2 보디 부분(B2)이 열 방향으로 배향된 2개의 측방 표면(SFB1 및 SFB2)을 갖는다. 측방 표면(SFB1 및 SFB2)은 소스(S) 및 드레인(D)와 각각 접촉하고 있지 않다. 제2 보디 부분(B2)의 측방 표면(SFB1 및 SFB2)은 소스(S) 또는 드레인(D)과 pn 접합을 형성하지 않는다. 반면에, 제2 보디 부분(B2)의 하부 부분(소스(S)의 상부 표면(TFS)의 높이 및 드레인(D)의 상부 표면(TFD)의 높이와 같은 높이에 있는 제2 보디 부분(B2)의 부분)은 수직(제3) 방향에서 소스(S) 및 드레인(D)과 인접해 있다. 즉, 제2 보디 부분(B2)의 하부 부분은 소스(S) 및 드레인(D)와 각각 pn 접합을 형성하지만, 그의 측방 표면(SFB1 및 SFB2)는 소스(S) 및 드레인(D)와 각각 pn 접합을 형성하지 않는다. 제2 보디 부분(B2)의 하부 부분은 또한 제1 보디 부분(B1)에도 연결되어 있다. 유의할 점은 제2 보디 부분(B2)의 측방 표면(SFB1 및 SFB2)이 열 방향으로 배향된 게이트 전극(G)의 측방 표면(SFG1 및 SFG2)과 각각 동일 평면에 있다는 것이다. 측방 표면(SFG1)과 측방 표면(SFG2) 사이의 거리가 게이트 길이에 대응하기 때문에, 열 방향에서의 제2 보디 부분(B2)의 폭이 게이트 길이와 같다. 이 구조에서, 보디(B)와 드레인(D) 간의 용량성 결합 및 보디(B)와 소스(S) 간의 용량성 결합이, 보디(B)와 워드선(WL) 간의 용량성 결합의 증가에도 불구하고, 종래의 구조의 용량성 결합과 동일하거나 종래의 구조의 용량성 결합보다 약간 증가된다. 따라서, 전체 보디 커패시턴스 Cb(total)에 대한 보디-게이트 커패시턴스 Cb(WL)의 비 Cb(WL)/Cb(total) 가 높다.
도 16에 도시한 바와 같이, 메모리 셀(MC)의 크기를 감소시키기 위해 제2 보디 부분(B2)의 측방 표면(S3)과 측방 표면(S4) 간의 거리(W2)가 감소된다, 즉 최대 공핍층 폭의 2배보다 작다. 이로 인해, 데이터 판독 동작 동안에, 2개의 표면(S3 및 S4) 사이에 있는 제2 보디 부분(B2)이 완전히 공핍되고 그 안에 정공을 축적할 수 없다. 그 결과, 데이터 판독 동작 동안에, 정공이 제1 보디 부분(B1)의 하부로 이동된다. 제1 보디 부분(B1) 내의 정공의 수는 제1 보디 부분(B1)의 상부 표면 근방의 문턱 전압에 영향을 미친다. 따라서, 정공 축적층(제1 보디 부분(B1)의 하부)과 반전층(제1 보디 부분(B1)의 상부 표면)이 제3 실시예에서 기술한 바와 같이 평행한 것이 바람직하다. 그 이유는 다음과 같다. 영향의 정도가 제1 보디 부분(B1)의 두께(Ts)에 반비례하며 균일하다. 이로 인해, 제1 보디 부분(B1)의 두께(Ts)를 작게 함으로써 문턱 전압차가 사실상 증가될 수 있다.
그렇지만, 정공 축적층(제1 보디 부분(B1)의 하부)에 존재하는 정공의 수가 제2 보디 부분(B2)의 측방 표면에 형성된 반전층에 미치는 영향은 정공 축적층과 반전층 사이의 거리에 따라 감소된다. 제2 보디 부분(B2)의 상부 부분 상에 형성된 반전층(정공 축적층(제1 보디 부분(B1)의 하부)과 반전층 간의 거리가 큼)의 문턱 전압이 특히 제1 보디 부분(B1)의 하부에 있는 정공의 수에 의해 거의 영향을 받지 않는다. 따라서, 데이터 판독 동작 동안에 드레인 전류차를 증가시키기 위해, 제1 보디 부분(B1)의 상부 표면 근방을 흐르는 채널 전류를 제2 보디 부분(B2)의 측방 표면을 흐르는 기생 채널 전류보다 높게 설정하는 것이 중요하다.
제3 실시예에서, 제2 보디 부분(B2)의 상부 부분을 흐르는 기생 채널 전류가 낮도록, 제2 보디 부분(B2)의 측방 표면(SFB1 및 SFB2)은 소스(S) 및 드레인(D)과 각각 접촉하고 있지 않다. 상기한 바와 같이, 이러한 기생 채널 전류는 데이터 "0" 및 데이터 "1"에 의존하지 않는다. 그에 따라, 제2 보디 부분(B2)이 제공되어 있더라도, 데이터 판독 동작 동안에 데이터 "0"과 데이터 "1" 사이의 드레인 전류차가 그렇게 감소되지 않는다.
SiN 스페이서(42)가 제2 보디 부분(B2)의 상부 표면 상에 형성된다. SiN 스페이서(42)는 게이트 전극(G)으로부터의 높은 전계가 제2 보디 부분(B2)의 상부 코너에 인가되지 않도록 한다. 이것은 게이트 유전체막(GI)의 항복(breakdown)을 방지할 수 있다.
도 15는 하나의 소스선(SL)을 따른 단면도이다. 도 15에 도시된 단면도에서, 위쪽으로 뻗어 있는 반도체층이 형성되지 않는다. 비록 도시되어 있지 않지만, 위쪽으로 뻗어 있는 반도체층이 드레인(D) 상에도 형성되지 않는다. 이것은 위쪽으로 뻗어 있는 반도체층(제2 보디 부분(B2))이 보디(B)에만 형성되어 있다는 것을 의미한다.
제3 실시예에서, 게이트 전극(G)은 제1 보디 부분(B1)의 상부 표면 및 제2 보디 부분(B2)의 측방 표면(S3 및 S4)과도 마주하고 있다. 제2 보디 부분(B2)의 측방 표면(SFB1 및 SFB2)은 소스(S) 또는 드레인(D)과 각각 pn 접합을 형성하지 않는다. 따라서, 전체 보디 커패시턴스 Cb(total)에 대한 보디-게이트 커패시턴스 Cb(WL)의 비 Cb(WL)/Cb(total)가 높다. 게다가, 제2 보디 부분(B2)을 제공함으로 써, 메모리 셀(MC)의 크기를 증가시키지 않고 전체 보디 커패시턴스 Cb(total)가 증가될 수 있다. 이들 효과에 대해 도 17을 참조하여 기술한다.
도 17은 종래의 FBC 메모리 장치의 "0" 셀 및 "1" 셀의 보디 전위와 제3 실시예에 따른 FBC 메모리 장치의 "0" 셀 및 "1" 셀의 보디 전위를 각각 나타낸 그래프이다. 도 17의 그래프는 도 15에 도시된 GIDL 기록을 실행한 3차원 시뮬레이션 결과를 나타낸 것이다. 이 경우에, 종래의 메모리 셀의 보디 전위가 SOI 층의 하부 표면에서의 전위이며, 도 17에 Conv로 나타내어져 있다. 도 17에서 제3 실시예에 따른 메모리 셀(MC) 내의 SOI 층의 하부 표면의 보디 전위가 Btm으로 나타내어져 있고, 제2 보디 부분(B2)의 상부 표면의 보디 전위가 Top로 나타내어져 있다. 제3 실시예에서, 최대 크기 F가 80 nm이고, 게이트 유전체막(GI)의 두께가 5 nm이며, SOI 층(30)의 두께가 20 nm이고, BOX 층(20)의 두께가 15 nm이며, 보디(B)의 P-불순물 농도가 1x1017 cm-3인 것으로 가정한다. 또한 제3 실시예에서, 제2 보디 부분(B2)의 폭(W2)이 20 nm이고, 그의 높이(W3)가 80 nm이며, 그의 P-불순물 농도가 1x1017 cm-3인 것으로 가정한다. 메모리 셀(MC)의 각각의 전극에 인가되는 전위가 도 5에 도시된 전위와 동일하다.
10 ns부터 12 ns까지의 기간 및 46 ns부터 48 ns까지의 기간에서, 선택된 워드선(WL0)의 전위가 제2 전위(VWL1)로 하강된다. 보디(B)와 게이트 전극(G) 간의 용량성 결합이 크며 그에 따라 종래의 기법과 비교하여 제3 실시예에 따른 보디 전위가 워드선 전위에 대응하여 민감하게 변한다. 따라서, 제3 실시예에 따른 제2 보디 부분(B2)의 상부 표면의 보디 전위가 종래의 기법에 따른 보디 전위보다 낮다.
12 ns부터 22 ns까지의 기간 및 48 ns부터 58ns까지의 기간에서, 데이터 "1"은 모든 열에 있는 메모리 셀(MC)에 기록된다. 제3 실시예에 따른 보디 전위가 종래의 기법에 따른 보디 전위보다 낮기 때문에, 제3 실시예에 따른 GIDL이 종래의 기법에 따른 GIDL보다 높다. 즉, 제3 실시예에 따른 보디(B)에 축적된 정공의 수가 종래의 기법에 따른 수보다 많다. 제3 실시예에 따른 전체 보디 커패시턴스 Cb(total)가 종래의 기법에 따른 커패시턴스보다 크기 때문에, 이 10 ns 기간에서의 보디 전위의 변화가 종래의 기법에 따른 변화보다 제3 실시예에 따른 제2 보디 부분(B2)의 상부 표면에서 더 낮다.
62 ns부터 72 ns까지의 기간에서, 데이터 "0"이 메모리 셀(MC)에 기록된다. 제3 실시예에 따른 보디 전위가 종래의 기법에 따른 보디 전위보다 높기 때문에, 제3 실시예에서 더 많은 정공이 제거된다. 제3 실시예에 따른 전체 보디 커패시턴스 Cb(total)가 종래의 기법에 따른 커패시턴스보다 크기 때문에, 이 10 ns 기간에서의 보디 전위의 변화도 역시 종래의 기법에 따른 변화보다 제3 실시예에 따른 제2 보디 부분(B2)의 상부 표면에서 더 낮다.
38 ns부터 40 ns까지의 기간 및 74 ns에서 76 ns까지의 기간에서, 메모리 셀(MC)의 상태가 데이터 보유 상태로 변화된다. 이들 기간에서, 보디 전위가 보디(B)와 게이트(G) 간의 용량성 결합에 의해 하강된다. 제3 실시예에 따른 전체 보디 커패시턴스 Cb(total)에 대한 보디-게이트 커패시턴스 Cb(WL)의 비 Cb(WL)/Cb(total)가 종래의 기법에 따른 비보다 높다. 이것으로 인해, 제3 실시예에 따른 워드선 전위의 변화에 따른 보디 전위의 변화가 종래의 기법에 따른 변화보다 크다. 게다가, 제3 실시예에서 전체 보디 커패시턴스 Cb(total)가 크기 때문에, 데이터 보유 상태에서 "0" 셀과 "1" 셀 간의 보디 전위차가 작다. 예를 들어, 종래의 기법에 따른 "1" 셀의 보디 전위는 -0.223 V이다. 종래의 기법에 따른 "0" 셀의 보디 전위는 -0.556 V이다. 제3 실시예에 따른 "1" 셀의 보디 전위는 -0.748 V이다. 제3 실시예에 따른 "0" 셀의 보디 전위는 -0.853 V이다. 이들 수치값들은, 제3 실시예에 따르면, "0" 셀과 "1" 셀 간의 보디 전위차가 데이터 보유 상태에서 비교적 작다는 것을 나타낸다.
제3 실시예에서, 데이터 보유 상태에서의 게이트 전위가 -1.7 V에서 -1.2 V로 변화되는 경우, "1" 셀의 보디 전위가 -0.269 V이다. "0" 셀의 보디 전위는 -0.376 V이다. 제3 실시예에 따른 이들 수치값들이 종래의 기법에 따른 "1" 셀의 보디 전위(-0.223 V) 및 "0" 셀의 보디 전위(-0.556 V)와 각각 비교된다. 이 비교의 결과는, "1" 셀의 보디 전위를 종래의 기법에 따른 보디 전위보다 낮게 유지하면서, 제3 실시예에 따른 "0" 셀의 보디 전위가 종래의 기법에 따른 보디 전위보다 높게 설정될 수 있다는 것을 보여준다. 환언하면, 제3 실시예에 따르면, "1" 셀의 보디(B)와 소스(S) 간의 전위차를 종래의 기법에 따른 전위차보다 높게 하면서, "0" 셀의 보디(B)와 소스(S) 간의 전위차가 종래 기법에 따른 전위차보다 작게 될 수 있다. 이것은 제3 실시예에 따른 FBC 메모리 장치가 "1" 셀에 축적된 정공을 충분히 보유하면서 "0" 셀에서의 전계 및 GIDL을 감소시킬 수 있다는 것을 의미한 다.
비 Cb(WL)/Cb(total)의 증가에 대해 더 기술할 것이다. 도 16에 도시된 제2 보디 부분(B2)의 높이(W3)가 큰 경우, 제2 보디 부분(B2)의 측방 표면(S3 및 S4)의 면적이 크다. 이것으로 인해, 제3 실시예에 따른, 전체 보디 커패시턴스 Cb(total)에 대한 보디-게이트 커패시턴스 Cb(WL)의 비 Cb(WL)/Cb(total)가 증가된다. 일반적으로, 데이터 보유 상태에서, "1" 셀의 보디(B)에 축적된 정공을 보유하기 위해 워드선 전위(게이트 전위)가 소스선 전위 및 비트선 전위보다 훨씬 낮게 설정된다. 그렇지만, 이 경우에, "0" 셀에서의 GIDL이 증가되고, "0" 셀에 대한 데이터 보유 시간이 그에 따라 감소된다. 전체 보디 커패시턴스 Cb(total)에 대한 보디-게이트 커패시턴스 Cb(WL)의 비가 더 높은 경우, 보디 전위는 워드선 전위를 더 민감하게 따라간다. 따라서, 제3 실시예에서 기술한 바와 같이 비 Cb(WL)/Cb(total)가 높은 경우, 종래의 기법에서 보는 것과 같이 워드선 전위를 소스선 전위 및 비트선 전위보다 훨씬 낮게 설정할 필요가 없다. 환언하면, 워드선 전위가 소스선 전위에 가깝게 설정될 수 있다. 워드선 전위를 소스선 전위에 가깝게 설정함으로써, "1" 셀의 보디(B)에 축적된 정공을 종래의 기법과 유사하게 보유하면서 "0" 셀에 대한 데이터 보유 시간이 증가될 수 있다. 즉, 보디-게이트 커패시턴스 Cb(WL)를 증가시키기 위해 제2 보디 부분(B2)의 높이(W3)가 크게 되어 있는 경우, 데이터 보유 상태에서 워드선 전위가 소스선 전위와 가깝게 될 수 있고 따라서 "0" 셀의 데이터 보유 특성이 향상될 수 있다. 유의할 점은, 행 방향에서의 제2 보디 부분(B2)의 폭(W2)이 보디-드레인 커패시턴스 Cb(d) 및 보디-소스 커패시턴 스 Cb(s)에는 큰 영향을 미치지만 보디-게이트 커패시턴스 Cb(WL)에는 작은 영향을 미친다는 것이다. 이와 반대로, 제2 보디 부분(B2)의 높이(W3)는 보디-게이트 커패시턴스 Cb(WL)에는 큰 영향을 미치지만, 보디-드레인 커패시턴스 Cb(d) 및 보디-소스 커패시턴스 Cb(s)에는 영향을 미치지 않는다.
제2 보디 부분(B2)의 P-불순물 농도는 제1 보디 부분(B1)의 농도보다 높게 설정되어 있다. 그렇게 설정함으로써, 제3 표면(S3) 및 제4 표면(S4) 상에 반전층을 형성하는 문턱 전압이 더 높다. 그 결과, 제3 표면(S3) 및 제4 표면(S4) 상에 채널을 형성하는 것이 어렵고, 그에 의해 제2 보디 부분(B2)과 워드선(WL) 사이의 용량성 결합이 증가된다.
제3 실시예에 따르면, 전체 보디 커패시턴스 Cb(total)에 대한 보디-게이트 커패시턴스 Cb(WL)의 비가 높기 때문에, 보디 전위는 워드선 전위를 민감하게 따라간다. 따라서, 데이터 보유 상태에서 워드선 전위와 소스선 전위 간의 차를 감소시킬 수 있다. 이것은 "1" 셀의 보디(B)에 축적된 정공을 충분히 보유하면서 "0" 셀에서의 GIDL이 저하될 수 있다는 것을 의미한다.
데이터 보유 상태에서 "0" 셀과 "1" 셀 간의 보디 전위차가 작은 경우, 데이터 "0"과 데이터 "1" 간의 문턱 전압차(또는 드레인 전류차)가 어쩌면 감소될 수 있다. 그렇지만, 데이터 보유 상태에서의 보디 전위가 데이터 판독 동작에서의 보디 전위와 거동이 다르다. 이것으로 인해, 데이터 "0"과 데이터 "1" 간의 드레인 전류차를 충분히 유지하면서 데이터 "0"의 열화를 억압할 수 있다. 시뮬레이션에 따르면, 종래의 기법에 따른 데이터 판독 동작 동안의 드레인 전류차가 5.96 ㎂이 고, 제2 보디 부분(B2)의 P-불순물 농도가 1x1017 cm-3인 경우에, 제3 실시예에 따른 드레인 전류차가 5.84 ㎂이다.
제3 실시예에 따르면, "0" 셀과 "1" 셀 둘다에 대한 데이터 보유 시간을 향상시킬 수 있다. 게다가, 제3 실시예에 따르면, 데이터 보유 상태에서의 작은 보디 전위차에도 불구하고, GIDL로 인해 보디(B)에 축적된 정공의 수가 증가한다. 이것으로 인해, 정공의 수의 변동으로 인한 데이터 판독 동작 동안의 드레인 전류의 변동이 작게 될 수 있다. 이것은 수율을 향상시킬 수 있다. 게다가, 워드선 전압의 진폭이 감소될 수 있기 때문에, 워드선 구동기를 구성하는 트랜지스터들의 항복 전압과 관련된 규격이 완화된다. 게다가, 제3 실시예에 따르면, 도 10에 도시된 바와 같이 데이터 판독 동작 동안의 드레인 전류차의 제1 사이클 기록 시간(Tw1)에 대한 의존성이 작다. 전체 커패시턴스 Cb(total)에 대한 보디-게이트 커패시턴스 Cb(WL)의 비가 높기 때문에, 제3 실시예는 제1 및 제2 실시예에 따른 GIDL 기록에 적합하다.
제3 실시예에 따른 FBC 메모리 장치를 제조하는 방법에 대해 기술한다. 도 18 내지 도 21은 도 16에 대응하는 단면도이다. 먼저, SOI 기판이 준비된다. BOX 층(20)의 두께는 약 15 nm이고, SOI 층(30)의 두께는 약 100 nm이다. 붕소 이온 등의 이온이 SOI 층(30)의 상부 부분 내에 주입된다. 그에 의해, SOI 층(30)의 상부 부분의 P-불순물 농도가 약 1x1018 cm-3로 설정된다. 도 18에 도시한 바와 같이, 실리콘 산화물층(32)이 SOI 층(30) 상에 형성되고, 실리콘 질화물막으로 이루어진 마스크 물질이 실리콘 산화물막(32) 상에 증착된다. STI 영역에 존재하는 마스크 물질 및 실리콘 산화물막(32)은 이방성 에칭(anisotropic etching)에 의해 제거된다. 그에 의해, SiN 마스크(34)가 활성 영역(AA) 상에 형성된다.
실리콘 질화물막이 SOI 층(30) 및 SiN 마스크(34) 상에 증착되고, 이어서 이방성 에칭된다. 그 결과, 도 19에 도시한 바와 같이, SiN 스페이서(36)가 SiN 마스크(34)의 측벽 상에 형성된다. SiN 마스크(34) 및 SiN 스페이서(36)를 마스크로서 사용하여, SOI 층(30)이 이방성 에칭된다. SiN 스페이서(36)를 사용하여, 폭이 F보다 작은 STI 영역이 형성될 수 있다.
실리콘 산화물막으로 이루어진 STI 물질이 증착되고, 이어서 CMP(chemical-mechanical polishing)에 의해 평탄화된다. 이 때, STI 물질의 상부 표면이 SOI 층(30)의 상부 표면의 위치보다 높은 위치에 있다. SiN 마스크(34) 및 SiN 스페이서(36)가 열인산 수용액(hot phosphoric acid solution)에 의해 제거된다. 게다가, SiN 스페이서(37)가 SOI 층(30) 상의 STI 물질의 측방 표면 상에 형성된다. SiN 스페이서(37)의 폭은 제2 보디 부분(B2)의 폭(W2)을 정의한다.
도 21에 도시한 바와 같이, SOI 층(30)은 SiN 스페이서(37) 및 STI 물질을 마스크로서 사용하여 80 nm의 두께만큼 이방성 에칭된다. 제1 SOI 부분(SOI1)(제1 보디 부분(B1))의 두께(Ts)는 이 이방성 에칭의 에칭량에 의해 제어된다. 제1 SOI 부분(SOI1)은 모든 공정 단계들 후에 각각의 메모리 셀(MC)의 제1 보디 부분(B1), 소스(S) 및 드레인(D)으로 된다. 그 다음에, STI 물질이 습식 에칭에 의해 에칭된다. STI 물질의 상부 표면의 높이가 제1 SOI 부분(SOI1)의 상부 표면의 높이와 거 의 같게 설정된다. 이와 같이, 지지 기판(10)의 표면에 수직인 방향으로 뻗어 있는 제2 SOI 부분(SOI2)이 형성된다. 제2 SOI 부분(SOI2)은 모든 공정 단계들 후에 제2 보디 부분(B2)으로 된다. 이 단계에서, 제2 SOI 부분(SOI2)은 열 방향으로 뻗어 있다.
그 다음에, P-불순물이 1x1017 cm-3 내지 1x1018 cm-3의 농도로 SOI 층(30) 내에 주입된다. SOI 층(30)을 열산화시킴으로써, 도 22의 (a) 내지 도 22의 (c)에 도시한 바와 같이, SOI 층(30) 상에 게이트 유전체막(GI)이 형성된다. N 폴리실리콘(44) 및 SiN 캡(46)이 순차적으로 증착된다. SiN 캡(46)은 게이트 전극 패턴(워드선 배선 패턴)으로 패턴화된다. SiN 캡(46)을 마스크로서 사용하여, N 폴리실리콘(44)이 이방성 에칭된다. N 폴리실리콘(44)의 각각의 에칭된 상부 표면이 거의 각각의 제2 SOI 부분(SOI2)의 중간 위치에 있다. 그 결과, 도 22의 (a) 내지 도 22의 (c)에 도시된 구조가 얻어진다. 도 22의 (a)는 열 방향을 따른 SOI 층(30)의 단면도(도 13에 대응하는 단면도)이다. 도 22의 (b) 및 도 22의 (c)는 각각 도 22의 (a)의 라인 B-B, 및 C-C를 따라 절취한 단면도이다.
SiN 스페이서(37)는 이방성 에칭된다. 이 때, SiN 캡(46)의 두께 및 에칭 시간은 SiN 캡(46)이 남아 있도록 설정된다. 따라서, 도 22의 (c)에 도시된 단면도는 이 단계에서도 거의 변하지 않은 채로 있다. 도 23은 도 22의 (b)에 도시된 단면도 이후의 단면도를 나타낸 것이다. 이 단계를 통해, 각각의 소스 형성 영역 및 각각의 드레인 형성 영역에서 SiN 캡(46) 및 폴리실리콘(44)(워드선)으로 덮여 있지 않은 제2 SOI 부분(SOI2)의 상부 표면이 노출된다.
SiN 캡(46)을 마스크로서 사용하여, 각각의 소스 형성 영역 및 각각의 드레인 형성 영역에서 제2 SOI 부분(SOI2) 및 폴리실리콘(44)이 동시에 에칭된다. 그 결과, 도 24의 (a) 내지 도 24의 (c)에 도시한 바와 같이, 각각의 소스 형성 영역 및 각각의 드레인 형성 영역에서 SOI 층(30) 중에서 제1 SOI 부분(SOI1)만이 남는다. SiN 캡(46) 및 폴리실리콘(44)(워드선)으로 덮여 있는 영역에서, 제1 SOI 부분(SOI1) 및 제2 SOI 부분(SOI2)이 남는다. 이와 같이, 워드선(WL), 제1 SOI 부분(SOI1) 및 제2 SOI 부분(SOI2)이 자기 정렬 방식으로 형성된다.
도 24의 (b) 및 도 24의 (c)에 도시한 바와 같이, 각각의 소스 형성 영역 및 각각의 드레인 형성 영역에서 행 방향을 따른 단면도에서, STI 영역에 인접한 활성 영역(AA)의 상부 표면(TFS 및 TFD)은 제2 보디 부분(B2)의 상부 표면(TFB)보다 낮은 위치에 형성된다. 상부 표면(TFS 및 TFD)이 제2 보디 부분(B2)의 상부 표면(TFB)보다 낮은 경우, 기생 pn 접합의 면적이 더 작다. 그렇지만, 상부 표면(TFS 및 TFD)가 각각의 활성 영역(AA)의 중앙 부분의 상부 표면(TFC)의 위치보다 높게 형성되는 경우에도, 제3 실시예의 이점이 상실되지 않는다.
그 다음에, 도 22의 (a)에 도시된 SiN 캡(46) 및 도 22의 (c)에 도시된 SiN 스페이서(37)가 제거된다. 그 결과, 도 24의 (a) 내지 도 24의 (c)에 도시된 구조가 얻어진다. 도 24의 (c)에 도시된 바와 같이, 캐비티(48)가 각각의 제2 SOI 부분(SOI2)의 위, SiN 스페이서(37)가 존재하는 폴리실리콘의 아래에 형성된다. 워드선(WL)을 마스크로서 사용하여, N-불순물 이온이 각각의 제1 SOI 부분(SOI1) 내 의 소스 형성 영역 및 드레인 형성 영역 내에 주입된다. 그에 의해, 연장층(extension layer)이 형성된다. SiN 스페이서(42)가 각각의 워드선(WL)의 측방 표면 상에 형성된다. 이 때, SiN 스페이서(42)는 각각의 제2 SOI 부분(SOI2) 상의 캐비티(48)에 매립된다. 워드선(WL) 및 SiN 스페이서(42)를 마스크로서 사용하여, N-불순물 이온이 각각의 제1 SOI 부분(SOI1) 내의 소스 형성 영역 및 드레인 형성 영역 내에 주입된다. 그 결과, 도 25의 (a)에 도시된 바와 같이, 소스(S) 및 드레인(D)이 형성되고, 제1 보디 부분(B1)이 각각의 소스(S)와 각각의 드레인(D) 사이에 정의된다. 도 25의 (a) 내지 도 25의 (c)에 도시된 바와 같이, 실리사이드(41)가 워드선(WL), 소스(S) 및 드레인(D)의 표면 상에 형성된다.
그 후에, 도 13 및 도 14에 도시된 바와 같이, SiN 스토퍼(52) 및 층간 유전체막(ILD)이 증착되고 이어서 CMP에 의해 평탄화된다. 게다가, 소스선 컨택트(SLC), 비트선 컨택트(BLC), 소스선(SL) 및 비트선(BL)이 구리, 알루미늄 또는 텅스텐 등의 금속 물질로 형성된다. 그 결과, 도 13 및 도 14에 도시된 FBC 메모리 장치가 완성된다.
다른 대안으로서, SiN 캡(46)이 게이트 전극(G) 상에 남아 있을 수 있다. 이 대안에서, 캐비티(48)가 각각의 제2 SOI 부분(SOI2)의 상부 표면 상에 형성되지 않고, SiN 스페이서(38)가 남는다.
제3 실시예에 따른 제조 방법에서, 수직 방향(제3 방향)으로 뻗어 있는 반도체층이 형성되고, 게이트 전극 물질이 반도체층의 측방 표면과 마주하도록 증착되며, 수직 방향으로 뻗어 있는 반도체층 및 워드선 영역 이외의 영역 내의 게이트 전극 물질이 워드선 패턴 내의 마스크 물질을 마스크로서 사용하여 에칭된다. 제2 보디 부분(B2) 및 워드선(WL)이 그에 의해 자기 정렬 방식으로 형성된다. 이 제조 방법은 리쏘그라피 오정렬로 인한 메모리 셀 특성의 변동을 억압시킬 수 있거나, 특히 보디-게이트 커패시턴스의 변동을 억압시킬 수 있다.
(제4 실시예)
도 26의 (a)는 본 발명의 제4 실시예에 따른 FBC 메모리 장치의 평면도이다. 제4 실시예는 행 방향에서의 각각의 소스(S) 및 드레인(D)의 폭이 제1 보디 부분(B1)의 폭보다 작다는 점에서 제3 실시예와 다르다. 도 26의 (b) 및 도 26의 (c)에 도시된 바와 같이, 제2 보디 부분(B2)이 소스(S)와 중첩하는 중첩 영역의 면적이 제3 실시예에 따른 면적보다 작다. 도 26의 (b) 및 도 26의 (c)에서, 점선으로 둘러싸인 영역은 제2 보디 부분(B2)의 영역이고, 점선 영역이 소스(S)와 중첩하는 중첩 영역의 면적이 제2 보디 부분(B2)과 소스(S) 사이에 형성된 pn 접합의 면적에 대응한다. 행 방향을 따른 소스(S)의 폭(Ws)을 행 방향을 따른 제2 보디 부분(B2)의 폭(W1)보다 작게 설정함으로써, 소스(S)가 제2 보디 부분(B2)와 중첩하는 중첩 영역의 면적이 도 26의 (b)에 도시된 바와 같이 더 작게 된다. 드레인(D)이 제2 보디 부분(B2)와 중첩하는 중첩 영역의 면적에 대해서도 마찬가지이다.
GIDL 기록을 효과적으로 수행하기 위해, 연장층(소스(S) 및 드레인(D)의 단부)을 형성하고 이 연장층을 게이트 전극(G)과 중첩시키는 것이 바람직하다. 이 경우에, 연장층이 제2 보디 부분(B2) 내의 진하게 P-도핑된 영역에 도달하면, pn 접합 커패시턴스 및 pn 접합 누설 전류가 어쩌면 증가될 수 있다.
제4 실시예에서, 보디(B)와 소스(S) 간의 접합 및 보디(B)와 드레인(D) 간의 접합이 제3 실시예에 따른 접합보다 면적이 더 작다. 이것으로 인해, 전체 보디 커패시턴스 Cb(total)에 대한 보디-게이트 커패시턴스 Cb(WL)의 비 Cb(WL)/Cb(total)가 높게 되도록, 보디-소스 커패시턴스 및 보디-드레인 커패시턴스가 감소된다. 그 결과, 제4 실시예에 따른 보디 전위가 제3 실시예에 따른 보디 전위보다 워드선 전위를 더 민감하게 따라간다. 유의할 점은 각각의 소스(S) 및 드레인(D)의 폭이 F라는 것이다.
도 27 내지 도 29는 각각 도 26의 라인 27-27, 28-28, 및 29-29을 따라 절취한 단면도이다. 제4 실시예에서, 제2 보디 부분(B2)의 상부 부분의 P-불순물 농도만이 높게 설정된다. 도 27에 도시된 바와 같이, 제2 보디 부분(B2)은 더 많은 P-불순물을 함유하는 진하게 도핑된 영역(HD) 및 영역(HD)보다 불순물 농도가 낮은 약하게 도핑된 영역(LD)을 포함한다. 진하게 도핑된 영역(HD)은 약하게 도핑된 영역(LD)보다 각각의 메모리 셀(MC)의 소스(S) 및 드레인(D)으로부터 더 멀리 더 높은 위치에 형성된다. 이것으로 인해, 연장층이 약하게 도핑된 영역(LD)과 마주하고, pn 접합 커패시턴스 및 pn 접합 누설 전류가 그에 따라 감소된다. 따라서, 제4 실시예에 따른 FBC 메모리 장치는 "1" 셀의 보디(B)에 축적된 정공을 충분히 보유하면서 "0" 셀에서의 GIDL 및 pn 접합 누설 전류를 더 감소시킬 수 있다.
제4 실시예에서, 진하게 도핑된 영역(HD)은 HSG(Hemispherical Grained) 실리콘으로 이루어져 있다. HSG 실리콘을 사용함으로써, 진하게 도핑된 영역(HD)의 표면적이 증가되어 보디(B)와 워드선(WL) 간의 커패시턴스를 증가시키게 된다.
제4 실시예에 따른 FBC 메모리 장치를 제조하는 방법에 대해 기술한다. 먼저, SOI 기판이 준비된다. BOX 층(20)의 두께는 약 15 nm이고, SOI 층(30)의 두께는 약 50 nm이다. 제3 실시예와 유사하게, 실리콘 산화물층(32) 및 SiN 마스크(34)가 SOI 기판 상에 형성된다. 활성 영역(AA)에 존재하는 SiN 마스크(34) 및 실리콘 산화물막(32)이 제거된다. 논리 회로 영역에서, 각각의 요소 분리 영역에 트렌치가 형성된다. 이 때, 도 30의 (a)에 도시된 바와 같이, 활성 영역(AA) 내의 SOI 층(30)의 상부 표면이 이방성 에칭에 의해 에칭되고, 그에 의해 그 영역 내의 SOI 층(30)의 두께가 20 nm로 된다. 제1 SOI 부분(SOI1)(제1 보디 부분(B1))의 두께(Ts)는 이 이방성 에칭의 에칭량에 의해 제어된다.
논리 회로 영역 내의 요소 분리 영역에서의 SOI 층(30)만이 선택적으로 에칭된 후에, 실리콘 산화물막(35)이 메모리 영역 내의 활성 영역(AA) 상에 또 논리 회로 영역 내의 요소 분리 영역에 채워진다. 그 결과, 도 30의 (a) 및 도 30의 (b)에 도시된 구조가 얻어진다.
메모리 영역 내의 요소 분리 영역 상의 SiN 마스크(34)를 제거한 후에, 비정질 실리콘(64)이 SOI 층(30) 상에 증착된다. 비정질 실리콘(64)은 실리콘 산화물막(35)의 상부 표면보다 낮은 레벨까지 에치백(etch back)된다. 이 때, 비정질 실리콘(64)의 두께는 약 50 nm이다. 그 결과, 도 31에 도시된 구조가 얻어진다. 이 때, 논리 회로 영역은 도 30b에 도시된 구조를 갖는다.
SiN 스페이서(66)가 비정질 실리콘(64) 상에 또 실리콘 산화물막(35)의 측방 표면 상에 형성된다. SiN 스페이서(66)의 폭이 제2 보디 부분(B2)의 폭(W2)을 결 정한다. SiN 스페이서(66) 및 실리콘 산화물막(35)을 마스크로서 사용하여, 비정질 실리콘(64) 및 SOI 층(30)이 이방성 에칭된다. 그 결과, 도 32에 도시된 바와 같이 요소 분리 영역 상에 트렌치가 형성된다.
그 다음에, 고진공에서 550 ℃에서 어닐링이 수행되고, 그에 의해 비정질 실리콘(64)을 비정질 실리콘과 폴리실리콘 사이의 중간 상태에 있는 실리콘으로 변환시킨다. 이 중간 상태에 있는 실리콘을 "HSG 실리콘"이라고 하는데, 그 이유는 HSG(hemispherical grained) 상태로 형성되어 있기 때문이다. 비정질 실리콘(64)은 HSG 실리콘(65)으로 변환된다. STI 물질이 HDP(High Density Plasma)에 의해 요소 분리 영역 상의 트렌치에 채워진다. 그 결과, 도 33에 도시된 구조가 얻어진다. 이 때, 논리 회로 영역은 도 30b에 도시된 구조를 갖는다.
STI 물질 및 실리콘 산화물막(35)의 상부 부분이 습식 에칭에 의해 에칭된다. 습식 에칭에 의해 노광되는 HSG 실리콘(65)은 진하게 도핑된 영역(HD)으로 된다. 따라서, 이 에칭 처리 후에, STI 물질 및 실리콘 산화물막(35)의 상부 표면은 도 34의 (a)에 도시된 바와 같이 제1 SOI 부분(SOI1)의 상부 표면보다 더 높은 위치에 있다. 이 때, 도 34의 (b)에 도시된 바와 같이, 논리 회로 영역에서 SiN 마스크(34) 및 실리콘 산화물막(32)이 제거된다. 그 다음에, 도 34의 (a)에서 화살표로 나타낸 바와 같이, 붕소 이온 등의 P-불순물 이온이 HSG 실리콘(65)에 주입된다.
STI 물질은 또한 STI 물질의 상부 표면이 제1 SOI 부분(SOI1)의 상부 표면과 높이가 거의 같도록 설정하기 위해 습식 에칭에 의해 에칭된다. 메모리 영역에서, 문턱 전압을 조절하기 위해 1x1017 cm-3 농도로 붕소가 보디(B) 내에 주입된다. 이와 마찬가지로, 문턱 전압을 조절하기 위해 불순물이 논리 회로 영역 내의 활성 영역에 적절히 주입된다. 논리 회로 영역 내의 채널 부분에서의 SOI 막의 두께가 50 nm인 것으로 가정한다.
제3 실시예에 따른 단계들과 유사한 단계들을 실행한 후에, 게이트 유전체막(GI)이 형성되고, 폴리실리콘(44) 및 SiN 캡(46)이 증착된다. SiN 캡(46)은 게이트 전극 패턴(워드선 배선 패턴)으로 패턴화된다. SiN 캡(46)을 마스크로서 사용하여, 폴리실리콘(44)이 이방성 에칭된다. 메모리 영역에서, 폴리실리콘이 중간까지 에칭된다. 이 때, 논리 회로 영역에서, 폴리실리콘(44)으로 이루어진 게이트(G)가 도 35의 (c)에 도시된 바와 같이 형성된다. 그 후에, 논리 회로 영역은 레지스트로 덮여지고, 메모리 영역 내의 폴리실리콘(44) 및 SOI 층(30)이 동시에 에칭된다. 각각의 소스 형성 영역 및 각각의 드레인 형성 영역 내의 SOI 층(30)이 제1 보디 부분(B1)과 높이가 같게 된다. 제4 실시예에서, 각각의 소스 형성 영역 및 각각의 드레인 형성 영역에서 게이트 유전체막(GI)으로 덮여 있지 않은 SOI 층(30)의 일부분이 추가로 에칭된다. 그 결과, 도 35의 (a)에 도시된 구조가 얻어진다. 도 35의 (a)에 도시된 구조를 도 24의 (b)에 도시된 구조와 비교하면, 제3 실시예와 제4 실시예 간의 차이가 명백하다. 도 35의 (b)에 도시된 바와 같이, 폴리실리콘(44) 및 SiN 스페이서(66)로 덮여 있는 SOI 층(30)의 일부분(보디(B))에서, 제1 보디 부분(B1) 및 제2 보디 부분(B2)이 그대로 남아 있다. 그 후에, 제3 실시예에서 도 25에 도시된 단계를 실행함으로써, 제4 실시예에 따른 FBC 메모리 장치가 완성된다.
제4 실시예에서, 얇은 SOI 층(30)을 포함하는 SOI 기판이 사용될 수 있다. 그에 의해 SOI 층(30)의 에칭량을 감소시킬 수 있다. 이것은 도 29에 도시된 제1 보디 부분(B1)의 두께(Ts)의 변동을 억압시킬 수 있고, 데이터 판독 동작 동안의 드레인 전류의 변동을 억압시킬 수 있다.
제4 실시예에서, 메모리 영역 내의 요소 분리 영역을 덮고 있는 SiN 마스크(34) 및 논리 회로 영역 내의 활성 영역을 덮고 있는 SiN 마스크(34)가 공통의 단계에서 형성된다. 메모리 영역 내의 활성 영역에 채워져 있는 실리콘 산화물막(35) 및 논리 회로 영역 내의 요소 분리 영역에 채워져 있는 실리콘 산화물막(35)이 공통의 단계에서 형성된다. 따라서, 제4 실시예에서, 부가의 제조 단계들의 수가 적다.
(제5 실시예)
도 36 내지 도 39는 본 발명의 제5 실시예에 따른 FBC 메모리 장치의 단면도이다. 도 36 내지 도 39는 각각 도 13 내지 도 16에 대응하는 단면도이다. 도 39에 도시된 바와 같이, 제5 실시예는 제2 보디 부분(B2)이 제1 보디 부분(B1)으로부터 아래쪽으로 뻗어 있다는 점에서 제4 실시예와 다르다. 제5 실시예에 따른 FBC 메모리 장치의 평면도는 도 26에 도시된 평면도와 유사하다. 따라서, 제2 보디 부분(B2)에만 존재하는 제1 보디 부분(B1)의 영역이 소스(S) 및 드레인(D)와 마주하고 있지 않다. 이것으로 인해, 제4 실시예와 유사하게, 제5 실시예에 따르면 비 Cb(WL)/Cb(total)가 높다.
제2 보디 부분(B2)의 한 측방 표면이 보조 게이트 유전체막(AGI)을 통해 보조 게이트(AG)와 마주하고 있다. 제2 보디 부분(B2)의 다른 측방 표면이 BOX 층(20)과 마주하고 있다. 제1 보디 부분(B1)의 상부 표면은 게이트 유전체막(GI)을 통해 게이트 전극(G)(워드선(WL))과 마주하고 있다. 제1 보디 부분(B1)의 하부는 BOX 층(20)과 마주하고 있다. 보조 게이트(AG)는 게이트 전극(G)(워드선(W))에 연결되어 있다.
제5 실시예에서, 제2 보디 부분(B2)의 한 측방 표면만이 보조 게이트(AG)와 마주하고 있다. 이것으로 인해, 전체 보디 커패시턴스 Cb(total)에 대한 보디-게이트 커패시턴스 Cb(WL)의 비 Cb(WL)/Cb(total)가 제3 및 제4 실시예에 따른 비보다는 낮지만 종래의 기법에 따른 비보다는 높다.
제1 보디 부분(B1)의 상부 표면 및 측방 표면으로 이루어진 코너들은 둥글게 되어 있다. 그에 의해, 높은 전계가 보조 게이트(AG)로부터 제1 보디 부분(B1)의 코너들로 인가되는 것을 방지할 수 있다. 이것은 보조 게이트 유전체막(AGI)의 항복(breakdown)을 방지할 수 있다. 게다가, 제1 보디 부분(B1)의 코너들에 높은 전계가 발생되는 경우, 반전층 문턱 전압이 낮은 코너 트랜지스터가 형성되고 제1 보디 부분(B1)에서 기생 채널 전류가 증가한다. 기생 채널 전류의 보디(B)에 축적된 정공의 수에 대한 의존성이 낮다. 이것으로 인해, 기생 채널 전류가 증가하면, 데이터를 구분하는 것이 어렵다. 제1 보디 부분(B1)의 코너를 둥글게 함으로써, 코너 트랜지스터의 영향이 줄어들 수 있다. 제5 실시예에서, 제2 보디 부분(B2)이 아래쪽으로 뻗어 있기 때문에, 제2 보디 부분(B2)의 코너가 제1 보디 부분(B1)에 형성된다. 제3 실시예에서, 이와 달리, 제2 보디 부분(B2)이 위쪽으로 뻗어 있기 때문에, 코너 트랜지스터를 형성하기가 어려우며, 코너 트랜지스터가 형성되더라도, 코너 트랜지스터의 영향이 작다.
제5 실시예에 따른 메모리 셀은 PD-FBC이다. 따라서, 마이너스 전압을 플레이트(PL)에 인가할 필요가 없다. 소스(S) 및 드레인(D)과 플레이트(PL) 사이에 두꺼운 BOX 층(20)이 존재하는 것으로 인해, 플레이트(PL)와 소스(S) 사이의 기생 커패시턴스 및 플레이트(PL)와 드레인(D) 사이의 기생 커패시턴스가 작다.
보조 게이트(AG)의 물질로서, N 폴리실리콘 또는 P 폴리실리콘이 사용될 수 있다. 보조 게이트(AG)가 P 폴리실리콘으로 이루어져 있는 경우, 제2 보디 부분(B2)의 반전층 문턱 전압이 높아, 기생 채널을 형성하기가 어렵다. 보조 게이트 유전체막(AGI)이 게이트 유전체막(GI)보다 얇은 실리콘 산화물막일 수 있거나, 실리콘 산화물막보다 유전 상수가 더 높은 물질로 이루어져 있을 수 있다. 예를 들어, 보조 게이트 유전체막(AGI)이 ONO 막일 수 있다. 제2 보디 부분(B2)의 P-불순물 농도가 제1 보디 부분(B1)의 농도보다 높게 설정될 수 있다.
제3 및 제4 실시예만큼 명백하지는 않지만, 제5 실시예는 "1" 셀에 축적된 정공을 충분히 보유하면서 "0" 셀에 대한 GIDL을 저하시키는 이점을 나타낸다.
제5 실시예에 따른 FBC 메모리 장치를 제조하는 방법에 대해 기술한다. 도 40 내지 도 44는 도 39에 대응하는 단면도이다. 제5 실시예에서 사용되는 BOX 층(20)의 두께 및 SOI 기판의 SOI 층의 두께는 각각 150 nm 및 70 nm이다. P-불순 물이 1x1018 cm-3의 농도로 SOI 층(30) 내에 주입된다. 게이트 유전체막(GI)이 열 산화에 의해 SOI 층(30) 상에 형성된다. N 폴리실리콘(44) 및 SiN 캡(46)이 게이트 유전체막(GI) 상에 증착된다. SiN 캡(46) 및 폴리실리콘(44)이 리쏘그라피 및 RIE(Reactive Ion Etching)에 의해 게이트 전극 패턴으로 패턴화된다. SiN 스페이서(42)가 폴리실리콘(44)의 측방 표면 상에 형성된다. 그 결과, 도 40에 도시된 구조가 얻어진다.
도 41에 도시된 바와 같이, SiN 캡(46) 및 SiN 스페이서(42)를 마스크로서 사용하여, SOI 층(30) 및 BOX 층(20)이 이방성 에칭된다. 그에 의해 인접한 게이트 전극들(G) 간의 트렌치가 BOX 층(20)에 뻗어 있다. BOX 층(20)이 습식 에칭에 의해 수평 방향으로 에칭된다. 수평 에칭의 에칭량은 SiN 스페이서(42)의 폭과 거의 동일하게 설정된다.
비정질 실리콘이 증착되고, 이어서 질소 분위기에서 600 ℃에서 어닐링된다. 그에 의해, 비정질 실리콘은 고상 에피택셜 성장(solid-phase epitaxial growth)에 의해 실리콘층으로 변화된다. 실리콘층을 이방성 에칭함으로써, 도 42에 도시된 바와 같이 아래쪽으로 뻗어 있는 실리콘층(72)이 형성된다. 게다가, P-불순물이 1x1018 cm-3의 농도로 실리콘층(72) 내에 주입된다. 실리콘층(72)은 그 후에 제2 보디 부분(B2)으로 된다.
열인산 수용액에 의해 SiN 스페이서(42)를 제거한 후에, 보조 게이트 유전체막(AGI)으로서 역할하는 실리콘 산화물막(72)이 실리콘층(72)의 한 측방 표면 상에 형성된다. 도 43에 도시된 바와 같이, 보조 게이트(AG)의 물질인 P 폴리실리콘(74)이 인접한 게이트 전극들(G) 사이의 트렌치에 증착된다. 폴리실리콘(74)의 상부 표면의 높이가 폴리실리콘(44)의 상부 표면의 높이와 하부 표면의 높이 사이의 거의 중간이도록, 폴리실리콘(74)이 에치백된다.
폴리실리콘(74)로 덮여 있지 않은 보조 게이트 유전체막(AGI)이 습식 에칭에 의해 제거된다. P 폴리실리콘(75)이 폴리실리콘(74) 상에 추가적으로 증착된다. P 폴리실리콘(75)의 상부 표면이 N 폴리실리콘(44)의 상부 표면과 높이가 같도록, 폴리실리콘(75)이 에치백된다. 그 결과, 도 44에 도시된 구조가 얻어진다.
도 45의 (b) 및 도 45의 (c)에 도시된 바와 같이, 스토퍼 산화물막(77)이 열 산화에 의해 P 폴리실리콘(74)의 표면 상에 형성된다. 도 45의 (a) 및 도 45의 (c)에 도시된 바와 같이, 비정질 실리콘(78) 및 SiN 캡(79)이 스토퍼 산화물막(77) 및 SiN 캡(46) 상에 증착된다. SiN 캡(79) 및 비정질 실리콘(78)이 리쏘그라피 및 RIE에 의해 게이트 전극 패턴으로 패턴화된다. SiN 캡(79), 비정질 실리콘(78) 및 SiN 캡(46)을 마스크로서 사용하여, 소스 형성 영역 및 드레인 형성 영역에 인접한 요소 분리 영역들에 매립되어 있는 스토퍼 산화물막(77), P 폴리실리콘(74), 보조 게이트 유전체막(AGI), 및 실리콘층(72)이 순차적으로 이방성 에칭된다. 그 결과, 도 45의 (b)에 도시된 구조가 도 46에 도시된 구조로 변화된다. 유의할 점은, 폴리실리콘(44)이 SiN 캡(46 또는 79)으로 덮여 있는 도 45의 (a) 및 도 45의 (c)에 도시된 구조가 이 단계에서 아무런 변화도 없다는 것이다.
도 47의 (b)에 도시된 바와 같이, STI 물질이 하나의 소스 형성 영역과 하나 의 드레인 형성 영역 사이의 요소 분리 영역들 각각에 증착된다. 도 47의 (a)에 도시된 SiN 캡(79)을 스토퍼로서 사용하여, STI 물질이 CMP에 의해 연마된다.
그 다음에, SiN 캡(79) 및 STI 물질이 동시에 이방성 에칭된다. 이 때, 도 48의 (b)에 도시된 바와 같이, STI의 상부 표면이 N 폴리실리콘(44)의 상부 표면과 하부 표면 사이의 중간 부분 주변에 있도록, 각각의 소스 형성 영역과 각각의 드레인 형성 영역 사이의 요소 분리 영역에 있는 STI 물질이 에칭된다. 그 결과, 워드선 패턴으로 된 비정질 실리콘(78)이 남는다.
그 다음에, 비정질 실리콘(78) 및 N 폴리실리콘(44)이 동시에 이방성 에칭된다. 그 결과, 도 49의 (c)에 도시된 바와 같이, N 폴리실리콘(44), SiN 캡(46), P 폴리실리콘(74), 및 스토퍼 산화물막(77)이 워드선 형성 영역에 남는다. 그 후에, N 폴리실리콘(44) 또는 SiN 캡(46)을 마스크로서 사용하여, 소스(S) 및 드레인(D)이 형성된다. SiN 캡(46) 및 스토퍼 산화물막(77)이 제거된다. 폴리실리콘(44)(워드선(WL))의 측방 표면 상에 SiN 스페이서를 제공한 후에, 실리사이드(41)가 폴리실리콘(44)(워드선(WL)), 소스(S) 및 드레인(D) 상에 형성된다. 게다가, 층간 유전체막(ILD)을 증착한 후에, 소스선 컨택트(SLC), 비트선 컨택트(BLC), 소스선(SL) 및 비트선(BL)이 형성된다. 그 결과, 제5 실시예에 따른 FBC 메모리 장치가 완성된다.
(제6 실시예)
도 50은 본 발명의 제6 실시예에 따른 FBC 메모리 장치의 배선 배열을 나타낸 평면도이다. 제6 실시예에서, 소스선 컨택트(SLC) 및 비트선 컨택트(BLC)가 타 원으로 형성되며, 각각이 열 방향으로 주축을 갖는다. 워드선(WL)과 하나의 소스선 컨택트(SLC) 또는 비트선 컨택트(BLC) 간의 거리가 D인 경우, 각각의 소스선 컨택트(SLC) 및 비트선 컨택트(BLC)의 주축 Φ이 3F-2D로 표현된다.
도 51는 도 56의 라인 51-51를 따라 절취한 평면도이다. 도 52는 도 56의 라인 52-52를 따라 절취한 평면도이다. 도 51에 도시된 바와 같이, 열 방향으로 인접한 메모리 셀들(MC) 중에서 활성 영역(AA)(SOI 층(30))이 절단된다. 열 방향으로 인접한 2개의 메모리 셀(MC) 사이의 공간(SP)의 폭은, 예를 들어, 0.5 F이다.
도 53 내지 도 57은 각각 도 51의 라인 53-53, 54-54, 55-55, 56-56 및 57-57을 따라 절취한 단면도이다. 도 53에 도시된 바와 같이, 제6 실시예에 따르면, 각각의 공간(SP)은 열 방향으로 인접한 2개의 메모리 셀(MC)의 드레인(D)과 소스(S) 사이에 제공된다. 이것으로 인해, 소스(S) 및 드레인(D)이 각각의 메모리 셀(MC)에 대해 개별적으로 제공된다. 그렇지만, 각각의 소스선 컨택트(SLC) 또는 각각의 비트선 컨택트(BLC)는 열 방향으로 인접한 2개의 메모리 셀(MC) 간에 공유된다. 이러한 이유는, 공통 컨택트에 의해 메모리 셀(MC)에 각각 대응하도록 개별적으로 제공된 복수의 소스(A) 및 드레인(D)을 연결시키기 위해, 소스선 컨택트(SLC) 및 비트선 컨택트(BLC)가 타원으로 형성되고 각각이 도 50에 도시된 바와 같이 열 방향으로 주축을 갖기 때문이다.
열 방향으로 인접한 메모리 셀들이 공간(SP)에 의해 각각 분리되어 있기 때문에, 제6 실시예에서는 바이폴라 간섭(bipolar disturbance)이 일어나지 않는다. 바이폴라 간섭은 어떤 메모리 셀(MC)의 보디(B)에 축적된 정공이 소스(S) 또는 드 레인(D)을 통과하여 그 어떤 메모리 셀(MC)에 인접한 메모리 셀(MC) 내로 들어감으로써 데이터가 파괴되는 현상이다.
게다가, 제6 실시예에서, 각각의 소스선 컨택트(SLC) 및 비트선 컨택트(BLC)의 평면 형상이 열 방향으로 주축을 갖는 타원이다. 이것으로 인해, 각각의 소스선 컨택트(SLC) 또는 비트선 컨택트(BLC)가 복수의 인접한 소스층(S) 또는 복수의 인접한 드레인층(D)에 저저항으로 공통 연결될 수 있다.
도 54에 도시된 바와 같이, 각각의 제2 보디 부분(B2)은 행 방향에 수직인 방향에서 거꾸로 된 T자 형상의 단면을 갖는다. 열 방향에서 제2 보디 부분(B2)의 상부 부분의 폭은 도 53에 도시된 각각의 게이트 전극(G)의 폭과 같다. 제2 보디 부분(B2)의 하부 부분의 폭은 열 방향으로 인접한 공간들의 폭(열 방향에서 활성 영역(AA)의 폭)과 같다.
도 55에 도시된 바와 같이, 각각의 보조 게이트(AG)는 제2 보디 부분(B2)과 유사하게 행 방향에 수직인 방향으로 거꾸로 된 T자형 교차점을 갖는다. 보조 게이트(AG)의 하부 부분의 폭 및 상부 부분의 폭이 각각 제2 보디 부분(B2)의 것들과 같게 설정될 수 있다.
도 56에 도시된 바와 같이, 열 방향에 수직인 단면에서, 각각의 보디(B)는 H자 형상을 갖는다. 보다 구체적으로는, 보디(B)의 제1 보디 부분(B1)은 도 51 및 도 56에 도시된 바와 같이 열 방향에서 소스(S) 및 드레인(D)과 인접하고, 도 51 내지 도 56에 도시된 바와 같이 행 방향에서 제2 보디 부분(B2)에 연결되어 있다. 제2 보디 부분(B2)은 행 방향으로 배향된 제1 보디 부분(B1)의 측방 표면의 위쪽 방향 및 아래쪽 방향 둘다로 뻗어 있다.
제1 보디 부분(B1)의 상부 표면은 게이트 유전체막(GI)을 통해 하나의 게이트 전극(G)(워드선(WL))과 마주하고 있다. 제1 보디 부분(B1)의 하부 표면은 제1 역게이트 유전체막(BGI1)을 통해 플레이트(PL)와 마주하고 있다. 제1 보디 부분(B1)의 반대쪽에 있는 제2 보디 부분(B2)의 하부 부분의 측방 표면(제4 표면)은 게이트 유전체막(GI)을 통해 게이트 전극(G)(워드선(WL))과 마주하고 있다. 제2 보디 부분(B2)의 상부 부분의 양쪽 측방 표면(제3 및 제4 표면)은 게이트 유전체막(GI)을 통해 게이트 전극(G)(워드선(WL))과 마주하고 있다. 워드선 방향으로 배향된 제2 보디 부분(B2)의 하부 부분의 다른 측방 표면은 제2 백게이트 유전체막(BGI2)을 통해 플레이트(PL)와 마주하고 있다.
도 57에 도시된 바와 같이, 제2 보디 부분(B2)의 하부 부분이 비트선 컨택트(BLC)의 아래쪽으로 뻗어 있다. 제2 보디 부분(B2)의 하부 부분의 한 측방 표면은 보조 게이트(AG) 또는 게이트 전극(G)과 완전히 마주하고 있다. 도 51로부터 명백한 바와 같이, 각각의 드레인(D)은 제1 보디 부분(B1)에 인접해 있지만, 제2 보디 부분(B2)으로부터는 떨어져 있다. 따라서, 기생 pn 접합 커패시턴스 및 pn 접합 누설 전류를 증가시키지 않고 비 Cb(WL)/Cb(total)가 증가된다.
제6 실시예에 따른 FBC 메모리 장치를 제조하는 방법에 대해 기술한다. 도 58 내지 도 62는 도 56에 대응하는 단면도이다. 먼저, SOI 기판이 준비된다. BOX 층(20)의 두께 및 SOI 기판의 SOI 층(30)의 두께는 각각 15 nm 및 20 nm이다. 실리콘 산화물막(32)이 SOI 층(30) 상에 형성된다. SiN 마스크(34)가 실리콘 산화물 막(32) 상에 증착된다. 요소 분리 영역에 존재하는 SiN 마스크(34), 실리콘 산화물막(32), 및 SOI 층(30)은 이방성 에칭에 의해 제거된다. 도 58에 도시된 바와 같이, SiN 스페이서(36)가 SiN 마스크(34), 실리콘 산화물막(32), 및 SOI 층(30)의 측방 표면 상에 형성된다.
SiN 마스크(34) 및 SiN 스페이서(36)를 마스크로서 사용하여, BOX 층(20) 및 지지 기판(10)이 이방성 에칭된다. 그 결과, 도 59에 도시된 바와 같이, 각각이 지지 기판(10)의 표면으로부터 약 80 nm의 깊이를 갖는 트렌치들이 형성된다. 트렌치의 내부 표면을 열 산화함으로써, 15 nm의 두께를 갖는 제2 백게이트 유전체막(BGI2)이 형성된다.
SiN 스페이서(36)를 제거한 후에, 비정질 실리콘(82)이 SOI 층(30)의 측방 표면, SiN 마스크(34)의 측방 표면, BOX 층(20)의 측방 표면, 및 백게이트 유전체막(BGI2) 상에 증착된다. 비정질 실리콘(82)이 약 600 ℃에서 몇 시간 동안 어닐링된다. 그렇게 함으로써, 비정질 실리콘(82)이 고상 에피택셜 성장에 의해 SOI 층(30)의 측방 표면으로부터 위쪽으로 또 아래쪽으로 단결정화된다. 그 결과, 도 61에 도시된 바와 같이, 비정질 실리콘(62)이 SOI 층(30)에 연결된 단결정 실리콘(84)으로 변화된다. 트렌치의 하부에 존재하는 실리콘(84)은 이방성 에칭에 의해 제거되고, 그에 의해 STI 영역에 의해 실리콘(84)을 격리시킨다.
SiN 마스크(34) 및 실리콘 산화물막(32)을 제거한 후에, 수소 분위기에서 어닐링이 수행된다. 그에 의해, 실리콘(84)의 상부 코너가 둥글게 된다. 게다가, P-불순물이 실리콘(84)에 주입된다. SOI 층(30)이 제1 보디 부분(B1)으로서 역할 하고, 실리콘(84)이 제2 보디 부분(B2)으로서 역할한다.
도 62에 도시된 바와 같이, 게이트 유전체막(GI)이 SOI 층(30)의 상부 표면 및 실리콘(84)의 측방 표면 상에 형성된다. N 폴리실리콘(44) 및 SiN 마스크(46)가 게이트 유전체막(GI) 상에 증착된다. 이 때, N 폴리실리콘(44)이 요소 분리 영역 내의 트렌치들에 채워진다. 트렌치에 존재하는 폴리실리콘(44)은 보조 게이트(AG)로서 역할한다.
도 63은 열 방향에서 도 62의 라인 63-63를 따라 절취한 단면도이다. SiN 마스크(46)는 게이트 전극 패턴(워드선 배선 패턴)으로 패턴화된다. 산화물막 마스크(85)가 SiN 마스크(46)의 간극들 사이에 매립된다. 더미 워드선 영역(SWR)에 존재하는 SiN 마스크(46)가 제거된다. 그 결과, 도 64에 도시된 구조가 얻어진다.
산화물막 마스크(85)가 CMP에 의해 평탄화된다. 그 후에, 도 65의 (a)에 도시한 바와 같이, 산화물막 스페이서(86)가 산화물막 마스크(85)의 측방 표면 상에 형성된다. 열 방향에서 산화물막 스페이서(86)의 폭이 0.25 F이다. 그에 따라, 각각의 더미 워드선 영역(DWR)의 공간이 0.5 F이다. 산화물막 마스크(85), 산화물막 스페이서(86) 및 SiN 마스크(46)를 마스크로서 사용하여, 더미 워드선 영역(DWR) 내의 폴리실리콘(44), 게이트 유전체막(GI) 및 SOI 층(30)이 제거된다. 이 때, 도 65의 (a)의 라인 B-B 및 C-C를 따라 절취한 단면에 각각 도 65의 (b) 및 도 65의 (c)에 도시되어 있다.
그 다음에, 실리콘 산화물막(87)이 더미 워드선 영역(DWR) 상에 증착된다. 실리콘 산화물막(87)을 에치백함으로써, 산화물막 마스크(85) 및 산화물막 스페이 서(86)가 제거되고, 산화물막(87)의 상부 표면이 SOI 층(30)의 상부 표면과 높이가 같게 설정된다. 그 결과, 도 66의 (a) 내지 도 66의 (c)에 도시된 구조가 얻어진다. 도 66의 (b) 및 도 66의 (c)는 각각 도 66의 (a)의 라인 B-B, 및 C-C를 따라 절취한 단면도이다. 도 66의 (b)를 참조하면, 실리콘 산화물막(87)이 더미 워드선 영역(DWR)에 채워져 있다는 것을 잘 알 것이다.
SiN 마스크(46)를 마스크로서 사용하여, 폴리실리콘, 산화물막 및 폴리실리콘의 순서로 이방성 에칭이 수행된다. 도 67의 (a)는 도 66의 (a)에 도시된 단면도에 연속한 단면도이다. 도 67의 (a)에 도시된 바와 같이, 폴리실리콘(44)은 이러한 3-단계 이방성 에칭에 의해 게이트 전극 패턴으로 패턴화된다. 도 67의 (b)는 (도 66의 (c)에 도시된 단면도 이후의) 도 67의 (a)의 라인 B-B를 따라 절취한 단면도이다. 먼저, 폴리실리콘(44)이 중앙 부분까지 에칭된다. 소스 형성 영역 및 드레인 형성 영역에 인접한 제2 보디 부분(B2)의 상부 표면 상의 게이트 유전체막(GI)이 노광된다. 게이트 유전체막(GI)이 제거된다. 마지막 단계로서, 폴리실리콘(44) 및 제2 보디 부분(B2)이 에칭된다. 그에 의해, 소스 형성 영역 및 드레인 형성 영역 내의 제2 보디 부분(B2)의 상부 표면이 제1 보디 부분(B1)의 하부 표면의 위치보다 낮은 위치까지 에칭된다. 그 결과, 도 67의 (b)에 도시된 바와 같이, 각각의 제2 보디 부분(B2)이 하나의 소스(S) 및 하나의 드레인(D)으로부터 분리된다. 게다가, 각각의 보조 게이트(AG)의 상부 표면이 각각의 제1 보디 부분(B1)의 하부 표면보다 낮다.
SiN 마스크(46)를 제거한 후에, 도 68의 (a)에 도시된 바와 같이 SiN 스페이 서(42)가 게이트 전극(G)의 측벽 상에 형성된다. 도 68의 (b)에 도시된 바와 같이, SiN 스페이서(52)도 역시 제2 보디 부분(B2) 및 보조 게이트(AG) 상에 형성된다. 게이트 전극(G) 및 SiN 스페이서(42)를 마스크로서 사용하여, N-불순물 이온이 주입된다. 그에 의해, 소스(S) 및 드레인(D)이 형성된다. N-불순물 이온이 제2 보디 부분(B2) 내에 주입되지 않는다. 그 후에, 실리사이드(41)가 폴리실리콘(22)(워드선(WL)), 소스(S) 및 드레인(D) 상에 형성된다. 층간 유전체막(ILD)을 증착한 후에, 소스선 컨택트(SLC), 비트선 컨택트(BLC), 소스선(SL) 및 비트선(BL)이 형성된다. 그 결과, 제6 실시예에 따른 FBC 메모리 장치가 완성된다.
(제7 실시예)
도 69은 본 발명의 제7 실시예에 따른 FBC 메모리 장치의 평면도이다. 제7 실시예에서, 행 방향에서 제1 보디 부분(B1)의 하나의 측방 표면(제1 표면)은 게이트 유전체막(GI)을 통해 하나의 게이트 전극(G)과 마주하고 있고, 그의 다른 측방 표면(제2 표면)은 백게이트 유전체막(BGI)을 통해 플레이트(PL)와 마주하고 있다. 행 방향에서 제1 보디 부분(B1)의 측방 표면은 소스(S) 또는 드레인(D)과 마주하고 있다.
도 71 내지 도 74는 각각 도 70의 라인 71-71, 72-72, 73-73, 및 74-74를 따라 절취한 단면도이다. 도 73에 도시된 바와 같이, 하나의 보디(B)가 돌기 형상(Fin shape)으로 형성된다. 플레이트(PL)의 상부 표면이 보디(B)의 상부 표면과 하부 표면 사이의 중간 위치 근방에 위치한다. 도 70에 도시된 바와 같이, 보디(B)의 상부 표면(TFB)은 소스(S)의 상부 표면(TFS)의 위치 및 드레인(D)의 상부 표면(TFD)의 위치보다 더 높은 위치에 있다. 소스(S) 및 드레인(D)의 상부 표면보다 위치가 낮은 보디(B)의 위치는 "제1 보디 부분(B1)"이라고 정의되고, 제1 보디 부분보다 높은 부분은 "제2 보디 부분(B2)"이라고 정의된다.
제7 실시예에 따른 메모리 셀은 FD-FBC이다. 도 73에 도시된 바와 같이, 플레이트 전극과 게이트 전극 사이에 있는 반도체층의 폭(Ts)이 감소되는 경우, 데이터 판독 동작 동안의 신호량이 증가된다.
제7 실시예에 따르면, 보디(B)의 각각의 측방 표면에 채널이 형성된다. 이것으로 인해, 셀 크기가 감소되더라도, 채널 폭(Ws)이 일정하게 유지될 수 있다. 즉, 제7 실시예에 따르면, 데이터 "0"과 데이터 "1" 간의 드레인 전류차(신호차)를 유지하면서 각각의 메모리 셀(MC)이 축소될 수 있다. 각각의 메모리 셀(MC)의 크기가 더 작은 경우, 보디(B)의 높이 (W3+Ws)가 더 크게 설정될 수 있다. 그에 의해 드레인 전류가 증가되고, 따라서 고속 데이터 판독 동작을 실현할 수 있다.
보디(B)에 축적된 정공의 수가 감소되는 경우, 메모리 셀들(MC) 간에 "0" 셀 및 "1" 셀의 문턱 전압의 변동이 증가한다는 문제가 발생한다. 그렇지만, 돌기형 트랜지스터(Fin transistor)는 셀 크기를 증가시키지 않고 채널 폭을 보장해줄 수 있고, 따라서 문턱 전압의 변동을 억압시킬 수 있다. 다른 대안으로서, 하나의 메모리 셀이 2개의 돌기형 트랜지스터로 이루어져 있을 수 있다. 돌기의 높이가 더 크게 설정되면, 돌기 구조가 형성되어 있는 영역들 및 돌기 구조가 형성되어 있지 않은 영역들 간의 높이차가 더 크고, 에칭 및 리소그라피의 난이도가 증가된다. 2개의 돌기형 트랜지스터로 하나의 메모리 셀(MC)을 구성함으로써, 높이차를 증가시 키지 않고 채널 폭이 증가될 수 있다.
도 70에 도시된 바와 같이, 제2 보디 부분(B2)은 열 방향으로 배향된 2개의 표면(SFB1 및 SFB2)을 가지며, 측방 표면(SFB1 및 SFB2)은 소스(S) 또는 드레인(D)과 pn 접합을 형성하지 않는다. 소스(S) 및 드레인(D)의 상부 표면에 대한 제2 보디 부분(B2)의 상부 표면의 높이(W3)가 크게 설정되는 경우, 비 Cb(WL)/Cb(total)가 증가될 수 있다.
도 73 및 도 74에 도시된 바와 같이, 플레이트(PL)가 BOX 층(20)을 관통하여 지지 기판(10)에 연결된다. 마이너스 플레이트 전위가 메모리 셀 어레이의 주변 영역에서 지지 기판(10)에 인가된다. 도 73에 도시된 바와 같이, 플레이트(PL)가 약간만 제2 보디 부분(B2)의 하부 부분과 마주하고 있다. 유의할 점은, 제2 보디 부분(B2)가 게이트 전극(G)과 마주하는 면적이 제2 보디 부분(B2)이 플레이트(PL)와 마주하는 면적보다 크다는 것이다. 그렇게 함으로써, 제2 보디 부분(B2)과 게이트 전극(G) 사이의 커패시턴스가 제2 보디 부분(B2)과 플레이트(PL) 간의 커패시턴스보다 사실상 더 크다.
제2 보디 부분(B2)의 하부 부분이 약간만 플레이트(PL)와 마주하도록 설정되는 구조의 이점은 다음과 같다. 데이터를 판독하기 위해 게이트 전극(G)에 플러스 전압이 인가되면, 제2 보디 부분(B2)의 측방 표면이 게이트 전극(G)과 마주하고 있는 표면(제3 표면) 상에 반전층이 또한 형성된다. 데이터 판독 동작 동안의 드레인 전류는 2개의 성분, 즉 제1 보디 부분(B1)의 반전층을 흐르는 채널 전류와 돌아서 제3 표면을 흐르는 채널 전류을 포함하고 있다. 후자의 성분은 주로 제2 보디 부분(B2)의 하부 부분을 흐른다. 이것으로 인해, 후자의 성분은 플레이트(PL)로 끌려가는 정공의 수에 따라 변조된다. 그 결과, 데이터 판독 동작 동안에 드레인 전류차가 증가한다.
게다가, P-불순물이 고농도로 제2 보디 부분(B2)의 상부 부분 내로 주입될 수 있다. 이것은 기생 pn 접합 커패시턴스 및 pn 접합 누설 전류를 증가시키지 않고 보디(B)와 워드선(WL) 간의 용량성 결합을 증가시킬 수 있다.
제7 실시예에 따른 FBC 메모리 장치를 제조하는 방법에 대해 기술한다. 도 75 내지 도 79는 도 74에 대응하는 단면도이다. 먼저, SOI 기판이 준비된다. BOX 층(20)의 두께가 80 nm이다. SOI 층(30)의 두께가 80 nm이다. 실리콘 산화물막(32)이 SOI 층(30) 상에 형성된다. SiN 마스크(34)가 실리콘 산화물막(32) 상에 증착된다. 도 75에 도시된 바와 같이, 플레이트 형성 영역 내의 SiN 마스크(34), 실리콘 산화물막(32), SOI 층(30) 및 BOX 층(20)이 이방성 에칭에 의해 제거된다. 그에 의해 트렌치(92)가 형성된다. 이와 동시에, 논리 회로 영역 내의 STI 형성 영역에 있는 SiN 마스크(34), 실리콘 산화물막(32), 및 SOI 층(30)은 이방성 에칭에 의해 제거된다. 그 다음에, 실리콘 산화물막이 리소그라피 및 RIE에 의해 논리 회로 영역 내의 STI 형성 영역에만 채워진다. 이 때, 메모리 영역에 증착된 실리콘 산화물이 RIE에 의해 제거된다.
도 76에 도시된 바와 같이, 백게이트 유전체막(BGI)이 SOI 층(30)의 측방 표면 상에 형성된다. 백게이트 유전체막(BGI)의 두께는 약 10 nm이다. 이 때, 실리콘 산화물막(93)이 지지 기판(10) 상에 형성된다. N 폴리실리콘(94)이 트렌치(92) 의 내부 표면 상에 증착된다. N 폴리실리콘(94)이 백게이트 유전체막(BGI)을 덮는다. 이 상태에서, 실리콘 산화물막(93)이 에칭에 의해 제거된다.
게다가, 트렌치(92) 내에 N 폴리실리콘(94)을 채우기 위해 N 폴리실리콘(94)이 증착된다. N 폴리실리콘(94)의 상부 표면이 SOI 층(30)의 상부 표면보다, 예를 들어, 20 nm만큼 낮도록, N 폴리실리콘(94)이 에치백된다. N 폴리실리콘(94) 상에 증착되도록 STI 물질이 트렌치(92)에 채워진다. 이 STI 물질은 CMP에 의해 평탄화된다. SiN 마스크(34)가 열인산 수용액(hot phosphoric acid solution)에 의해 제거된다. 도 77에 도시된 바와 같이, 실리콘 산화물막(32)을 제거한 후에, 40 nm의 두께를 갖는 실리콘층(33)이 에피택셜 성장에 의해 SOI 층(30) 상에 증착된다. 보디(B)의 높이를 조절하기 위해 실리콘층(33)이 증착된다. 따라서, 실리콘층(33)의 두께가 필요에 따라 임의적으로 조절된다. 이 단계에서, 붕소 이온이 1x1018 cm-3의 농도로 실리콘층(33) 내에 주입될 수 있다.
도 78에 도시된 바와 같이, SiN 스페이서(95)가 STI 물질의 측벽 상에 형성되어, STI의 상부 표면이 SOI 층(30)의 상부 표면보다 더 높다. SiN 스페이서(95) 및 STI 물질을 마스크로서 사용하여, 실리콘층(33) 및 SOI 층(30)이 이방성 에칭된다. 보디(B)의 두께(Ts)는 행 방향에서의 SiN 스페이서(95)의 폭(SiN 스페이서(95)의 두께)에 의해 결정된다. 이 두께(Ts)는 F보다 작다. SOI 층(30)을 에칭함으로써, 플레이트들(PL) 사이의 SOI 층(30)에 트렌치(96)가 형성된다.
메모리 영역에서, 문턱 전압을 조절하기 위해 붕소 이온이 1x1017 cm-3 농도 로 보디(B) 내에 주입된다. 문턱 전압을 조절하기 위해 불순물 이온이 또한 논리 회로 영역 내의 활성 영역(AA)에 적절히 주입된다. 논리 회로 영역 내의 채널에서의 SOI 층(30)의 두께가 80 nm로 가정된다.
도 79에 도시된 바와 같이, 게이트 유전체막(GI)이 각각의 트렌치(96) 내의 SOI 층(96)의 각각의 측방 표면 상에 형성된다. 게이트 유전체막(GI)의 두께는 약 5 nm이다. 워드선 물질인 N 폴리실리콘(44)이 증착된다. 게다가, 마스크 물질인 SiN 캡(46)이 N 폴리실리콘(44) 상에 증착된다. SiN 마스크(46)는 게이트 전극 패턴(워드선 배선 패턴)으로 패턴화된다. SiN 캡(46)을 마스크로서 사용하여, N 폴리실리콘(44)이 이방성 에칭된다. 이 때, 도 79에 도시된 바와 같이, 에칭될 폴리실리콘(44)의 상부 표면이 플레이트(PL)의 상부 표면과 높이가 거의 같게 설정된다. 도 80은 도 73에 대응하는 단면도이다. 도 81의 (a) 내지 도 81의 (c)는 각각 도 80의 라인 A-A, B-B, 및 C-C를 따라 절취한 단면도이다. 논리 회로 영역에서, N 폴리실리콘(44)으로 형성된 게이트 전극(G)이 도 35의 (c)에 도시된 바와 같이 게이트 유전체막(GI) 상에 형성된다.
도 82 및 도 83은 각각 도 79 및 도 80 이후의 제조 단계들을 나타낸 단면도이다. 먼저, SiN 캡(46) 및 N 폴리실리콘(44)(게이트 전극(G))로 덮여 있지 않은 소스 형성 영역 및 드레인 형성 영역에 인접한 STI 물질 및 SiN 스페이서(95)가 제거된다. 이 때, SiN 캡(46)의 두께 및 에칭 시간은 SiN 캡(46)이 남아 있도록 설정된다. 따라서, 도 80에 도시된 단면도는 이 단계에서 거의 변하지 않은 채로 있다. 이 단계를 통해, SiN 캡(46) 및 폴리실리콘(44)(워드선(WL))로 덮여 있지 않 은 소스 형성 영역 및 드레인 형성 영역 내의 제2 보디 부분(B2)의 상부 표면이 노광된다.
SiN 캡(46)을 마스크로서 사용하여, SOI 층(30) 및 폴리실리콘(44)이 이방성 에칭된다. 그에 의해, 소스 형성 영역 및 드레인 형성 영역에서의 SOI 층(30)의 높이가, 예를 들어, 40 nm로 설정된다. 이 단계에서, SiN 캡(46)으로 덮여 있는 영역은 아직 에칭되지 않는다. 따라서, 도 83에 도시된 구조는 도 80에 도시된 구조와 거의 동일하다. 도 84의 (a) 내지 도 84의 (c)는 각각 도 83의 라인 A-A, B-B, 및 C-C를 따라 절취한 단면도이다. 도 84의 (a)에 도시된 바와 같이, 소스 형성 영역 및 드레인 형성 영역 내의 SOI 층(30)의 높이(Ws)는 40 nm이고, 보디 영역 내의 SOI 층(30)의 높이 (Ws+W3)는 120 nm이다. 도 82 및 도 84의 (c)에 도시된 바와 같이, 소스 형성 영역 및 드레인 형성 영역과 마주하고 있는 플레이트(PL)의 상부 표면이 SOI 층(30)의 하부 표면보다 낮도록 에칭된다. 플레이트(PL)이 드레인(D)과 마주하지 않기 때문에, 플레이트(PL)와 드레인(D) 사이의 기생 커패시턴스가 감소되어, 비트선(BL)을 고속이고 저전력 소모로 구동하는 것이 가능하다.
그 다음에, SIN 캡(46) 및 폴리실리콘(44)을 마스크로서 사용하여, N-불순물 이온이 주입된다. 그에 의해, 소스 형성 영역 및 드레인 형성 영역에 연장층(도시 생략)이 형성된다. 기판에 수직인 방향으로부터 N-불순물 이온을 주입하고 열 처리를 수행함으로써, 연장층이 각각의 게이트 전극(G)과 중첩한다. N-불순물 이온이 제2 보디 부분(B2)의 측방 표면으로 주입되지 못하도록 하기 위해, 측벽 스페이서를 사용하여 이온 주입이 수행될 수 있다. 그 후에, 제3 실시예와 유사하게, SiN 스페이서(42)가 형성되고, SiN 스페이서를 마스크로서 사용하여 소스(S) 및 드레인(D)이 형성된다. 층간 유전체막(ILD)을 증착한 후에, 소스선 컨택트(SLC), 비트선 컨택트(BLC), 소스선(SL) 및 비트선(BL)이 형성된다. 그 결과, 제7 실시예에 따른 FBC 메모리 장치가 완성된다.
(제8 실시예)
도 85은 본 발명의 제8 실시예에 따른 FBC 메모리 장치의 단면도이다. 제8 실시예에서, 각각의 STI가 도 73에 도시된 STI보다 얇게 형성된다. 그렇게 함으로써, 게이트 전극(G)이 게이트 유전체막(GI)을 통해 각각의 제2 보디 부분(B2)의 양쪽 측방 표면과 마주한다. 따라서, 제8 실시예에 따르면, 비 Cb(WL)/Cb(total)가 제7 실시예에 따른 비보다 더 높게 될 수 있다. 제8 실시예에 따른 FBC 메모리 장치가 다른 측면들에서는 제7 실시예에 따른 FBC 메모리 장치와 유사하게 구성될 수 있다.
제8 실시예에 따른 FBC 메모리 장치를 제조하는 방법에 대해 기술한다. 제조 단계들이 도 77까지 제7 실시예에 따른 단계들과 유사하다. 그 다음에, SiN 스페이서(95)가 STI 물질의 각각의 측방 표면 상에 형성된다. 도 86에 도시된 바와 같이, STI 물질의 높이가 습식 에칭에 의해 감소된다. 그 후에, SiN 스페이서(95) 및 STI 물질을 마스크로서 사용하여, SOI 층(30)이 이방성 에칭된다. 도 79 및 이후의 도면들에 도시된 단계를 실행한 후에, 제8 실시예에 따른 FBC 메모리 장치가 완성된다.
(제9 실시예)
도 87은 본 발명의 제9 실시예에 따른 FBC 메모리 장치의 평면도이다. 제9 실시예는 제2 보디 부분(B2)이 요소 분리 영역에 인접하지 않고 한 워드선(WL)을 따른 단면에서 활성 영역(AA)의 중앙 부분에 형성된다는 점에서 제3 실시예와 다르다. 제3 실시예에서, 하나의 메모리 셀은 2개의 연장 부분(extending portion)으로 구성되어 있다. 제9 실시예에서, 하나의 메모리 셀은 1개의 연장 부분으로 구성되어 있다. 따라서, 셀 크기가 감소되는 경우, 제9 실시예에 따른 FBC 메모리 장치가 보다 용이하게 제조될 수 있다.
도 88은 도 87의 라인 88-88를 따라 절취한 단면도이다. 제9 실시예에서, 제3 실시예와 유사하게, 각각의 게이트 전극(G)은 하나의 제1 보디 부분(B1)의 상부 표면 및 하나의 제2 보디 부분(B2)의 측방 표면(S3 및 S4)과도 마주하고 있다. 도 88의 라인 89-89를 따라 절취한 단면도는 도 14의 단면도와 유사하다. 그렇지만, 도 14와 달리, 소스선 컨택트(SLC), 비트선(BL), 및 비트선 컨택트(BLC)가 제9 실시예에 따른 도 88에 도시된 단면에는 추가되어 있다. 도 88의 라인 90-90를 따라 절취한 단면도는 도 13의 단면도와 유사하다. 그렇지만, 도 13과 달리, 소스선 컨택트(SLC), 비트선(BL), 및 비트선 컨택트(BLC)가 제9 실시예에 따른 도 87에 도시된 단면에는 생략되어 있다. 제9 실시예에서, 각각의 제2 보디 부분(B2)은 열 방향으로 배향된 2개의 측방 표면(SFB1 및 SFB2)을 가지며, 측방 표면(SFB1 및 SFB2)은 소스(S) 또는 드레인(D)과 pn 접합을 형성하지 않는다. 따라서, 제9 실시예에 따른 FBC 메모리 셀은 제3 실시예에 따른 FBC 메모리의 이점과 유사한 이점을 달성할 수 있다.
(제10 실시예)
본 발명의 제10 실시예에 따른 FBC 메모리 장치를 구동하는 방법에서, 제2 실시예와 유사하게, 제2 사이클에서, 선택된 워드선(WL0)에 연결되어 있는 메모리 셀(MC00 및 MC10) 중에서 선택된 메모리 셀(MC00)로부터 정공이 추출된다. 그렇지만, 제10 실시예에 따른 비선택된 비트선(BL1)의 전위가 제2 실시예에 따른 전위와 다르다. 제10 실시예에 따르면, 제2 사이클에서, 선택된 워드선(WL0)의 전위는 소스선 전위를 기준으로 메모리 셀(MC)에 축적된 다수 캐리어의 극성과 동일한 극성으로 바이어스된 전위이다. 제2 사이클에서, 선택된 비트선(BL0)의 전위 및 비선택된 비트선(BL1)의 전위는 소스선 전위를 기준으로 메모리 셀(MC)에 축적된 다수 캐리어의 극성에 대해 반전된 극성으로 바이어스된 전위이다. 비선택된 비트선(BL1)의 전위는 선택된 비트선(BL0)의 전위보다 절대값이 더 크다. 보다 구체적으로는, 소스선 전위(VSL)보다 낮은 제4 전위(VWLH)(예를 들어, 약 1.4 V)가 선택된 워드선(WL0)에 인가된다. 소스선 전위(VSL)보다 낮은 제3 전압(VBLL)(예를 들어, 약 -0.9 V)이 선택된 비트선(BL0)에 인가된다. 그렇게 함으로써, 선택된 메모리 셀(MC00)의 보디(B)로부터 정공을 제거하기 위해, 선택된 메모리 셀(MC00)의 드레인(D)과 보디(B) 간의 pn 접합에 순방향 바이어스가 인가된다. 소스선 전위(VSL)보다 낮은 제5 전압(VBL2)(예를 들어, -0.2 V)이 비선택된 비트선(BL1)에 인가된다. 그에 의해 약한 순방향 바이어스가 비선택된 메모리 셀(MC10)의 소스(S)와 보디(B) 사이의 pn 접합에 인가된다. 그에 의해 비선택된 메모리 셀(MC10)로부터 소량의 정공이 제거된다.
도 89는 제10 실시예에 따른, 제1 사이클 기록 시간(Tw1)과 데이터 판독 동작 동안의 드레인 전류차 사이의 관계를 나타낸 그래프이다. 시뮬레이션의 구조가 도 17에서 사용된 것과 동일하다. 메모리 셀(MC)의 각각의 전극에 인가되는 전위가 도 15에 도시된 전위와 거의 동일하다. 도 89은 "1" 셀에 대한 비트선 전위(제5 전위)(VBL2)가 0 V에서 -0.1 V로 또 -0.2 V로 변경된 경우의 시뮬레이션 결과를 나타낸 것이다. 비트선 전위(제5 전위)(VBL2)가 0 V에서 -0.1 V로 또 -0.2 V로 하강하면, 드레인 전류차의 제1 사이클 기록 시간(Tw1)에 대한 의존성이 감소된다. 제10 실시예에서, "1" 셀의 정공의 수가 제2 사이클에서 감소하는 동안, 제1 사이클 기록 시간(Tw1)으로 인한 신호차의 변동이 제2 사이클에서의 피드백 동작에 의해 감소된다. 그에 따라, "0" 셀들 중에서 문턱 전압이 보다 낮은 "0" 셀과 "1" 셀들 중에서 문턱 전압이 보다 높은 "1" 셀 간의 문턱 전압차가 더 크고, 따라서 수율이 향상된다.
게다가, 도 89에 도시된 바와 같이, VBL2가 0 볼트(VBL2=0V)인 경우, 제2 보디 부분(B2)을 포함하는 구조(제3 실시예)는 제1 사이클 기록 시간(Tw1)으로 인한 신호차의 변동이 종래의 구조보다 작다. 제1 사이클 기록 시간(Tw1)이 5 ns정도로 짧은 경우, 제3 실시예에 따른 신호차가 종래의 구조의 신호차보다 크다. 비트선 "0" 간섭을 억압하기 위해(즉, "1" 셀 내의 정공을 완전히 유지하기 위해) 제2 사이클에서 선택된 비트선(BL0)의 전위(VBLL)가 종래의 구조의 전위와 비교하여 소스 전위(VSL)에 가깝게 설정되더라도, "0" 셀과 "1" 셀 간의 문턱 전압차가 종래의 기법에 따른 문턱 전압차보다 크게 유지될 수 있다. 따라서, 제2 보디 부분(B2)을 포함하는 구조는 비트선 "0" 간섭의 억압("1" 셀에 축적된 정공을 보유하는 보유 시간의 증가)에 도움이 될 수 있다.
(제11 실시예)
제11 실시예는 데이터 보유 상태에서의 전압이 제1 실시예와 다르다. 도 90은 본 발명의 제11 실시예에 따른 FBC 메모리 장치에 의해 수행되는 동작을 나타낸 타이밍도이다. 데이터 기록 동작 동안의 전압이 제1 실시예의 전압과 동일하다.
데이터 보유 상태에서의 모든 비트선(BL)의 전위 및 모든 소스선(SL)의 전위가 제2 전위인 것으로 가정한다. 또한 데이터 보유 상태에서의 모든 워드선(WL)의 전위가 제7 전위인 것으로 가정한다. 게다가, 데이터 판독 동작, 데이터 기록 동작, 및 데이터 보유 시간에 공통인 플레이트 전위가 제8 전위인 것으로 가정한다. 제6 전위(VBLL)(예를 들어, -0.9 V)가 소스 전위(VSL)(0 V)를 기준으로 정공의 극성에 대해 반전된 극성을 갖는 전위이다. 제7 전위인 워드선 전위(VWLP)(예를 들어, -2.2 V)가 제6 전위를 기준으로 정공의 극성에 대해 반전된 극성을 갖는 전위이다. 제8 전위인 플레이트 전위(VPL)(예를 들어, -2.4 V)가 제6 전위를 기준으로 정공의 극성에 대해 반전된 극성을 갖는 전위이다.
데이터 보유 상태에서의 각각의 메모리 셀(MC)의 드레인(D)과 게이트(G) 간의 전압차(VDG) 및 소스(S)와 게이트(G) 간의 전압차(VSG)가 큰 경우, 보디(B)와 게이트(G) 간의 계면 근방에서의 전계가 높다. 데이터 보유 상태에서의 드레인(D)과 플레이트(P) 간의 전압차(VDP)가 큰 경우, 보디(B)와 플레이트(P) 간의 계면 근방에서의 전계가 높다. 보디(B)와 게이트(G) 간의 계면에서의 높은 전계 및 보 디(B)와 플레이트(P) 간의 계면에서의 높은 전계는 GIDL을 야기한다.
한편, 제11 실시예에서, 데이터 보유 상태에서의 소스선 및 비트선 전위(VBLL)(-0.9 V)는 데이터 기록 동작 및 데이터 판독 동작 동안에 기준 전위(VSL)(0 V)보다 낮게 설정된다. 데이터 보유 상태에서 소스 전압 및 드레인 전압이 -0.9 V로 설정되는 경우, 전압차(VDG 및 VSG)의 절대값이 1.3 V이고, 전압차(VDP 및 VSP)의 절대값이 1.5 V이다. 이것으로 인해, 제11 실시예에 따른 보디(B)와 게이트(G) 사이 및 보디(B)와 플레이트(P) 사이의 계면에서의 전계가 제1 실시예에 따른 전계보다 낮다. 그 결과, 데이터 보유 상태에서의 GIDL이 저하되고, 그에 의해 "0" 셀에 대한 데이터 보유 시간이 증가된다.
데이터 "1"을 하나의 메모리 셀(MC)에 기록하기 위해, 플레이트 전압(VPL)(-2.4 V)과 소스 전압 또는 드레인 전압 간의 차를 어느 정도 크게 설정할 필요가 있다. 이것으로 인해, 소스 전압이 -0.9 V인 경우, 데이터 "1"을 기록하는 동작이 어쩌면 불충분하게 수행될 수 있다. 따라서, 데이터 기록 동작 동안에 소스 전위를 0 V로 설정하는 것이 바람직하다. 그에 의해, 플레이트 전극(지지 기판(10))과 마주하는 보디(B)의 하부 표면(제2 표면)에 정공을 축적할 수 있다. 이와 마찬가지로, 데이터 판독 동작 동안에, 정공이 보디(B)의 하부 표면에 축적되는 경우, 데이터 "0"와 데이터 "1" 간의 드레인 전류차가 증가될 수 있다. 따라서, 데이터 기록 동작 및 데이터 판독 동작 동안에, 선택된 소스선(SL)의 전위가 VSL(0 V)로 설정된다. 특히 FBC 메모리 셀이 FD-FBC인 경우, 데이터 기록 동작 및 데이터 판독 동작 동안에 소스 전압에 대해 깊은 마이너스 전위를 플레이트에 인가하는 것이 중 요하다.
게다가, 워드선 전위가 0 V로 설정된 상태에서 데이터가 보유될 때, 게이트 전극(G)과 보디(B) 간의 계면이 공핍 상태로 된다. 계면이 공핍되면, 계면 준위를 통한 누설 전류가 상당히 증가된다. 따라서, 워드선 전위를 소스 전위를 기준으로 마이너스 전위로 설정하고 이와 유사하게 드레인 전위를 플레이트 전위로 설정하는 것이 바람직하다. 그렇게 설정함으로써, 계면을 축적 상태로 설정하면서 데이터가 보유될 수 있다.
도 90을 참조하면, 제2 사이클의 실행 이후 약 36 ns부터 약 38 ns까지의 기간 또 약 72 ns부터 약 74 ns까지의 기간에서, 워드선 구동기(WLD)는 선택된 워드선(WL0)의 전위를 데이터 보유 상태에서의 전위인 워드선 전위(VWLP)(-2.2 V)로 하강시킨다. 약 38 ns부터 약 40 ns까지의 기간 또 약 74 ns부터 약 76 ns까지의 기간에서, 각각의 센스 증폭기(S/A) 및 소스선 구동기(SLD)는 비트선 전위 및 소스선 전위를 각각 데이터 보유 상태에서의 전위인 전위(VBLL)(-0.9 V)로 하강시킨다. 이 때, 비트선 전위 및 소스선 전위가 제6 실시예와 같이 "1" 셀의 보디 전위와 거의 같다.
제1 실시예에서, 비트선 전위 및 소스선 전위는 데이터 보유 상태에서 VSL(0 V)인 채로 있다. 제11 실시예에서, 이와 달리, 비트선 전위 및 소스선 전위가 데이터 보유 상태에서 전위 VBLL(-0.9 V)로 하강된다. 약 75 ns에서, 데이터 보유 상태에서의 "0" 셀의 SOI 층에서의 최대 전계가 0.78 MV/cm이다. 반면에, 비트선 전위 및 소스선 전위가 VSL(0 V)로 유지되는 경우, "0" 셀의 최대 전계가 1.98 MV/cm이다. 이와 같이, 데이터 기록 상태로부터 데이터 보유 상태로의 천이 동안에 소스선 구동기(SLD)로 하여금 소스 전위의 극성을 반전된 극성으로 변경시키게 함으로써, "0" 셀의 최대 전계가 더 낮고, 데이터 보유 시간이 더 길다.
(제12 실시예)
도 91은 본 발명의 제12 실시예에 따른 FBC 메모리 장치의 조감도이다. 제12 실시예에서, SOI 층(30)이 돌기 형상으로 형성된다. 게다가, 각각의 게이트 전극(G)이 행 방향에 수직인 방향에서 거꾸로 된 T자 형상의 단면을 갖는다.
도 92는 SOI층(30)의 상부 표면을 따른 평면도이다. 도 93은 SOI층(30)의 하부 표면을 따른 평면도이다. 제12 실시예에 따른 배선 배열은 도 11에 도시된 것과 유사하다. 도 94 내지 도 98은 각각 도 92의 라인 94-94, 95-95, 96-96, 97-97 및 98-98을 따라 절취한 단면도이다.
도 92로부터 알 수 있는 바와 같이, 소스(S), 드레인(D) 및 제2 보디 부분(B1)이 SOI 층(30) 상에 형성된다. 열 방향에서 각각의 게이트 전극(G)의 폭(WG1)은 열 방향에서 각각의 제1 보디 부분(B1)의 폭(WB1)과 거의 같다. 열 방향에서 플레이트(PL)의 폭(WPL)은 열 방향에서 각각의 게이트 전극(G)의 폭(WG1)보다 작다. 이것으로 인해, 각각의 메모리 셀(MC)의 보디(B)와 드레인(D) 사이의 접합 및 그의 보디(B)와 소스(S) 간의 접합(도 92에서 X1으로 나타낸 부분)에 대한 플레이트 전위의 영향이 작다. 즉, "1" 셀에 정공을 충분히 축적하기 위해 높은 마이너스 전위가 플레이트(PL)에 인가되더라도, 접합 X1에서의 전계가 낮게 설정될 수 있다. 따라서, 데이터 보유 상태에서 "0" 셀에서의 GIDL을 저하시키고 데이터 보유 시간을 증대시킬 수 있다.
도 93에 도시된 바와 같이, 제2 보디 부분(B2)이 전체 SOI 층(30) 상에 형성되지만, 소스층(S) 및 드레인층(D)이 SOI 층(30) 상에 나타나지 않는다. 열 방향에서 하나의 게이트 전극(G)의 폭(WG2)은 열 방향에서 하나의 제2 보디 부분(B2)의 폭(WB2)과 동일하다. 열 방향에서 플레이트(PL)의 폭은 SOI 층(30)의 상부 표면의 폭(WPL)과 동일하다. 이 구조에 의해 보디(B)와 워드선(WL) 간의 용량성 결합이 보디(B)와 플레이트(PL) 간의 용량성 결합보다 크게 될 수 있다.
도 94에 도시된 바와 같이, 하나의 워드선(WL)을 따른 단면에서, SOI 층(30)의 제1 측방 표면(제1 표면)(SF1) 전체가 게이트 전극(G)과 마주하고 있다. 플레이트(PL)의 상부 표면이 SOI 층(30)의 상부 표면(TFB)의 위치보다 높은 위치에 있다. 이것으로 인해, SOI 층(30)의 제2 측방 표면(제2 표면)(SF2) 전체가 플레이트(PL)와 마주하고 있다. 따라서, 보디(B)에 축적된 정공의 수가 증가될 수 있다.
도 95 및 도 96에 도시된 바와 같이, 각각의 소스(S)의 하부 표면(BFS) 및 각각의 드레인(D)의 하부 표면(BFD)이 SOI 층(30)의 하부 표면(BFB)에 도달하지 않는다. 보디(B) 중에서, 소스(S)의 하부 표면(BFS) 및 드레인의 하부 표면(BFD)의 아래쪽으로 뻗어 있는 부분이 제2 보디 부분(B2)으로서 정의된다. 제2 보디 부분(B2)은 열 방향으로 배향된 2개의 측방 표면(SFB1 및 SFB2)을 가지며, 2개의 측방 표면(SFB1 및 SFB2)은 소스(S) 또는 드레인(D)과 pn 접합을 형성하지 않는다. 제2 보디 부분(B2)의 상부 부분은 수직 방향에서 소스(S) 및 드레인(D)에 인접해 있다. 제2 보디 부분(B2)은 소스(S)와 드레인(D) 사이에 끼어 있는 제1 보디 부 분(B1)에 연결되어 있다.
드레인(D)의 하부 표면(BFD)을 기준으로 보디(B)의 상부 표면(TFB)의 높이(Ws)가 채널 폭에 대응한다. 보디(B)의 하부 표면(BFB)을 기준으로 제2 보디 부분(B2)의 높이(W3)를 크게 설정함으로써, 비 Cb(WL)/Cb(total)가 높게 설정될 수 있다. 제12 실시예는 제7 실시예에 기술된 이점들과 동일한 이점들을 나타낼 수 있다.
도 97에 도시된 바와 같이, 행 방향에 수직인 단면에서, 한 워드선(WL)의 폭은 WGT이고, 제1 보디 부분(B1)과 마주하고 있는 각각의 게이트 전극(G)의 폭은 WG1(>WGT)이며, 제2 보디 부분(B2)과 마주하고 있는 게이트 전극(G)의 폭은 WG2(>WG1)이다. 제11 실시예에 따른 구조에서, 하나의 워드선(WL)과 하나의 비트선 컨택트(BLC) 간의 거리, 하나의 워드선(WL)과 하나의 소스선 컨택트(SLC) 간의 거리, 및 게이트 길이(열 방향에서 제1 보디 부분(B1)의 폭)를 확보하면서, 셀 크기가 감소될 수 있다. 도 98에 도시된 바와 같이, 열 방향에서 하나의 워드선(WL)의 폭(WGT)은 열 방향에서 플레이트(PL)의 폭(WPL)과 같다.
제12 실시예에 따른 FBC 메모리 장치를 제조하는 방법에 대해 기술한다. 먼저, 제7 실시예에 따른 단계들과 유사한 단계를 통해, 도 76에 도시된 구조가 얻어진다. 이 상태에서, 실리콘 산화물막(93)이 습식 에칭에 의해 제거된다. N 폴리실리콘(94)을 증착한 후에, N 폴리실리콘(94)의 상부 표면이 SOI 층(30)의 상부 표면보다, 예를 들어, 20 nm만큼 높도록, N 폴리실리콘(94)이 에치백된다. 그 후에, 제7 실시예와 유사하게, 트렌치(92) 내의 폴리실리콘(94) 상에 STI 물질을 채우는 단계, STI 물질을 CMP에 의해 평탄화하는 단계, 열인산 수용액을 사용하여 SiN 마스크(34)를 제거하는 단계, 실리콘 산화물막(32)을 제거하는 단계, SiN 스페이서(95)를 형성하는 단계, 및 트렌치(96)를 형성하는 단계가 실행된다. 도 99는 이 단계에서의 단면을 나타낸 것이다.
도 100에 도시된 바와 같이, 게이트 유전체막(GI)이 형성된다. N 폴리실리콘(44), SiN 캡(46), 실리콘 산화물막(SiO2) 층(97), 및 비정질 실리콘층(98)이 순차적으로 증착된다. 도 101은 도 97에 대응하는 단면도이다. 비정질 실리콘층(98)이 도 101에 도시된 바와 같이 패턴화된다. 이 때, 각각이 폭(F)을 갖는 공간이 비트선 컨택트(BLC) 및 소스선 컨택트(SLC)를 형성하기 위한 형성 영역을 따라 형성된다. 비정질 실리콘 스페이서(99)가 비정질 실리콘층(98)의 측벽 상에 형성된다. 그 결과, 각각이 폭 0.5F를 갖는 공간이 형성된다.
도 102는 도 101에 도시된 단면도에 연속한 단면도이다. 도 102에 도시된 바와 같이, 비정질 실리콘층(98) 및 비정질 실리콘 스페이서(99)를 마스크로서 사용하여, 실리콘 산화물층(97) 및 SiN 캡(46)이 이방성 에칭된다. 열인산 수용액을 사용하여 SiN 캡(46)을 에칭함으로써, 각각이 폭(WG1)을 갖는 SiN 캡(46)이 형성된다. 폭(WG1)은 열 방향에서 각각의 제1 보디 부분(B1)의 폭에 대응한다.
도 103의 (a) 내지 도 103의 (c)는 각각 도 102에 도시된 단면도에 연속한 것으로서, 도 96 내지 도 98에 대응하는 단면도이다. 도 103의 (a) 내지 도 103의 (c)에 도시된 바와 같이, 실리콘 산화물막 층(97)을 마스크로서 사용하여, 플레이 트(PL), 게이트 전극(G) 및 SOI 층(30)이 이방성 에칭된다. 열 방향에서 인접한 메모리 셀들(MC)은 그에 따라 트렌치(Tr)에 의해 고립된다. 각각의 게이트 전극(G)은 열 방향에서 폭(WG2)을 갖는다.
도 104의 (a) 내지 도 104의 (c)는 각각 도 103의 (a) 내지 도 103의 (c)에 연속한 단면도이다. 도 104의 (a) 내지 도 104의 (c)에 도시된 바와 같이, 트렌치(Tr)가 산화물막(100)으로 채워진다. 이 때, 산화물막(100)의 상부 표면이 SiN 스페이서(95)의 높이와 거의 같은 높이로 설정된다. SiN 캡(46)을 마스크로서 사용하여, 게이트 전극(G)이 이방성 에칭된다. 그 결과, 거꾸로 된 T자 형상의 게이트 전극(G)이 형성된다. 각각의 거꾸로 된 T자 형상의 게이트 전극(G)의 상부 부분은 열 방향에서 폭(WG1)을 가지며, 그의 하부 부분은 열 방향에서 폭(WG2)을 갖는다. 그 다음에, N-불순물 이온이 경사 주입되고(implanted obliquely), 그에 의해 SOI 층(30) 내의 각각의 소스 영역 또는 드레인 영역에 연장층을 형성한다. 이 단계에서, SOI 층(30)의 다른 측방 표면은 플레이트(PL)로 덮이지 않는다.
도 105의 (a) 내지 도 105의 (c)는 각각 도 104의 (a) 내지 도 104의 (c)에 연속한 단면도이다. 도 105의 (b)에 도시된 바와 같이, 산화물막(101)이 요소 분리 영역에 채워진다. 이 때, 게이트 전극(G)의 하부 부분, 즉 제2 보디 부분(B2)과 마주하는 부분을 덮기 위해 산화물막(101)이 형성된다. SiN 캡(46)을 마스크로서 사용하여, N 폴리실리콘이 이방성 에칭된다.
도 106의 (a) 내지 도 106의 (c)는 각각 도 105의 (a) 내지 도 105의 (c)에 연속한 단면도이다. 도 106의 (c)에 도시된 바와 같이, N 폴리실리콘(94)을 이방 성 에칭함으로써, 플레이트(PL)의 폭이 WPL로 설정된다. 이와 동시에, 게이트 전극 물질(44)이 이방성 에칭되고, 그에 의해 각각의 워드선(WL)의 폭이 WGT로 설정된다. 이 때, 각각의 게이트 전극(G)의 하부 부분의 폭은 WG2인 채로 있다. SiN 캡(46) 및 SiN 스페이서(95)를 제거한 후에, 제3 실시예에 따른 도 25 및 후속 도면들에 도시된 단계들이 실행되고, 그에 의해 제12 실시예에 따른 FBC 메모리 장치가 완성된다.
(제13 실시예)
본 발명의 제13 실시예에 따른 FBC 메모리 장치는 전하 펌핑 동작 및 충격 이온화 동작의 결합인 자율 리프레쉬 동작에 적합하도록 구성되어 있다. 자율 리프레쉬 동작에서, 복수의 열 및 복수의 행에 연결된 다수의 메모리 셀(MC)이, 센스 증폭기(S/A)를 사용하여 각각의 메모리 셀(MC)에 저장된 데이터를 식별하지 않고, 한꺼번에 리프레쉬될 수 있다. 이것은 FBC 메모리 장치의 전력 소모를 감소시킬 수 있다.
자율 리프레쉬 동작에서의 전하 펌핑 공정(동작)에서, 메모리 셀(MC)에 연결된 워드선(WL)이 턴온되는 경우, 반전층 내의 전자의 일부가 각각의 메모리 셀(MC)의 게이트 유전체막(GI)과 보디(B) 간의 계면에 존재하는 계면 준위에 의해 포획된다. 워드선(WL)이 OFF 상태로 복귀하면, 보디(B)에 축적된 정공이 포획된 전자와 재결합하여 사라지고, 그에 의해 전하 펌핑 전류가 흐른다. "0" 셀 및 "1" 셀에 축적된 정공의 수가 계면 준위의 수에 비례하는 전하 펌핑 전류에 의해 감소된다. 계면 준위의 수가 전하 펌핑 동작이 수행되기 바로 전에 역방향 pn 접합 누설 전류 또는 밴드간 터널링 누설 전류에 의해 증가되는 정공의 수보다 많도록 설정된다.
자율 리프레쉬 동작에서의 충격 이온화 공정(동작)에서, 각각의 메모리 셀(MC)의 소스(S)와 드레인(D) 간에 큰 전위차가 제공되고, 그에 의해 소스(S) 또는 드레인(D) 근방에 높은 전계 영역을 형성한다. "0" 셀에 대한 문턱 전압과 "1" 셀에 대한 문턱 전압 사이의 중간 전압이 메모리 셀(MC)에 연결된 워드선(WL)에 인가된다. 그 결과, "0" 셀에서의 정공의 수(또는 보디 전위)과 "1" 셀에서의 정공의 수에 따라 드레인 전류차가 발생되고, "0" 셀과 "1" 셀 간에 충격 이온화 전류가 다르다. 전하 펌핑 동작에 의해 상실된 정공보다 더 많은 정공이 충격 이온화에 의해 "1" 셀에 제공된다. 그렇지만, "0" 셀에서 충격 이온화가 일어나지 않기 때문에 "0" 셀에 정공이 제공되지 않는다.
제13 실시예에 따른 각각의 메모리 셀(MC)은 게이트 전극(G)이 보디(B)와 마주하고 있는 게이트 유전체막(GI)과 보디(B) 사이의 계면에 평균 15개의 계면 준위를 갖는다. 제13 실시예에 따른 구조는 도 91 내지 도 98에 도시된 구조와 거의 유사할 수 있다. 질화물막 또는 산화물막과 질화물막의 복합막(compound film)이 게이트 유전체막(GI)으로서 사용된다. 계면 준위의 면밀도는 약 1 x 1012/cm2이다. 각각의 "1" 셀에 축적된 정공의 수는 계면 준위의 평균 수보다 충분히 크게, 예를 들어, 평균 200으로 설정된다. 이러한 이유는 각각의 "1" 셀에 축적된 정공의 수가 전하 펌핑 동작에 의해 크게 감소되는 경우 "1" 셀이 "0" 셀과 구분될 수 없기 때문이다. 앞서 이미 설명한 바와 같이, 계면 준위의 평균 수를 데이터 보유 상태 에서 누설 전류에 의해 증가되는 정공의 수보다 충분히 더 크게 설정할 필요가 있다. 제13 실시예에 따르면, 셀 크기를 더 크게 하지 않고도 각각의 "1" 셀에 축적된 정공의 수 및 게이트 전극(G)과 마주하고 있는 계면에 있는 계면 준위의 수가 증가될 수 있다.
(제13 실시예의 수정예)
도 107 내지 도 109는 본 발명의 제13 실시예의 수정예에 따른 FBC 메모리 장치의 단면도이다. 도 107 내지 도 109는 각각 도 94 내지 도 96에 대응한다. 게이트 유전체막(GI)은 각각의 제1 보디 부분(B1)의 표면 및 각각의 제2 보디 부분(B2)의 상부 부분(B2U)의 표면 상에 형성된다. 제2 게이트 유전체막(GI2)은 제2 보디 부분(B2)의 하부 부분(B2L)의 표면 상에 형성된다. 게이트 유전체막(GI)과 보디(B) 사이의 계면(IF1 및 IF2U)에서의 계면 준위의 면적 밀도가 제2 게이트 유전체막(GI2)과 보디(B) 사이의 계면(IF2L)에서의 계면 준위의 면적 밀도보다 낮다. 계면 준위가 자율 리프레쉬 동작을 가능하게 해주지만, 계면 준위는 채널에서의 캐리어 이동도의 열화 및 데이터 판독 동작 동안의 드레인 전류차의 감소를 야기한다. 따라서, 제13 실시예의 수정예에서, 드레인 전류가 주로 흐르는 제1 보디 부분(B1)의 계면 준위의 면적 밀도가 비교적 낮게 설정되고, 드레인 전류가 흐르지 않는 제2 보디 부분(B2)의 계면 준위의 면적 밀도가 비교적 높게 설정된다. 드레인 전류가 또한 제2 보디 부분(B2)의 상부 부분(B2U)로 흐르기 때문에, 상부 부분(B2U)의 계면 준위의 면적 밀도가 낮게 설정되는 것이 양호하다.
제2 보디 부분(B2)의 하부 부분(B2L)의 계면 준위를 비교적 증가시키기 위 해, 산화물이 제1 게이트 유전체막(GI)로서 사용되고, 질화물막 또는 산화물막과 질화물막의 복합막이 제2 게이트 유전체막(GI2)으로서 사용된다. 다른 대안으로서, 제1 보디 부분(B1) 및 제2 보디 부분의 상부 부분(B2U)이 실리콘으로 이루어져 있고, 제2 보디 부분(B2)의 하부 부분(B2L)이 실리콘 게르마늄(SiGe)으로 이루어져 있다. 예를 들어, 산화물막이 제1 보디 부분(B1) 상의 공통 게이트 유전체막(GI) 및 제2 보디 부분(B2)의 상부 부분(B2U)의 표면으로서 형성된다.
제13 실시예의 수정예에 따른 도 107 내지 도 109에 도시된 바와 같이 구성된 FBC 메모리 장치를 제조하는 방법에 대해 기술한다. 제12 실시예에 따른 단계들과 유사한 단계를 실행함으로써, 도 99에 도시된 구조가 얻어진다. 도 110 및 도 111은 도 109에 대응하는 단면도이다. 도 110에 도시된 바와 같이, 산화물막과 질화물막의 복합막인 제2 게이트 유전체막(GI2)이 증착된다. N 폴리실리콘(44)을 증착한 후에, N 폴리실리콘(44)이 에치백된다. 제2 게이트 유전체막(GI2)의 상부 부분이 에칭에 의해 제거된다. 도 111에 도시된 바와 같이, 열 산화에 의해 게이트 유전체막(GI)을 형성한 후에, N 폴리실리콘(44)이 SOI 층(30)의 측벽 상에 형성된다. 트렌치(96)의 중앙 부분에 있는 게이트 유전체막(GI)을 제거한 후에, N 폴리실리콘이 다시 증착된다. 그 후에, 도 100 내지 도 106을 참조하여 기술한 단계들이 실행된다.
(제14 실시예)
본 발명의 제14 실시예는 드레인 전류가 수직 방향으로 흐른다는 점에서 이전의 실시예들 모두와 다르다. 제14 실시예에 따른 FBC 메모리 장치가 벌크 기판 을 사용하여 제조될 수 있기 때문에, 제조 비용이 감소된다.
도 112는 제14 실시예에 따른 메모리 셀(MC)의 배선의 배열을 나타낸 개략도이다. 도 113은 보디(B)의 평면도이다. 도 112에 도시된 바와 같이, 이전의 실시예와 다르게 소스선(SL)을 제공할 필요가 없다. 도 113에 도시된 바와 같이, 인접한 보디(B)가 열 방향으로 0.5 F의 폭으로 절연막(100)에 의해 격리된다. 각각의 게이트 전극(G)은 상면도로부터 볼 때 보디(B)와 정확히 중첩하여 그와 일렬로 정렬되도록 위치해 있다. 인접한 게이트 전극(G)이 서로로부터 0.5 F의 폭만큼 분리되어 있다. 나중에 설명하는 바와 같이, 보디(B)의 분리 영역(isolation region) 및 게이트(G)의 분리 영역이 동일한 이방성 에칭 단계에서 형성된다. 게이트 전극의 연장 방향으로 배향된 보디(B)의 측방 표면이 게이트 전극(G)과 마주하고 있다. 도 52 및 도 93에 도시된 바와 같이, 제6 실시예 및 제12 실시예는 상기한 구조와 유사한 구조를 갖는다. 이 구조를 형성함으로써, 셀 크기가 작더라도, 하나의 보디(B)가 하나의 게이트 전극(G)과 마주하는 면적이 효율적으로 증가될 수 있다.
도 114 내지 도 118은 각각 도 113의 라인 114-114, 115-115, 116-116, 117-117 및 118-118을 따라 절취한 단면도이다. 도 114를 참조하면, 제7 및 제8 실시예와 유사하게, 하나의 워드선(WL)을 따른 단면에서, 제2 보디 부분(B2)이 제1 보디 부분(B2)으로부터 위쪽으로 뻗어 있다. 게이트 전극(G)은 워드선 방향으로 배향된 제1 보디 부분(B1)의 제1 측방 표면과 마주하고 있다. 플레이트(PL)는 워드선 방향으로 배향된 제1 보디 부분(B1)의 제2 측방 표면과 마주하고 있다. 게이트 전극(G)은 워드선 방향으로 배향된 제2 보디 부분(B2)의 2개의 측방 표면과 마주하 고 있다. 도 116을 참조하면, 제1 보디 부분(B1)이 소스(S)와 드레인(D) 사이에 끼여 있는 영역이다. 제2 보디 부분의 하부 부분(B2L)이 제1 보디 부분(B1)의 상부 표면에 연결되고 드레인의 하부 표면(BFD)의 높이로부터 뻗어 있는 영역이다. 제2 보디 부분의 하부 부분(B2L)이 2개의 드레인(D) 사이에 끼여 있다. 드레인의 하부 표면(BFD)을 기준으로 제2 보디 부분의 하부 부분(B2L)의 상부 표면의 높이(W3L)을 증가시킴으로써, 비록 보디와 드레인 사이의 pn 접합의 면적이 증가되더라도, 비 Cb(WL)/Cb(total)가 증가될 수 있다. 제2 보디 부분의 상부 부분(B2U)이 제2 보디 부분의 상부 부분(B2U)의 상부 표면에 연결되고 드레인의 상부 표면(TFD)의 높이로부터 위쪽으로 뻗어 있는 영역이다. 제2 보디 부분의 상부 부분(B2U)은 열 방향으로 2개의 측방 표면(SFB1 및 SFB2)을 가지며, 2개의 측방 표면(SFB1 및 SFB2)은 소스(S) 또는 드레인(D)과 pn 접합을 형성하지 않는다. 드레인의 상부 표면(TFD)을 기준으로 제2 보디 부분의 상부 부분(B2U)의 상부 표면의 높이(W3U)을 증가시킴으로써, 제7 실시예 및 제8 실시예와 유사하게 비 Cb(WL)/Cb(total)가 증가될 수 있다. 제2 보디 부분의 상부 부분(B2U)의 형성이 생략될 수 있다.
도 115 및 도 116에 도시된 바와 같이, 공통 소스가 기판(10) 상에 형성된다. 드레인(D)은 반도체층의 상부 부분에 형성된다. 즉, 드레인(D)은 소스(S)로부터 드레인(D)로의 방향이 기판(10)의 표면에 수직인 방향이도록 형성된다. 소스(S)와 하나의 드레인(D) 간의 전류는 기판(10)의 표면의 세로 방향(longitudinal direction)으로 흐른다.
반도체층의 상부 표면에 채널을 형성하는 유형의 평면 메모리 셀(planar memory cell)의 경우에, 셀 크기가 더 작으면 게이트 길이가 더 작다. 채널이 반도체층의 측방 표면에 형성되고 소스(S)와 드레인(D) 사이의 전류가 수평으로 흐르는 유형의 돌기형 메모리 셀(Fin memory cell)의 경우, 셀 크기가 더 작으면 게이트 길이가 더 작다. 게이트 길이가 감소되면, 정공이 축적되는 면적이 감소되고, 따라서 신호차가 감소된다.
이 점에서, 제14 실시예에서, 셀 크기가 감소되더라도, 소스(S)와 드레인(D) 간의 거리가 유지될 수 있다. 따라서, 신호차가 게이트 길이의 감소에 의해 감소되지 않도록 할 수 있다.
도 114, 도 115 및 도 118에 도시된 바와 같이, 플레이트(PL)가 요소 분리 영역에 매립되어, 워드선(WL) 및 기판(N 우물)로부터 전기적으로 격리되어 있다. 플레이트(PL)가 셀 어레이의 외부로 뻗어 있고, 셀 어레이의 외부에 있는 플레이트(PL)에 전압이 인가된다.
도 115에 도시된 바와 같이, 드레인(D)과 보디(B) 간의 접합(X2)이 플레이트(PL)의 상부 표면의 위치보다 높은 위치에 있다. 즉, 접합(X2)이 플레이트(PL)와 마주하지 않는다. 종래의 수직 FBC는 접합(X2)에서의 전계가 플레이트(PL)에 인가된 높은 마이너스 전압에 의해 증가되고 데이터 보유 상태에서 누설 전류가 증가한다는 문제점이 있다. 제14 실시예에 따르면, 플레이트(PL)에 높은 마이너스 전압이 인가되고 각각의 메모리 셀(MC)의 보디(B)에 정공이 축적되더라도, 접합(X2)의 전계에 대한 플레이트 전압의 영향이 작고 데이터 보유 상태에서 누설 전류의 양이 적다. 게다가, 백게이트 유전체막(BGI)보다 두꺼운 절연막(102)이 플레 이트(PL)와 접합(X3) 사이에 형성되기 때문에, 접합에 대한 플레이트 전압의 영향이 작다. 따라서, 제14 실시예에 따른 FBC 메모리 장치의 각각의 메모리 셀(MC)은 긴 데이터 보유 시간을 갖는다.
게이트 유전체막(GI)과 제1 보디 부분(B1) 사이의 계면(IF1) 및 게이트 유전체막(GI)과 제2 보디 부분(B2)의 하부 부분(B2L) 사이의 계면(IF2L)이 게이트 유전체막(GI)과 제2 보디 부분(B2)의 상부 부분(B2U) 사이의 계면보다 계면 준위의 면적 밀도가 더 낮다. 제2 보디 부분(B2)의 상부 부분(B2U)의 계면 준위를 비교적 증가시키기 위해, 제2 보디 부분(B2)의 상부 부분(B2U)이 실리콘 게르마늄(SiGe)으로 이루어져 있다. 제2 보디 부분(B2)의 상부 부분(B2U)에 실리콘 게르마늄(SiGe)이 사용되는 경우, 드레인 전류가 흐르는 채널에서의 캐리어 이동도의 열화를 억압하면서 자율 리프레쉬 동작이 수행될 수 있다. 게다가, 실리콘 게르마늄층이 pn 접합으로부터 멀리 떨어져 형성되기 때문에, 데이터 보유 상태에서 접합 누설 전류의 양이 작다.
제14 실시예에 따른 FBC 메모리 장치를 제조하는 방법에 대해 기술한다. 도 119 내지 도 122는 도 114에 대응하는 단면도이다. 먼저, 도 119에 도시된 바와 같이, 산화물막(32) 및 SiN 마스크(34)로 이루어진 마스크 물질이 기판(10) 상에 증착되고, 플레이트 형성 영역 내의 마스크 물질 및 실리콘층이 트렌치(92)를 형성하기 위해 이방성 에칭된다. HDP(101)가 각각의 트렌치(92)의 하부 부분에 매립된다.
도 120에 도시된 바와 같이, 백게이트 유전체막(BGI)이 열 산화에 의해 실리 콘(10)의 한 표면(제1 측방 표면) 상에 형성된다. 트렌치(92)를 N 폴리실리콘(94)으로 채우지 않을 정도로 얇은 N 폴리실리콘(94)이 증착되고 이어서 이방성 에칭된다. HDP(102)가 이방성 에칭된다.
제7 실시예와 유사하게, 트렌치(92)를 채우기 위해 N 폴리실리콘(94)을 증착하는 단계, N 폴리실리콘(94)의 상부 표면이 실리콘층(10)의 상부 표면보다 높이가 낮도록 N 폴리실리콘(94)을 에치백하는 단계, 트렌치(92) 내의 N 폴리실리콘(94) 상에 STI 물질을 채우는 단계, STI 물질을 CMP에 의해 평탄화하는 단계, 열인산 수용액을 사용하여 SiN 마스크(34)를 제거하는 단계, 및 실리콘 산화물막(32)을 제거하는 단계가 실행된다. 그 다음에, 도 21에 도시된 바와 같이, 선택적 에피택셜 성장에 의해 실리콘 게르마늄층(SiGe)이 실리콘층(10) 상에 증착된다.
도 122에 도시된 바와 같이, SiN 스페이서(95)가 형성된다. SiN 스페이서(95) 및 STI 물질을 마스크로서 사용하여, 실리콘층(10)이 이방성 에칭되고, 그에 의해 트렌치(96)를 형성한다. 경사 이온 주입에 의해 P-불순물 이온이 보디(B)에 주입된다. 게다가, 수직 이온 주입에 의해 N-불순물 이온이 기판(10)에 주입된다. 그에 의해, N 우물 및 소스(S)가 형성된다.
제13 실시예와 유사하게, 게이트 유전체막(GI)을 형성하는 단계, N 폴리실리콘(44), SiN 캡(46), 및 실리콘 산화물막(SiO2) 층(97)을 증착하는 단계, 비정질 실리콘층(98) 및 비정질 실리콘 스페이서(99)를 형성하는 단계, 및 비정질 실리콘층(98) 및 비정질 실리콘 스페이서(99)를 사용하여 WGT의 폭을 갖는 SiN 캡(46)을 형성하는 단계가 실행된다. 도 123의 (a) 내지 도 123의 (c)는 각각 도 116 내지 도 118에 대응하고 제조 단계들을 나타낸 단면도이다. 도 123의 (a) 내지 도 123의 (c)에 도시된 바와 같이, 실리콘 산화물막 층(97)을 마스크로서 사용하여, 게이트 전극(G) 및 실리콘층(10)이 에칭된다. 열 방향에서 인접한 메모리 셀들(MC)은 트렌치(Tr)에 의해 격리된다. 각각의 게이트 전극(G)은 열 방향에서 WBG의 폭을 갖는다.
도 124의 (a) 내지 도 124의 (c)는 각각 도 123의 (a) 내지 도 123의 (c)에 연속한 단면도이다. 도 124의 (a) 내지 도 124의 (c)에 도시된 바와 같이, HDP(100)가 증착된 다음에 에치백되고, 그에 의해 트렌치(Tr)를 HDP(100)로 채운다. 플라즈마 도핑에 의해 N-불순물이 실리콘층(10)에 주입되고, 그에 의해 드레인(D)을 형성한다.
도 125의 (a) 내지 도 125의 (c)는 각각 도 124의 (a) 내지 도 124의 (c)에 연속한 단면도이다. 도 125의 (a) 내지 도 125의 (c)에 도시된 바와 같이, SiN 마스크(46)를 마스크로서 사용하여 N 폴리실리콘(144), 게이트 유전체막(GI), 및 실리콘 게르마늄층(SiGe)이 에칭되고, 반도체층(10)이 절반쯤 에칭된다. 그 결과, 제2 보디 부분(B2)이 게이트 전극(G)의 상부 부분에 대해 자기 정렬 방식으로 형성된다. 이 때, 각각의 제2 보디 부분(B2)이 각각의 제1 보디 부분(B1)에 연결되는 연결 부분(R)의 각도가 직각인 경우, 데이터 보유 상태에서 연결 부분의 전계가 어쩌면 높을 수 있다. 따라서, 제2 보디 부분(B2)과 제1 보디 부분(B1) 간의 연결 부분(R)이 둔각을 갖도록 또는 둥글게 되도록 형성하는 것이 바람직하다. 게다가, 도 125의 (b)에 도시된 바와 같이, 거꾸로 된 T자 형상의 게이트 전극(G)이 동시에 형성된다. 열 방향에서 각각의 게이트 전극(G)의 상부 부분의 폭이 WGT이고, 열 방향에서 그의 하부 부분의 폭이 WGB(>WGT)이다.
그 후에, 제3 실시예와 유사하게, SiN 스페이서(42)가 형성되고, 실리사이드(41)가 게이트 전극(G), 소스(S) 및 드레인(D) 상에 형성된다. 게다가, 층간 유전체막(ILD)이 증착된 후에, 소스선 컨택트(SLC), 비트선 컨택트(BLC), 소스선(SL) 및 비트선(BL)이 형성된다. 그 결과, 제14 실시예에 따른 FBC 메모리 장치가 완성된다.
(제15 실시예)
본 발명의 제15 실시예에 따른 FBC 메모리 장치는, 하나의 비트선 컨택트(BLC)가 2개의 인접한 메모리 셀(MC)에 대응한다는 점에서, 제14 실시예에 따른 FBC 메모리 장치와 다르다. 도 126는 제15 실시예에 따른 메모리 셀(MC)의 배선의 배열을 나타낸 개략도이다. 도 127은 보디(B)의 평면도이다. 도 126에 도시된 바와 같이, 하나의 비트선 컨택트(BLC)는 2개의 인접한 워드선(WL)에 대응한다. 열 방향에서 각각의 워드선(WL)의 폭(WGT)은 F보다 작다. 이러한 이유는, 나중에 설명하는 바와 같이, 폭(WGT)이 측벽 스페이서의 두께에 의해 정의되기 때문이다. 따라서, 제15 실시예에 따른 FBC 메모리 장치의 각각의 메모리 셀(MC)의 셀 크기가 용이하게 감소될 수 있다.
도 128, 도 129 및 도 130은 각각 도 127의 라인 128-128, 129-129, 및 130-130을 따라 절취한 단면도이다. 도 129에 도시된 바와 같이, 각각의 게이트 전 극(G)가 L자 형상이고, 열 방향에서 게이트 전극(G)의 상부 부분의 폭이 WGT이며, 열 방향에서 그의 하부 부분의 폭이 WGB이다. 제15 실시예에 따른 FBC 메모리 장치의 메모리 셀(MC)은 제14 실시예에 따른 메모리 셀과 동일한 이점을 나타낸다.
제15 실시예에 따른 FBC 메모리 장치를 제조하는 방법에 대해 기술한다. 거꾸로 된 T자 형상의 게이트 전극(G)이 도 125를 참조하여 제14 실시예에서 기술된 단계들에 의해 형성된다. 도 131의 (a) 내지 도 131의 (c)는 각각 도 128, 도 129 및 도 130에 대응하는 단면도이다. 이 단계에서, 하나의 거꾸로 된 T자 형상의 게이트 전극(G)이 2개의 메모리 셀(MC)에 공통이도록 형성된다.
도 132의 (a) 내지 도 132의 (c)는 각각 도 131의 (a) 내지 도 131의 (c)에 연속한 단면도이다. 도 132의 (a) 내지 도 132의 (c)에 도시된 바와 같이, HDP(101)가 증착되고 CMP에 의해 평탄화되며, 그에 의해 트렌치(Tr)를 HDP(101)로 채운다. SiN 마스크(46)가 열인산 수용액(hot phosphoric acid solution)에 의해 제거된다. SiN(103)이 증착된 다음에 이방성 에칭되며, 그에 의해 HDP(101)의 측벽에 SiN 캡(103)을 형성한다. SiN 캡(103)의 두께는 하나의 워드선(WL)의 폭(WGT)을 정의한다. 따라서, 각각의 워드선(WL)의 폭이 리쏘그라피에 의한 레지스트의 최소 크기보다 작다. SiN 캡(103) 및 HDP(101)를 마스크로서 사용하여, N 폴리실리콘(44)이 절반쯤 이방성 에칭된다.
도 133의 (a) 내지 도 133의 (c)에 도시된 바와 같이, SiN 캡(103) 및 HDP(101)를 마스크로서 사용하여, SiN 스페이서(95), SOI 층(10) 및 N 폴리실리콘(44)이 동시에 이방성 에칭된다. 그 결과, 도 133의 (b)에 도시된 바와 같이, 게이트 전극(G)이 메모리 셀(MC)에 대응하도록 격리된다. 도 133의 (a)에 도시된 바와 같이, P 보디(B)가 메모리 셀(MC)에 대응하도록 격리된다.
그 후에, 제3 실시예와 유사하게, SiN 스페이서(42)가 형성되고, 실리사이드(41)가 게이트 전극(G), 소스(S) 및 드레인(D) 상에 형성된다. 게다가, 층간 유전체막(ILD)이 증착된 후에, 소스선 컨택트(SLC), 비트선 컨택트(BLC), 소스선(SL) 및 비트선(BL)이 형성된다. 그 결과, 제15 실시예에 따른 FBC 메모리 장치가 완성된다.
(제15 실시예의 수정예)
도 134 및 도 135는 제15 실시예의 수정예에 따른 FBC 메모리 장치의 구성을 나타낸 단면도이다. 제15 실시예의 수정예에서, 각각의 제2 보디 부분(B2)의 상부 부분(B2U)이 제공되지 않고, 제2 보디 부분(B2)의 하부 부분(B2L)에 대응하는 부분만이 제2 보디 부분(B2)으로서 제공되어 있다. 제15 실시예의 수정예에 따른 FBC 메모리 장치의 다른 구성 요소들이 제15 실시예에 따른 구성 요소들과 유사하게 구성될 수 있다. 이 수정예는 제15 실시예의 이점들과 동일한 이점들을 나타낼 수 있다.

Claims (20)

  1. 반도체 메모리 장치를 구동하는 방법으로서,
    상기 반도체 메모리 장치는 소스들, 드레인들, 및 전기적 부유 상태에 있는 플로팅 보디들을 포함하는 복수의 메모리 셀 - 상기 메모리 셀은 상기 플로팅 보디에 축적된 캐리어들의 수에 따라 논리 데이터를 저장함 -, 상기 드레인들에 연결된 복수의 비트선들, 상기 비트선들과 교차하는 복수의 워드선들, 및 상기 복수의 비트선들 중의 선택된 비트선에 연결되고 또 상기 복수의 워드선들 중 선택된 워드선에 연결된 선택된 메모리 셀에 저장된 데이터를 판독하는 센스 증폭기 - 또는 상기 센스 증폭기는 상기 선택된 메모리 셀에 데이터를 기록함 - 를 포함하고,
    상기 방법은,
    데이터 기록 동작 동안에, 상기 캐리어들의 수가 많다는 것을 나타내는 제1 논리 데이터를 제1 선택된 메모리 셀들에 기록하기 위해 상기 제1 선택된 메모리 셀들에 대응하는 비트선들에 제1 전위를 인가하고 상기 선택된 워드선에 제2 전위를 인가하는 제1 사이클을 수행하는 단계, 및
    데이터 기록 동작 동안에, 상기 캐리어들의 수가 적다는 것을 나타내는 제2 논리 데이터를 상기 제1 선택된 메모리 셀들 중에서 상기 비트선들에 의해 선택된 제2 선택된 메모리 셀에 기록하기 위해 상기 제2 선택된 메모리 셀에 대응하는 비트선들에 제3 전위를 인가하고 상기 선택된 워드선에 제4 전위를 인가하는 제2 사이클을 수행하는 단계를 포함하고,
    상기 제1 사이클에서, 상기 제2 전위는 상기 소스의 전위 및 상기 제1 전위의 전위를 기준으로 상기 캐리어들의 극성과 반대인 극성으로 바이어스된 전위이고,
    상기 제2 사이클에서, 상기 제4 전위는 상기 소스의 전위 및 상기 제3 전위의 전위를 기준으로 상기 캐리어들의 극성과 동일한 극성으로 바이어스된 전위인 것인, 반도체 메모리 장치를 구동하는 방법.
  2. 제1항에 있어서, 상기 제2 사이클에서, 제5 전위가 상기 제2 선택된 메모리 셀 이외의 상기 제1 선택된 메모리 셀들에 대응하는 비트선들에 인가되고,
    상기 제2 사이클에서, 상기 제3 전위는 상기 소스의 전위를 기준으로 상기 캐리어들의 극성과 반대인 극성으로 바이어스된 전위이고, 상기 제5 전위는 상기 제3 전위보다 상기 소스의 전위에 더 가까운 전위인 것인, 반도체 메모리 장치를 구동하는 방법.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는 상기 복수의 메모리 셀에 공통으로 되도록 제공된 플레이트를 더 포함하고,
    데이터 보유 상태에서의 상기 소스의 전위, 상기 비트선들의 전위, 상기 워드선들의 전위, 및 상기 플레이트의 전위가 데이터 기록 동작 및 데이터 판독 동작에서 상기 소스의 전위를 기준으로 상기 캐리어들의 극성과 반대인 극성으로 바이어스되며,
    데이터 보유 상태에서의 상기 소스의 전위, 상기 비트선들의 전위, 상기 워드선들의 전위, 및 상기 플레이트의 전위 중에서, 상기 플레이트의 전위가 상기 데이터 기록 동작 및 상기 데이터 판독 동작에서 상기 소스의 전위로부터 가장 멀리 떨어진 전위이고, 상기 워드선들의 전위가 상기 데이터 기록 동작 및 상기 데이터 판독 동작에서 상기 소스의 전위로부터 두번째로 멀리 떨어진 전위인 것인, 반도체 메모리 장치를 구동하는 방법.
  4. 반도체 메모리 장치로서,
    지지 기판,
    상기 지지 기판 상에 제공된 반도체층,
    상기 반도체층 내에 제공된 소스층,
    상기 반도체층 내에 제공된 드레인층,
    상기 반도체층 내에서 상기 소스층과 상기 드레인층 사이에 제공되는 제1 보디 부분 및 상기 지지 기판의 표면에 수직인 방향으로 상기 제1 보디 부분으로부터 뻗어 있는 제2 보디 부분을 포함하는 보디 - 상기 보디는 전기적 부유 상태에 있고 논리 데이터를 저장하기 위해 전하를 축적 또는 방출함 -,
    상기 제2 보디 부분의 측방 표면 상에 제공된 게이트 유전체막, 및
    상기 게이트 유전체막 상에 제공된 게이트 전극을 포함하는, 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 지지 기판의 상부 표면과 상기 반도체층의 하부 표면 사이에 제공된 백게이트 유전체막을 더 포함하는, 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 제1 보디 부분의 측방 표면 상에 제공된 백게이트 유전체막, 및
    상기 백게이트 유전체막과 마주하도록 제공된 플레이트를 더 포함하는, 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 제2 보디 부분의 상기 측방 표면이 상기 소스층 및 상기 드레인층과 pn 접합을 형성하지 않는 것인, 반도체 메모리 장치.
  8. 제4항에 있어서, 상기 제2 보디 부분의 2개의 측방 표면 - 이들 측방 표면이 상기 게이트 전극의 연장 방향 쪽으로 향해 있음 - 이 상기 게이트 유전체막을 통해 상기 게이트 전극과 마주하고 있는 것인, 반도체 메모리 장치.
  9. 제4항에 있어서, 각각이 상기 소스층, 상기 드레인층, 및 상기 보디를 포함하는 복수의 메모리 셀들이 배열되어 있고,
    제1 방향으로 배열된 상기 메모리 셀들이 상기 소스층 및 상기 드레인층에서 서로로부터 격리되어 있고 - 상기 제1 방향은 상기 소스층으로부터 상기 드레인층으로의 방향임 -,
    상기 제1 방향에서 서로 인접해 있는 상기 메모리 셀들 중의 2개의 메모리 셀의 2개의 소스층이 상기 제1 방향으로 주축을 갖는 타원 형상으로 형성된 제1 컨택트에 의해 서로 연결되고,
    상기 제1 방향에서 서로 인접해 있는 상기 메모리 셀들 중의 2개의 메모리 셀의 2개의 드레인층이 상기 제1 방향으로 주축을 갖는 타원 형상으로 형성된 제2 컨택트에 의해 서로 연결되는 것인, 반도체 메모리 장치.
  10. 제6항에 있어서, 상기 게이트 전극이 상기 제2 보디 부분과 마주하는 면적이 상기 플레이트가 상기 제2 보디 부분과 마주하는 면적보다 큰 것인, 반도체 메모리 장치.
  11. 제6항에 있어서, 상기 소스층으로부터 상기 드레인층으로의 제1 방향에서 상기 제1 보디 부분과 마주하는 상기 게이트 전극의 폭이 상기 제1 방향에서 상기 제1 보디 부분의 폭과 같고,
    상기 게이트 전극의 폭이 상기 제1 방향에서 상기 플레이트의 폭보다 큰 것인, 반도체 메모리 장치.
  12. 제4항에 있어서, 상기 게이트 유전체막이 질화물막이거나 산화물막과 상기 질화물막을 포함하는 복합막인 것인, 반도체 메모리 장치.
  13. 제4항에 있어서, 상기 게이트 유전체막이 상기 제1 보디 부분의 측방 표면 및 상기 제2 보디 부분의 측방 표면에 형성되고,
    상기 제1 보디 부분의 측방 표면과 상기 게이트 유전체막 사이의 계면이 상기 제2 보디 부분의 측방 표면과 상기 게이트 유전체막 사이의 계면보다 계면 준위의 밀도가 더 낮은 것인, 반도체 메모리 장치.
  14. 제6항에 있어서, 상기 드레인층 및 상기 소스층이 상기 반도체 기판의 표면에 수직인 방향으로 뻗어 있는 상기 보디의 상부 부분 및 하부 부분에 연결되어 있는 것인, 반도체 메모리 장치.
  15. 제4항에 있어서, 상기 제2 보디 부분이 상기 제1 보디 부분보다 불순물 농도가 더 높은 것인, 반도체 메모리 장치.
  16. 반도체 메모리 장치로서,
    반도체 기판,
    상기 반도체 기판 상부에 제공된 반도체층,
    상기 반도체층 내에 제공된 소스층,
    상기 반도체층 내에 제공된 드레인층,
    상기 반도체층 내에서 상기 소스층과 상기 드레인층 사이에 제공되는 제1 보디 부분 및 상기 반도체 기판의 표면에 수직인 방향으로 상기 제1 보디 부분으로부 터 뻗어 있는 제2 보디 부분을 포함하는 보디 - 상기 보디는 전기적 부유 상태에 있고 논리 데이터를 저장하기 위해 전하를 축적 또는 방출함 -,
    상기 보디 부분의 측방 표면 상에 제공된 게이트 유전체막,
    상기 게이트 유전체막과 마주하도록 제공된 게이트 전극,
    각각이 상기 소스층, 상기 드레인층, 및 상기 보디를 포함하는 복수의 메모리 셀들,
    제1 방향으로 뻗어 있는 복수의 비트선들, 및
    상기 제1 방향에서 서로 인접해 있는 2개의 반도체층 사이에 있는 복수의 격리부(isolation)를 포함하며,
    상기 제1 방향에서 서로 인접해 있는 2개의 격리부 간의 거리가 상기 제1 방향에서 상기 게이트 전극의 폭과 같은 것인, 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 제1 보디 부분의 측방 표면 상에 제공된 백게이트 유전체막, 및
    상기 백게이트 유전체막과 마주하도록 제공된 플레이트를 더 포함하는, 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 제2 보디 부분이 상기 제1 보디 부분의 아래쪽으로 뻗어 있고,
    상기 제1 방향에서의 상기 제2 보디 부분의 폭이 상기 제1 방향에서의 상기 게이트 전극의 일부의 폭과 같으며, 상기 게이트 전극의 상기 일부는 상기 제2 보디 부분과 마주하고 있는 것인, 반도체 메모리 장치.
  19. 제16항에 있어서, 상기 드레인층 및 상기 소스층이 상기 반도체 기판의 표면에 수직인 방향으로 뻗어 있는 상기 보디의 상부 부분 및 하부 부분에 연결되어 있고,
    상기 게이트 전극은 상기 게이트 전극의 연장 방향으로 배향된 상기 보디의 측방 표면과 마주하고 있으며,
    상기 제1 방향에서 상기 소스층과 상기 드레인층 사이에 있는 상기 제1 보디 부분의 폭이 상기 제1 방향에서 상기 제1 보디 부분과 마주하는 상기 게이트 전극의 폭과 같은 것인, 반도체 메모리 장치.
  20. 제16항에 있어서, 상기 제1 방향에서 서로 인접해 있는 상기 복수의 메모리 셀들 중 2개의 메모리 셀이 상기 2개의 메모리 셀 각각의 드레인층에 연결된 컨택트를 공유하는 것인, 반도체 메모리 장치.
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