CN101689398A - 驱动半导体存储器装置的方法以及半导体存储器装置 - Google Patents

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Abstract

本公开涉及一种具有浮体类型的基元的存储器的驱动方法，该驱动方法包括：在写入操作期间执行第一循环，所述第一循环将第一电位施加到与第一选择的基元对应的位线且将第二电位施加到选择的字线以写入第一数据；在所述写入操作期间执行第二循环，所述第二循环将第三电位施加到与所述第一选择的存储器基元当中的第二选择的基元对应的位线且将第四电位施加到所述选择的字线以写入第二数据，其中，所述第二电位是以所述源极的电位和所述第一电位为基准而被偏置到与载流子的极性相反的反极性的电位，并且所述第四电位是以所述源极的电位和所述第三电位为基准而被偏置到与所述载流子的极性相同的极性的电位。

Description

驱动半导体存储器装置的方法以及半导体存储器装置
相关申请的交叉引用
本申请基于在2007年6月29日提交的在先的日本专利申请No.2007-172682和在2008年5月23日提交的在先的日本专利申请No.2008-135671并要求其优先权，在此通过参考并入其全部内容。
技术领域
本发明涉及驱动半导体存储器装置的方法和半导体存储器装置。例如，本发明涉及驱动这样的存储器装置的方法，在该存储器装置中通过在每一个场效应晶体管的浮体(floating body)中积累多数载流子来存储信息。
背景技术
近年来，公知希望FBC存储器装置作为代替1T(晶体管)-1C(电容器)DRAM的半导体存储器装置。如此配置FBC存储器装置，以便在SOI(绝缘体上硅)衬底上形成均包括浮体(下文中，也称为“体”)的各FET(场效应晶体管)，并根据在每一个FET的体中积累的多数载流子的数目来存储数据“1”或数据“0”。假设，例如，在由NFET构建的FBC中，其中在体中积累的空穴的数目大时的状态为数据“1”，而其中在体中积累的空穴的数目小时的状态为数据“0”。
如果由NFET构建FBC存储器基元(memory cell)，那么体电位被设定为低于源极和漏极的电位，也就是，pn结在数据保持时间期间被反向偏置。换言之，由此，在数据保持时间期间保持能够在体中积累更多的空穴的状态。因此，如果在“0”基元中空穴逐渐积累，便会发生“0”基元改变为“1”基元的保持失败。
此外，如果将数据写入到选择的存储器基元，通常会劣化在与该选择的存储器基元共享位线的未选择的存储器基元中存储的相反的数据。该现象称为位线干扰”。例如，如果将数据“1”写入到选择的存储器基元，会劣化在与该选择的存储器基元共享位线的“0”基元中存储的数据(位线1”干扰)，而如果将数据“0”写入到选择的存储器基元，会劣化在与该选择的存储器基元共享位线的“1”基元中存储的数据(位线“0”干扰)。
通常，为了使数据“1”与数据“0”之间的信号差足够大，有必要将位线电位的幅值(写入数据“1”时的位线电位与写入数据“0”时的位线电位的差)设定为高。然而，如果位线电位的幅值被设定为是大的，会使位线干扰的影响增加。如果位线干扰的影响很大，便有必要频繁地进行刷新操作，以恢复劣化的存储器基元数据。该刷新操作可能不利地妨碍正常的读取或写入操作。此外，如果频繁地进行刷新操作，会使功率消耗不利地增加。
发明内容
一种根据本发明的实施例的驱动半导体存储器装置的方法，所述半导体存储器装置包括：多个存储器基元，其包括源极、漏极以及处于电浮置状态的浮体，所述存储器基元根据在所述浮体中积累的载流子的数目来存储逻辑数据；连接到所述漏极的多条位线；与所述位线交叉的多条字线；以及读出放大器(sense amplifier)，其读取在选择的存储器基元中存储的数据，或者所述读出放大器将数据写入所述选择的存储器基元，所述选择的存储器基元连接到所述多条位线当中的选择的位线并连接到所述多条字线当中的选择的字线，所述方法包括：
在数据写入操作期间执行第一循环，所述第一循环将第一电位施加到与第一选择的存储器基元对应的位线且将第二电位施加到所述选择的字线，以便将第一逻辑数据写入到所述第一选择的存储器基元，所述第一逻辑数据指示出所述载流子的数目大；
在所述数据写入操作期间执行第二循环，所述第二循环将第三电位施加到与所述第一选择的存储器基元当中的由所述位线选择出的第二选择的存储器基元对应的位线且将第四电位施加到所述选择的字线，以便将第二逻辑数据写入到所述第二选择的存储器基元，所述第二逻辑数据指示出所述载流子的数目小，其中，
在所述第一循环中，所述第二电位是以所述源极的电位和所述第一电位的电位为基准而被偏置到与所述载流子的极性相反的反极性的电位，以及
在所述第二循环中，所述第四电位是以所述源极的电位和所述第三电位的电位为基准而被偏置到与所述载流子的极性相同的极性的电位。
一种根据本发明的实施例的半导体存储器装置包括：支撑衬底；半导体层，其设置在所述支撑衬底上方；源极层，其设置在所述半导体层中；漏极层，其设置在所述半导体层中；体，其包括第一体部分和第二体部分，所述第一体部分设置在所述源极层与所述漏极层之间的所述半导体层中，所述第二体部分从所述第一体部分沿与所述支撑衬底的表面垂直的方向延伸，所述体处于电浮置状态，且在所述体中积累电荷以存储逻辑数据或从所述体发射所述电荷；栅极介电膜，其设置在所述第二体部分的侧表面上；以及栅极电极，其设置在所述栅极介电膜上。
一种根据本发明的实施例的半导体存储器装置包括：半导体衬底；半导体层，其设置在所述半导体衬底上方；源极层，其设置在所述半导体层中；漏极层，其设置在所述半导体层中；体，其包括第一体部分和第二体部分，所述第一体部分设置在所述源极层与所述漏极层之间的所述半导体层中，所述第二体部分沿垂直方向从所述第一体部分延伸到所述半导体衬底的表面，所述体处于电浮置状态并积累所述体中的电荷以存储逻辑数据或者从所述体发射电荷；栅极介电膜，其设置在所述体部分的侧表面上；栅极电极，其设置为面对所述栅极介电膜；多个存储器基元，每一个存储器基元都包括所述源极层、所述漏极层、以及所述体；多条位线，其沿第一方向延伸；以及多个隔离区(isolation)，其设置在沿所述第一方向彼此邻近的两个半导体层之间，其中
沿所述第一方向彼此邻近的两个隔离区之间的距离等于所述栅极电极的沿所述第一方向的宽度。
附图说明
图1是示出根据本发明的第一实施例的FBC存储器装置的配置的实例的示意图；
图2是示出存储器基元阵列MCA的一部分的平面视图；
图3A是沿图2的线A-A截取的截面视图；
图3B是沿图2的线B-B截取的截面视图；
图3C是沿图2的线C-C截取的截面视图；
图4A和4B是示出根据第一实施例的数据写入操作的说明图；
图5是根据第一实施例的在第一和第二循环中施加到存储器基元MC的电压的时序图；
图6是示出根据第一实施例的在第一循环中的位线电位VBL1与在数据读取操作期间的漏极电流差之间的关系的图；
图7是根据第一实施例的在VBL1＝VSL并且VWL1＝-4.2V时的第一循环和第二循环的时序图；
图8是示出根据本发明的第二实施例的驱动FBC存储器装置的方法的说明图；
图9是根据第二实施例的在第一和第二循环中施加到存储器基元MC的电压的时序图；
图10是示出根据第二实施例的第一循环写入时间Tw1与在数据读取操作期间的漏极电流差之间的关系的图；
图11是示出根据本发明的第三实施例的FBC存储器装置中的布线设置的平面视图；
图12是示出在根据第三实施例的FBC存储器装置中的体B的平面视图；
图13至16分别为沿图12的线13-13、14-14、15-15和16-16截取的截面视图；
图17为分别示出常规FBC存储器装置的“0”单元和“1”单元的体电位与根据第三实施例的FBC存储器装置的“0”单元和“1”单元的体电位的图；
图18至25为示出根据第三实施例的半导体存储器装置的制造方法的截面视图；
图26A至26C为根据本发明的第四实施例的FBC存储器装置的平面视图；
图27至29分别为沿图26的线27-27、28-28和29-29截取的截面视图；
图30至35为示出根据第四实施例的半导体存储器装置的制造方法的截面视图；
图36至39为根据本发明的第五实施例的FBC存储器装置的截面视图；
图40至49为示出根据第五实施例的半导体存储器装置的制造方法的截面视图；
图50是示出根据本发明的第六实施例的FBC存储器装置的布线设置的平面视图；
图51是沿图56的线51-51截取的平面视图；
图52是沿图56的线52-52截取的平面视图；
图53至57分别为沿图51的线53-53、54-54、55-55、56-56和57-57截取的截面视图；
图58至68为示出根据第六实施例的半导体存储器装置的制造方法的截面视图；
图69和70为根据本发明的第七实施例的FBC存储器装置的平面视图；
图71至74分别为沿图70的线71-71、72-72、73-73、74-74截取的截面视图；
图75至80为示出根据第七实施例的半导体存储器装置的制造方法的截面视图；
图81A至81C分别为沿图80的线A-A、B-B和C-C截取的截面视图；
图82和83分别为示出在图79和80之后的制造步骤的截面视图；
图84A至84C分别为沿图83的线A-A、B-B和C-C截取的截面视图；
图85为根据本发明的第八实施例的FBC存储器装置的截面视图；
图86为示出根据第八实施例的半导体存储器装置的制造方法的截面视图；
图87为根据本发明的第九实施例的FBC存储器装置的平面视图；
图88为沿图87的线88-88截取的截面视图；
图89是示出根据第十实施例的在第一循环写入时间Tw1与在数据读取操作期间的漏极电流差之间的关系的图；
图90是示出由根据本发明的第十一实施例的FBC存储器装置进行的操作的时序图；
图91为根据本发明的第十二实施例的FBC存储器装置的鸟瞰图；
图92为沿SOI层30的上表面的平面视图；
图93为沿SOI层30的底表面的平面视图；
图94至98分别为沿图92的线94-94、95-95、96-96、97-97和98-98截取的截面视图；
图99至106为示出根据第十二实施例的半导体存储器装置的制造方法的截面视图；
图107至109为根据本发明的第十三实施例的变型例的FBC存储器装置的截面视图；
图110至111为示出根据第十三实施例的半导体存储器装置的制造方法的截面视图；
图112为示出根据第十四实施例的存储器基元MC的布线配置的示意图；
图113为体B的平面视图；
图114至118分别为沿图113的线114-114、115-115、116-116、117-117和118-118截取的截面视图；
图119至125为示出根据第十四实施例的半导体存储器装置的制造方法的截面视图；
图126为示出根据第十五实施例的存储器基元MC的布线配置的示意图；
图127为体B的平面视图；
图128、129和130分别为沿图127的线128-128、129-129和130-130截取的截面视图；
图131A至133C为示出根据第十五实施例的半导体存储器装置的制造方法的截面视图；以及
图134和135为示出根据第十五实施例的变型例的FBC存储器装置的配置的截面视图。
具体实施方式
下面将参考附图详细解释本发明的实施例。注意本发明并不受其限制。
(第一实施例)
图1是示出根据本发明的第一实施例的FBC存储器装置的配置的实例的示意图。FBC存储器装置100包括存储器基元MC、字线WLL0到WLL255以及WLR0到WLR255(下文中，也称为“WL”、“WLL”或“WLR”)、位线BLL0到BLL1023以及BLR0到BLR1023(下文中，也称为“BL”、“BLL”或“BLR”)、读出放大器S/A、源极线SL、行解码器RD、字线驱动器WLD、列解码器CD、读出放大器控制器SAC以及DQ缓冲器DQB。
存储器基元MC以矩阵的形式二维地排列，其构成存储器基元阵列MCAL和MCAR(下文中，也称为“MCA”)。每一条字线WL在行方向上延伸并被连接到每一个存储器基元MC的栅极。在读出放大器S/A的左侧和右侧均排列有256条字线WL。每一条位线BL在列方向上延伸并被连接到每一个存储器基元MC的漏极。在读出放大器S/A的左侧和右侧均排列有1024条位线BL。字线WL与位线BL正交，并且各存储器基元MC分别设置在字线WL与位线BL的交叉点处。因此，将存储器基元MC称为“交叉点基元”。行方向和列方向可以彼此互换。源极线SL在平行于字线WL的方向上延伸并被连接到每一个存储器基元MC的源极。
在数据读取操作期间，被连接到同一读出放大器S/A的左侧和右侧的两条位线BLL和BLR中的一条分别传送数据，而另一位线则传送参考信号。通过多个虚基元DC的平均信号而产生参考信号。因此，读出放大器S/A从选择的存储器基元MC读取数据或向其写入数据，该选择的存储器基元MC连接到选择的位线BL和选择的字线WL。每一个读出放大器S/A包括锁存电路(latch circuit)L/C0到L/C1023(下文中，也称为“LC”)，并可以在其中暂时存储每一个存储器基元MC的数据。
此外，FBC存储器基元还包括连接在用于写入数据“1”的位线电位VBL1与位线BL之间的p晶体管TBL1L和TBL1R。晶体管TBL1L和TBL1R被设置为对应于位线BL。晶体管TBL1L和TBL1R的栅极被分别连接到写入启动(write-enable)信号WEL和WER。写入启动信号WEL和WER为当写入数据“1”时激活的信号。
图2是示出存储器基元阵列MCA的一部分的平面视图。多个有源区AA以条带形在列方向上延伸。在相邻有源区AA之间形成部件隔离区域STI(浅沟槽隔离)。在每一个有源区AA中形成存储器基元MC。
图3A是沿图2的线A-A截取的截面视图。图3B为沿图2的线B-B截取的截面视图。图3C为沿图2的线C-C截取的截面视图。在SOI结构上形成存储器基元MC，该SOI结构包括支撑衬底10、设置在支撑衬底10上的BOX(掩埋氧化物)层20、以及设置在BOX层20上的SOI层30。
BOX层20用作图3A示出的背栅极介电膜BGI。在用作半导体层的SOI层30上形成N型源极S和N型漏极D。处于电浮置状态的P型浮体B(下文中，简称为“体B”)设置在源极S与漏极D之间，并积累或发射电荷(下文中，称为“电荷”)，以存储逻辑数据。逻辑数据可以为二进制数据“0”或“1”或多级数据。假设，根据第一实施例的FBC存储器装置在存储器基元MC中存储二进制数据。如果，例如，存储器基元MC为NFET，那么将在体B中积累许多空穴的存储器基元MC定义为“1”基元，而将从体B发射空穴的存储器基元MC定义为“0”基元。
在体B上设置栅极介电膜GI，并在栅极介电膜GI上设置栅极电极G。在栅极电极G、源极S、以及漏极D中的每一个上形成硅化物12。由此减小栅极电阻和接触电阻。通过源极线接触SLC将每一个源极S连接到一条源极线SL。通过位线接触BLC将每一个漏极D连接到一条位线BL。以S、B、D、B、S、B、D...的顺序形成源极S、漏极D以及体B。在列方向上邻近的多个存储器基元MC之间共享每一个源极S和漏极D。同样，在列方向上邻近的多个存储器基元MC之间共享每一个源极线接触SLC和位线接触BLC。由此以小的尺寸制造存储器基元阵列MCA。
每一个栅极电极G在行方向上延伸并且还作为一条字线WL。围绕栅极电极G形成侧壁14，并且围绕侧壁14形成衬里层16。在诸如源极线SL或位线BL的布线之间填充有层间介电膜ILD。图3A为沿一条位线BL的截面视图。栅极电极G(字线WL)和源极线SL在行方向(图3A的纸面的垂直方向)上延伸并与位线BL正交。
参考图3B，通过源极线接触SLC连接到源极S的一条源极线SL在行方向上延伸。参考图3C，栅极电极G在行方向上延伸并用作一条字线WL。
返回参考图3A，SOI层30的底部通过背栅极介电膜BGI而面对板(plate)。该板是形成在支撑衬底10中的阱。通过从板和栅极电极G向每一个FBC的体B施加电场，可以使体B完全耗尽。该类型的FBC称为完全耗尽的FBC(“FD-FBC”)。在FD-FBC中，在数据读取操作期间将正电压施加到栅极电极G，在体B的表面上沟道(反型层)，并且使体B完全耗尽。此时，将负电压施加到板，以便能够在体B的底部上保留空穴。根据第一实施例的FBC可以是部分耗尽的FBC(“PD-FBC”)。在PD-FBC中，如果通过向栅极电极施加正电压来形成沟道，则体B是部分耗尽的。此时，在体B中保留了空穴可积累于其中的中性区域。因为空穴保持在该中性区域中，施加到板的负电压可以是低的。
图4A和4B是示出根据第一实施例的数据写入操作的说明图。根据第一实施例的数据写入操作包括两个步骤，即，第一循环和第二循环。
在图4A所示出的第一循环中，GIDL(栅极感应漏极泄露)所产生的空穴积累在存储器基元MC00和MC10中，以将数据“1”写入到连接到选择的字线WL0的所有存储器基元MC00和MC10。
GIDL是指通过以源极线电位为基准将字线电位偏置为与积累在存储器基元MC中的多数载流子的极性相反的极性和通过以位线电位为基准将字线电位偏置为与多数载流子的极性相反的极性。空穴的极性为正(+)，并且电子的极性为负(-)。
更具体而言，如果将字线电位设定为低于源极线电位和位线电位，在其中一个漏极D、一个源极S、以及一个栅极电极G彼此重叠的重叠区域的附近，带至带(band-to-band)遂穿便会产生电子-空穴对。如果FBC为n-FBC，那么如果电子-空穴对中的空穴流入体B中并且电子-空穴对中的电子流入到漏极D和源极S中，便产生GIDL。在数据保持状态下，字线电位被设定为低于源极线电位和位线电位，以便保持在“1”基元中积累的空穴。在数据保持状态下，由于GIDL电流，在“0”基元中积累的空穴的数目逐渐增加。因此，通常，如果在保持了长的时间之后读取数据，则GIDL将“0”基元改变为“1”基元并不利地影响在数据“0”与数据“1”之间的信号差。然而，因为空穴可以积累在每一个存储器基元MC中，因此GIDL可以被用于写入数据“1”。一种使用GIDL写入数据的方法被称为“GIDL写入”。
在根据第一实施例的第一循环中，使用GIDL写入，将数据“1”写入连接到选择的字线WL0的所有存储器基元MC00和MC10。更具体而言，将第一电位VBL1(例如，0.6V)施加到所有列中的位线BL1和BL0。将低于源极线电位VSL(例如，地电位0V)和第一电位VBL1的第二电位VWL1(例如，-3.6V)施加到选择的字线WL0。第一循环中的栅极-漏极电压的绝对值(4.2V)和栅极-源极电压的绝对值(3.6V)大于在数据保持状态时的栅极-漏极电压和栅极-源极电压的绝对值(1.7V)。由于该原因，产生GIDL，并且以低于源极S和漏极D的电位在体B中积累空穴。结果，数据“1”被写入连接到选择的字线WL0的所有存储器基元MC00和MC10。
在图4B示出的第二循环中，将数据“0”写入连接到选择的字线WL0和选择的位线BL0的存储器基元MC00。此时，选择的字线WL0的电位是以源极线电位为基准被偏置到与存储器基元MC中的多数载流子的极性相同的极性的电位，并且是以位线电位为基准被偏置到与存储器基元MC中的多数载流子的极性相同的极性的电位。更具体而言，将低于源极线电位VSL的第三电位VBLL(例如，-0.9V)施加到选择的位线BL0。将未选择的位线BL1的电位设定为等于源极线电位VSL的0V。将高于源极线电位VSL(例如，0V)和第三电位VBLL的第四电位VWLH(例如，1.4V)施加到选择的字线WL0。通过这样的设定，将正向偏置施加到存储器基元MC00的体B与漏极D之间的pn结，因此在体B中积累的空穴被抽出到漏极D(消除)。因为位线BL1的电位等于与源极线电位VSL相同的地电位，因此存储器基元MC10保持数据“1”。
第四电位VWLH和第三电位VBLL被设定为使源极线电位VSL的电位水平在第四电位VWLH与第三电位VBLL的电位水平之间。即，以源极线电位VSL为基准，第四电位VWLH和第三电位VBLL的极性彼此相反。此外，第二电位VWL1为与作为多数载流子的空穴的极性相反的负电位，并且第四电位VLWH是与空穴极性相同的正电位。因此，在第一实施例中，在第一循环中，通过GIDL写入，将数据“1”写入连接到选择的字线WL的所有列中的存储器基元MC，并在随后的第二循环中，将数据“0”写入连接到选择的字线WL和选择的位线BL的选择的存储器基元MC中。由此，可以将希望的逻辑数据写入连接到字线WL的存储器基元MC。
在说明书中，“选择”和“激活”的意义为“开启或驱动部件或电路”，并且“未选择(未选择的)”和“去激活”的意义为“关断或停止部件或电路”。因此，应该注意，HIGH(高电位水平)信号可以为在一种场合下选择的信号或激活的信号，而LOW(低电位水平)信号为另一场合下的选择的信号或激活的信号。例如，通过将栅极设定为HIGH而选择(激活)NMOS晶体管。通过将栅极设定为LOW而选择(激活)PMOS晶体管。
在常规GIDL写入中，从连接到选择的字线的存储器基元当中仅仅选择将被写入数据“1”的存储器基元，并且仅仅对选择的存储器基元执行GIDL写入。在该情况下，将低于源极线电位VSL的电位施加到选择的字线，并将高于源极线电位的电位VBL施加到选择的位线。该电位VBL是用于写入数据“1的位线电位。在连接到选择的字线的存储器基元中，将要写入数据“0的存储器基元具有等于源极线电位VS的漏极电位。归因于这一点，“0”基元与“1”基元之间的阈值电压差(信号差)极大地依赖于用于写入数据“1”的电位VBL相对于源极线电位VSL的幅值。即，需要将选择的位线的电位VBL设定为如此之高，以便提供“0”基元与“1”基元之间的极大的阈值电压差。然而，要将选择的位线的电位VBL设定为高的，会造成位线“1”干扰对连接到选择的位线的未选择的存储器基元的影响。这不利地使得连接到选择的位线的未选择的存储器基元的数据保持时间短。如果数据保持时间短，便需要将刷新操作的执行频率设定为高。相反地，如果选择的位线的电位VBL被设定为低的，便可以抑制位线“1”干扰。然而，这会使“0”基元与“1”基元之间的阈值电压差小。
刷新操作可以通过读出放大器刷新来进行，在所述读出放大器刷新中，一旦从存储器基元MC读出了数据，便将读出的数据锁存在读出放大器S/A中，并将与该数据相同的逻辑数据写回到同一存储器基元。可替代地，可以通过使用“0”基元与“1”基元之间的体电位差来同时恢复“0”基元和“1”基元二者的自主刷新来进行刷新操作。
在根据第一实施例的数据写入方法中，在第一循环中施加到漏极D的第一电压VBL1是用于写入数据“1”的位线电位，并且对于所有列中的存储器基元MC是通用的。为了产生向存储器基元MC写入数据“1”所需的空穴，可以将施加到选择的字线WL0的第二电位VWL1设定为低的，而不是将第一电位VBL1设定为高的。此时，通过GIDL使空穴积累在连接到选择的字线WL0的所有存储器基元MC00和MC10的体B中。然而，在接下来的第二循环中，将数据“0”写入到存储器基元MC00中，从而即使在第一循环中积累了空穴也不会发生问题。然而，在通过GIDL积累空穴之前，数据“0”被保存到读出放大器S/A中。因此，将读出放大器S/A设置为对应于每一条位线BL。
在第二循环中，将数据“0”写入到存储器基元MC00。此时，施加到存储器基元MC00的漏极的电位与存储器基元MC10的不同。即，将与源极电位VSL相同的电位施加到存储器基元MC10的漏极D，并将低于源极线电位VSL的第三电位VBLL施加到存储器基元MC00。因此，“0”基元与“1基元之间的阈值电压差极大地依赖于用于写入数据“0”的第三电位VBLL。因此，在第一实施例中，即便使用于写入数据“1”的第一电位VBL1更加接近源极线电位VSL，通过以源极线电位VSL为基准将第三电位VBLL的绝对值设定为高，也可以增加“0”基元与“1”基元之间的阈值电压差。这意味着，可以在抑制位线“1”干扰的同时增加“0”基元与“1”基元之间的阈值电压差。
虽然在图4A中将第一电位VBL1设定为0.6V，但可以使第一电位VBL1进一步接近源极线电位VSL。此外，可以将第一电位VBL1设定为等于源极线电位VSL。在该情况下，可以将选择的字线WL0的电位VWL1设定为更低，由此可以增加“0”基元与“1”基元之间的阈值电压差，如下面所描述的。
参考图1，进一步描述根据第一实施例的基于GIDL写入的操作。首先，读出放大器S/A的锁存电路L/C锁存从在连接到选择的字线的所有列中的存储器基元MC中读取的数据。如果选择的字线为例如WLL0，锁存电路L/C锁存连接到字线WLL0的所有存储器基元MC中的数据。此时，每一个读出放大器S/A从存储器基元阵列MCAR接收参考信号。接下来，关断在每一个读出放大器S/A中的传输门TGL和TGR，由此使在读出放大器S/A中的每一个锁存电路L/C与对应于该读出放大器S/A的位线BL分离。开启在每一个读出放大器S/A中的晶体管TBL1L，由此将第一电位连接到存储器基元阵列MCAL内的所有位线BLL。结果，数据“1”被写入到连接到选择的字线WLL0的所有列中的存储器基元MC(在第一循环中)。此外，将写入到每一个锁存电路L/C的数据“0”写回到存储器基元MC(“0”基元)(在第二循环中)。
在数据写入操作中，通过DQ缓冲器DQB从外部接收的数据被暂时存储在每一个锁存电路L/C中。此时，需要花费一定的时间来在锁存电路L/C中存储来自DQ缓冲器DQB的数据。如果使用该时间执行第一循环，便可以在不增加整个循环时间的情况下，执行根据第一实施例的两步GIDL写入。
此外，执行通过GIDL在体B中积累空穴的操作所花费的时间要长于从体B提取(extract)空穴的操作所花费的时间。如果第一循环是短的(例如，10纳秒(ns)或更小)，便不能在体B中积累足够的空穴，并且体电位不能变成稳定状态。在该情况下，不能充分地使数据“1”和数据“0”之间的阈值电压差加大。然而，如果将数据从DQ缓冲器DQ写入到锁存电路L/C的写入时间用于第一循环，则可以在体B中充分地积累空穴，由此可以充分地使数据“1”和数据“0”之间的阈值电压差加大。因为以高的速度进行从体B提取空穴的操作，因此在10ns内足以将数据“0”写入到存储器基元MC。
图5是根据第一实施例在第一和第二循环中施加到存储器基元MC的电压的时序图。从10ns到36ns的时期为第一循环执行时期。从46ns到72ns的时期为第二循环执行时期。因为两个存储器基元MC10和MC00被连接到同一选择的字线WL0，因此10ns的情况实际上等价于46s的情况，且36ns的情况实际上等价于72ns的情况。即，实际的第一循环执行持续时间和实际的第二循环执行持续时间为约26ns。
在该模拟中，假设，SOI层的厚度为21纳米(nm)，栅极介电膜GI的厚度为5.2nm，栅极长度为75nm，BOX层20的厚度为12.5nm，以及体B的P杂质浓度为1×1017cm-3。还假设将固定的0V和-2.4V的电压分别施加到源极S和板(支撑衬底10)。
在从10ns到12ns的时期和从46ns到48ns的时期中，将选择的字线WL0的电位降低到第二电位VWL1，并将所有列中的位线电位升高到第一电位VBL1。因为第二电位低达-3.6V，通过体B与栅极电极G之间的容性耦合，体电位Vbody同样是低的。在从12ns到22ns的时期和从48ns到58ns的时期中，将数据“1写入到存储器基元MC00和MC10(在第一循环中)。因为栅极电压相对于漏极D非常低，因此在其中漏极D和栅极电极G彼此重叠的重叠区域(从顶部观察时漏极D和栅极电极G彼此重叠的区域)中的电场是高的。因此，GIDL流动，由此数据“1”被写入到存储器基元MC00和MC10。在12ns时的带至带隧穿电流为12.6nA/μm。
在从22ns到24ns的时期和从58ns到60ns的时期中，选择的字线WL0的电位升高到第四电位VWLH。因为选择的字线WL0的电位升高，通过体B与栅极电极G之间的容性耦合，体电位Vbody升高。同时，与将不写入数据“0”的存储器基元MC10对应的位线BL被减低到源极线电位VSL。因为在存储器基元MC10的漏极D与源极S之间不存在电位差，因此数据“0”将不被写入到存储器基元MC10。与将要写入数据“0”的存储器基元MC00对应的位线BL被降低到比源极线电位VSL低的第三电位VBLL。由此在存储器基元MC00的漏极D与源极S之间产生电位差，相应地将数据“0”写入到存储器基元MC00。在从62ns到72ns的时期中，数据“0被写入到存储器基元MC00。
在从36ns到38ns的时期和从72ns到74ns的时期中，位线电位返回到0V。在从38ns到40ns的时期和从74ns到76ns的时期中，字线WL的电位改变至数据保持状态电位(-1.7V)。结果，在从40ns到76ns的时期中，存储器基元MC00和MC10变成数据保持状态(暂停状态)。
在从44ns到80ns的时期中，执行数据读取操作。此时，字线电位为1.4V，并且位线电位为0.2V。在数据读取操作期间的漏极电流差为58.5μA/μm。
如果将栅极G与漏极D之间的电位差设定为大的，那么GIDL增加。因此，加速了数据“1”的写入速度，并增加了数据“0”与数据“1”之间的阈值电压差。同时，如果栅极G与漏极D之间的电位差增加，则在栅极介电膜GI中的电场增加。栅极介电膜GI中的电场的增加会劣化栅极介电膜GI的TDDB(时间相关的电介质击穿)抗性。也就是，从数据写入速度和信号差的观点，栅极G与漏极D之间的电位差优选是大的，而从栅极介电膜GI的可靠性的观点，栅极G与漏极D之间的电位差则优选是小的。
图6是示出根据第一实施例在第一循环中在位线电位VBL1与数据读取操作期间的漏极电流差之间的关系的图。在第一实施例中，位线电位为0.6V，并且字线电位VWL1为-3.6V。如果在将栅极G与漏极D之间的电位差保持为-4.2V的同时降低第一电位VBL1，如图6所示，显然，在数据读操期间的漏极电流差升高。增加数据读操期间的漏极电流差意味着数据“1”与数据“0”之间的信号差的增加。因为在栅极G与漏极D之间的电位差是固定的，栅极介电膜GI的可靠性保持为几乎恒定。
相应地，由图6中的曲线很明显，通过使第一循环中的位线电位(第一电位)VBL1更接近源极线电位VSL，可以增大数据“1”与数据“0”之间的信号差且同时保持栅极介电膜GI的可靠性。这是因为，如果使位线电位VBL1更接近源极线电位VSL，则在其中源极S和栅极电极G彼此重叠的重叠区域中的GIDL增加。如果在第一循环中的位线电位(第一电位)VBL1为-4.2V，那么在12ns时的带至带隧穿电流为18.0nA/μm。
图7是根据第一实施例的在VBL1＝VSL并且VWL1＝-4.2V时的第一循环和第二循环的时序图。图7示出的操作与图5示出的操作的区别在于：位线电位VBL1等于源极线电位VSL(地电位)，并且字线电位VWL1为-4.2V。在图7中示出的其他操作与图5中示出的相同。在图7示出的操作中，在数据读取操作期间的漏极电流差为78.5μA/μm，如图6中所表明的。
在图7示出的数据写入操作中，在第一循环中的位线电位VBL1等于源极线电位VSI。因此，根本不会发生对连接到未选择的字线WL的存储器基元MC的位线“1”干扰。结果，使用图7示出的数据写入操作的FBC存储器装置的刷新操作执行频率可以被设定为低于使用图5所示的数据写入操作的刷新操作执行频率。这最终可以减小FBC存储器装置的总功率消耗。
在根据常规技术的使用碰撞电离电流(Impact ionization current)的数据写入操作中，位线电位的幅值需要等于或大于1.5V。例如，用于写入数据“1”的位线电位VBL1被设定为1.1V，并用于写入数据“0”的位线电位VBLL被设定为-0.4V。在该情况下，漏极电流差至多为约41μA/μm。
相反地，利用图7示出的驱动方法，尽管位线电位的幅值低达0.9V，但漏极电流差却高达78.5μA/μm。因此，即使用于驱动位线BL的功率消耗被设定为低，根据第一实施例的GIDL写入方法可以也获得比根据常规技术获得的信号差大的信号差。
在图5和图7中，在写入数据“0”之后，将位线电位改变到数据保持状态的时刻(timing)可以被设定为早于或晚于将字线电位改变为数据保持状态的时刻。
(第二实施例)
图8是示出根据本发明的第二实施例的驱动FBC存储器装置的方法的说明图。第二实施例与第一实施例的区别在于第二循环。因为根据第二实施例的第一循环与根据第一实施例的第一循环相同，因此在这里将不对其进行描述。
在根据第二实施例的第二循环中，从连接到选择的字线WL0的存储器基元MC00和MC10中的选择的存储器基元MC00提取空穴。由此将数据“0”写入到选择的存储器基元MC00。从连接到选择的字线WL0的存储器基元MC00和MC10中的未选择的存储器基元MC10提取少量的空穴。由此将数据“1写入到未选择的存储器基元MC10。
在第二循环中，选择的字线WL0的电位是以源极线电位为基准被偏置到与存储器基元MC中的多数载流子的极性相同的极性的电位。在第二循环中，选择的位线BL0的电位是以源极线电位为基准被偏置到与多数载流子的极性相反的极性的电位，而未选择的位线的电位是以源极线电位为基准被偏置到与多数载流子的极性相同的极性的电位。更具体而言，如图8所示，将高于源极线电位VSL的第四电位VWLH(例如，1.4V)施加到选择的字线WL0。将低于源极线电位VSL的第三电位VBLL(例如，-0.9V)施加到选择的位线BL0。由此将正向偏置施加到选择的存储器基元MC00的漏极D与体B之间，以消除空穴。将高于源极线电位VSL的第五电位VBL2(例如，0.3V)施加到未选择的位线BVL1。由此，将弱的正向偏置施加到未选择的存储器基元MC10的源极S与体B之间的pn结。由此，从未选择的存储器基元MC10消除少量的空穴。
图9是根据第二实施例的在第一和第二循环中施加到存储器基元MC的电压的时序图。将固定的0V和-2.4V的电压分别施加到源极S和板(支撑衬底10)。在第二循环中，将0.3V的电位施加到对应于未选择的存储器基元MC10的位线BL1。消除了在未选择的存储器基元MC10中积累的少量空穴。根据第二实施例的其他操作与第一实施例的相同。在根据第二实施例的数据写入操作中，在数据读取操作期间，“1”基元与“0”基元之间的漏极电流差为64.2μA/μm。
将描述在第二循环中从连接到选择的字线WL0的未选择的存储器基元MC10消除少量空穴的原因。通常，存储器基元MC的漏极电流会波动。各存储器基元MC之间的漏极电流的波动主要源于各存储器基元MC之间的阈值电压的波动。如果漏极电流的波动大，FBC存储器装置中的缺陷位的数目增加。例如，“0”基元当中的阈值电压低的存储器基元MC和“1”基元当中的阈值电压高的存储器基元MC都是缺陷位。因此，为了获得高成品率，使“0”基元与“1”基元之间的阈值电压差很大和使各存储器基元MC之间的阈值电压的波动本身很小都是重要的。
如上所述，在约10ns的GIDL写入中，体电位不饱合并且不会变为稳定状态。这意味着，如果在各“1”基元之间第一循环中的写入时间Tw1(下文中称为“第一循环写入时间Tw1”)波动，则各“1”基元会具有阈值电压波动。此外，因为在体电位变为稳定状态之前完成了数据“1”向每一个存储器基元MC的写入。因此，这些“1”基元具有根据数据“1”的写入(改写)次数的阈值电压波动。如果GIDL具有波动，会进一步增加各“1”基元之间的阈值电压的波动。
图10是根据第二实施例在第一循环写入时间Tw1与数据读取操作期间的漏极电流差之间的关系的图。图10示出在第二循环中将相对于“1”基元的位线电位(第五电位)VBL2改变为0V、0.3V、以及0.5V的结果。在VBL2＝0V时，漏极电流差极大地依赖于第一循环写入时间TW1。然而，当位线电位(第五电位)VBL2升高到0.3V和0.5V时，漏极电流差对第一循环写入时间Tw1的依赖程度降低。如果第一循环写入时间Tw1长，由于下列原因在“1”基元的体B中积累更多的空穴。如果在体B中积累了更多的空穴，在第二循环中便消除该更多的空穴。即，即使在第一循环中在“1”基元中积累的空穴的数目存在波动，在第二循环中可以从“1”基元消除与波动同样多的空穴。以该方式，在根据第二实施例的第二循环中，可以进行反馈操作来减小在“1”基元中积累的空穴的数目的波动。
在第二实施例中，虽然在第二循环中体B中的空穴的数目减小，由第二循环中的反馈操作可以减小由第一循环写入时间TW1导致的信号差的波动。因此，“0”基元当中的阈值电压低的存储器基元MC与“1”基元当中的阈值电压高的存储器基元MC之间的阈值电压差增加，由此改善了成品率。
在第二实施例中，在第一循环中写入数据“1”之后，升高字线WL0的电位，然后在第二循环中改变位线BL的电位。结果，在从第一循环到第二循环的过渡时期中的栅极G与漏极D之间的电压被设定为等于或低于第一循环时的情况。换言之，在从第一循环到第二循环的过渡时期中的存储器基元MC的栅极介电膜GI中的电场被设定为等于或低于第一循环时的情况。因此，可以防止在从第一循环到第二循环的过渡时期中栅极介电膜GI的可靠性的劣化。
(第三实施例)
图11是示出根据本发明的第三实施例的FBC存储器装置中的布线设置的平面视图。位线BL沿列方向延伸。字线WL和源极线SL沿与位线BL正交的行方向延伸。分别在位线BL与字线WL的各交叉点处设置存储器基元MC。通过位线接触BLC将每一条位线BL连接到每一个存储器基元MC的漏极D。字线WL还用作每一个存储器基元MC的栅极电极G。通过源极线接触SLC将每一条源极线SL连接到每一个存储器基元MC的源极S。
考虑到位线接触BLC与源极线接触SLC之间的位置偏差，一条字线WL与一个位线接触BLC之间的余量(margin)和一条字线WL与一个源极线接触SLC之间的余量被设定为距离D。根据技术的进步，距离D逐渐减小。如果使用自对准接触形成位线接触BLC和源极线接触SLC，则距离D为零。此时，单位基元UC的面积为4F2。符号F为可以通过确定代的光刻技术(lithographic technique)形成的抗蚀剂图形的最小尺寸。
图12是示出在根据第三实施例的FBC存储器装置中的体B的平面视图。根据第三实施例的每一个存储器基元MC的体B包括第一体部分B1和第二体部分B2。第一体部分B1和第二体部分B2由相同的材料形成。第二体部分B2被连接到第一体部分B1的上表面，并且是接续到第一体部分B1的半导体层。在沿列方向的源极S与漏极D之间设置第一体部分B1。
图13到16分别为沿图12的线13-13、14-14、15-15和16-16截取的截面视图。在图13中呈现出第一体部分B1的截面。每一个第一体部分B1的上表面(第一表面)通过栅极介电膜GI而面对栅极电极G。第一体部分B1的底表面(第二表面)通过背栅极介电膜BGI而面对板PL。
根据第二实施例的每一个存储器基元为FD-FBC。在该情况下，通过在数据读取操作期间将正电压施加到FBC的栅极电极G，在体B的表面上形成沟道，并使体B完全耗尽。因此，最大耗尽层宽度等于或大于体B的厚度Ts。厚度Ts为在第一表面与第二表面之间的第一体部分B1的厚度。在数据读取操作期间，将负电位施加到板PL，以便能够在第一体部分B1的第二表面中积累空穴。
如果将“0”基元与“1”基元之间的阈值电压差表示为ΔVth，则通过公式ΔVth＝Csi/Cfox×ΔVbs来表达阈值电压差ΔVth。在该式中，Csi表示每单位面积的形成在体B中的耗尽层的电容，Cfox表示每单位面积的栅极介电膜GI的电容，以及ΔVbs表示“0”基元与“1”基元之间的体电压差。比率Csi/Cfox还可以改写为3×Tfox/Ts，其中Tfox表示栅极介电膜GI的厚度。为了使阈值电压差ΔVth大，将Tfox对Ts的比率设定为高，或将ΔVbs设定为大。在这里，体电位的意义为在数据读取操作期间的第一体部分B1的底部(第二表面)的体电位。
图14是沿图12的线14＝14截取的截面视图，并示出FBC存储器装置的包括与部件隔离区域邻近的有源区AA的沿列方向的部分。在图14中呈现出第二体部分B2的截面。每一个第二体部分B2的顶表面TFB位于高于源极S的顶表面TFS和漏极D的顶表面TFD的位置处。换言之，第二体部分B2沿垂直于字线WL和位线BL的第三方向(向上的方向)延伸。图16清楚地表明，第二体部分B2相对于第一体部分B1向上延伸。
如图16所示，每一个存储器基元MC的第二体部分B2具有沿行方向指向(direct)的两个侧表面(第三表面S3和第四表面S4)。表面S3和S4通过栅极介电膜GI而面对字线WL。更具体而言，形成在第一体部分B1上的栅极电极G的侧表面通过栅极介电膜GI而面对第二体部分B2的第三表面S3。在每一个STI区域上形成的辅助栅极AG的侧表面通过栅极介电膜GI而面对第二体部分B2的第四表面S4。
第二体部分B2是用于增加体B与字线WL之间的容性耦合的辅助体部分。因为第二体部分B2沿第三方向延伸，所以没有增加每一个存储器基元MC的尺寸。然而，因为第二体部分B2的与字线WL相对的面积大于常规的扁平体与字线WL相对的面积，因此可增加体B与字线WL之间的容性耦合。辅助栅极是与栅极电极G整体形成的栅极部分并用作栅极电极G的一部分。辅助栅极AG形成在每一个STI上并被控制为使其电位等于栅极电极G的电位。
如图14所示，在沿列方向的截面视图中，源极S的顶表面TFS和漏极D的顶表面TFD的位置低于第二体部分B2的顶表面TFB的位置。换言之，第二体部分B2具有沿列方向取向的两个侧表面SFB1和SFB2。侧表面SFB1和SFB2分别不接触源极S和漏极D。第二体部分的B2的侧表面SFB1和SFB2不与源极S或漏极D形成pn结。另一方面，第二体部分的下部(第二体部分B2的位于与源极S的顶表面TFS和漏极D的顶表面TFD的高度相同的部分)沿垂直(第三)方向邻近源极S和漏极D。即，第二体部分B2的下部分别与源极D和漏极D形成pn结，而其侧表面SFB1和SFB2不与源极S和漏极D形成pn结。第二体部分B2的下部还连接到第一体部分B1。注意，第二体部分B2的侧表面SFB1和SFB2分别与栅极电极G的沿列方向取向的侧表面SFG1和SFG2齐平。因为侧表面SFG1和SFG2之间的距离对应于栅极长度，因此第二体部分B2的沿列方向的宽度等于栅极长度。通过该结构，尽管体B与字线WL之间的容性耦合增加，但体B与漏极D之间的容性耦合以及体B与源极S之间的容性耦合与常规结构相同或比常规结构稍有增加。因此，体-栅极电容Cb(WL)相对于总的体电容Cb(总)的比率Cb(WL)/Cb(总)是高的。
如图16所示，减小第二体部分B2的侧表面S3与S4之间的距离W2，以便减小存储器基元MC的尺寸，即，小于最大耗尽层宽度的两倍。归因于这一点，在数据读取操作期间，其两个表面S3和S4被置于栅极电极G之间的第二体部分B2是完全耗尽的，因此在其中不能积累空穴。结果，在数据读取操作期间，空穴被移动到第一体部分B1的底部。第一体部分B1中的空穴的数目对在第一体部分N1的顶表面附近的阈值电压具有影响。因此，优选空穴积累层(第一体部分B1的底部)和反型层(第一体部分B1的顶表面)是平行的，如在第三实施例中所述。原因如下。该影响的程度与第一体部分B1的厚度Ts成反比并且是均匀的。归因于这一点，通过使第一体部分B1的厚度Ts小，可以有效地增大阈值电压差。
然而，根据空穴积累层与反型层之间的距离来减小存在于空穴积累层(第一体部分B1的底部)上的空穴的数目对形成在第二体部分B2的侧表面上的反型层的影响。在第二体部分B2的与空穴积累层(第一体部分B1的底部)的距离大的上部上形成的反型层的阈值电压大，特别地，几乎不受在第一体部分B1的底部上的空穴的数目的影响。因此，以下一点是重要的，即，将在第一体部分B1的顶表面附近流动的沟道电流设定为大于在第二体部分B2的侧表面上流动的寄生沟道电流，以便在数据读取操作期间增大漏极电流差。
在第三实施例中，第二体部分B2的侧表面SFB1和SFB2分别不接触源极S和漏极D，从而在第二体部分B2的上部上流动的寄生沟道电流是低的。如上所述，该寄生沟道电流不依赖于数据“0”和数据“1”。因此，即使设置了第二体部分B2，也不会如此减小在数据读取操作期间的数据“0”与数据“1”之间的漏极电流差。
在第二体部分B2的顶表面上形成SiN间隔物(spacer)42。SiN间隔物42防止来自栅极电极G的高电场施加到第二体部分B2的上拐角。这可防止栅极介电膜GI的击穿。
图15是沿一条源极线SL的截面视图。在图15示出的截面中，没有形成向上延伸的半导体层。虽然未示出，但在漏极D上同样没有形成向上延伸的半导体层。这意味着仅仅在体B中形成向上延伸的半导体层(第二体部分B2)。
在第三实施例中，栅极电极G面对第一体部分B1的顶表面以及第二体部分B2的侧表面S3和S4。第二体部分的B2的侧表面SFB1和SFB2不分别与源极S和漏极D形成pn结。因此，体-栅极电容Cb(WL)相对于总的体电容Cb(总)的比率Cb(WL)/Cb(总)是高的。此外，通过设置第二体部分B2，可以增加总的体电容Cb(总)而不增大存储器基元MC的尺寸。将参考图17描述这些效果。
图17为分别示出了常规FBC存储器装置的“0”单元和“1”单元的体电位与根据第三实施例的FBC存储器装置的“0”单元和“1”单元的体电位的图。图17中的图示出了执行图5示出的GIDL写入的三维模拟结果。在该情况下，常规存储器基元的体电位是在SOI层的底表面上并由图17中的Conv表示的电位。在根据第三实施例的存储器基元MC中的SOI层的底表面上的体电位由图17中的Btm表示，并且第二体部分B2的顶表面上的体电位由图17中的Top表示。假设，在第三实施例中，最小尺寸F为80nm，栅极介电膜GI的厚度为5nm，SOI层30的厚度为20nm，BOX层20的厚度为15nm，以及体B的P杂质浓度为1×1017cm-3。还假设，在第三实施例中，第二体部分B2的宽度W2为20nm，其高度W3为80nm，以及其p杂质浓度为1×1017cm-3。施加到存储器基元MC的各电极的电位与图5示出的情况相同。
在从10ns到12ns的时期和从46ns到48ns的时期中，将选择的字线WL0的电位降低到第二电位VWL1。在体B与栅极电极G之间的容性耦合是大的，从而与常规技术相比，根据第三实施例的体电位可以敏感地对应于字线电位而变化。因此，根据第三实施例的在第二体部分B2的顶表面上的体电位低于根据常规技术的情况。
在从12ns到22ns的时期和从48ns到58ns的时期中，将数据“1”写入到所有列中的存储器基元MC。因为根据第三实施例的体电位低于根据常规技术的体电位，因此根据第三实施例的GIDL高于根据常规技术的GIDL。即，根据第三实施例在体B中积累的空穴的数目大于根据常规技术的情况。因为根据第三实施例的总的体电容Cb(总)大于根据常规技术的情况，根据第三实施例的第二体部分B2的顶表面上的在该10ns时期中的体电位的变化小于根据常规技术的情况。
在从62ns到72ns的时期中，将数据“0”写入到存储器基元MC。因为根据第三实施例的体电位高于根据常规技术的体电位，因此在第三实施例中可以消除更多的空穴。因为根据第三实施例的总的体电容Cb(总)大于根据常规技术的情况，根据第三实施例的第二体部分B2的顶表面上的在该10ns时期中的体电位的变化小于根据常规技术的情况。
在从38ns到40ns的时期和从74ns到76ns的时期中，存储器基元MC的状态被改变为数据保持状态。在这些时期中，通过体B与栅极G之间的容性耦合来降低体电位。根据第三实施例的体-栅极电容Cb(WL)相对于总的体电容Cb(总)的比率Cb(WL)/Cb(总)高于根据常规技术的情况。归因于这一点，根据第三实施例的由字线电位的变化而导致的体电位的变化大于根据常规技术的情况。此外，因为在第三实施例中总的体电容Cb(总)是大的，所以在数据保持状态下“0”基元与“1”基元之间的体电位差是小的。例如，根据常规技术的“1”基元的体电位为-0.223V。根据常规技术的“0”基元的体电位为-0.556V。根据第三实施例的“1”基元的体电位为-0.748V。根据第三实施例的“0”基元的体电位为-0.853V。这些数值表明，根据第三实施例，在数据保持状态下，“0”基元与“1”基元之间的体电位差相对而言是小的。
在第三实施例中，如果将数据保持状态下的栅极电位由-1.7V改变为-1.2V，则“1”基元的体电位为-0.269V。“0”基元的体电位为-0.376V。分别比较根据第三实施例的这些数值与根据常规技术的“1”基元的体电位(-0.223V)和“0”基元的体电位(-0.556V)。该比较的结果表明，根据第三实施例的“0”基元的体电位可以被设定为大于根据常规技术的“0”基元的体电位，同时保持根据第三实施例的“1”基元的体电位低于根据常规技术的“1”基元的体电位。换言之，根据第三实施例，可以使“0”基元的体B与源极S之间的电位差小于根据常规技术的“0”基元的体B与源极S之间的电位差，而同时使“1”基元的体B与源极S之间的电位差大于根据常规技术的“1”基元的体B与源极S之间的电位差。这意味着根据第三实施例的FBC存储器装置可以减小“0”基元中的电场和GIDL，同时充分保持在“1”基元中积累的空穴。
将进一步描述比率Cb(WL)/Cb(总)的增加。如果图16中示出的第二体部分B2的高度W3是大的，则第二体部分B2的侧表面S3和S4的面积也是大的。归因于这一点，根据第三实施例的体-栅极电容Cb(WL)相对于总的体电容Cb(总)的比率Cb(WL)/Cb(总)增大。通常，在数据保持状态下，将字线电位(栅极电位)设定为远低于源极线电位和位线电位，以便保持在“1”基元的体B中积累的空穴。然而，在该情况下，“0”基元中的GIDL增加，并且“0”基元的数据保持时间相应地缩短。如果体-栅极电容Cb(WL)相对于总的体电容Cb(总)的比率是高的，则体电位可以更敏感地跟随字线电位。因此，如果比率Cb(WL)/Cb(总)是高的(如第三实施例中所述)，便不需要像常规技术那样将字线电位设定为远低于源极线电位和位线电位。换言之，可以将字线电位设定为接近源极线电位。通过将字线电位设定为接近源极线电位，可以与常规技术相似地在保持“1”基元的体B中积累的空穴的同时增加“0”基元的数据保持时间。即，如果将第二体部分B2的高度W3制造为大的以便增加体-栅极电容Cb(WL)，在数据保持状态下便可以使字线电位接近源极线电位，由此，该可以改善“0”基元的数据保持特性。注意，第二体部分B2的沿行方向的宽度W2对体-漏极电容Cb(d)和体-源极电容Cb(s)的影响大，而对体-栅极电容Cb(WL)的影响小。相反地，第二体部分B2的高度W3对体-栅极电容Cb(WL)的影响大，而对体-漏极电容Cb(d)和体-源极电容Cb(s)没有影响。
第二体部分B2的P杂质浓度被设定为高于第一体部分B1的P杂质浓度。通过如此设定，用于在第三表面S3和第四表面S4上形成反型层的阈值电压较高。结果，难以在第三表面S3和第四表面S4上形成沟道，由此增加了第二体部分B2与字线WL之间的容性耦合。
根据第三实施例，因为体-栅极电容Cb(WL)相对于总的体电容Cb(总)的比率是高的，因此体电位可以敏感地跟随字线电位。因此，可以减小在数据保持状态下字线电位与源极线电位之间的差异。这意味着，可以降低“0”基元中的GIDL，同时充分保持在“1”基元的体B中积累的空穴。
如果“0基元与“1”基元之间的体电位差在数据保持状态下是小的，便可能减小在数据“0”与数据“1”之间的阈值电压差(或漏极电流差)。然而，在数据保持状态下的体电位的特性不同于数据读取操作的情况。因此，可以抑制数据“0”的劣化，同时充分保持数据“0”与数据“1”之间的漏极电流差。根据该模拟，在常规技术中，在数据读取操作期间的漏极电流差为5.96μA，而根据第三实施例，在第二体部分B2的P杂质浓度等于1×1017cm-3的情况下，在数据读取操作期间的漏极电流差为5.84μA。
根据第三实施例，可以改善“0”基元和“1”基元二者的数据保持时间。此外，根据第三实施例，尽管在数据保持状态时的体电位差是小的，但由于GIDL，在体B中积累的空穴的数目仍会增加。因此，可以使由空穴数目的波动而导致的在数据读取操作期间的漏极电流的波动小。这可以改善成品率。此外，由于可以减小字线电压的幅值，因此可以放松与构建字线驱动器的晶体管的击穿电压相关的规范。此外，根据第三实施例，如图10所示，在数据读取操作期间的漏极电流差对第一循环写入时间Tw1的依赖性小。因为体-栅极电容Cb(WL)相对于总的体电容Cb(总)的比率高，所以第三实施例适于根据第一和第二实施例的GIDL写入。
将描述制造根据第三实施例的FBC存储器装置的方法。图18到21是对应于图16的截面视图。首先，准备SOI衬底。BOX层20的厚度为约15nm，SOI层30的厚度为约100nm。将诸如硼离子的离子注入到SOI层30的上部中。由此，将注入到SOI层30的上部的P杂质浓度设定为约1×1018cm-3。如图18所示，在SOI层30上形成氧化硅层32，并在氧化硅膜32上沉积由氮化硅膜构成的掩模材料。通过各向异性蚀刻去除在STI区域中存在的掩模材料和氧化硅膜32。由此，在有源区AA上形成SiN掩模34。
在SOI层30和SiN掩模34上沉积氮化硅膜，然后进行各向异性蚀刻。结果，如图19所示，在SiN掩模34的侧壁上形成SiN间隔物36。使用SiN掩模34和SiN间隔物36作为掩模，各向异性蚀刻SOI层30。通过使用SiN间隔物36，可以形成宽度小于F的STI区域。
沉积由氧化硅膜构成的STI材料，然后通过CMP(化学机械抛光)对其平坦化。此时，STI材料的顶表面位于比SOI层30的顶表面高的位置。通过热磷酸溶液去除SiN掩模34和SiN间隔物36。此外，在SOI层30上且在STI材料的侧表面上形成SiN间隔物37。SiN间隔物37的宽度限定出第二体部分B2的宽度W2。
如图21所示，使用SiN间隔物37和STI材料作为掩模各向异性蚀刻80nm厚度的SOI层30。通过各向异性蚀刻的蚀刻量来控制第一SOI部分SOI1(第一体部分B1)的厚度Ts。在所有的工艺步骤之后，第一SOI部分SOI1成为每一个存储器基元MC的第一体部分B1、源极S以及漏极D。接下来，通过湿法蚀刻来蚀刻STI材料。将STI材料的顶表面的高度设定为几乎等于第一SOI部分SOI1的顶表面的高度。以该方式，形成沿垂直方向(第三方向)延伸到支撑衬底10的表面的第二SOI部分SOI2。在所有的工艺步骤之后，第二SOI部分SOI2成为第二体部分B2。在该阶段，第二SOI部分SOI2沿列方向延伸。
接下来，将1×1017cm-3到1×1018cm-3的浓度的P杂质引入到SOI层30中。通过热氧化SOI层30，在SOI层30上形成栅极介电膜GI，如图22A至22C所示。依次沉积N多晶硅44和SiN帽46。将SiN帽46构图为栅极电极图形(字线布线图形)。使用SiN帽46作为掩模，各向异性蚀刻N多晶硅44。N多晶硅44的每一个蚀刻的顶表面几乎位于每一个第二SOI部分SOI2的中间位置处。结果，获得如图22A到22C所示的结构。图22A是沿列方向的SOI层30的截面视图(与图13对应的截面视图)。图22B和22C分别为沿图22A的线B-B和C-C截取的截面视图。
各向异性蚀刻SiN间隔物37。此时，设定SiN帽46的厚度和蚀刻时间，以便保留SiN帽46。因此，即使在该阶段，图22示出的截面几乎未改变。图23示出在图22B所示的截面之后的截面。通过该步骤，在每一个源极形成区域和每一个漏极形成区域中的未被SiN帽46和多晶硅44(字线)覆盖的第二SOI部分SOI2的顶表面被暴露。
使用SIN帽46作为掩模，在每一个源极形成区域和每一个漏极形成区域中同时蚀刻第二SOI部分SOI2和多晶硅44。结果，如图24A到24C所示，在每一个源极形成区域和每一个漏极形成区域中仅仅保留了SOI层30的第一SOI部分SOI1。在被SiN帽46和多晶硅44(字线)覆盖的区域中，第一SOI部分SOI1和第二SOI部分SOI2保留。以该方式，可以以自对准的方式形成字线WL、第一SOI部分SOI1和第二SOI部分SOI2。
如图24B和24C所示，在每一个源极形成区域和每一个漏极形成区域中的沿行方向的截面中，与STI区域邻近的有源区域AA的顶表面TFS和TFD被形成为其位置低于第二体部分B2的顶表面TFB。如果顶表面TFS和TFD低于第二体部分B2的顶表面TFB，则寄生pn结的面积较小。然而，即使顶表面TFS和TFD形成在比每一个有源区AA的中心部分的顶表面TFC的位置高的位置处，也不会失去第三实施例的优点。
接下来，去除图22A中所示的SiN帽46和图22C中所示的SiN间隔物37。结果，获得图24A到24C中示出的结构。如图24C所示，在每一个第二SOI部分SOI2上并在存在SiN间隔物37的多晶硅之下形成腔48。
使用字线WL作为掩模，将N杂质离子注入到每一个第一SOI部分SOI1的源极形成区域和漏极形成区域中。由此形成扩展层。在每一条字线WL的侧表面上形成SiN间隔物42。此时，SiN间隔物42还掩埋在每一个第二SOI部分SOI2上的腔48中。使用字线WL和SiN间隔物42作为掩模，将N杂质离子注入到每一个第一SOI部分SOI1中的源极形成区域和漏极形成区域中。结果，如图25A所示，形成源极S和漏极D，并在每一个源极S与漏极D之间限定出第一体部分B1。如图25A到25C所示，在字线WL、源极S以及漏极D的表面上形成硅化物41。
此后，如图13和14所示，沉积SiN停止层52和层间介电膜ILD，然后通过CMP进行平坦化。此外，由诸如铜、铝或钨的金属材料形成源极线接触SLC、位线接触BLC、源极线SL以及位线BL。结果，完成了图13和14中所示的FBC存储器装置。
可替代地，在栅极电极G上可留下SiN帽46。在该替代方案中，没有在每一个第二SOI部分SOI2的上表面上形成腔48，并保留了SiN间隔物38。
通过根据第三实施例的制造方法，形成了沿垂直方向(第三方向)延伸的半导体层，栅极电极材料被沉积为面对该半导体层的侧表面，并使用具有字线图形的掩模材料作为掩模，蚀刻除了字线区域之外的区域中的沿垂直方向延伸的半导体层以及栅极电极材料。由此以自对准的方式形成第二体部分B2和字线WL。该制造方法可以抑制由光刻未对准导致的存储器基元特性的波动或特别地抑制体-栅极电容的波动。
(第四实施例)
图26为根据本发明的第四实施例的FBC存储器装置的平面视图。第四实施例与第三实施例的区别在于，源极S和漏极D中的每一个的沿行方向的宽度小于第一体部分B1的宽度。如图26B和26C所示，其中第二体部分B2与源极S重叠的重叠区域的面积小于根据第三实施例的情况。在图26B和26C中，点线围绕的区域为第二体部分B2的区域，并且其中点线区域与源极S重叠的重叠区域的面积对应于在第二体部分B2与源极S之间形成的pn结的面积。通过将源极S的沿行方向的宽度Ws设定为小于第二体部分B2的沿行方向的宽度W1，使其中源极S与第二体部分B2重叠的重叠区域的面积较小，如图26B所示。对于其中漏极D与第二图部分B重叠的重叠区域的面积同样如此。
为了有效地进行GIDL写入，优选形成扩展层(源极S和漏极D的端部)并使扩展层与栅极电极G重叠。在该情况下，如果扩展层到达第二体部分B2中的重P掺杂区域，可能会使pn结电容和pn结泄漏电流增大。
在第四实施例中，体B与源极S之间的结以及体B与漏极D之间的结的面积小于根据第三实施例的情况。因此，体-源极电容和体-漏极电容减小，从而使体-栅极电容Cb(WL)相对于总的体电容Cb(总)的比率Cb(WL)/Cb(总)是高的。结果，根据第四实施例的体电位比根据第三实施例的体电位更敏感地跟随字线电位。注意，源极S和漏极D中的每一个的宽度为F。
图27到29分别为沿图26的线27-27、28-28和29-29截取的截面视图。在第四实施例中，仅仅将第二体部分B2的上部的P杂质浓度设定为高的。如图27所示，第二体部分B2包括包含更多P杂质的重掺杂区域HD和杂质浓度低于区域HD的轻掺杂区域LD。与轻掺杂区域LD相比，重掺杂区域HD形成在距离每一个存储器基元MC的源极S和漏极D更远的更高位置处。因此，扩展层面对轻掺杂区域LD，pn结电容和pn结泄漏电流相应地减小。因此，根据第四实施例的FBC存储器装置可以进一步减小“0”基元中的GIDL以及pn结泄漏电流，同时充分保持在“1”基元的体B中积累的空穴。
在第四实施例中，由HSG(半球形糙面(grained))硅制造重掺杂区域HD。通过使用HSG硅，重掺杂区域HD的表面积增加，从而进一步增加体B与字线WL之间的电容。
将描述制造根据第四实施例的FBC存储器装置的方法。首先，准备SOI衬底。BOX层20的厚度为约15nm，SOI层30的厚度为约50nm。与第三实施例相似地，在SOI衬底上形成氧化硅层32和SiN掩模34。去除在有源区AA中存在的SiN掩模34和氧化硅膜32。在逻辑电路区域中，在每一个部件隔离区域中形成沟槽。此时，如图30A所示，通过各向异性蚀刻来蚀刻在有源区AA中的SOI层30的上表面，由此使在该区域中的SOI层30的厚度变为20nm。通过该各向异性蚀刻的蚀刻量来控制第一SOI部分SOI1(第一体部分B1)的厚度Ts。
在仅仅选择性地蚀刻在逻辑电路区域中的部件隔离区域中的SOI层30之后，将氧化硅膜35填充在存储器区域中的有源区AA上和逻辑电路区域中的部件隔离区域中。结果，获得图30A和30B中所示的结构。
在去除了存储器区域中的部件隔离区域上的SiN掩模34之后，在SOI层30上沉积非晶硅64。回蚀刻非晶硅64至比氧化硅膜35的顶表面低的高度。此时，非晶硅64的厚度为约50nm。结果，获得图31中所示的结构。此时，逻辑电路区域具有图30B中所示的结构。
在非晶硅64上和氧化硅膜35的侧表面上形成SiN间隔物66。SiN间隔物66的宽度决定第二体部分B2的宽度W2。使用SiN间隔物66和氧化硅膜35作为掩模，各向异性蚀刻非晶硅64和SOI层30。结果，在部件隔离区域上形成沟槽，如图32所示。
接下来，在550℃下高真空中进行退火，由此将非晶硅64转变为处于非晶硅与多晶硅之间的中间状态的硅。因为其以半球形糙面状态形成，因此该中间状态的硅称为“HSG硅”。非晶硅64被转变为HSG硅65。通过HDP(高密度等离子体)在部件隔离区域上的沟槽中填充STI材料。结果，获得图33所示的结构。此时，逻辑电路区域具有图30B所示的结构。
通过湿法蚀刻来蚀刻STI材料和氧化硅膜35的上部。由湿法蚀刻暴露的HSG硅65成为重掺杂区域HD。因此，在该蚀刻处理之后，STI材料和氧化硅膜35的顶表面的位置要高于第一SOI部分SOI1的上表面的位置，如图34A所示。此时，如图34B所示，去除逻辑电路区域中的SiN掩模34和氧化硅膜32。接下来，如图34A中的箭头所示，将诸如硼离子的P杂质离子注入到HSG硅65中。
通过湿法蚀刻进一步蚀刻STI材料，以将STI材料的顶表面的高度设定为与第一SOI部分SOI1的顶表面的高度几乎相同。在存储器区域中，将1×1017cm-3浓度的硼引入到体B中以调整阈值电压。同样，适当地将杂质引入到逻辑电路区域的有源区中以调整阈值电压。在这里假设，在逻辑电路区域中的沟道部分中的SOI膜的厚度为50nm。
在执行了与根据第三实施例的步骤相似的步骤之后，形成栅极介电膜GI，并沉积多晶硅44和SiN帽46。将SiN帽46构图为栅极电极图形(字线布线图形)。使用SiN帽46作为掩模，各向异性蚀刻多晶硅44。在存储器区域中，部分蚀刻多晶硅。此时，在逻辑电路区域中，形成由多晶硅44制成的栅极G，如图35C所示。此后，用抗蚀剂覆盖逻辑电路区域，同时蚀刻存储器区域中的多晶硅44和SOI层30。使在每一个源极形成区域和每一个漏极形成区域中的SOI层30的高度等于第一体部分B1的高度。在第四实施例中，进一步蚀刻在每一个源极形成区域和每一个漏极形成区域中SOI层30的未被栅极介电膜GI覆盖的部分。结果，获得图35A中示出的结构。如果比较图35A中所示的结构与图24B中所示的结构，就可清楚第三与第四实施例之间的差异。如图35B所示，在SOI层30的被多晶硅44和SiN间隔物66覆盖的部分(体B)中，第一体部分B1和第二体部分B2保持不变。此后，通过执行第三实施例中的示于图25的步骤，完成根据第四实施例的FBC存储器装置。
在第四实施例中，可以使用包括薄SOI层30的SOI衬底。由此可以减小SOI层30的蚀刻量。这可以抑制图29所示的第一体部分B1的厚度Ts的波动，并抑制在数据读取操作期间的漏极电流的波动。
在第四实施例中，在共同的步骤中形成覆盖存储器区域中的部件隔离区域的SiN掩模34和覆盖逻辑电路区域中的有源区的SiN掩模34。在共同的步骤中形成填充在存储器区域中的有源区中的氧化硅膜35和填充在逻辑电路区域中的部件隔离区域中的氧化硅膜35。因此，在第四实施例中，附加的制造步骤的数目少。
(第五实施例)
图36到39为根据本发明的第五实施例的FBC存储器装置的截面视图。图36到39分别是对应于图13到16的截面视图。如图39所示，第五实施例与第四实施例的区别在于，第二体部分B2从第一体部分B1向下延伸。根据第五实施例的FBC存储器装置的平面视图与图26相似。因此，第一体部分B1的存在于第二体部分B2正上方的区域不面对源极S和漏极D。因此，与第四实施例相似地，根据第五实施例，比率Cb(WL)/Cb(总)是高的。
第二体部分B2的一个侧表面通过辅助栅极介电膜AGI而面对辅助栅极AG。第二体部分B2的另一侧表面面对BOX层20。第一体部分B1的顶表面通过栅极介电膜GI而面对栅极电极G(字线WL)。第一体部分B1的底部面对BOX层20。辅助栅极AG被连接到栅极电极G(字线W)。
在第五实施例中，第二体部分B2的仅仅一个侧表面面对辅助栅极AG。因此，体-栅极电容Cb(WL)相对于总的体电容Cb(总)的比率Cb(WL)/Cb(总)低于根据第三和第四实施例的情况但高于根据常规技术的情况。
由第一体部分B1的顶表面和侧表面构成的拐角被倒角(round)。由此可以防止从辅助栅极AG对第一体部分B1的拐角施加高电场。这可以防止辅助栅极介电膜AGI的击穿。此外，如果在第一体部分B1的拐角中产生高电场，则形成反型层阈值电压低的拐角晶体管，并且增加了第一体部分B1中的寄生沟道电流。寄生沟道电流对在体B中积累的空穴的数目的依赖性是低的。因此，如果寄生沟道电流增加，便难以分辨数据。通过对第一体部分B1的拐角倒角，可以减小拐角晶体管的影响。在第五实施例中，因为第二体部分B2向下延伸，在第一体部分B1上形成第二体部分B2的拐角。在第三实施例中，相反地，因为第二体部分B2向上延伸，因此难以形成拐角晶体管，即使形成了拐角晶体管，该拐角晶体管的影响也是小的。
根据第五实施例的存储器基元为PD-FBC。因此，不需要对板PL施加负电压。因为在源极S和漏极D与板PL之间存在厚的BOX层20，所以板PL与源极S之间以及板PL与漏极S之间的寄生电容是小的。
作为辅助栅极AG的材料，可以使用N多晶硅或P多晶硅。如果由P多晶硅形成辅助栅极AG，那么第二体部分B2的反型层阈值电压是高的，以使其难以形成寄生沟道。辅助栅极介电膜AGI可以为比栅极介电膜GI薄的氧化硅膜，或者可以由介电常数比氧化硅膜高的材料形成。例如，辅助栅极介电膜AGI可以为ONO膜。可以将第二体部分B2的P杂质浓度设定为高于第一体部分B1的P杂质浓度。
虽然没有第三和第四实施例那么显著，但第五实施例同样呈现出降低“0”基元的GIDL且同时充分保持在“1”基元中积累的空穴的优点。
将描述制造根据第五实施例的FBC存储器装置的方法。图40到44为对应于图39的截面视图。在第五实施例中使用的SOI衬底的BOX层20的厚度和SOI层的厚度分别为150nm和70nm。将1×1018cm-3浓度的P杂质引入到SOI层30中。通过热氧化在SOI层30上形成栅极介电膜GI。在栅极介电膜GI上沉积N多晶硅44和SiN帽46。通过光刻和RIE(反应离子蚀刻)将SiN帽46和多晶硅44构图为栅极电极图形。在多晶硅44的侧表面上形成SiN间隔物42。结果，获得图40所示的结构。
如图41所示，使用SiN帽46和SiN间隔物42作为掩模，各向异性蚀刻SOI层30和BOX层20。由此使在邻近的栅极电极之间的沟槽延伸到BOX层20中。通过湿法蚀刻沿水平方向蚀刻BOX层20。将水平蚀刻的蚀刻量设定为几乎等于SiN间隔物42的宽度。
沉积非晶硅，然后在600℃下在氮气气氛中退火。由此通过固相外延生长将非晶硅转变为硅层。通过各向异性地蚀刻该硅层，形成向下延伸的硅层72，如图42所示。此外，将1×1018cm-3浓度的P杂质引入到硅层72中。随后硅层72变为第二体部分B2。
在通过热磷酸溶液去除SiN间隔物42之后，在硅层72的一个侧表面上形成用作辅助栅极介电膜AGI的氧化硅膜72。如图43所示，在邻近的栅极电极G之间的沟槽中沉积作为辅助栅极AG的材料的P多晶硅74。回蚀刻多晶硅74，以便多晶硅74的顶表面的高度几乎在多晶硅44的顶表面和底表面的高度之间的中间。
通过湿法蚀刻去除未被多晶硅74覆盖的辅助栅极介电膜AGI。在多晶硅74上进一步沉积P多晶硅75。回蚀刻多晶硅75，以便P多晶硅75的顶表面的高度等于N多晶硅44的顶表面的高度。结果，获得图44所示的结构。
如图45B和45C所示，通过热氧化在P多晶硅74的表面上形成停止层氧化物膜77。如图45A和45C所示，在停止层氧化物膜77和SiN帽46上沉积非晶硅78和SiN帽79。通过光刻和RIE将SiN帽79和非晶硅78构图为栅极电极图形。使用SiN帽79、非晶硅78以及SiN帽46作为掩模，依次各向异性地蚀刻掩埋在邻近源极形成区域和漏极形成区域的部件隔离区域中的停止层氧化物膜77、P多晶硅74、辅助栅极介电膜AGI以及硅层72。结果，图45B所示的结构变为图46所示的结构。注意，图45A和45C所示的其中多晶硅44被SiN帽46或79覆盖的结构在该阶段没有变化。
如图47B所示，在一个源极形成区域和一个漏极形成区域之间的每一个部件隔离区域中沉积STI材料。使用图47示出的SiN帽79作为停止层，通过CMP抛光该STI材料。
接下来，同时各向异性蚀刻SiN帽79和STI材料。此时，如图48B所示，蚀刻在每一个源极形成区域和每一个漏极形成区域之间的部件隔离区域中的STI材料，以便STI的顶表面围绕N多晶硅44的顶表面和底表面之间的中间部分。结果，留下了具有字线图形的非晶硅78。
然后同时各向异性蚀刻非晶硅78和N多晶硅44。结果，在字线形成区域中保留了N多晶硅44、SiN帽46、P多晶硅74以及停止层氧化物膜77，如图49C所示。此后，使用N多晶硅44或SiN帽46作为掩模，形成源极S和漏极D。去除SiN帽46和停止层氧化物膜77。在多晶硅44(字线WL)的侧表面上设置SiN间隔物之后，在多晶硅44(字线WL)、源极S以及漏极D上形成硅化物41。此外，在沉积层间介电膜ILD之后，形成源极线接触SLC、位线接触BLC、源极线SL、以及位线BL。结果，完成根据第五实施例的FBC存储器装置。
(第六实施例)
图50是示出根据本发明的第六实施例的FBC存储器装置的布线设置的平面视图。在第六实施例中，源极线接触SLC和位线接触BLC被形成为椭圆形，每一个椭圆形都具有沿列方向的长轴。如果一条字线WL与一个源极线接触SLC或位线接触BLC之间的距离为D，则源极线接触SLC和位线接触BLC中的每一个的长轴Φ被表示3F-2D。
图51是沿图56的线51-51截取的平面视图。图52是沿图56的线52-52截取的平面视图。如图51所示，在沿列方向邻近的存储器基元MC之间切断有源区AA(SOI层30)。沿列方向邻近的两个存储器基元MC之间的间隔(space)SP的宽度为例如0.5F。
图53到57分别为沿图51的线53-53、54-54、55-55、56-56和57-57截取的截面视图。如图53所示，根据第六实施例，每一个间隔SP都设置在沿列方向邻近的两个存储器基元MC的漏极D与源极S之间。因此，可以为每一个存储器基元MC分离地地设置源极S和漏极D。然而，在沿列方向邻近的两个存储器基元MC之间共享每一个源极线接触SLC或每一个位线接触BLC。这就是为什么源极线接触SLC和位线接触BLC被形成为均具有沿列方向的长轴的椭圆形(如图50所示)以便可以通过公共接触分别连接被分离地设置为与存储器基元MC对应的多个源极S和漏极D的原因。
因为分别通过间隔SP分离沿列方向邻近的存储器基元，因此在第六实施例中不会发生双极干扰。双极干扰是这样的现象，通过使在特定的存储器基元MC的体B中积累的空穴经过源极S或漏极D且流到与该特定的存储器基元MC邻近的存储器基元MC中，数据被破坏。
此外，在第六实施例中，源极线接触SLC和位线接触BLC中的每一个的平面图形为具有沿列方向的长轴的椭圆形。因此，每一个源极线接触SLC或位线接触BLC可以以低的电阻与多个邻近的源极层S或多个邻近的漏极层D共同地连接。
如图54所示，每一个第二体部分B2具有沿垂直于行方向的方向的倒T形截面。第二体部分B2的上部的沿列方向的宽度等于图53所示的每一个栅极电极G的宽度。第二体部分B2的下部的宽度等于沿列方向邻近的间隔的宽度(有源区AA的沿列方向的宽度)。
如图55所示，与第二体部分B2相似地，每一个辅助栅极AG具有沿垂直于行方向的方向的倒T形截面。辅助栅极AG的下部的宽度和上部的宽度可以被设定为分别等于第二体部分B2的下部的宽度和上部的宽度。
如图56所示，在垂直于列方向的截面视图中，每一个体B具有H形状。更具体而言，体B的第一体部分B1沿列方向邻近源极S和漏极D(如图51和56所示)，且沿行方向被连接到第二体部分B2(如图51到56所示)。第二体部分B2沿第一体部分B1的侧表面的向上和向下的两个方向延伸，其中第一体部分B1的侧表面沿行方向取向。
第一体部分B1的顶表面通过栅极介电膜GI而面对一个栅极电极(字线WL)。第一体部分B1的底表面通过第一背栅极介电膜BGI1而面对板PL。第二体部分B2的下部的与第一体部分B1相对的侧表面(第四表面)通过栅极介电膜GI而面对栅极电极G(字线WL)。第二体部分B2的上部的两个侧表面(第三和第四表面)均通过栅极介电膜GI而面对栅极电极G(字线WL)。第二体部分B2的下部的沿字线方向取向的另一侧表面通过第二背栅极介电膜BGI2而面对板PL。
如图57所示，第二体部分B2的下部延伸到位线接触BLC的下方(downward)。第二体部分B2的下部的一个侧表面整体地面对辅助栅极AG或栅极电极G。图51清楚地表明，每一个漏极D邻接第一体部分B1，但与第二体部分B2分离。因此，比率Cb(WL)/Cb(总)增加，而不会增加寄生PN结电容和pn结泄漏电流。
将描述制造根据第六实施例的FBC存储器装置的方法。图58到62是对应于图56的截面视图。首先，准备SOI衬底。SOI衬底的BOX层20的厚度和SOI层30的厚度分别为15nm和20nm。在SOI层30上形成氧化硅膜32。在氧化硅膜32上沉积SiN掩模34。通过各向异性蚀刻去除存在于部件隔离区域中的SiN掩模34、氧化硅膜32以及SOI层30。如图58所示，在SiN掩模34、氧化硅膜32以及SOI层30的侧表面上形成SiN间隔物36。
使用SiN掩模34和SiN间隔物36作为掩模，各向异性蚀刻BOX层20和支撑衬底10。结果，如图59所示，形成沟槽，每个沟槽具有距支撑衬底10的表面的约80nm深度。通过热氧化沟槽的内部表面，形成厚度为15nm的第二背栅极介电膜BGI2。
在去除SiN间隔物36之后，在SOI层30的侧表面上、SiN掩模34的侧表面上、BOX层20的侧表面上和背栅极介电膜BGI2上沉积非晶硅82。在约600℃下退火非晶硅82几个小时。通过该步骤，可以通过固相外延生长从SOI层30的侧表面向上和向下单晶化非晶硅82。结果，如图61所示，非晶硅62转变为连接到SOI层30的单晶硅84。通过各向异性蚀刻去除存在于沟槽的底部上的硅84，由此通过STI区域隔离硅84。
在去除SiN掩模34和氧化硅膜32之后，在氢气氛下进行退火。硅84的上拐角由此被倒角。此外，将P杂质引入到硅84中。SOI层30用作第一体部分B1，并且硅84用作第二体部分B2。
如图62所示，在SOI层30的顶表面上和硅84的侧表面上形成栅极介电膜GI。在栅极介电膜GI上沉积N多晶硅44和SiN掩模46。此时，N多晶硅44填充部件隔离区域中的沟槽。存在于沟槽中的多晶硅44用作辅助栅极AG。
图63为沿图62的线63-63截取的沿列方向的截面视图。SiN掩模64被构图为栅极电极(字线)图形。氧化物膜掩模85被掩埋在SiN掩模46的间隙(gap)之间。去除存在于虚字线区域DWR中的SiN掩模46。结果，获得图64所示的结构。
通过CMP平坦化氧化物膜掩模85。此后，如图65A所示，在氧化物膜掩模85的侧表面上形成氧化物膜间隔物86。氧化物间隔物86的沿列方向的宽度为0.25F。因此，每一个虚字线区域DWR的间隔为0.5F。使用氧化物膜掩模85、氧化物膜间隔物86以及SiN掩模46作为掩模，去除在虚字线区域DWR中的多晶硅44、栅极介电膜GI以及SOI层30。此时，图65B和65C分别示出了沿图65A的线B-B和C-C截取的截面。
接下来，在虚字线区域DWR上沉积氧化硅膜87。通过回蚀刻，去除氧化硅膜87、氧化物膜掩模85以及氧化物膜间隔物86，并将氧化物膜87的顶表面的高度设定为等于SOI层30的顶表面的高度。结果，获得图66A到66C的结构。图66B和66C分别是沿图66A的线B-B和C-C截取的截面。参考图66B，可以理解，氧化硅膜87填充虚字线区域DWR。
使用SiN掩模46作为掩模，以多晶硅、氧化物膜、多晶硅的顺序进行各向异性蚀刻。图67A为接续图66A的截面视图。如图67所示，通过该三步各向异性蚀刻将多晶硅44构图为栅极电极图形。图67B为沿图67A的线B-B截取的截面视图(并是图66C示出的截面视图的后续视图)。首先，将多晶硅44蚀刻到中心部分。露出在邻近源极形成区域和漏极形成区域的第二体部分B2的顶表面上的栅极介电膜GI。去除栅极介电膜GI。在最后一步，蚀刻多晶硅44和第二体部分B2。由此将源极形成区域和漏极形成区域中的第二体部分B2的顶表面蚀刻到比第一体部分B1的底表面更低的位置。结果，如图67B所示，每一个第二体部分B2与一个源极S和一个漏极D分离。此外，每一个辅助栅极AG的顶表面低于每一个第一体部分B1的底表面。
在去除SiN掩模46之后，如图68A所示，在栅极电极G的侧壁上形成SiN间隔物42。如图68B所示，还在第二体部分B2和辅助栅极AG上形成SiN间隔物52。使用栅极电极G和SiN间隔物42作为掩模，注入N杂质离子。由此形成源极S和漏极D。N杂质没有注入到第二体部分B2中。此后，在多晶硅44(字线WL)、源极S以及漏极D上形成硅化物41。在沉积层间介电膜ILD之后，形成源极线接触SLC、位线接触BLC、源极线SL以及位线BL。结果，完成了根据第六实施例的FBC存储器装置。
(第七实施例)
图69是根据本发明的第七实施例的FBC存储器装置的平面视图。在第七实施例中，沿行方向的第一体部分B1的一个侧表面(第一表面)通过栅极介电膜GI而面对一个栅极电极G，其另一个侧表面(第二表面)通过背栅极介电膜BGI而面对板PL。沿列方向的第一体部分B1的侧表面面对源极S或漏极D。
图71到74分别为沿图70的线71-71、72-72、73-73和74-74截取的截面视图。如图73所示，将一个体B形成为鳍片(Fin)形状。板PL的顶表面位于体B的顶表面与底表面之间的中间位置附近。如图70所示，体B的顶表面TFB位于比源极S的顶表面TFS和漏极D的顶表面TFD高的位置。将体B的位置低于源极S和漏极D的顶表面的部分定义为“第一体部分B1”，并将体B的位置高于第一体部分的部分定义为“第二体部分B2。
根据第七实施例的存储器基元为FD-FBC。如图73所示，如果在板电极与栅极电极之间设置的半导体层的宽度Ts减小，则在数据读取操作期间的信号量增加。
根据第七实施例，在体B的每一个侧表面上形成沟道。因此，即使基元尺寸减小，也可以使沟道宽度(Ws)保持恒定。即，根据第七实施例，可以减小每一个存储器基元MC的尺寸，同时保持数据“0”与数据“1”之间的漏极电流差(信号差)。如果每一个存储器基元MC的尺寸较小，则可以将体B的高度(W3+Ws)设定为较大。由此增加漏极电流，从而可以实现高速数据读取操作。
如果在体B中积累的空穴的数目减少，会出现这样的问题，即，在存储器基元MC当中，“0”基元与“1”基元的阈值电压的波动增加。然而，鳍片晶体管可以确保沟道宽度而不会增加基元尺寸，由此可以抑制阈值电压的波动。可替代地，可以由两个鳍片晶体管构成一个存储器基元。如果将鳍片的高度设定为较大，那么在形成鳍片结构的区域与没有形成鳍片结构的区域之间的高度差较大，从而增加蚀刻和光刻的难度。通过由两个鳍片晶体管构成一个存储器基元MC，便可以增加沟道宽度而不增加高度差。
如图70所示，第二体部分B2具有沿列方向取向的两个表面SFB1和SFB2，并且侧表面SFB1和SFB2不与源极S或漏极D形成pn结。如果第二体部分B2的顶表面相对于源极S和漏极D的顶表面的高度(W3)被设定为大的，便可以使比率Cb(WL)/Cb(总)增大。
如图73和74所示，板PL穿过BOX层20并连接到支撑衬底10。将负的板电位施加到在存储器基元阵列的周边区域中的支撑衬底10。如图73所示，板PL可以稍微面对第二体部分B2的下部。注意，第二体部分B2与栅极电极G相面对的面积大于第二体部分B2与板PL相面对的面积。通过这样设置，第二体部分B2与栅极电极G之间的电容实质上大于第二体部分B2与板PL之间的电容。
其中第二体部分B2的下部被设定为稍微面对板PL的结构的优点如下。如果将正电压施加到栅极电极G以读取数据，则反型层还形成在这样的表面(第三表面)上，在该表面上，第二体部分B2的侧表面面对栅极电极G。在数据读取操作期间的漏极电流包括两个分量，即，在第一体部分B1的反型层上流动的沟道电流和在第三表面上来回流动的沟道电流。后一分量主要在第二体部分B2的下部上流动。因此，可以根据吸引到板PL的空穴的数目来调制后一分量。结果，在数据读取操作期间，漏极电流差增加。
此外，可以将高浓度的P杂质引入到第二体部分B2的上部中。这可以增加体B与字线WL之间的容性耦合而不会增加寄生pn结电容和pn结泄漏电流。
将描述制造根据第七实施例的FBC存储器装置的方法。图75到79是对应于图74的截面视图。首先，准备SOI衬底。BOX层20的厚度为80nm。SOI层30的厚度为80nm。在SOI层30上形成氧化硅膜32。在氧化硅膜32上沉积SiN掩模34。如图75所示，通过各向异性蚀刻去除在板形成区域中的SiN掩模34、氧化硅膜32、SOI层30以及BOX层20。由此形成沟槽92。同时，通过各向异性蚀刻去除在逻辑电路区域中的STI形成区域中的SiN掩模34、氧化硅膜32以及SOI层30。接下来，通过光刻和RIE使氧化硅膜仅仅填充在逻辑电路区域中的STI形成区域中。此时，通过RIE去除在存储器区域中沉积的氧化硅膜。
如图76所示，在SOI层30的侧表面上形成背栅极介电膜BGI。背栅极介电膜BGI的厚度为约10nm。此时，在支撑衬底10上形成氧化硅膜93。在沟槽92的内部表面上沉积N多晶硅94。N多晶硅94覆盖背栅极介电膜BGI。在该状态下，通过蚀刻去除氧化硅膜93。
进一步地，沉积N多晶硅94以将N多晶硅94填充在沟槽92中。回蚀刻N多晶硅94，以使N多晶硅94的顶表面比SOI层30的顶表面低例如20nm。在沟槽92中填充STI材料以将其沉积在N多晶硅94上。通过CMP平坦化该STI材料。通过热磷酸溶液去除SiN掩模34。如图77所示，在去除氧化硅膜32之后，通过外延生长在SOI层30上沉积40nm厚度的硅层33。通过沉积硅层33来调整体B的高度。因此，硅层33的厚度可以根据需要任意调整。在该阶段，可以将浓度为1×1018cm-3的硼离子注入到硅层33中。
如图78所示，在STI材料的侧壁上形成SiN间隔物95，STI的顶表面高于SOI层30的顶表面。使用SiN间隔物95和STI材料作为掩模，各向异性蚀刻硅层33和SOI层30。通过SiN间隔物95的沿行方向的宽度(SiN间隔物95的厚度)确定体B的厚度Ts。厚度Ts小于F。通过蚀刻SOI层30，在板PL之间的SOI层30中形成沟槽96。
在存储器区域中，将浓度为1×1017cm-3的硼离子注入到体B中以调整阈值电压。同样，适当地将杂质离子注入到逻辑电路区域中的有源区AA中以调整阈值电压。假设逻辑电路区域中的沟道中的SOI层30的厚度为80nm。
如图79所示，在每一个沟槽96的SOI层30的每一个侧表面上形成栅极介电膜GI。栅极介电膜GI的厚度为约5nm。沉积N多晶硅44作为字线材料。此外，在N多晶硅44上沉积作为掩模材料的SiN帽46。将SiN帽46构图为栅极电极(字线)图形。使用SiN帽46作为掩模，各向异性蚀刻N多晶硅44。此时，如图79所示，将要蚀刻的多晶硅44的顶表面的高度被设定为几乎等于板PL的顶表面的高度。图80是对应于图73的截面视图。图81A到81C为分别沿图80的线A-A、B-B和C-C截取的截面视图。在逻辑电路区域中，在栅极介电膜GI上形成由N多晶硅44形成的栅极电极G，如图35C所示。
图82和83分别为示出了在图79和80之后的制造步骤的截面视图。首先，去除与未被SiN帽46和N多晶硅44(栅极电极G)覆盖的源极形成区域和漏极形成区域邻近的STI材料和SiN间隔物95。此时，设定SiN帽46的厚度和蚀刻时间，以留下SiN帽。因此，图80中所示的截面在该阶段几乎未改变。通过该步骤，露出在未被SiN帽46和多晶硅44(字线WL)覆盖的源极形成区域和漏极形成区域中的第二体部分B2的上表面。
使用SiN帽46作为掩模，各向异性蚀刻SOI层30和多晶硅44。由此，将在源极形成区域和漏极形成区域中的SOI层30的高度设定为例如40nm。在该阶段，仍未蚀刻被SiN帽46覆盖的区域。因此，在图83中示出的结构与图80中示出的结构几乎相同。图84A到84C分别为沿图83的线A-A、B-B和C-C截取的截面视图。如图84A所示，在源极形成区域和漏极形成区域中的SOI层30的高度Ws为40nm，并且在体区域中的SOI层30的高度(Ws+W3)为120nm。如图82和84C所示，将面对源极形成区域和漏极形成区域的板PL的顶表面蚀刻为低于SOI层30的底表面。因为板PL不面对漏极D，因此板PL与漏极D之间的寄生电容减小，从而可以高速低功耗地驱动位线BL。
接下来，使用SiN帽46和多晶硅44作为掩模，注入N杂质离子。由此，在源极形成区域和漏极形成区域中形成扩展层(未示出)。通过从垂直于衬底的方向注入N杂质离子并进行热处理，扩展层与每一个栅极电极G重叠。为了防止N杂质离子被注入到第二体部分B2的侧表面中，可以使用侧壁间隔物进行离子注入。此后，与第三实施例相似地，形成SiN间隔物42，并使用SiN间隔物42作为掩模来形成源极S和漏极D。在沉积层间介电膜ILD之后，形成源极线接触SLC、位线接触BLC、源极线SL以及位线BL。结果，完成了根据第七实施例的FBC存储器装置。
(第八实施例)
图85是根据本发明的第八实施例的FBC存储器装置的截面视图。在第八实施例中，每一个STI形成为比图73中的STI更薄。通过这样设置，栅极电极G通过栅极介电膜GI而面对每一个第二体部分B2的两个侧表面。因此，根据第八实施例，可以使比率Cb(WL)/Cb(总)高于根据第七实施例的比率Cb(WL)/Cb(总)。在其他方面中，可以与根据第七实施例相似的方式配置根据第八实施例的FBC存储器装置。
将描述制造根据第八实施例的FBC存储器装置的方法。制造步骤与第七实施例的直到图77的步骤相似。接下来，在STI材料的每一个侧表面上形成SiN间隔物95。如图86所示，通过湿法蚀刻减小STI材料的高度。此后，使用SiN间隔物95和STI材料作为掩模，各向异性蚀刻SOI层30。在执行了图79示出的步骤及之后的步骤之后，完成根据第八实施例的FBC存储器装置。
(第九实施例)
图87是根据本发明的第九实施例的FBC存储器装置的平面视图。第九实施例与第三实施例的区别在于，不将第二体部分B2形成为邻近部件隔离区域，而是形成为在截面中沿一条字线WL位于有源区AA的中心部分中。在第三实施例中，由两个延伸部分构成一个存储器基元。在第九实施例中，由一个延伸部分构成一个存储器基元。因此，如果基元尺寸减小，可以更容易地制造根据第九实施例的FBC器件。
图88为沿图87的线88-88截取的截面视图。在第九实施例中，与第三实施例相似地，每一个栅极电极G面对一个第一体部分B1的顶表面以及一个第二体部分B2的侧表面S3和S4。沿图88的线89-89截取的截面视图与图14相似。然而，与图14不同地，在根据第九实施例的图88中示出的截面视图中加入了源极线接触SLC、位线BL以及位线接触BLC。沿图88的线90-90截取的截面视图与图13相似。然而，与图13不同地，在根据第九实施例的图87中示出的截面中略去了源极线接触SLC、位线BL以及位线接触BLC。在第九实施例中，每一个第二体部分B2具有沿列方向取向的两个侧表面SFB1和SFB2，并且侧表面SFB1和SFB2不与源极S或漏极D形成pn结。因此，根据第九实施例的FBC存储器装置可以获得与根据第三实施例的FBC存储器装置相似的优点。
(第十实施例)
在根据本发明的第十实施例的驱动FBC存储器装置的方法中，与第二实施例相似地，在第二循环中从连接到选择的字线WL0的存储器基元MC00和MC10当中的选择的存储器基元MC00提取空穴。然而，根据第十实施例的未选择的位线BL1的电位与第二实施例不同。根据第十实施例，在第二循环中，选择的字线WL0的电位是以源极线电位为基准被偏置为与存储器基元MC中积累的多数载流子的极性相同的极性的电位。在第二循环中，选择的位线BL0的电位和未选择的位线BL1的电位是以第二循环中的源极线电位为基准被偏置到与存储器基元MC中积累的多数载流子的极性相反的极性的电位。未选择的位线BL1的电位的绝对值大于选择的位线BL0的电位的绝对值。更具体而言，将高于源极线电位VSL的第四电位VWLH(例如，1.4V)施加到选择的字线WL0。将低于源极线电位VSL的第三电压VBLL(例如，-0.9V)施加到选择的位线BL0。通过这样设置，正向偏置被施加到选择的存储器基元MC00的漏极D与体B之间的pn结，以从选择的存储器基元MC00的体B中消除空穴。将低于源极线电位VSL的第五电压VBL2(例如，-0.2V)施加到未选择的位线BL1。由此将弱的正向偏置施加到未选择的存储器基元MC10的源极S与体B之间的pn结。从而从未选择的存储器基元MC10消除少量的空穴。
图89是示出根据第十实施例的在第一循环写入时间Tw1与在数据读取操作期间的漏极电流差之间的关系的图。模拟结构与图17中使用的相同。施加到存储器基元MC的各电极的电位与图15示出的情况几乎相同。图89示出了在“1”基元的位线电位(第五电位)VBL2从0V改变为-0.1V以及改变为-0.2V时的模拟结果。如果位线电位(第五电位)VBL2从0V降低到-0.1V和降低到-0.2V，漏极电流差对第一循环写入时间Tw1的依赖性降低。在第十实施例中，虽然在第二循环中“1”基元的空穴数目减少，通过第二循环中的反馈操作减小了由第一循环写入时间TW1导致的信号差的波动。因此，“0”基元当中的阈值电压较低的“0”基元与“1”基元当中的阈值电压较高的“1”基元之间的阈值电压差较大，因此改善了成品率。
此外，如图89所示，如果VBL2为0伏特(VBL2＝0V)，关于由第一循环写入时间Tw1所导致的信号差的波动，包括第二体部分B2的结构(第三实施例)要小于常规结构。如果第一循环写入时间Tw1短至5ns，根据第三实施例的信号差大于常规结构的信号差。即使为了抑制位线“0”干扰(即，完全保持“1”基元中的空穴)而将第二循环中的选择的位线BL0的电位VBLL设定为比常规结构更接近源极电位VSL，也可以使“0”基元与“1”基元之间的阈值电压差保持为大于常规技术的情况。因此，包括第二体部分B2的结构可有助于抑制位线“0”干扰(保持在“1”基元中积累的空穴的保持时间增加)。
(第十一实施例)
第十一实施例与第一实施例的区别在于数据保持状态时的电压。图90是示出了根据本发明的第十一实施例的FBC存储器装置所进行的操作的时序图。在数据写入操作期间的电压与第一实施例的相同。
假设，在数据保持状态时的所有位线BL的电位和所有源极线SL的电位为第二电位。还假设，在数据保持状态时的所有字线WL的电位为第七电位。此外，假设，在数据读取操作、数据写入操作和数据保持时间共同的板电位为第八电位。第六电位VBLL(例如，-0.9V)为以源极电位VSL(0V)为基准具有与空穴的极性相反的极性的电位。作为第七电位的字线电位VWLP(例如，-2.2V)为以第六电位为基准具有与空穴的极性相反的极性的电位。作为第八电位的板线电位VPL(例如，-2.4V)为以第六电位为基准具有与空穴的极性相反的极性的电位。
如果在数据保持状态时每一个存储器基元MC的漏极D与栅极G之间的电压差VDG以及源极S与栅极G之间的电压差VSG是大的，那么在体B与栅极G之间的界面附近的电场是高的。如果在数据保持状态时漏极D与板P之间的电压差VDP是大的，那么在体B与板P之间的界面附近的电场是高的。在体B与栅极G之间的界面上的高电场和在体B与板P之间的界面上的高电场会引起GIDL。
同时，在第十一实施例中，将数据保持状态时源极线和位线电位VBLL(-0.9V)设定为低于在数据写入操作和数据读取操作期间的基准电位VSL(0V)。如果在数据保持状态时将源极电压和漏极电压设定为-0.9V，电压差VDG和VSG的绝对值为1.3V，并且电压差VDP和VSP的绝对值为1.5V。因此，根据第十一实施例的在体B与栅极G之间的界面和体B与板P之间的界面上的电场低于根据第一实施例的情况。结果，数据保持状态时的GIDL降低，由此增加了“0基元的数据保持时间。
为了向一个存储器基元MC写入数据“1”，需要将板电压VPL(-2.4V)与源极电压或漏极电压之间的差设定到一定的程度。出于该原因，如果源极电压为-0.9V，便可能不能充分进行写入数据“1”的操作。因此，在数据写入操作期间优选将源极电位设定到0V。从而可以在面对板电极(支撑衬底10)的体B的底表面(第二表面)中积累空穴。同样，在数据读取操作期间，如果在体B的底表面中积累空穴，便可以增加数据“0”与数据“1”之间的漏极电流差。因此，在数据写入操作和数据读取操作期间，将选择的源极线SL的电位设定为VSL(0V)。具体地，如果FBC存储器基元为FD-FBC，则在数据写入操作和数据读取操作期间将相对于源极电压的深负电位施加到板是重要的。
此外，当将字线电位设定为0V来保持数据时，栅极电极G与体B之间的界面变为耗尽状态。如果界面是耗尽的，会显著增加由界面态导致的泄漏电流。因此，与板电位相似地，优选将字线电位设定为以源极电位和漏极电位为基准的负电位。通过这样设定，可以在将界面设定为积累状态的同时保持数据。
参考图90，在执行第二循环之后的从约36ns到约38ns的时期和从约72ns到约74ns的时期中，字线驱动器WLD将选择的字线WL0的电位降低到作为数据保持状态时的电位的字线电位VWLP(-2.2V)。在从约38ns到约40ns的时期和从约74ns到约76ns的时期中，每一个读出放大器S/A和源极线驱动器SLD将位线电位和源极线电位分别降低到作为数据保持状态期间的电位的电位VBLL(-0.9V)。此时，作为第六电位的位线电位和源极线电位几乎等于“1”基元的体电位。
在第一实施例中，在数据保持状态时，位线电位和源极线电位保持VSL(0V)。相反地，在第十一实施例中，在数据保持状态时，位线电位和源极线电位被降低到电位VBLL(-0.9V)。在约75ns时，在数据保持状态下的“0”基元的SOI层中的最大电场为0.78MV/cm。另一方面，如果将位线电位和源极线电位保持为VSL(0V)，“0”基元的最大电场为1.98MV/cm。以该方式，通过使源极线驱动器SLD在从数据写入操作向数据保持状态的过渡期间将源极电位的极性改变为相反的极性，“0基元的最大电场是低的，并且数据保持时间较长。
(第十二实施例)
图91是根据本发明的第十二实施例的FBC存储器装置的鸟瞰图。在第十二实施例中，将SOI层30形成为鳍片形状。此外，每一个栅极电极G具有沿垂直于行方向的方向的倒T形截面。
图92为沿SOI层30的上表面的平面视图。图93为沿SOI层30的底表面的平面视图。根据第十二实施例的写入设置与图11的设置相似。图94到98分别为沿图92的线94-94、95-95、96-96、97-97和98-98截取的截面视图。
从图92可以了解，源极S、漏极D和第一体部分B1形成在SOI层30上。每一个栅极电极G的沿列方向的宽度WG1几乎等于每一个第一体部分B1的沿列方向的宽度WB1。板PL的沿列方向的宽度WPL小于每一个栅极电极G的沿列方向的宽度WG1。因此，板电位对每一个存储器基元MC的体B与漏极D之间的结和体B与源极S之间的结(图92中由X1表示的部分)的影响是小的。即，即使将高负电位施加到板PL以在“1”基元中充分积累空穴，也可以将结X1上的电场设定为低的。因此，可以降低数据保持状态时的“0”基元中的GIDL并增加数据保持时间。
如图93所示，在整个SOI层30上形成第二体部分B2，而源极层S和漏极层D不出现在SOI层30上。一个栅极电极G的沿列方向的宽度WG2与一个第二体部分B2的沿列方向的宽度WB2相同。板PL的沿列方向的宽度与SOI层30的顶表面的宽度WPL相同。该结构使体B与字线WL之间的容性耦合大于体B与板PL之间的容性耦合。
如图94所示，在沿一条字线WL的截面中，SOI层30的整个第一侧表面(第一表面)SF1面对栅极电极G。板PL的顶表面位于比SOI层30的顶表面TFB高的位置处。因此，SOI层30的整个第二侧表面(第二表面)SF2面对板PL。因此，可以增加在体B中积累的空穴的数目。
如图95和96所示，每一个源极S的底表面BFS和每一个漏极的底表面BFD没有到达SOI层30的底表面BFB。将体B的从源极S的底表面BFS和漏极D的底表面BFD向下延伸的部分限定为第二体部分B2。第二体部分B2具有沿列方向取向的两个侧表面SFB1和SFB2，并且两个侧表面SFB1和SFB2不与源极S或漏极D形成pn结。第二体部分B2的上部沿垂直方向邻接源极S和漏极D。第二体部分B2被连接到插入在源极S与漏极D之间的第一体部分B1。
体B的顶表面TFB相对于漏极D的底表面BFD的高度Ws对应于沟道宽度。通过将第二体部分B2的相对于体B的底表面BFB的高度W3设定为大的，可以将比率Cb(WL)/Cb(总)设定为高。第十二实施例可以呈现出与第七实施例中所述的相同的优点。
如图97所示，在垂直于行方向的截面中，一条字线WL的宽度为WGT，面对第一体部分B1的每一个栅极电极G的宽度为WG1(＞WGT)，并且面对第二体部分B2的栅极电极G的宽度为WG2(＞WG1)。通过根据第十一实施例的结构，可以减小基元尺寸，同时确保一条字线WL与一个位线接触BLC之间的距离、一条字线WL与一个源极线接触SLC之间的距离、以及栅极长度(第一体部分B1的沿列方向的宽度)。如图98所示，一条字线WL的沿列方向的宽度WGT等于板PL的沿列方向的宽度WPL。
将描述制造根据第十二实施例的FBC存储器装置的方法。首先，通过与第七实施例相似的步骤获得图76所示的结构。在该状态下，通过湿法蚀刻去除氧化硅膜93。在沉积N多晶硅94之后，回蚀刻N多晶硅94，以使N多晶硅94的顶表面比SOI层30的顶表面高出例如20nm。此后，与第七实施例相似地，执行在沟槽92中的多晶硅94上填充STI材料的步骤、通过CMP平坦化STI材料的步骤、使用热磷酸溶液去除SiN掩模34的步骤、去除氧化硅膜32的步骤、形成SiN间隔物95的步骤、以及形成沟槽96的步骤。图99示出了在该阶段的截面视图。
如图100所示，形成栅极介电膜GI。依次沉积N多晶硅44、SiN帽46、氧化硅膜(SiO2)层97以及非晶硅层98。图101为对应于图97的截面视图。如图101所示，构图多晶硅层98。此时，沿用于形成位线接触BLC和源极线接触SLC的形成区域形成了均具有宽度F的间隔。在非晶硅层98的侧壁上形成非晶硅间隔物99。结果，形成了均具有0.5F的宽度的间隔。
图102为在图101所示的截面视图之后的截面视图。如图102所示，使用非晶硅层98和非晶硅间隔物99作为掩模，各向异性蚀刻氧化硅层97和SiN帽46。通过使用热磷酸溶液蚀刻SiN帽46，形成均具有宽度WG1的SiN帽46。宽度WG1对应于每一个第一体部分B1的沿列方向的宽度。
图103A到103C为在图102所示的截面视图之后的且分别对应于图96到98的截面视图。如图103A到103C所示，使用氧化硅膜层97作为掩模，各向异性蚀刻板PL、栅极电极G以及SOI层30。因此，通过沟槽Tr隔离沿列方向邻近的存储器基元MC。每一个栅极电极G具有沿列方向的宽度WG2。
图104A到104C分别为在图103A到103C之后的截面视图。如图104A到104C所示，用氧化物膜100填充沟槽Tr。此时，将氧化物膜100的顶表面的高度设定为几乎等于SiN间隔物95的顶表面的高度。使用SiN帽46作为掩模，各向异性蚀刻栅极电极G。结果，形成倒T形的栅极电极G。每一个倒T形的栅极电极G的上部具有沿列方向的宽度WG1，并且其下部具有沿列方向的宽度WG2。接下来，倾斜注入N杂质离子，由此在SOI层的每一个源极或漏极区域中形成扩展层。在该阶段，SOI层30的其他侧表面未被板PL覆盖。
图105A到105C分别为在图104A到104C之后的截面视图。如图105B所示，在部件隔离区域中填充氧化物膜101。此时，氧化物膜101形成为覆盖栅极电极G的下部，即，面对第二体部分B2的部分。使用SiN帽46作为掩模，各向异性蚀刻N多晶硅。
图106A到106C分别为接续图105A到105C的截面视图。如图106C所示，通过各向同性蚀刻N多晶硅94，将板PL的宽度设定为WPL。同时，各向同性蚀刻栅极电极材料44，从而将每一条字线WL的宽度设定为WGT。此时，每一个栅极电极G的下部的宽度保持WG2。在去除SiN帽46和SiN间隔物95之后，执行根据第三实施例的示于图25的步骤及其之后的步骤，由此完成根据第十二实施例的FBC存储器装置。
(第十三实施例)
根据本发明的第十三实施例的FBC存储器装置被构造为适于自主刷新操作，该操作是电荷泵浦操作和碰撞电离操作的组合。在自主刷新操作中，连接到多个列和多个行的许多存储器基元MC可以被集体刷新而不需使用读出放大器S/A识别在每一个存储器基元MC中存储的数据。这可降低FBC存储器装置的功率消耗。
在自主刷新操作中的电荷泵浦过程(操作)中，如果开启连接到存储器基元MC的字线WL，通过存在于每一个存储器基元MC的栅极介电膜GI与体B之间的界面上的界面态来俘获反型层中的部分电子。如果字线WL返回到关闭状态，在体B中积累的空穴与俘获的电子复合而消失，由此电荷泵浦电流流动。通过与界面态的数目成比例的电荷泵浦电流来减少在“0”基元和“1”基元中积累的空穴的数目。设定界面态的数目，以使其大于在执行电荷泵浦操作之前通过反向pn结泄漏电流或带至带隧穿泄漏电流而增加的空穴的数目。
在自主刷新操作中的碰撞电离过程(操作)中，在每一个存储器基元MC的源极S与漏极D之间提供大的电位差，由此形成在源极S或漏极D附近的高电场区域。将在“0”基元的阈值电压与“1”基元的阈值电压之间的中间电压施加到连接到存储器基元MC的字线WL。结果，根据“0”基元和“1”基元中的空穴数目(或体电位)而产生漏极电流差，并且“0”基元和“1”基元的碰撞电离电流不同。通过碰撞电离，将比由电荷泵浦操作所损失的空穴更多的空穴供给到“1”基元。然而，因为在“0”基元中不发生碰撞电离，因而没有空穴被供给到“0”基元。
在栅极介电膜GI与体B之间的界面(栅极电极G在其上面对体B)上，根据第十三实施例的每一个存储器基元MC平均具有15种界面态。根据第十三实施例的结构与图91到98示出的结构基本相似。使用氮化物膜或者氧化物膜和氮化物膜的复合膜作为栅极介电膜GI。界面态的面密度为约1×1012/cm2。在每一个“1”基元中积累的空穴的数目被设定为充分大于界面态的平均数目，例如，被设定为平均200个。这是因为，如果电荷泵浦操作极大地减小了在每一个“1”基元中积累的空穴的数目，便不能区分“1”基元与“0”基元。如上面已经描述的，需要将界面态的平均数目设定为充分地大于由数据保持状态时的泄漏电流所增加的空穴的数目。根据第十三实施例，可以增加在每一个“1”基元中积累的空穴的数目和在面对栅极电极G的界面上的界面态的数目，而无需使基元尺寸更大。
(第十三实施例的变型例)
图107到109为根据本发明的第十三实施例的变型例的FBC存储器装置的截面视图。图107到109分别对应于图94到96。在每一个第一体部分B1的表面上和每一个第二体部分B2的上部B2U的表面上形成栅极介电膜GI。在第二体部分B2的下部B2L的表面上形成第二栅极介电膜GI2。在栅极介电膜GI与体B之间的界面IF1和IF2U上的界面态的面密度低于在第二栅极介电膜GI2与体B之间的界面IF2L上的界面态的面密度。虽然界面态可以使自主刷新操作成为可能，但界面态会造成沟道中的载流子迁移率的劣化和在数据读取操作期间的漏极电流差的减小。因此，在第十三实施例的变型例中，漏极电流主要在其中流动的第一体部分B1的界面态的面密度被设定为相对较低，而漏极电流不在其中流动的第二体部分B2的界面态的面密度被设定为相对较高。因为漏极电流还流动到第二体部分B2的上部B2U，因此优选将上部B2U的界面态的面密度设定为低的。
为了相对地增加第二体部分B2的下部B2L的界面态，使用氧化物膜作为第一栅极介电膜GI，并且使用氮化物膜或者氧化物膜和氮化物膜的复合膜作为第二栅极介电膜GI2。可替代地，第一体部分B1和第二体部分B2的上部B2U由硅制成，并且第二体部分B2的下部B2L由硅锗SiGe制成。例如，将氧化物膜形成为在第一体部分B1上和在第二体部分B2的上部B2U的表面上的共同的栅极介电膜GI。
将描述制造根据第十三实施例的变型例的被配置为如图107到109所示的FBC存储器装置的方法。通过执行与根据第十二实施例的步骤相似的步骤，获得图99示出的结构。图110和111是对应于图109的截面视图。如图110所示，沉积作为氧化物膜和氮化物膜的复合膜的第二栅极介电膜GI2。在沉积N多晶硅44之后，回蚀刻N多晶硅44。通过蚀刻去除第二栅极介电膜GI2的上部。如图111所示，在通过热氧化形成栅极介电膜GI之后，在SOI层30的侧壁上形成N多晶硅44。在去除位于沟槽96的中心部分中的栅极介电膜GI之后，再次沉积N多晶硅。此后，执行参考图100到106描述的步骤。
(第十四实施例)
本发明的第十四实施例与所有前述实施例的区别在于：漏极电流沿垂直方向流动。因为可以使用体衬底制造根据第十四实施例的FBC存储器装置，因此制造成本降低。
图112为示出了根据第十四实施例的存储器基元MC的布线设置的示意图。图113为体B的平面视图。如图112所示，与上述实施例不同地，不需要设置源极线SL。如图113所示，通过沿列方向的0.5F宽度的绝缘膜100而使邻近的体B隔离。设置每一个栅极电极G的位置，以便从顶部观察时栅极电极G与体B精确重叠并对准。邻近的栅极电极G彼此间隔0.5F的宽度。如稍后所描述的，在同一各向异性蚀刻步骤中形成体B的隔离区域和栅极G的隔离区域。沿栅极电极的扩展方向取向的体B的侧表面面对栅极电极G。如图52和图93所示，第六实施例和第十二实施例具有与上述结构相似的结构。通过形成该结构，即使基元尺寸是小的，也可以有效地增大其中一个体B面对一个栅极电极G的面积。
图114到118分别为沿图113的线114-114、115-115、116-116、117-117和118-118截取的截面视图。参考图114，与第七和第八实施例相似地，在沿一条字线WL的截面中，第二体部分B2从第一体部分B1向上延伸。栅极电极G面对第一体部分B1的沿字线方向取向的第一侧表面。板PL面对第一体部分B1的沿字线方向取向的第二侧表面。栅极电极G面对第二体部分B2的沿字线方向取向的两个侧表面。参考图116，第一体部分B1为在源极S与漏极D之间插入的区域。第二体部分的下部B2L为连接到第一体部分B1的顶表面并从漏极的底表面BFD的高度延伸的区域。第二体部分的下部B2L被插入在两个漏极D之间。通过以漏极的底表面BFD为基准增加第二体部分的下部B2L的顶表面的高度W3L，虽然增大了体与漏极之间的pn结的面积，但却可以增大比率Cb(WL)/Cb(总)。第二体部分的上部B2U为从漏极的顶表面TFD的高度向上延伸并连接到第二体部分的上部B2U的顶表面的区域。第二体部分的上部B2U具有沿列方向的两个侧表面SFB1和SFB2，并且两个侧表面SFB1和SFB2不与源极S或漏极D形成pn结。通过以漏极的顶表面TFD为基准增加第二体部分的上部B2U的顶表面的高度W3U，可以与第七和第八实施例相似地增大比率Cb(WL)/Cb(总)。可以略去第二体部分的上部B2U的形成。
如图115到116所示，在衬底10上形成公共源极。在半导体层的上部中形成漏极D。即，形成漏极D，以便从源极S到漏极D的方向为与衬底10的表面垂直的方向。源极S与漏极D之间的电流沿衬底10的表面的纵向方向流动。
在沟道形成在半导体层的上表面上的类型的平面存储器基元的情况下，基元尺寸越小，则栅极长度越小。在沟道形成在半导体层的侧表面上且源极S与漏极D之间的电流水平流动的类型的鳍片存储器基元的情况下，基元尺寸越小，则栅极长度越小。如果栅极长度减小，则积累空穴的区域减小，因而信号差减小。
在该方面，在第十四实施例中，即使基元尺寸减小，也可以保持源极S与漏极D之间的距离。因此，可以防止因栅极长度的减小而减小信号差。
如图114、115以及118所示，板PL被掩埋在部件隔离区域中，并与字线WL和衬底(N阱)电隔离。板PL延伸到基元阵列的外部，并且电压被施加到在基元阵列外部的板PL。
如图115所示，漏极D与体B之间的结X2位于高于板PL的顶表面的位置。即，结X2不面对板PL。常规的垂直FBC具有的问题为，在数据保持状态时，施加到板PL的高负电压会增加结X2上的电场，并且泄漏电流增加。根据第十四实施例，即使将高负电压施加到板PL并且在每一个存储器基元MC的体B中积累了空穴，在数据保持状态时，板电压对结X2的电场的影响也是小的，并且泄漏电流的量是小的。此外，因为在板PL与结X3之间形成比背栅极介电膜BGI厚的绝缘膜102，因此板电压对该结的影响也是小的。因此，根据第十四实施例的FBC存储器装置的每一个存储器基元MC具有长的数据保持时间。
栅极介电膜GI与第一体部分B1之间的界面IF1以及栅极介电膜GI与第二体部分B2的下部B2L之间的界面IF2L的界面态面密度低于栅极介电膜GI与第二体部分B2的上部B2U之间的界面的界面态面密度。为了相对地增加第二体部分B2的上部B2U的界面态，由硅锗SiGe制造第二体部分B2的上部B2U。如果将硅锗SiGe用于第二体部分B2的上部B2U，便可以进行自主刷新操作，同时抑制漏极电流所流经的沟道中的载流子迁移率的劣化。此外，因为硅锗层形成为远离pn结，因此在数据保持状态时结泄漏电流的量是小的。
将描述制造根据第十四实施例的FBC存储器装置的方法。图119到122是对应于图114的截面视图。首先，如图119所示，在衬底10上沉积由氧化物膜32和SiN掩模34形成的掩模材料，并各向异性蚀刻板形成区域中的掩模材料和硅层10以形成沟槽92。在每一个沟槽92的下部中掩埋HDP 101。
如图120所示，通过热氧化在硅层10的一个表面(第一侧表面)上形成背栅极介电膜BGI。沉积N多晶硅94，该N多晶硅94如此薄，以致不能用该N多晶硅94填充沟槽92，然后对该N多晶硅94进行各向异性蚀刻。各向异性蚀刻HDP 102。
与第七实施例相似地，执行沉积N多晶硅94以填充沟槽94的步骤、回蚀刻N多晶硅94以使N多晶硅94的顶表面的高度低于硅层10的顶表面的高度的步骤、在沟槽92中的N多晶硅94上填充STI材料的步骤、通过CMP平坦化STI材料的步骤、使用热磷酸溶液去除SiN掩模34的步骤、以及去除氧化硅膜32的步骤。接下来，如图21所示，通过选择性外延生长在硅层10上沉积硅锗层SiGe。
如图122所示，形成SiN间隔物95。使用SiN间隔物95和STI材料作为掩模，各向异性蚀刻硅层10，由此形成沟槽96。通过倾斜离子注入，将P杂质离子注入到体B中。此外，通过垂直离子注入，将N杂质离子注入到衬底10中。由此形成N阱和源极S。
与第十三实施例相似地，执行形成栅极介电膜GI的步骤、沉积N多晶硅44、SiN帽46以及氧化硅膜(SiO2)层97的步骤、形成非晶硅层98和非晶硅间隔物99的步骤、以及使用非晶硅层98和非晶硅间隔物99形成具有宽度WGT的SiN帽46的步骤。图123A到123C分别为对应于图116到118的截面视图，并示出了制造步骤。如图123A到123C所示，使用氧化硅膜层97作为掩模，蚀刻栅极电极G和硅层10。通过沟槽Tr隔离沿列方向邻近的存储器基元。每一个栅极电极G具有沿列方向的宽度WBG。
图124A到124C分别为在图123A到123C之后的截面视图。如图124A到124C所示，沉积HDP 100，然后对其回蚀刻，由此用HDP 100填充沟槽Tr。通过等离子体掺杂，将N杂质引入到硅层10中，由此形成漏极D。
图125A到125C分别为在图124A到124C之后的截面视图。如图125A到125C所示，使用SiN掩模46作为掩模，蚀刻N多晶硅144、栅极介电膜GI、以及硅锗层SiGe，并蚀刻掉部分的半导体层10。结果，以与栅极电极G的上部自对准的方式形成第二体部分B2。此时，如果将每一个第二体部分B2连接到每一个第一体部分B1的连接部分R的角为直角，那么在数据保持状态时连接部分中的电场可能是高的。因此，优选将在第二体部分B2与第一体部分B1之间的连接部分R形成为钝角或对其进行倒角。此外，如图125B所示，同时形成倒T形的栅极电极G。每一个栅极电极G的上部的沿列方向的宽度为WGT，并且其下部的沿列方向的宽度为WGB(＞WGT)。
此后，与第十三实施例相似地，形成SiN间隔物42，并在栅极电极G、源极S以及漏极D上形成硅化物41。此外，在沉积层间介电膜ILD之后，形成源极线接触SLC、位线接触BLC、源极线SL和位线BL。结果，完成根据第十四实施例的FBC存储器装置。
(第十五实施例)
根据本发明的第十五实施例的FBC存储器装置与根据第十四实施例的FBC存储器装置的区别在于，一个位线接触BLC对应于两个邻近的存储器基元MC。图126为示出了根据第十五实施例的存储器基元MC的布线配置的示意图。图127为体B的平面视图。如图126所示，一个位线接触BLC对应于两个邻近的字线WL。每一条字线WL的沿列方向的宽度WGT小于F。这是因为宽度WGT由侧壁间隔物的厚度限定，如稍后将要描述的。因此，可以容易地减小根据第十五实施例的FBC存储器装置的每一个存储器基元MC的基元尺寸。
图128、129和130分别为沿图127的线128-128、129-129和130-130截取的截面视图。如图129所示，每一个栅极电极G为L形，栅极电极G的上部的沿列方向的宽度为WGT，并且其下部的沿列方向的宽度为WGB。根据第十五实施例的FBC存储器装置的存储器基元MC呈现出与根据第十四实施例的FBC存储器装置的存储器基元MC相同的优点。
将描述制造根据第十五实施例的FBC存储器装置的方法。参考图125，通过在第十四实施例中描述的步骤形成倒T形的栅极电极G。图131A到131C分别为对应于图128、129以及130的截面视图。在该阶段，将一个倒T形的栅极电极G形成为被两个存储器基元MC所共同。
图132A到132C分别为接续图131A到131C的截面视图。如图132A到132C所示，沉积HDP 101并通过CMP对其平坦化，由此用HDP 101填充沟槽Tr。通过热磷酸溶液去除SiN掩模46。沉积SiN 103，然后对其进行各向异性蚀刻，由此在HDP 101的侧壁上形成SiN帽103。SiN帽103的厚度限定一条字线WL的宽度WGT。因此，每一条字线WL的宽度都小于光刻形成的抗蚀剂的最小尺寸。使用SiN帽103和HDP 101作为掩模，各向异性蚀刻掉部分的N多晶硅44。
如图133A到133C所示，使用SiN帽103和HDP 101作为掩模，同时各向异性蚀刻SiN间隔物95、硅层10、以及N多晶硅44。结果，如图133B所示，栅极电极G被隔离为对应于存储器基元MC。如图133A所示，P体B被隔离围对应于存储器基元MC。
此后，与第十三实施例相似地，形成SiN间隔物42，并在栅极电极G、源极S以及漏极D上形成硅化物41。此外，在沉积层间介电膜ILD之后，形成源极线接触SLC、位线接触BLC、源极线SL以及位线BL。结果，完成根据第十五实施例的FBC存储器装置。
(第十五实施例的变型例)
图134和135为示出了根据第十五实施例的变型例的FBC存储器装置的配置的截面视图。在第十五实施例的该变型例中，没有设置每一个第二体部分B2的上部B2U，并且仅仅设置与第二体部分B2的下部B2L对应的部分作为第二体部分B2。与根据第十五实施例的情况相似地配置根据第十五实施例的该变型例的FBC存储器装置的其他构成要素。该变型例可以呈现与第十五实施例的优点相同的优点。

Claims (20)

1.一种驱动半导体存储器装置的方法，所述半导体存储器装置包括：多个存储器基元，所述存储器基元包括源极、漏极以及处于电浮置状态的浮体，所述存储器基元根据在所述浮体中积累的载流子的数目来存储逻辑数据；连接到所述漏极的多条位线；与所述位线交叉的多条字线；以及读出放大器，所述读出放大器读取在选择的存储器基元中存储的数据，或者所述读出放大器将数据写入到所述选择的存储器基元，所述选择的存储器基元连接到所述多条位线当中的选择的位线并连接到所述多条字线当中的选择的字线，所述方法包括：
在数据写入操作期间执行第一循环，所述第一循环将第一电位施加到与第一选择的存储器基元对应的位线且将第二电位施加到所述选择的字线，以便将第一逻辑数据写入到所述第一选择的存储器基元，所述第一逻辑数据指示出所述载流子的数目大；
在所述数据写入操作期间执行第二循环，所述第二循环将第三电位施加到与所述第一选择的存储器基元当中的由所述位线选择出的第二选择的存储器基元对应的位线且将第四电位施加到所述选择的字线，以便将第二逻辑数据写入到所述第二选择的存储器基元，所述第二逻辑数据指示出所述载流子的数目小，其中，
在所述第一循环中，所述第二电位是以所述源极的电位和所述第一电位的电位为基准而被偏置到与所述载流子的极性相反的极性的电位，以及
在所述第二循环中，所述第四电位是以所述源极的电位和所述第三电位的电位为基准而被偏置到与所述载流子的极性相同的极性的电位。
2.根据权利要求1的驱动半导体存储器装置的方法，其中
在所述第二循环中，将第五电位施加到与除了所述第二选择的存储器基元之外的所述第一选择的存储器基元对应的位线，以及
在所述第二循环中，所述第三电位是以所述源极的电位为基准而被偏置到与所述载流子的极性相反的极性的电位，并且所述第五电位是比所述第三电位更接近所述源极的电位的电位。
3.根据权利要求1的驱动半导体存储器装置的方法，其中：
所述半导体存储器装置还包括板，所述板被设置为被所述多个存储器基元所共用；
在数据保持状态时所述源极的电位、所述位线的电位、所述字线的电位、以及所述板的电位以在数据写入操作和数据读取操作时所述源极的电位为基准而被偏置为与所述载流子的极性相反的极性，以及
在所述数据保持状态时所述源极的电位、所述位线的电位、所述字线的电位、以及所述板的电位当中，所述板的电位是最远离在所述数据写入操作和所述数据读取操作时所述源极的电位的电位，并且所述字线的电位是第二远离在所述数据写入操作和所述数据读取操作时所述源极的电位的电位。
4.一种半导体存储器装置，包括：
支撑衬底；
半导体层，其设置在所述支撑衬底上方；
源极层，其设置在所述半导体层中；
漏极层，其设置在所述半导体层中；
体，其包括第一体部分和第二体部分，所述第一体部分设置在所述源极层与所述漏极层之间的所述半导体层中，所述第二体部分从所述第一体部分沿与所述支撑衬底的表面垂直的方向延伸，所述体处于电浮置状态并积累或发射电荷以存储逻辑数据；
栅极介电膜，其设置在所述第二体部分的侧表面上；以及
栅极电极，其设置在所述栅极介电膜上。
5.根据权利要求4的半导体存储器装置，还包括：
背栅极介电膜，其设置在所述支撑衬底的顶表面与所述半导体层的底表面之间。
6.根据权利要求4的半导体存储器装置，还包括：
背栅极介电膜，其设置在所述第一体部分的侧表面上；
板，其设置为面对所述背栅极介电膜。
7.根据权利要求4的半导体存储器装置，其中
所述第二体部分的所述侧表面不与所述源极层和所述漏极层形成pn结。
8.根据权利要求4的半导体存储器装置，其中
所述第二体部分的两个侧表面通过所述栅极介电膜而面对所述栅极电极，这两个侧表面指向所述栅极电极的延伸方向。
9.根据权利要求4的半导体存储器装置，其中
设置均包括所述源极层、所述漏极层和所述体的多个存储器基元，
沿第一方向设置的所述存储器基元在所述源极层和所述漏极层中被彼此隔离，所述第一方向为从所述源极层到所述漏极层的方向，
所述存储器基元当中的沿所述第一方向彼此邻近的两个存储器基元的两个源极层通过第一接触而彼此连接，所述第一接触被形成为具有沿所述第一方向的长轴的椭圆形，以及
所述存储器基元当中的沿所述第一方向彼此邻近的两个存储器基元的两个漏极层通过第二接触而彼此连接，所述第二接触被形成为具有沿所述第一方向的长轴的椭圆形。
10.根据权利要求6的半导体存储器装置，其中
所述栅极电极与所述第二体部分的面对面积大于所述板与所述第二体部分的面对面积。
11.根据权利要求6的半导体存储器装置，其中
面对所述第一体部分的所述栅极电极的沿从所述源极层到所述漏极层的第一方向的宽度等于所述第一体部分的沿所述第一方向的宽度，
所述栅极电极的宽度大于所述板的沿所述第一方向的宽度。
12.根据权利要求4的半导体存储器装置，其中
所述栅极介电膜是氮化物膜或者是包括氧化物膜和所述氮化物膜的复合膜。
13.根据权利要求4的半导体存储器装置，其中
所述栅极介电膜形成在所述第一体部分的侧表面上和所述第二体部分的侧表面上，并且在所述第一体部分的所述侧表面与所述栅极介电膜之间的界面的界面态密度低于在所述第二体部分的所述侧表面与所述栅极介电膜之间的界面的界面态密度。
14.根据权利要求6的半导体存储器装置，其中所述漏极层和所述源极层被连接到所述体的沿与所述半导体衬底的表面垂直的方向延伸的上部和下部。
15.根据权利要求4的半导体存储器装置，其中所述第二体部分的杂质浓度高于所述第一体部分的杂质浓度。
16.一种半导体存储器装置，包括：
半导体衬底；
半导体层，其设置在所述半导体衬底上方；
源极层，其设置在所述半导体层中；
漏极层，其设置在所述半导体层中；
体，其包括第一体部分和第二体部分，所述第一体部分设置在所述源极层与所述漏极层之间的所述半导体层中，所述第二体部分从所述第一体部分沿与所述半导体衬底的表面垂直的方向延伸，所述体处于电浮置状态并积累或发射电荷以存储逻辑数据；
栅极介电膜，其设置在所述体部分的侧表面上；
栅极电极，其设置为面对所述栅极介电膜；
多个存储器基元，每一个存储器基元都包括所述源极层、所述漏极层、以及所述体；
多条位线，其沿第一方向延伸；以及
多个隔离区，其设置在沿所述第一方向彼此邻近的两个半导体层之间，其中
沿所述第一方向彼此邻近的两个隔离区之间的距离等于所述栅极电极的沿所述第一方向的宽度。
17.根据权利要求16的半导体存储器装置，还包括：
背栅极介电膜，其设置在所述第一体部分的侧表面上；
板，其设置为面对所述背栅极介电膜。
18.根据权利要求16的半导体存储器装置，
所述第二体部分从所述第一体部分向下延伸，以及
所述第二体部分的沿所述第一方向的宽度等于所述栅极电极的一部分的沿所述第一方向的宽度，所述栅极电极的所述一部分面对所述第二体部分。
19.根据权利要求16的半导体存储器装置，其中所述漏极层和所述源极层被连接到所述体的沿与所述半导体衬底的表面垂直的方向延伸的上部和下部，所述栅极电极面对所述体的沿所述栅极电极的延伸方向取向的侧表面，并且设置在所述源极层与所述漏极层之间的所述第一体部分的沿所述第一方向的宽度等于面对所述第一体部分的所述栅极电极的沿所述第一方向的宽度。
20.根据权利要求16的半导体存储器装置，其中所述多个存储器基元当中的沿所述第一方向彼此邻近的两个存储器基元共享与所述两个存储器基元中的每一个的所述漏极层连接的接触。
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