CN100442521C - 半导体存储装置 - Google Patents

Abstract

一位存储器单元(MC)由具有与其它部分电隔离的浮置体区的MOS晶体管构成，MOS晶体管的栅电极(13)连接字线(WL)、漏扩散区(14)连接位线(BL)、源扩散区(15)连接固定电位线(SL)，将MOS晶体管的体区(12)内注入由碰撞电离而产生的多数载流子并保持的第1阈值状态和随漏侧pn结的正向偏压而放出MOS晶体管的体区(12)的多数载流子的第2阈值状态作为二进制数据进行存储。因此，将简单的晶体管构造作为存储单元，可以提供信号线少，能够动态存储二进制数据的半导体存储装置。

Description

半导体存储装置

本申请是株式会社东芝于2001年8月17日申请的、申请号为01145060.6、发明名称为“半导体存储装置及其制造方法”的发明专利申请的分案申请。

技术领域

本发明涉及一种动态型半导体存储装置(DRAM)。

背景技术

现有的DRAM是由MOS晶体管和电容器构成的存储单元。DRAM的微细化，随着采用槽型电容构造或叠层电容构造而大大推进。现在，假定最小加工尺寸规则为F，则单位存储单元的大小(单元尺寸)缩小到2F×4F＝8F²的面积。即，最小加工尺寸规则F随换代同时缩小，一般设单元尺寸为αF²时，系数α也随换代一起缩小，现在F＝0.18μm，可以实现α＝8。

今后，为了确保也与以往一样不变的单元尺寸或芯片尺寸的发展趋势，就F＜0.18μm而言，要求满足α＜8，进而F＜0.13μm，就要求α＜6，如何与微细加工一起形成面积小的单元尺寸就成了大课题。因此，也已经提出种种将一个晶体管/一个电容的存储单元制作成6F²或4F²大小的提案。但是，存在必须把晶体管制作成纵向型的技术上的困难，相邻存储单元间电干扰增大的问题，还有加工、生长膜等制造技术上的困难，实用化并不容易。

因此，也提出不使用电容，而由一个晶体管制作存储单元的DRAM，举出以下几种。

(1)JOHN  E.LEISS et al，”DRAM Design Using theTaper-Isolated Dynamic Cell”(IEEE TRANSACTION ONELECTRON DEVICES，VOL.ED-29，NO.4，APRIL 1982，pp707-714)

(2)特开平3-171768号公报

(3)Marnix R.Tack et al，”The Multistable Charge-ControlledMemory Effect in SOI MOS Transistor at Low Temperature”(IEEETRASCTION ON ELECTION DEVICES，VOL.37，MAY，1990，pp1373-1382)

(4)Hsing-jen Wann et al，”A Capacitorless DRAM Cell on SOISubstrate”，(IEDM93，PP635-638)

(1)的存储单元，由采用埋入沟道构造的MOS晶体管构成。利用器件隔离绝缘膜的锥形部分形成的寄生晶体管，对表面反转层进行充放电，进行二进制存储。

(2)的存储单元，采用一个个阱隔离的MOS晶体管，由MOS晶体管的阱电位决定的阈值作为二进制数据。

(3)的存储单元，由SOI衬底上的MOS晶体管构成。从SOI衬底一侧施加大的负电压，利用硅层的氧化膜与界面部分的空穴积累，借助于该空穴的放出、注入进行二进制存储。

(4)的存储单元，由SOI衬底上的MOS晶体管构成。MOS晶体管构造上是一个，但与漏扩散区表面重叠形成反导电层，实质上制成整体组合写入用PMOS晶体管和读出用NMOS晶体管的构造。把NMOS晶体管的衬底区作为浮置结点，按照其电位进行二进制数据存储。

但是，(1)构造复杂，由于利用寄生晶体管，因而对特性的控制性方面也有难处。(2)构造虽然简单，但是晶体管的源极、漏极一起连接信号线需要进行电位控制。另外，由于是阱隔离，单元尺寸大，而且不能对每位进行重写。就(3)而言，需要从SOI衬底一侧进行电位控制，因此，不能对每位进行重写，控制性方面有难点。(4)需要制作特殊晶体管的构造，另外，存储单元上需要制作字线、写入位线、读出位线和总线，信号线增多。

发明内容

本发明的目的在于提供一种由简单的晶体管构造制成存储单元，可用少量信号线对二进制数据进行动态存储的半导体存储装置及其制造方法。

为了实现所述目的，按照本发明一个实施方案的半导体存储装置具有多个晶体管，其中每一个所述晶体管都包括：第1导电类型的半导体层，该半导体层与其它存储单元电隔离以处于浮置状态；第2导电类型的漏扩散区，该漏扩散区形成于所述第1导电类型的半导体层中并与位线连接；第2导电类型的源扩散区，该源扩散区与所述漏扩散区隔离形成于所述第1导电类型的半导体层上并与源线连接；以及隔着栅绝缘膜形成于所述漏扩散区与所述源扩散区之间的所述半导体层上的栅电极，该栅电极形成字线，其特征是：所述晶体管具有在所述半导体层中保持过剩多数载流子的第1阈值电压的第1数据状态和放出所述半导体层中的过剩多数载流子的第2阈值电压的第2数据状态，以及所述位线为多条位线中的一条位线，为所述多条位线设置一个读出放大器，从该多条位线中选择的一条位线被连接于所述读出放大器。

按照本发明另一个实施方案的半导体存储装置包括：在形成于硅衬底上的绝缘膜上形成有硅层的SOI衬底；在所述硅层中形成有漏扩散区和源扩散区且在所述硅层上形成有栅电极的多个晶体管，其中，每两个晶体管共用一个所述漏扩散区形成晶体管对，各所述晶体管对排列成矩阵状并且在沟道宽度方向进行器件隔离，其中，在第1方向上排列的多个晶体管的栅电极分别连续形成为多条字线；以及在与所述第1方向交叉的第2方向上配置的多条位线，该位线与所述晶体管的漏扩散区连接，其特征是：各所述晶体管具有在所述硅层中保持过剩多数载流子的第1阈值电压的第1数据状态和放出所述硅层中的过剩多数载流子的第2阈值电压的第2数据状态，以及为所述多条位线设置一个读出放大器，从该多条位线中选择的一条位线被连接于所述读出放大器。

如以上所述，根据本发明的各个实施例，用简单的晶体管构造制作存储单元，就可以提供一种信号线少，能够动态存储二进制数据的半导体存储装置。

附图说明

图1是表示本发明的第1实施例的DRAM存储单元构造的剖面图。

图2是该DRAM存储单元的等效电路。

图3是该DRAM存储单元阵列的布局图。

图4A是图3的A-A′剖面图。

图4B是图3的B-B′剖面图。

图5是表示该DRAM单元的字线电位与体电位的关系图。

图6是用于说明该DRAM单元的读出方式。

图7是用于说明该DRAM单元的另一读出方式。

图8是表示该DRAM“1”数据读出/刷新的工作波形图。

图9是表示该DRAM“0”数据读出/刷新的工作波形图。

图10是表示该DRAM“1”数据读出/“0”数据写入的工作波形图。

图11是表示该DRAM“0”数据读出/“1”数据写入的工作波形图。

图12是表示该DRAM的另一读出方式的“1”数据读出/刷新的工作波形图。

图13是表示该DRAM的另一读出方式的“0”数据读出/刷新的工作波形图。

图14是表示该DRAM的另一读出方式的“1”数据读出/“0”数据写入的工作波形图。

图15是表示该DRAM的另一读出方式的“0”数据读出/“1”数据写入的工作波形图。

图16是表示该DRAM单元的栅电容Cgb-电压Vgb特性图。

图17是该DRAM单元的恒定电流读出方式的等效电路。

图18是表示该DRAM单元的读出工作的位线电位变化图。

图19是用于说明该DRAM单元的“0”写入速度的等效电路。

图20是表示图19的p型层电位变化图。

图21是表示该DRAM单元的“0”数据单元的栅电容Cgb-电压Vgb曲线(P型多晶硅栅极时)图。

图22是表示相同“0”数据单元的字线电位Vwl与体电位VB的关系图。

图23是表示该DRAM单元的“1”数据单元的字线电位Vwl与体电位VB的关系图。

图24是表示“1”数据单元的栅电容Cgb-电压Vgb曲线(p型多晶硅栅极时)图。

图25是表示“1”数据单元的栅电容Cgb-电压Vgb曲线(n型多晶硅栅极时)图。

图26是表示“1”数据单元的字线电位Vwl与体电位VB的关系(n型多晶硅栅极时)图。

图27是表示“0”数据单元的栅电容Cgb-电压Vgb曲线(p型多晶硅栅极时)图。

图28是表示“0”数据单元的字线电位Vwl与体电位VB的关系(n型多晶硅栅极时)图。

图29是表示采用薄硅层时的“1”数据单元的栅电容Cgb-电压Vgb曲线(p型多晶硅栅极时)图。

图30是表示该“1”数据单元的字线电位Vwl与体电位VB的关系图。

图31是表示采用薄硅层时的“0”数据单元的栅电容Cgb-电压Vgb曲线(p型多晶硅栅极时)图。

图32是表示该“0”数据单元的字线电位Vwl与体电位VB的关系图。

图33是表示硅层杂质浓度与“0”、“1”数据单元的阈值之差的关系图。

图34该硅层的杂质浓度与“1”数据单元的单元电流之间的关系图。

图35是表示该硅层的杂质浓度与读出时的位线电位变化的时间关系图。

图36是表示“1”数据单元的数据保持时的体电位与阈值的关系图(p型多晶硅栅极)。

图37是表示“1”数据单元的数据保持时的体电位与阈值的关系图(n型多晶硅栅极)。

图38是表示字线电位变化与阈值偏差的关系图。

图39是表示本发明第1实施例的读出放大器布局例图。

图40是表示第2实施例的DRAM单元构造对应于图1的剖面图。

图41是表示MOS晶体管的体电位与阈值电压的关系图。

图42A是表示用于探讨图40的单元构造有效性的准备探讨的基本pn结构造图。

图42B是表示图42A中所示的pn结构造部分的电场分布图。

图43是表示用于探讨图40的单元构造有效性的漏区侧pn结构造与其电场分布图。

图44是表示图43中的低浓度P型层宽度与耗尽层伸展的关系图。

图45是表示低浓度P型层的宽度与最大电场强度的关系图耗尽层伸展的关系图。

图46是表示当使N型扩散区的浓度更低时，对应图44的低浓度p型层的宽度与耗尽层的伸展的关系图。

图47是表示相同低浓度P型层宽度与最大电场强度的关系图。

图48是表示图40的单元构造最优化条件的耗尽层伸展的方式图。

图49是表示改进图40的单元构造的实施方案的单元构造剖面图。

图50是表示用于探讨图49单元构造有效性的漏区侧pn结构造和其电场分布图。

图51是表示图50中的低浓度P型层宽度与耗尽层伸展的关系图。

图52是表示相同低浓度P型层宽度与最大电场强度的关系图。

图53是表示图49的单元构造最优化条件的耗尽层伸展的方式图。

图54是用于说明图49的单元制造工序图。

图55是用于说明图49的单元制造工序图。

图56是用于说明图49的单元制造工序图。

图57是用于说明图49的单元制造工序图。

图58A是表示第3实施例的单元构造平面图。

图58B是图58A的A-A′剖面图。

图59A是表示第4实施例的单元构造立体图。

图59B是沿图59A的位线方向的剖面图。

图60A是第5实施例的DRAM单元阵列的布局图。

图60B是图60A的I-I′剖面图。

图60C是图60A的II-II′剖面图。

图61A是表示该实施例的器件隔离工序的平面图。

图61B是图61A的I-I′剖面图。

图61C是图61A的II-II′剖面图。

图62A是表示该实施例的晶体管形成工序的平面图。

图62B是图62A的I-I′剖面图。

图62C是图62A的II-II′剖面图。

图63A是表示该实施例的源布线层形成工序的平面图。

图63B是图63A的I-I′剖面图。

图64A是表示该实施例的位线接触塞埋入工序的平面图。

图64B是图64A的I-I′剖面图。

图65是表示另一位线接触塞埋入工序的平面图。

图66是表示第6实施例的器件形成后的层间绝缘膜形成工序的剖面图。

图67是表示该实施例的接触塞埋入工序的剖面图。

图68是表示该实施例的源布线层形成工序的剖面图。

图69是表示该实施例的层间绝缘膜形成工序的剖面图。

图70是表示该实施例的位线形成工序的剖面图。

图71是对应于图61A表示第7实施例的器件隔离构造的平面图。

具体实施方式

以下，参照附图，说明本发明的实施例。

图1表示本发明第1实施例的DRAM的单位存储单元的剖面构造，图2表示其等效电路。存储单元MC由SOI构造的N沟道MOS晶体管构成。即，采用在硅衬底10上形成氧化硅膜11作为绝缘膜，该氧化硅膜11上使用形成有P型硅层12的SOI衬底。该衬底的硅层12上，隔着栅氧化膜16形成栅电极13，由栅电极13自对准形成n型源、漏扩散区14、15。

使源、漏扩散区14、15形成到达底部氧化硅膜11的深度。因此，由P型硅层12构成的体区，若以氧化膜进行沟道宽度方向(与附图纸面垂直的方向)的隔离，则底面和沟道宽度方向的侧面与其绝缘隔离，沟道长度方向变成由pn结隔离的浮置状态。

在矩阵式排列该存储单元MC的情况下，栅电极13连接字线WL，源扩散区15连接固定电位线(接地电位线)SL，漏扩散区14连接到位线BL上。

图3表示存储单元阵列的布局，图4(a)、(b)分别表示图3的A-A′、B-B′剖面。P型硅层12通过填埋氧化硅膜21，形成格子状图形，即，共有漏区的二个晶体管区域，在字线WL方向由氧化硅膜21进行器件隔离和配置。或者也可以通过蚀刻硅层12进行横向器件隔离而不用填埋氧化硅膜21。栅电极13在一个方向连续地形成，而成为字线WL。源扩散区15沿字线WL方向连续形成，并成为固定电位线(共用源线)SL。晶体管上由层间绝缘膜23覆盖，其上形成位线BL。配置位线BL使其与二个晶体管共有的漏扩散区14接触，并与字线WL交叉。

因此，该存储单元阵列体区的硅层12，底面和沟道宽度方向的侧面由氧化膜互相隔离，沟道长度方向由pn结互相隔离并保持浮置状态。

而且，在该存储单元阵列中，假定以最小加工尺寸F的间距形成字线WL和位线BL，则单位单元面积，如图3的虚线所示的那样，为2F×2F＝4F²。

由该NMOS晶体管构成的DRAM单元的动作原理是，利用MOS晶体管体区(与其余绝缘隔离的P型硅层12)的多数载流子空穴积累。即，随着在五极管区域使MOS晶体管动作，从漏扩散区14流出大的电流，在漏扩散区14附近引起碰撞电离。随碰撞电离生成的过剩多数载流子空穴保持在P型硅层12中，将该空穴积累状态(比热平衡状态电位高的状态)，例如规定为数据“1”。给漏扩散区14与P型硅层12之间的pn结加正向偏压，规定漏极一侧放出P型硅层12过剩空穴的状态为数据“0”。

数据“0”、“1”是体区的电位差，并作为MOS晶体管的阈值电压差进行存储。即，随空穴积累，体区高电位数据“1”状态的阈值电压Vth1比数据“0”状态的阈值电压Vth0要低。为了保持体区里积累多数载流子空穴的“1”数据的状态，需要对字线外加负偏压。该数据保持状态，以不进行相反数据的写入动作(擦去)为限，进行读出动作也不变，即，与利用电容的电荷积累的1晶体管/1电容型的DRAM不同，可以进行非破坏读出。

至于数据的读出方式，可以认为有几种。字线电位Vwl与体电位VB的关系，就是图5数据“0”与“1”的关系。因此数据读出的第1方法是，送给字线WL数据“0”，“1”的阈值电压Vth0、Vth1的中间的读出电位，“0”数据的存储器单元中不流过电流，而“1”数据的存储器单元中流过电流。具体点说，例如，使位线BL预充电到规定的电位VBL，而后驱动字线WL。因此，如图6所示，“0”数据时，位线预充电电位VBL不变，“1”数据时，预充电电位VBL下降。

第2读出方式是，使字线WL上升后，向位线BL供给电流，根据“0”、“1”的导通度，利用位线电位的上升速度不同。简单地说，将位线BL预充电到0V，如图7所示，使字线WL上升，供给位线电流。这时，根据利用空单元检测位线的电位上升差，可以进行数据判别。

第3读出方式是，读出在规定的电位箝位位线BL时，“0”、“1”不同的位线电流差的方式。要读出电流差，需要电流-电压变换电路，而且最终将电位差进行差分放大，加以读出。

在本发明的第1实施例中，为了选择性写入“0”数据，即为了仅从通过存储单元阵列的内部选择的字线WL和位线BL的电位选定的存储单元的体区放出过剩空穴，字线WL与体区之间的电容耦合就很重要。其详细讨论以后叙述，但是在数据“1”体区中积累空穴的状态需要将字线足够反向偏置，并将存储单元的栅极和衬底间电容保持在成为栅氧化膜电容的状态(即表面不形成耗尽层的状态)。

并且，写入动作，理想的是“0”、“1”一起作为脉冲写入减少电力消耗。“0”写入时，从选择晶体管的体区向漏区流入空穴电流，从漏区向体区流入电子电流，而不会向体区注入空穴。

下面说明更具体的动作波形。图8～图11是采用第1读出方式，根据选择单元位线放电的有无进行数据判别时的读出/刷新和读出/写入的动作波形。

图8和图9分别是“1”数据和“0”数据的读出/刷新动作。直到时刻t1为数据保持状态(未选择状态)，字线WL上加负电位。在时刻t1，字线WL上升到规定的正电位。这时字线电位设定在“0”、“1”数据的阈值电压Vth0与阈值电压Vth1之间。因此，“1”数据时，预先预充电的位线BL通过放电变成低电位。“0”数据时，保持位线电位VBL。由此判别“1”、“0”数据。

而且，在时刻t2，使字线WL电位更高，同时读出数据为“1”时，给位线BL加正电位(图8)，读出数据为“0”时，给位线BL施加负电位(图9)。因此，选择存储单元在“1”数据时，按照五极管动作流过大的沟道电流，发生碰撞电离，向体区注入并保持过剩的空穴，再次写入“1”数据。在“0”数据时，漏区结变成正向偏置，再次写入体区不保持过剩空穴的“0”数据。

而且，在时刻t3，字线WL反向偏置，结束读出/刷新动作。在和与进行“1”数据读出的存储单元相同位线BL相连的其他的未选择存储单元中，字线WL为负电位，因此体区保持负电位，不会发生碰撞电离。在和与进行“0”数据读出的存储单元相同位线BL相连的其他的未选择存储单元中，仍然字线WL保持负电位，不发生空穴放出。

图10和图11是使用相同读出方式的各个“1”数据和“0”数据的读/写动作。在图10和图11的时刻t1的读出动作，分别与图8和图9同样。读出后，在时刻t2，字线WL成为更高电位，向同一选择单元写入“0”数据时，同时给位线BL施加负电位(图10)，写入“1”数据时，给位线BL施加正电位(图11)。因此，在提供“0”数据的单元，漏区结变成正向偏置，放出体区的空穴。在提供“1”数据的单元，漏区附近发生碰撞电离，向体区注入并保持过剩空穴。

图12～图15是使位线BL预充电到0V，字线选择后，向位线BL供给电流，采用根据位线BL的单位上升速度进行数据判别的第2读出方式时的读出/刷新和读出/写入的动作波形。

图12和图13分别是“1”数据和“0”数据的读出/刷新动作。在时刻t1使保持负电位的字线WL上升到正电位。这时字线电位，如图7所示，设定在比“0”、“1”数据的阈值Vth0、Vth1的哪一个都要高的值。或者，与第1读出方式同样，也可以将字线电位设在“0”、“1”数据的阈值电压Vth0、Vth1之间。而且，在时刻t2向位线供给电流。因此，“1”数据时，存储单元深度导通，位线BL的电位上升小(图12)，“0”数据时，存储单元的电流小(或不流电流)，位线电位迅速上升。因而判断“1”、“0”数据。

而且，在时刻t3，读出数据“1”时，向位线BL提供正电位(图12)，读出数据为“0”时，向位线BL提供负电位(图13)。因此，选择存储单元为“1”数据时，漏电流流过产生碰撞电离，向体区注入并保持过剩空穴，再次写入“1”数据。“0”数据时，漏区结保持正向偏置，再次写入体区中没有过剩空穴的“0”数据。

在时刻t4，字线WL为反向偏置，结束读出/刷新动作。

图14和图15，是按照相同读出方式的各自“1”数据和“0”数据的读出/写入动作。图14和图15中的在时刻t1和t2的读出动作，分别与图12和图13同样。读出后，向同一选择单元写入“0”数据时，向位线BL供给负电位(图14)，写入“1”数据时向位线BL供给正电位(图15)。因此，在提供“0”数据的单元，漏区结变成正向偏置，放出体区的过剩空穴。在提供“1”数据的单元，大的漏电流流过，漏区附近发生碰撞电离，向体区注入保持过剩空穴。

如以上的那样，本发明的第1实施例的DRAM单元，由具有与别的单元电隔离的浮置体区的简单MOS晶体管构成，可以实现4F²的单元尺寸。并且，浮置体区的电位控制利用与栅电极的电容耦合，而不用例如从SOI衬底背面来的背栅控制。源扩散区也是固定电位。即，读出/写入的控制只用字线WL和位线BL进行，并且简单。而且，存储单元基本上为非破坏读出，因而不必在每条位线上设置读出放大器，读出放大器的布局就容易。再者是电流读出方式，即使噪音强，例如以断开位线方式也可以读出。并且，存储单元的制造也简单。

并且，考虑到今后提高逻辑LSI性能的时候，SOI构造将成为重要技术。本发明第1实施例的DRAM与这样的SOI构造的逻辑LSI混装的情况也非常具有前景。这是因为与采用电容的现有DRAM不同，不需要与逻辑LSI的工艺不同的工艺，制造工序变得简单。

而且，本发明第1实施例的SOI构造DRAM，与现有的1晶体管/1电容型的DRAM作成SOI构造的情况比较，有得到优良存储保持特性的优点。即若以现有的1晶体管/1电容型的DRAM作成SOI构造，则在浮置的半导体体区内积累空穴，使晶体管的阈值降低，晶体管的亚阈值电流增加。它使存储保持特性变坏。对此，在本发明的第1实施例的只有1个晶体管的存储单元中，没有减少存储电荷的晶体管通路，数据保持特性纯粹只由pn结漏电决定，而没有亚阈值漏电的问题。

实际上，本发明第1实施例的存储单元实用方面是不是靠得住，由以下举出的这种判断标准进行判断。

(a)体区空穴的保持特性是否足够(能否达到10秒左右的保持

时间)。

(b)能否达到足够的“1”写入速度(能否达到写入速度10纳秒，

写入时能否达到20nA左右以上的体电流)。

(c)“0”写入的选择性是否足够(能否达到“0”数据和“1”数据的体电位之差ΔVB＝1V左右)。

(d)栅极与体区之间的电容比起pn结电容来是不是足够大，并且

取出“1”数据的阈值是否大。

以下进行这些判断标准的验证。

[关于存储单元的电容·保持时间·漏电流]

可以认为有1G个存储单元的DRAM的存储单元存储保持时间的平均值为RT＝10sec(秒)。按0.1μm规则，设存储单元的栅氧化膜厚为tox＝2.5nm时，栅氧化膜电容为14fF/cm²，而且设栅面积为0.01μm²，则栅氧化膜电容Cox为Cox＝0.14fF。要是包括后面说明的pn结电容Cj＝0.08fF，则全部电容为Ctotal＝0.22fF。

该栅电容上积累电荷时，存储保持时间RT＝10sec期间，使电位变化ΔV＝0.1V的每个单元漏电流Ileak/node(I漏电/结点)为下述数式1

(数式1)

Ileak/node＝Ctotal·ΔV/RT＝2.2×10^-18A/node

设SOI衬底上的硅层厚度为100nm，pn结面积是0.1μm×0.1μm×2＝0.02μm²，因而求出每单位面积的漏电流Ileak/area为下述数式2。

(数式2)

Ileak/area＝2.2×10^-18/0.02

＝1.1×10^-16A/μm²

SOI衬底上的pn结反偏压2V左右时的漏电流为该水平以下的话，就保证平均单元存储保持时间RT＝10sec，就得到与1晶体管/1电容型的DRAM同样水平的存储保持特性。顺便说，至此，作为SOI衬底上的pn结漏电流，报导过1～3×10^-17A/μm(字线方向每μm)的值(1995Symp.VSLI Tech.P.141)。由此，可以认为所述的存储保持特性可以充分实现。

[“1”写入时间与体电流]

写入时间由单元结点(栅极)的电容和体电流Isub决定。如上所述，栅电容设为Ctotal＝0.22fF。将写入时间的规格作为twr＝10nsec，该时间内向体区写入电压ΔV＝1V，需要体电流为数式3。

(数式3)

Isub＝Ctotal·ΔV/twr

＝0.22×10^-15×1/10×10^-9

＝22nA

流过单元晶体管沟道的漏电流Ids设为10μA，所述体电流Isub约为2/1000。供给漏·源间电压Vds＝2V左右，并发生碰撞电离时，就可以流过需要的体电流。

[“0”写入的选择性与信号量]

存储单元C-V曲线(栅·体间的电压Vgb与电容Cgb的关系)变成图16。设体区的受主浓度为NA＝10¹⁸/cm³，平带电压VFB＝-1.2V。在字线电压Vwl＝1V进行“1”写入(体电位VB＝0.6V)，写入后，使字线电位一直下降，最初因沟道反转层屏蔽，电容Cgb为零。并且假定“1”单元的阈值电压Vth1＝0V，即使字线电位下降到0V，也不会使体电位VB变化，电容Cgb表面化，字线电位是阈值电压Vth1，即Vwl＝0V的点。这时，栅·体间电压为Vgb＝-0.6V。

并且，在NA＝10¹⁸/cm³，漏电压Vd＝0V时，pn结每单位面积的电容为4fF/μm²。结面积为0.1μm×0.1μm×2＝0.02μm²时，pn结电容为Cj＝0.08fF。在图16中，Vgb＝-0.6V的Cgb/Cox设为0.8，Cox＝0.14fF时，栅电压对体区的电容耦合比λ为下述数式4。

(数式4)

λ＝Cgb/(Cgb+Cox)

＝0.14×0.8/(0.14×0.8+0.08)

＝0.58

因此，字线电位下降，栅和体之间的电容Cgb开始出现时，体区电位变化对字线电位变化之比约为60％。进一步使字线电位下降时，体电位也下降，然而Vgb增大到比-0.6V更负一侧。这样电容Cgb增大，因电容耦合使体电位降低。最后，如图16所示，一直下降到字线电位Vwl＝-1.3V，设平均电容耦合比λ为0.6，体区从最初的0.6V，仅下降ΔVB＝1.3V×0.6＝0.78V，变成-0.18V。这时，Vgb＝-1.12V。

即，通过注入过剩空穴，进行体电位变成VB＝0.6V的“1”数据写入以后，在字线电位为Vwl＝-1.3V下可以保持数据，由于电容耦合，体电位保持在-0.18V。在该状态下，对某选择单元使位线电位降到负电位进行“0”写入并使体电位降低时，以体电位变成-0.18V以下的条件，即使在字线电位为-1.3V的未选择单元中体区的空穴也流入漏区，破坏数据。因此，规定不发生破坏数据的“0”数据写入时的体电位最小值为-0.18V。“1”数据的写入电压最大值为内建电压0.6V，因而信号量的最大值成为0.6V-(-0.18V)＝0.78V。所以，所述的ΔVB本身就是“0”数据与“1”数据的信号量差(体电位之差)。

[确认非破坏读出]

如所述的那样，本发明第1实施例的存储单元，原则上进行非破坏读出。为了实际上保证非破坏读出，需要确认：

(1)使对“0”数据的单元重复读出动作，也应没有向体区注入空穴，

(2)使对“1”数据的单元重复进行读出动作，体区也应没有空穴。

这时的重复次数最大值Nmax，相当于在某一次刷新与下一次刷新之间(例如128msec)，对同一单元连续读出动作(100nsec)的情况，因而是Nmax＝128msec/100nsec＝1.28×10¹⁶次左右。可以认为，保持体区空穴积累状态的“0”数据的非破坏性(1)是关键。所以，作为读出时的流动电流，也需要在例如Vds＝0.5V左右的低电流线性区域进行读出。或者象前面的第1读出方式一样，采用电流不流到“0”数据的单元的方式，因而在保证非破坏性上是可取的。

以上，进行了判断标准的验证，显示本发明第1实施例的DRAM基本上的实现可能性。其次，更具体点说，分析了本发明第1实施例的DRAM性能，顺序说明其结果。

[关于读出时的位线电位变化]

首先，验证用图12和图13说明的第2读出方式，即向位线供给一定电流进行读出时的位线电位变化。图17是用于该验证的等效电路。为简单起见，将位线BL的电位预充电到0V，字线WL的电位Vwl，在t＞0，如下述数式5所示，假定为在存储器单元MC的阈值电压Vth(Vth0、Vth1)以上设定的值。

(数式5)

Vwl＞Vth

设在t＞0时刻，向位线BL供给成为Ic的恒定电流，设恒定该电流Ic，如下述数式6所示，比在单元晶体管的Vgs＝Vwl的饱和电流Idsat小。

(数式6)

Ic＜Idsat＝(k/2)(Vwl-Vth)²

但是，k＝(W/L)(εox/tox)μeff

这时，位线BL的电位Vbl的变化，以单元晶体管的漏电流记为Ids，并以下述数式7表示。

(数式7)

dVbl/dt＝(1/Cb1)(Ic-Ids)

单元晶体管在线性区域进行动作，因而Vb1＜Vw1-Vth成立，这时单元晶体管的漏电流Ids由下述数式8表示。

(数式8)

Ids＝k[Vw1-Vth-(1/2)Vb1]Vb1

把数式8代入数式7进行积分，可得到下述数式9

(数式9)

Vb1＝α·β[1-exp(t/t0)]/[β-α·exp(t/t0)]

但是α＝Vw1-Vth+[(Vw1-Vth)²-2Ic/k]^1/2

β＝Vw1-Vth-[(Vw1-Vth)²-2Ic/k]^1/2

t0＝2Cb1/[k(α-β)]

由假定数式5和数式6，满足α＞β＞0。因此，数式9是与时间t有关凸起的增加函数，并且是Vb1(0)＝0，Vb1(∞)＝β。

图18表示数式9的计算结果。假定“0”数据单元的阈值Vth0＝0.3V，“1”数据单元的阈值Vth1＝-0.3V，空单元的阈值Vthd＝0.05V，位线电容Cb1＝100fF，单元电流增益系数k＝2.0×10^-5(A/V²)，并且，采用Ic＝0.9Idsat＝13μA，Vw1＝1.5V，各个信号电压Vsig0、Vsig1和参照位线电压Vb1d一起表示“0”数据时的位线电压Vb10、“1”数据时的位线电压Vb11。由此结果，可知从字线上升，在10nsec以后，得到100mV信号。

至于空单元，可以用与存储单元相同构造的MOS晶体管适当设定体电位的方式。这是因为存储单元的阈值，自调整地随工艺变动或温度变动的缘故。通过选择这时的空单元的体电位，就可以设定最佳“0”、“1”数据的信号量。

[关于“0”写入速度]

在本发明的第1实施例中，如所述的那样，“0”写入是通过使存储晶体管的P型体区与N型漏区的pn结正向偏置，抽取体区的空穴。至于该“0”写入的速度，下面利用图19的等效电路进行研讨。

在t＝0，设pn结的p层和n层同时在2.2V下处于平衡状态。在t＞0，当n侧为0V时，计算具有电容C的体区(p型层)电位作怎样变化。假定在时刻t的p型层电位为V，则下述数式10成立。

(数式10)

$t=-C\underset{v0}{\overset{v}{\∫}}\mathrm{dV}/I$

在此，I是pn结电流，并以下述数式11表示。

(数式11)

I＝Is[exp(V/η·Vt)-1]

在数式11中，Is是饱和电流，η是1～2之间的系数，Vt是热电压(Thermal Voltage)，并且Vt＝kT/q。把数式11代入数式10中并进行积分，得到下述数式12。

(数式12)

V＝η·Vt·ln[1/{1-[1-exp(-V0/η·Vt)]exp(-t/t0)}]

这里，t0是在t0＝C·η·Vt/Is给出的时间常数。使用下述数式13的数值，对数式12进行数值计算的结果为图20。

(数式13)

Is＝Js·Aj

Js＝6.36×10^-5A/m²

Aj＝0.01μm²

T＝8.5℃

Vt＝0.0309

η＝1

t0＝10.7sec

V0＝2.2V

从图20的数值计算结果可知，“0”写入时，在约1nsec，体电位(P型层)下降到0.7V以下。

[关于体区的电位变化]

前面，关于“0”写入的选择性，参照图16，已经说明字线电位与体电位的关系，然而以下将更详细研讨体电位变化。即，有关在正的字线电位Vw1下进行写入后，使字线电位下降到负电位并保持数据，再次使字线上升到正电位读出并在电位Vr进行读出的动作，详细说明表示体区的电位如何变化。

单元晶体管的栅极与SOI衬底的体区(P型层)之间每单位面积的电容Cgb，利用栅极与体区间的电位差Vgb，以下述数式14进行表示。

(数式14)

Cgb/Cox＝1/[1+2·ID²(Vgb-Δ)/Vt]^1/2

栅氧化膜的每单位面积的电容Cox，利用介电系数εox和氧化膜厚tox，以Cox＝εox/tox表示。ID是以γ＝(εsi/εox)tox将德拜长度(Debye Length)LD进行规一化的无量纲数，并由下述数式15给出。

(数式15)

ID＝(εox/εsi)LD/tox

＝(εox/εsi)[kT·εsi/(q²NA)]^1/2/tox

这里，按照以下条件决定参数Δ。即，由下述数式16表示体区中扩散的耗尽层厚度wp(它同样是用γ对实际的耗尽层厚度Wp进行规一化后得到的无量纲数)导出数式14。

(数式16)

wp＝-1+[1+ID²(Vgb-Δ)/Vt]^1/2

这里，在Vgb＝VFB(平带电压)下，变成所谓wp＝ID的条件，即给出下述数式17。

(数式17)

ID＝-1+[1+ID²(Vgb-Δ)/Vt]^1/2

对数式17求解，参数Δ为下述数式18。

(数式18)

Δ＝VFB-(1+2/ID)Vt

由数式14和数式18，求出Cgb对Vgb的依赖关系，然而其不能覆盖广阔的Vgb区域。因此，栅·源间电压Vgs超过晶体管的阈值Vth时，设Cgb＝0，同时Cgb/Cox超过1时，将其置换为1，计算对应广阔Vgb值的Cgb值。

将其计算结果示于图21。它是在字线为P型多晶硅栅极时，求出“0”数据的单元字线与体区间的电压Vgb对电容Cgb的关系的结果。条件是：tox＝2.5nm、NA＝5×10¹⁸/cm³、温度85℃、VFB＝0.1V、Vth0＝1.5V、VB＝-0.7V、Cox＝0.14fF、Cj＝0.08fF。

另一方面，体电位变化ΔVb对栅电压的变化ΔVg以下述数式19表示。

(数式19)

ΔVb＝[Cgb/(Cgb+Cj)]ΔVg

这里，Cj是串联进入体的电容(前面说明的pn结电容)，设其为恒定值，将数式19变形得到数式20，

(数式20)

ΔVg＝(1+Cgb/Cj)ΔVgb

对数式20进行积分，就成为下述数式21。

(数式21)

$\mathrm{Vg}-\mathrm{Vg}0=\underset{\mathrm{Vgb}0}{\overset{\mathrm{Vgb}}{\∫}}[1+\mathrm{Cgb}/\mathrm{Cj}]\mathrm{dVgb}$

改写数式21，变成数式22。

(数式22)

$\mathrm{Vgb}-\mathrm{Vgb}0=(\mathrm{Vg}-\mathrm{Vg}0)-\underset{\mathrm{Vgb}0}{\overset{\mathrm{Vgb}}{\∫}}[1+\mathrm{Cgb}/\mathrm{Cj}]\mathrm{dVgb}$

计算该数式22，可以由栅电压Vw1(字线)的电压变化ΔVg求出体电压VB的变化ΔVb。对于“0”数据的单元，将与前面图21计算时相同的参数条件下计算的结果示于图22。从该结果可知，例如设字线为2.0V时进行“0”写入，体区为-0.7V，使字线降到-2V并保持数据时，这时体电位保持在-2.1V。而且，使字线上升到1.0V进行读出时，体区只能上升到约-0.9V。即，对“0”数据的单元，读出时比写入时体电位要低，因此，变成读出容限扩大0.2V。

对“1”数据单元进行同样计算的结果示于图23。并且，图24中示出这时的电容Cgb对电压Vgb的依赖关系。所用的参数都是与图21和图22时相同。可见在“1”数据时，刚写入以后体区变成0.6V，在字线保持-2.0V的状态下体区为-1.0V。“0”数据的写入，原理上可以直到体电位-1.0V，然而“0”写入中在一直下降到-1.5V的位线回到0V时的pn结电容耦合(耦合比为18％)使体区上升0.3V，就成为-0.7V。因此图22的“0”数据写入的情况下，规定刚写入以后的电位为-0.7V。

与“1”写入的情况也同样，具有从位线来的电容耦合，然而与“0”写入不同，就是流过体电流Isub并在写入“1”数据的进行中，从内建电压0.6V上升到以下述数式23表示的电位V。

(数式23)

Isub＝Is[exp{V/(η·Vt)-1}]

代入Isub＝14nA，Is＝6.36×10^-20A，Vt＝0.031V，η＝1.2，得到V＝0.96V。因此，体电位在“1”数据刚写入以后接近1V，即使认为位线从1.5V降到0V并由于耦合下降0.3V，也在0.6V以上，而后，因二极管的正向电流而变成0.6V。即，实质上可以认为，“1”数据刚写入以后的体电位为0.6V。

至此，计算中有时假定平带电压为VFB＝0.1V。它对应于SOI衬底的P型硅层上形成p型多晶硅的栅电极(字线)的情况。其次，关于在同样SOI衬底上，由n型结晶硅膜形成栅电极时，示出进行同样计算的结果。这时，平带电压为VFB＝-1.1V。

图25是对“1”数据单元，求出电容Cgb-电压Vgb的结果。图26同样是对“1”数据单元，求出字线电压Vw1与体电位VB之间关系的结果。除平带电压以外的参数都与前面的图21和图22的情况同样。无论哪一种情况，都规定阈值Vth1＝0V。

从这些结果，可作为确保“0”数据的阈值Vth0＝1V，字线写入时为1.5V，读出时为0.5V。数据保持时的字线电压若为-2.5V，则“1”数据单元的体下降到-0.8V。所以，与使用p型多晶硅栅极的VFB＝0.1V的情况比较，对同一字线振幅只有0.2V变得不利。

图27和图28同样是对“0”数据单元，求出VFB＝-1.1V时的电容Cgb-电压Vgb特性、字线电压Vw1-体电压VB特性的结果。阈值设定Vth0＝1V。“0”写入以后的体电位为-0.8V，然而位线回到预充电电位0V附近时，由于pn结的耦合作用，体电位仅浮升0.3V，假定变成-0.5V。这时，写入时的字线也是1.5V，但是读出时是0.5V，所以体电位仅恢复0.15V，变成-0.65V。

分别把以上的p型多晶硅栅极的情况和n型多晶硅栅极的情况的动作条件集中成表，就是下述的表1和表2。

[表1]

p型多晶硅栅极的情况

Vw1(read)＝1V

Vw1(hold)＝-2V

Vw1(write)＝2V

Vb1(“0”write)＝-1.6V

Vb1(“1”write)＝1.6V

Vth0＝1.5V

Vth1＝0.5V

“1”数据单元读出时的体电位VB＝0.6V

“0”数据单元读出时的体电位VB＝-1V

[表2]

n型多晶硅栅极的情况

Vw1(read)＝0.5V

Vw1(hold)＝-2.5V

Vw1(write)＝1.5V

Vb1(“0”write)＝-1.4V

Vb1(“1”write)＝1.4V

Vth0＝1.0V

Vth1＝0V

“1”数据单元读出时的体电位VB＝0.6V

“0”数据单元读出时的体电位VB＝-0.6V

另外，以上的表1、2中，“1”写入时的位线电位Vb1(“1”write)应该由衬底电流(空穴电流)和写入时间决定，虽然未定，但是示出假定的设定值。从以上很清楚，采用p型多晶硅栅极为有利。字线振幅无论哪一种情况，也都是4V。就使其进一步降低电压而言，需要采取以下措施。

(A)缩小阈值Vth的偏差

(B)确保存储器单元电流

(C)减小Cj/Cox的比例

关于(A)和(B)，至此假定ΔVth＝Vth0-Vth1＝1.0V，但是有可能将其严格控制在0.8～0.6V左右。实现ΔVth＝0.6V以后，就有可能抑制字线振幅小至2×1.2V＝2.4V。

以下，对(C)详细进行研讨。这是因为并不减少ΔVth容限，而且可以实现字线振幅的低电压化的方法。

就(C)的要求来说，将SOI衬底的硅层厚度Tsi进一步减薄到比至此为止可估计的100nm还要薄。与此同时或独立地，可以通过降低n型源、漏扩散区的杂质浓度与其适应。前者，通过缩小pn结面积，相应减少pn结电容Cj，后者，提供耗尽层向n型扩散区一侧伸展的条件，因此当然可以减少源、漏扩散区与体区的结电容Cj。

不过，关于不用至此用于验证的结电容Cj＝0.08fF，而是一半C产0.04fF的情况，分别在图29和图30中示出Cgb-Vgb曲线和Vw1-VB曲线。除Cj以外的条件都与图23和图24相同，栅电极是p型多晶硅。Cj＝0.04fF相当于设定硅层厚度为50nm。

由该结果可知，关于“1”数据单元，写入0.6V体电位以后，降低字线直到-2.0V时，体电位才降到-1.3V。因此，使体电位降到-1V需要的字线电位，即数据保持上所需的字线电位Vw1(hold)为Vw1(hold)＝-1.6V。

同样，关于“0”数据单元，分别在图31和图32中示出采用Cj＝0.04fF时的Cgb-Vgb曲线和Vw1-VB曲线。除Cj以外的条件都与前面图21和图22的情况相同。

如以上所述的那样，采用薄硅层(Tsi＝50nm)的SOI衬底，与表1对应把减少Cj时的DRAM单元的动作条件集中起来，就是下述表3。

(表3)

Vw1(read)＝0.8V

Vw1(hold)＝-1.6V

Vw1(write)＝1.6V

Vb1(“0”write)＝-1.6V

Vb1(“1”write)＝1.6V

Vth0＝1.3V

Vth1＝0.3V

“1”数据单元读出时的体电位VB＝0.6V

“0”数据单元读出时的体电位VB＝-1V

由以上结果可知，将硅层厚度Tsi，从100nm减薄一半为50nm，减少电容Cj以后，就可使字线振幅从4V降低到3.2V。仍然应该重视的是，可以确保1V作为数据“0”、“1”的阈值差ΔVth。

若能进一步使SOI衬底的硅层厚度减薄到30nm左右，就可以进一步实现低电压化。但是，硅层过薄，有硅层完全耗尽并失去存储本身功能的危险。因此，可以认为，硅层厚度以50nm左右为合适。

图33表示体电位VB在-1V和0.6V的阈值差ΔVth与硅层杂质浓度NA的关系。但是，栅氧化膜厚度为Tox＝2.5nm，温度为T＝85℃时。由此可见，为了确保ΔVth＝1V，大约需要NA＝1.0×10¹⁹/cm³。这个稍稍使杂质浓度过浓，因而设定NA＝8×10¹⁸/cm³，确保ΔVth＝0.8V。这时，对表3的动作条件稍加修正，就是下述表4。

(表4)

Vw1(read)＝0.7V

Vw1(hold)＝-1.6V

Vw1(write)＝1.4V

Vb1(“0”write)＝-1.6V

Vb1(“1”write)＝1.4V

Vth0＝1.1V

Vth1＝0.3V

“1”数据单元读出时的体电位VB＝0.6V

“0”数据单元读出时的体电位VB＝-1V

在表4中，“1”写入时的位线电平Vb1(“1”write)由衬底电流(空穴电流)和写入时间决定，因而1.4V是假定的设定值。可以认为，单元晶体管不是LDD构造而作为一般构造，随着增加衬底电流Isub，也能一定程度上降低电压。

以上的动作条件中，单元晶体管的最大电压为3.0V。栅氧化膜厚度为Tox＝2.5nm，因此，在“1”数据写入的瞬间，使栅氧化膜经受约12MV/cm的电场，可靠性上存在不稳定。可是，为了确保可靠性，增加栅氧化膜厚度，会使用于控制体电位的电容耦合比恶化，因而不合适。所以，对于栅绝缘膜，可以采用介电系数高的Al₂O₃等其它绝缘膜来代替硅氧化膜。

为了进一步降低电压起见，将SOI衬底的硅层厚度Tsi减薄到约30nm，使单元晶体管的阈值控制性良好，同时使其迁移率大是所希望的。考虑到这些后，认为可以降低电压直到2.0～2.5V。

分别把图33中所示的阈值差ΔVth时能够确保的“1”写入单元晶体管的单元电流Ids1和与其对应的数据读出时间Δt表示在图34和图35中。用Ids1＝(k/2)(ΔVth/2)求出单元电流。并且，读出时间Δt是，将读出时的字线电位设定在Vth1与Vth0中间，只使“1”数据的单元接通，求出电容Cb1＝100fF的位线从预充电电位到放电200mV的时间。

由该结果，对于NA＝6×10¹⁸/cm³，可以得到Ids1＝1.4μA，Δt＝15nsec。

图36是研讨“1”数据单元保持时的体电位VB与阈值Vth1的关系上到底如何下降的结果。条件是栅氧化膜厚度tox＝2.5nm，杂质浓度NA＝5×10¹⁸/cm³，平带电压VFB＝0.1V，“1”数据的体电位VB1＝0.6V，栅氧化膜电容Cox＝0.14fF，结电容Cj＝0.04fF。并且字线保持电位为Vw1＝Vth1-2V。

由该结果，在Vth1＝0.5V以上时，保持时的体电位与Vth1同时进行上升。在Vth1＜0.5V时，体电位在-0.93V饱和。这意味着，若字线电压一直下降到Vth1＜0.5V以下，则电容Cgb作为栅氧化膜电容Cox处于饱和。

因此，当平带电压VFB＝0.1V时，即栅电极为p型多晶硅膜时，应该设定Vth1＜0.5V。另一方面，大家都知道，为了确保ΔVth＝Vth0-Vth1＝0.8V，因此Vth0＜1.3V。所以，可以说Vth0＝1.1V，Vth1＝0.3V是个好选择。

将以上的工作点都归纳一起，就成为下述表5，并且将器件参数归纳一起，就成为表6。

(表5)

Vth0＝1.1V，Vth1＝0.3V

Vw1(read)＝0.7V

Vw1(hold)＝-1.7V

Vw1(write)＝1.5V

Vb1(“0”write)＝-1.5V

Vb1(“1”write)＝1.5V

VB(“1”read)＝0.6V

VB(“0”read)＝-1.0V

VB(“1”write)＝0.6V

VB(“0”write)＝-0.9V

VB(“1”hold)＝-1.0V

VB(“0”hold)＝-2.4V

Vmax＝3.2V(未选择WL与“1”写入BL之间的Vds)

(表6)

p型多晶硅栅极

NA＝5×10¹⁸/cm³

tox＝2.5nm

沟道长度L＝0.1μm，沟道宽度W＝0.1μm

Tsi＝50nm

k＝(W/L)(εox/tox)μeff＝2.0×10^-5A/V²

这时DRAM单元的读出特性，对位线电容Cb1＝100fF，一直加到200mV电位差的时间为Δt＝15nsec。

在VFB＝-1.1V的情况(即，n型多晶硅栅极的情况)下，图37同样是研讨“1”数据单元保持时的体电位VB与阈值Vth1之间的关系上到底如何下降的结果。其它的条件都与图36同样。这时也暗示应该认为Vth1＜-0.5V。这时的工作点和器件参数，对应于表5和表6，就是下述表7和表8。

(表7)

Vth0＝0.1V，Vth1＝-0.7V

Vw1(read)＝0.3V

Vw1(hold)＝-2.7V

Vw1(write)＝0.5V

Vb1(“0”write)＝-1.5V

Vb1(“1”write)＝0.5V

VB(“1”read)＝0.6V

VB(“0”read)＝-1.0V

VB(“1”write)＝0.6V

VB(“0”write)＝-0.9V

VB(“1”hold)＝-1.0V

VB(“0”hold)＝-2.4V

Vmax＝3.2V(未选择WL与“1”写入BL之间的Vds)

(表8)

n型多晶硅栅极

NA＝5×10¹⁸/cm³

tox＝2.5nm

沟道长度L＝0.1μm，沟道宽度W＝0.1μm

Tsi＝50nm

k＝(W/L)(εox/tox)μeff＝2.0×10^-5A/V²

这时DRAM单元的读出特性，对位线电容Cb1＝100fF，直到附加200mV电位差的时间为Δt＝15nsec。但是，如果Vb1(“1”write)为0.5V，则存在流过衬底电流Isub是不是足够的问题，假如必须使其上升到0.5V以上，该部分最大电压Vmax将上升。这一点对将p型多晶硅用于栅电极方面有利，即，对由读出特性和“1”写入特性决定的阈值电压Vth0，决定写入时的字线电平Vw1(write)，然而就是独立地将由“1”写入特性决定的位线电位Vb1(“1”write)提高到比字线电位Vw1高时，Vmax将由Vb1(“1”write)-Vw1(hold)决定。假如Vw1(write)≥Vb1(“1”write)，则Vmax＝Vw1(write)-Vw1(hold)，可使动作电压达到最小。

以上的计算到底是对标准的DRAM单元。实际上，有起因于制造工艺的批次之间、晶片之间、晶片内、芯片内单元晶体管阈值的变动或k的变动，并且，有位线电容的变动、设计的字线电平等的变动。也需要考虑位线之间的耦合噪音。

此外，还有由温度引起的阈值Vth变动。使用接近存储单元的基准单元时，所述阈值变动因素有的部分被补偿，就可能没有产生影响。

换句话说，可以认为这种读出方式，基本上只限于所述阈值变动因素的芯片内离散(偏差)。随温度变动的阈值变动，可以系统性完全使其消除。

如上所述，本发明的第1实施例的存储单元，原理上是非破坏读出，而且是电流读出。图39表示利用该存储单元特性的读出放大器布局的例子。在读出放大器SA的两侧配置有成对的位线BL、bBL，并假定是开路位线方式。对位线BL、bBL的一方当使字线WL活性化时，另一方就使选择空单元DC的空字线DWL进行活性化。空单元DC是由与存储单元MC同样的MOS晶体管构成，假定其体区提供数据“0”、“1”中间的体电位。

图例中，2条位线对BL、bBL，通过选择门SG进行选择并与一个读出放大器SA连接起来。使连接某一读出放大器SA的位线与连接相邻的读出放大器的位线交互配置。这时，对通过一个字线WL同时选择的4个存储单元MC读出放大器为2个。即，同时选择的4个存储单元MC的数据之中，实际上由读出放大器SA检测的存储单元数据是二个，而其余的存储单元数据并未送给进行读出的读出放大器。在本发明的第1实施例中，由于没有象一般DRAM中那样的破坏性读出，所以可以是这种读出放大器方式。

可是，作为0.1μm规则的DRAM换代实现本发明的第1实施例的DRAM，下面的二个条件都成立显得重要。

·条件1：充分利用衬底偏压效果；

·条件2：减少pn结漏电流。

这二个条件1、2都与体区的杂质浓度有关而要求互相相反。

条件1是需要通过大的衬底偏压效果，以便扩大“0”、“1”数据的阈值电压差，因此图1的p型硅层12(体区)的杂质浓度(受主)NA需要，例如在NA＝5×10¹⁸/cm³以上。用图41说明这种情况。图41表示体电位VB与NMOS晶体管的阈值Vth的关系随受主浓度NA而不同的样子。

受主浓度为NA1时，如果假定“0”、“1”数据的阈值电压差为ΔVth1，由此假定低受主浓度NA2时的阈值电压差为ΔVth2，则ΔVth1＞Vth2成立。即，为了扩大“0”、“1”数据的阈值电压差，就需要受主浓度提高到一定程度以上。

另外，也需要NA＝5×10¹⁸/cm³以上的受主浓度，在沟道长度约L＝0.1μm的微细MOS晶体管中确实起作用。

另一方面，条件2是保证数据保持特性上所需的，这时，体区的杂质浓度当然低一点好。在0.1μm规则的DRAM一代，为了能在体区里保持数据10秒钟，需要将源·漏的pn结漏电控制在3×10^-17A/cm²以下。为了降低作为漏电流主要成分的隧道电流，pn结部分形成的耗尽层内的电场必须控制在2.5×10⁵V/cm以下。这是体区的受主浓度在NA＝3×10¹⁷A/cm³以下能够实现的值。由条件1所要求的所述受主浓度下，耗尽层内的电场为1.7×10⁶V/cm(2V反向偏压时)，不可能满足条件2。

图40与图1对应，表示可以满足与以上的这种互反条件1、2的第2实施例的DRAM单元MC的构造。与图1的单元构造相反，位于由p型硅层构成的体区。即在实施例的情况下，由连接源、漏扩散区14、15的硼浓度(受主浓度)比较低的P型扩散区12a和在与源、漏扩散区14、15分开的沟道长度方向的中央部分配置的硼浓度(受主浓度)高的P⁺型扩散区12b构成体区。P⁺型扩散区12b以直到底部的氧化硅膜11的深度形成。

该单元构造，等效于由低阈值电压的二个NMOS晶体管挟持高阈值电压的NMOS晶体管的形式。这时全体的阈值电压由中央部分的P⁺型扩散区12b支配。另一方面，源、漏扩散区14、15构成低浓度的P型扩散区12a之间的pn结后，与由高浓度P⁺型扩散区形成整个体区的情况比较，漏电流减少。以上的结果说明，可以满足所述互反的二个条件1、2。

具体点说，用图40的构造能得到什么的效果，需要设定怎样的浓度或设定位置呢，对于这些，以下说明研讨结果。如图42A、图42B所示，给n型扩散区(施主浓度ND)与p型扩散区(受主浓度NA)的pn结加上反偏电压V时求出耗尽层扩大和内建电场E的强度分布。假定pn结是突变结。如图42A、图42B所示，将横贯pn结的方向定义为X轴。

这时，n型扩散区和p型扩散区内的电位设为

D、A，耗尽层的n型扩散区内的前端位置设为-xn，p型扩散区内的前端位置，设为xp，以数式24表示泊松方程式、n型扩散区p型扩散区内的电场ED、EA。ε是硅的介电系数。

(数式24)

把内建电位设为

bi，边界条件以下面的数式25表示。

(数式25)

ED(-xn)＝0

ED(0)＝EA(0)

EA(xp)＝0

代入这些边界条件，解开数式24，得到下面的数式26。

(数式26)

ED＝(q/ε)ND·x+A(-xn＜x＜0)

EA＝-(q/ε)NA·x+C(0＜x＜xp)

在数式26中，A～D是由数式25的边界条件决定的常数。将数式26的解代入数式25的边界条件式中以后，得到下面的数式27。

(数式27)

-(q/ε)ND·xn+A＝0

A＝C

B＝D

-(q/ε)NA·xp+C＝0

(q/2ε)NA·xp²-C·xn+D＝0

数式27是决定6个未知数xn、xp、A、B、C和D的方程式，通过对其求解，得到下述数式28。

(数式28)

并且，最大电场强度Emax是在x＝0点的电场，并以下述数式29表示。

(数式29)

$E\max =A=(q/\mathrm{\ϵ})\mathrm{ND}\·\mathrm{xn}$

整个耗尽层的宽度W＝xn+xp为下面的数式30。

(数式30)

电场强度分布已经示于图42B。

根据以上的预备研讨结果，其次如图43A和图43B所示，研讨把P型扩散区分成高受主浓度NA和低受主浓度na两部分的情况。这相当于图40的实施例单元构造的漏结一侧的构造。这时也假定结为突变结。为了与前面预备研讨的结果进行比较，距离轴采用大写字母X，而不用小写字母x。p型扩散区扩展的耗尽层的顶端位置Xp超过低受主浓度na的区域，假定为Xp＞L。

这时，泊松方程式和电场方程式，由于可以考虑对数式24，把p型扩散区分成高受主浓度NA区域和低受主浓度na区域，就成为下面的数式31。相对于高受主浓度NA区域的电位A、电场EA，将低受主浓度na区域的电位、电场，分别表示为

a、Ea。

(数式31)

边界条件由下面的数式32表示。

(数式32)

ED(-Xn)＝0

ED(0)＝Ea(0)

Ea(L)＝EA(L)

EA(Xp)＝0

解开数式31，得到下述数式33。

(数式33)

ED＝(q/ε)ND·X+A    (-Xn＜X＜0)

EA＝-(q/ε)na·X+C    (0＜X＜L)

Φa＝(q/2ε)na·X²-C·X+D    (0＜X＜L)

EA＝-(q/ε)NA·X+E    (L＜X＜Xp)

ΦA＝(q/2ε)NA·X²-E·X+F  (L＜X＜Xp)

数式33中，A～F是由数式32边界条件决定的常数。将数式33的解代入数式32的边界条件的方程式，就可得到下面的数式34。

(数式34)

-(q/ε)ND·Xn+A＝0

A＝C

B＝D

-(q/ε)na·L+C＝-(q/ε)NA·L+E

(q/2ε)na·L²-C·L+D ＝(q/2ε)NA·L²-E·L+F

-(q/ε)NA·Xp+E＝0

(q/2ε)NA·Xp²-E·Xp+F＝0

数式34是决定8个未知数Xn、Xp、A、B、C、D、E和F的方程式。由其解，得到下述数式35。

(数式35)

Xn＝-L·(NA-na)/(NA+ND)

+L·{(NA/ND)(NA-na)(ND+na)

/(NA+ND)²+(xn/L)²}^1/2

Xp＝(1/NA)·[NA·Xn+(NA-na)·L]

这里，数式35中的xn表示对前面图42的pn结伸向所解开的n型扩散区的耗尽层，就是数式28表示的。并且，最大电场Emax是在X＝0的电场，并以下述数式36表示。

(数式36)

Emax＝A＝(q/ε)ND·Xn

这时的电场强度分布如图43B所示。在数式35中，若L无限接近0，或受主浓度na无限接近NA，则可以认为Xn＝xn。

根据以上的研讨结果，下面将具体地研究图40的单元构造最优化条件。首先，图44是，设定p型扩散区的高受主浓度为NA＝5×10¹⁸/cm³，低受主浓度为na＝1×10¹⁷/cm³，n型扩散区的施主浓度为ND＝1×10²⁰/cm³，外加电压V＝2.0V，环境温度为85℃，求出低受主浓度区域的宽度L、与耗尽层伸展Xn、Xp之间的关系结果。

在图40的单元中，设沟道长度为0.1μm，若从源、漏的耗尽层伸展对称，为了不发生穿通效应，要求Xp＜5×10^-6cm。为了满足该条件，由图44应该是L＜4.0×10^-6cm＝0.04μm。要是估计一定裕度的话，就以L＝0.02μm为适当。可知这时，伸向p型扩散区的耗尽层Xp侵入高受主浓度NA区域0.01μm。

按与图44同样的条件，表示最大电场Emax对距离L的依存关系，则变成图45。上面求出的适当距离L＝0.02μm时，最大电场强度为Emax＝9.0×10⁵V/cm。将其与仅由高受主浓度NA＝5×10¹⁸/cm³的区域构成整个体区的情况比较下降了，并且最大电场变弱了1/2左右。而且，降低到该电场的1/3左右是理想的。

这里接着，对图43研究降低N型扩散区施主浓度ND的效果。这是因为预计，耗尽层也该进一步向n型扩散区伸展，使最大电场强度变弱。

图46是对图44，在将n型扩散区的施主浓度ND降低到ND＝1×10¹⁷/cm³时，求出低受主浓度区域宽度L与耗尽层伸展Xn、Xp关系的结果。并且，图47与图45对应，表示最大电场强度Emax对距离L的依存关系。

由该结果，源、漏扩散区的浓度一下降，就可以得到，例如在L＝0.025μm、Xp＝0.03μm下，最大电场强度Emax＝3.0×10⁵V/cm的值。图48示出在该最优化条件下，图40的单元构造尺寸和耗尽层的伸展方式。

一旦降低源、漏区n型扩散区浓度，对其接触的电阻就成为问题。因此，一般对DRAM的位线接触实行的方式，理想的是对接触孔再次进行扩散。或者，采用在源、漏区扩散区表面上形成金属硅化物膜的硅化物构造也有效。

可是，源、漏区的n型扩散区浓度低于ND＝1×10¹⁷/cm³时，如图48所示，Xn＝0.1μm这样大宽度的耗尽层也向伸向源、漏区扩散区内。为了抑制这样大小的源、漏区耗尽层，采用所谓LDD构造是所希望的。

对图40的构造，将采用LDD构造的单元构造的实施例示于图49。漏扩散区14由与沟道区邻接的低施主浓度的n型扩散区14a和高施主浓度的n⁺型扩散区14b构成。至于源扩散区15也同样，由与沟道区邻接的低施主浓度的n型扩散区15a和高施主浓度的n⁺型扩散区15b构成。源、漏区扩散区和栅电极上，通过硅化物工序形成金属硅化物膜18。

但是，也可以认为，本LDD构造的源、漏区之中，例如只有漏区一侧与位线连接。

接着，具体地研讨一下，采用这种LDD构造的单元构造时耗尽层的伸展和电场强度分布。图50A和图50B与图43A和图43B对应，表示着重该单元构造例如漏区一侧结的pn结构造和电场分布。n型扩散区由低施主浓度nd的区域和高受主浓度ND的区域构成，p型扩散区由低施主浓度na的区域和高受主浓度NA的区域构成。低施主浓度nd的区域宽度设为Ln，低受主浓度na的区域宽度设为Lp。设定高施主浓度ND的区域和高受主浓度NA的区域，分别具有由位线接触和源区线接触的电阻或晶体管特性上需要限制而决定的浓度。

假定耗尽层的伸展为Xp＞Lp，Xn＞Ln方式的反向偏压条件。这时，对于数式32，将泊松方程式以下列的数式37进行表示。对于高受主浓度NA的区域电位

A、电场EA，将低受主浓度na的区域电位、电场分别表示作为

a、Ea，对于高施主浓度ND的区域电位

D、电场ED，将低施主浓度nd的区域电位、电场分别表示作为

d、Ed。

(数式37)

边界条件以下列数式38表示。

(数式38)

ED(-Xn)＝0

ED(-Ln)＝Ed(-Ln)

Ed(0)＝Ea(0)

Ea(Lp)＝EA(Lp)

EA(Xp)＝0

解开数式37，可得到下述数式39。

(数式39)

ED＝(q/ε)ND·X+A    (-Xn＜X＜-Ln)

Ed＝(q/ε)nd·X+C    (-Ln＜X＜0)

Φd＝(q/2ε)nd·X²-C·X+D    (-Ln＜X＜0)

Ea＝-(q/ε)na·X+E    (0＜X＜Lp)

Φa＝(q/2ε)na·X²-E·X+F    (0＜X＜Lp)

EA＝-(q/ε)NA·X+G    (LP＜X＜Xp)

在数式39中，A～H是由数式38的边界条件决定的常数。将数式39的解代入数式38的边界条件式，可得到下列数式40。

(数式40)

-(q/ε)ND·Xn+A＝0

-(q/ε)nd·Ln+C＝-(q/ε)ND·Ln+A

-(q/2ε)nd·Ln²+C·Ln+D

＝-(q/2ε)ND·Ln²+A·Ln+B

C＝E

D＝F

-(q/ε)na·Lp+E＝-(q/ε)NA·Lp+G

(q/2ε)na·Lp²-E·Lp+F

＝(q/2ε)NA·Lp²-G·Lp+H

-(q/ε)NA·Xp+G＝0

(q/2ε)NA·Xp²-G·Xp+H＝0

解开数式40的10个方程式，求出10个变数Xn、Xp、A～H。耗尽层的宽度Ln、Lp可用下列数式41表示。

(数式41)

$\mathrm{Xn}=[(\mathrm{ND}-\mathrm{nd})\mathrm{Ln}-(\mathrm{NA}-\mathrm{na})\mathrm{Lp}]/(\mathrm{NA}+\mathrm{ND})+$

$[1/(\mathrm{NA}+\mathrm{ND})]{(\mathrm{NA}/\mathrm{ND})}^{1/2}[(\mathrm{NA}-\mathrm{na})(\mathrm{ND}+\mathrm{na}){\mathrm{Lp}}^2+(\mathrm{ND}-$

$+V){]}^{1/2}$

$\mathrm{Xp}=[(\mathrm{NA}-\mathrm{na})\mathrm{Lp}-(\mathrm{ND}-\mathrm{nd})\mathrm{Ln}]/(\mathrm{NA}+\mathrm{ND})+[1/(\mathrm{NA}+\mathrm{ND})]$

${(\mathrm{NA}/\mathrm{ND})}^{1/2}[(\mathrm{ND}-\mathrm{nd})(\mathrm{NA}+\mathrm{nd}){\mathrm{Ln}}^2+(\mathrm{NA}-\mathrm{na})(\mathrm{ND}+\mathrm{na}){\mathrm{Lp}}^2+2(\mathrm{ND}$

电场强度分布变成图50B，最大电场Emax是X＝0点的电场，从数式39的第3式，由下述数式42给出。

(数式42)

Emax＝C＝(q/ε){NA·Xp-(NA-na)/Lp}

下面，说明把以上算出的Xp、Xn和代入具体的数值求出Emax的结果。

图51是设定p型扩散区的高受主浓度为NA＝5×10¹⁸/cm³，低受主浓度为na＝1×10¹⁷/cm³，n型高施主浓度为ND＝1×10¹⁹/cm³，低施主浓度为nd＝2×10¹⁷/cm³，并设定外加电压为V＝2.0V，环境温度为85℃，将低施主浓度区域的宽度固定在Lp＝0.03μm时，求出低受主浓度区域宽度Lp与耗尽层的伸展Xn、Xp之间关系的结果。

图52是按同样的条件求出最大电场Emax的结果。

从这些结果，如设定Lp＝0.025μm，则Xp＝0.03μm，最大电场强度为Emax＝5.0×10⁵V/cm。

图53表示有关漏区一侧在所述最大电场强度时的图49的单元构造中耗尽层扩展一方和各部分尺寸。

所述的最大电场强度，如图43中分析的那样，与源、漏扩散区内没有低浓度层时的电场强度比较，为1/3以下。因此，如图49所示，通过由高浓度层和低浓度层形成体区，同时把漏区和源区作成LDD构造，就可以抑制最大电场强度并减少漏电流，并且能够充分发挥衬底偏压的效果。即，满足前面的互反条件1、2，可以获得优良的DRAM特性。

接着，参照图54到图57，说明为实现图49所示存储器单元MC构造的具体制造方法。图49的存储器单元MC，实际上作为与图3和图4中说明的同样单元阵列进行配置。即，P型硅层12在与图面垂直方向的侧面连接器件隔离绝缘膜的状态下，作为带状器件区域形成图形，并省略说明其器件隔离工序。

如图54所示，首先，在P型硅层12(为低浓度p型层12a)的表面上形成器件区域具有开口的掩模31，进而在该掩模31的开口侧壁，形成侧壁绝缘膜32。具体点说，掩模31，例如由淀积氧化硅膜通过RIE作成图形。而且，淀积氮化硅膜，进行蚀刻留下作为侧壁绝缘膜32。在这个状态下，进行硼离子注入，在P型硅层12上形成高浓度的p⁺型层12b。

其次，如图55所示，选择性蚀刻除去侧壁绝缘膜32后，在露出的P型硅层12表面形成栅绝缘膜16。接着，淀积多晶硅膜进行平坦化处理，填埋栅电极13。

接着，如图56所示，蚀刻除去掩模31。而且，以栅电极13为掩模进行砷离子注入，形成低浓度的源、漏扩散区14a、15a。而且，如图57所示，在栅电极13的侧壁上形成侧壁绝缘膜33。接着，再次进行砷离子注入，形成高浓度的源、漏扩散区14b、15b。而后，通过硅化物工序，如图49所示，在源、漏扩散区14b、15b和栅电极13上形成金属硅化物膜18。另外，在不将漏扩散区14和源扩散区15作成LDD构造时，不需要图57所示的工序。即，在图56的状态下，就获得图40中所示的存储器单元MC。

如以上那样，通过将镶嵌(Damascene)法应用于形成栅电极，可以在与晶体管的体区之中沟道长度方向的中央部分自对准的状态下，形成P⁺型层12b。

将单元晶体管的体区中央部分作成高浓度层的构造，不限于将单元晶体管作成平面型构造的情况。图58A和图58B表示采用柱状半导体层，实现1个晶体管/1单元构造的第3实施例中一个存储器单元MC部分及其A-A′剖面图。

硅衬底40上形成柱状硅层49，利用该柱状硅层49侧周面制作所谓SGT(Surrounding Gate Trasistor：环形栅晶体管)。柱状硅层49其底部形成n⁺型源扩散区43，在高度方向，具有处于p型层45挟持状态的p⁺型层46。柱状硅层49表面上形成n⁺型漏扩散区44。

柱状硅层41侧周面上形成栅绝缘膜41，将其包围形成栅电极42。在一个方向连续形成栅电极42并成为字线WL。这样形成的SGT上覆盖以层间绝缘膜47，其上形成位线(BL)48。位线48连接n⁺型扩散区44。

该SGT构造的存储单元，也可以是体区浮置，按照前面实施例说过的同样写入方式，通过保持体区中过剩多数载流子，或使之放出的动作，进行动态数据存储。而且，通过对在体区的中央部分配置的高浓度p⁺型层46和低浓度p型层45的杂质浓度或尺寸进行优化，达到增大二进制数据的阈值电压差的足够衬底偏压效果，可降低漏电流，得到优越的数据保持特性。

图59A和图59B表示又一个第4实施例的1个晶体管/1单元的DRAM单元构造。图59A是以虚线表示位线(BL)58，使其下的构造容易区别的立体图，图59B表示沿位线方向的剖面图。

在本实施例的情况下，硅衬底50上由硅氧化膜51隔离的p型硅层52(它将变成低浓度层52a)，在露出上面和两侧面的状态下形成岛状。而且该硅层52的上面和两侧面隔着栅绝缘膜53形成栅电极54，构成单元晶体管。将栅电极54沿一个方向连续地制成图形而成为字线WL。

在硅层52的晶体管区域上在沟道长度方向的中央部分形成高浓度的p⁺型层52b。源、漏扩散区55、56由低浓度n型扩散区55a、56a和高浓度n+型扩散区55b、56b构成的LDD构造。晶体管区域覆盖有层间绝缘膜57，其上形成与漏扩散区接触的位线58。

本实施例的存储单元也是体区浮置，采用与前面实施例说明的同样写入方式，依靠保持体区中过剩多数载流子，或使之放出的动作，进行动态数据存储。而且，通过对在体区的中央部分配置的高浓度p+型层52b和低浓度p型层52a的杂质浓度或尺寸进行优化，达到增大二进制数据的阈值电压差的足够衬底偏压效果，并且可以减少漏电流获得优良的数据保持特性。

前面利用图3和图4简单说明具有4F²的单位单元面积的单元阵列构成，下面说明更具体的单元阵列构造和制造方法的实施例。图60A是单元阵列的布局图，图60是其I-I′剖面图，图60C是其II-II ′剖面图。采用衬底硅101上形成硅氧化膜等的绝缘膜102，其上形成p型硅层103的SOI衬底。硅层103埋入用STI法产生的器件隔离绝缘膜109，在字线WL的方向以一定的间距区分位线BL方向细长的带状器件形成区域。

这样，在器件隔离后的硅层103上矩阵状将晶体管排列起来。即在硅层103上隔着栅绝缘膜104形成图形，以便作为字线WL连接栅电极105。栅电极105的上面和侧面覆盖有氮化硅膜106，作为对以后形成的层间绝缘膜110、115的蚀刻选择比大的保护膜。和栅电极105自对准形成源和漏扩散区107、108。使源、漏扩散区107、108形成到达硅层103底部绝缘膜102的深度。

晶体管形成面由硅氧化膜等的层间绝缘膜110覆盖，并进行平坦化。在该层间绝缘膜110中，沿字线WL方向连续的带状打开对源扩散区107的接触孔111，在此埋入由多晶硅膜或WSi等形成的源布线层112。

在埋入源布线112的层间绝缘膜110上再形成硅氧化膜等的层间绝缘膜115并进行平坦化。在该层间绝缘膜115中打开漏扩散区108的接触孔116，在此埋入多晶硅膜等的接触塞117。而且层间绝缘膜115上形成与字线WL交叉的位线(BL)118，以便共同连接接触塞117。

下面说明具体的制造工序。图61A、图61B和图61C表示在SOI衬底的p型硅层103上形成器件隔离绝缘膜109的阶段平面图、其I-I′和II-II′剖面图。例如，通过用RIE法蚀刻硅层103将其形成器件隔离沟，向该器件隔离沟中填埋器件隔离绝缘膜109而得到。因此，可将硅层103划分为沿位线方向连续的多条带状的器件形成区域。

图62A、图62B和图62C是硅层103上排列形成晶体管的阶段平面图、其I-I′和II-II′剖面图。即隔着栅绝缘膜104形成图形，以便连续栅电极105作为字线WL。设定栅电极105的上面和侧面是由氮化硅膜106覆盖的状态。该栅电极保护膜构造，具体点说，通过把多晶硅膜和氮化硅膜的叠层膜制成图形，进而在其侧壁上形成氮化硅膜而得到。而且以栅电极105为掩模进行离子注入，形成源、漏扩散区107、108。

图63A和图64B是用层间绝缘膜110覆盖形成器件后的衬底，在该层间绝缘膜110中埋入形成源布线层112的阶段平面图及其I-I′剖面图。即形成硅氧化膜等的层间绝缘膜110平坦化后，用RIE法在源扩散区107上打开与字线WL平行带状连续的接触孔111。而且，淀积多晶硅膜、进行蚀刻，给接触孔111内埋入形成源布线层112。

图64A和图64B是在形成源布线层112后的层间绝缘膜110上再形成层间绝缘膜115，在该层间绝缘膜115中埋入对漏扩散区108的接触塞117的阶段平面图及其I-I′剖面图。即形成硅氧化膜等的层间绝缘膜115平坦化后，用RIE法在漏扩散区108上打开接触孔116。而且，淀积多晶硅膜、进行蚀刻，给接触孔116内埋入并形成接触塞117。而后，如图60B所示，在层间绝缘膜115上，形成位线118，以便共同连接接触塞117。

如以上的那样，按最小加工规则F的间距形成字线WL和位线BL，如图60A点划线所示，得到具有4F²单元面积的DRAM单元阵列。作成如图61A所示的器件隔离构造时，源扩散区107虽然是在字线WL方向分开形成，但是本实施例的情况，通过形成源布线层112使其共同连接该源扩散区107，得到低电阻的共用源线。

源布线层112的接触孔111和用于位线接触塞117的接触孔116都以氮化硅膜106保护的栅电极105自对准形成。因此，在接触孔加工的RIE工序中，由于把掩模开口做得比F大的状态，不受掩模套合偏差的影响，可以形成接触孔。

所述实施例的情况，如图64A所示，只在漏扩散区108上形成位线接触孔116。因此，如图65所示，也可以与源区的接触孔111同样，在字线WL方向连续的带状形成位线的接触孔116b。这时，也带状埋入位线的接触塞117，然而最终需要使其只留在位线BL下。也可以例如，形成位线BL图形以后，以位线BL作为掩模蚀刻接触塞117。

在所述实施例中，若用与栅电极105同样保护膜覆盖源布线层112的上面和侧面，则位线接触的套合裕度变得更大。下面说明这个实施例。

直到图62B的器件形成工序都与前面的实施例同样，只利用与图62B剖面对应的剖面，说明此后的工序。首先，如图66所示，在形成器件后的衬底上淀积硅氧化膜等的层间绝缘膜201，并进行蚀刻使其平坦化。在此，将覆盖栅电极105的氮化硅膜106作为阻挡层进行蚀刻，使层间绝缘膜201埋入栅极间隙中。

然后，如图67所示，在层间绝缘膜201上，打开对源和漏扩散区107、108的接触孔，通过多晶硅的淀积和内蚀刻(etching back)，分别埋入接触孔202、203。在接触孔窗口进行RIE之际，如利用具有在位线BL方向连续的带状窗口的掩模，就形成与栅电极105的间隙自对准的接触孔。但是，源扩散区107上的接触塞202，与前面的实施例同样，也可以是与字线WL平行连续的接触塞。

然后，如图68所示，在字线WL方向形成共同连接源扩散区107上接触塞202的源布线层204图形。源布线层204的上面和侧面要以作为保护膜的氮化硅膜205进行覆盖。具体点说，形成多晶硅膜和氮化硅膜的叠层图形并形成源布线层204，进而其侧面上形成氮化硅膜，就得到该保护构造。

其次，如图69所示，再次淀积硅氧化膜等的层间绝缘膜206并进行平坦化。而且，用双镶嵌(Dual Damascene)法，在层间绝缘膜206上形成位线的布线埋入沟和接触孔，如图70所示埋入位线207。

根据本实施例，由于用氮化硅膜205保护源布线层204的周围，所以能够充分增大位线接触的位线方向宽度。因此，不受位置套合偏差的影响，能够达成低电阻的位线接触。

在所述的二个实施例中，如图61A所示，区分带状连续的器件形成区。因此在字线方向上，各器件形成区不连续。由此如图71所示，带状的器件形成区，在形成源扩散区的位置也可以区分器件形成区，使其在字线方向连续。这时，源扩散区本身在字线方向连续进行形成，并且保持其自身共用源线，但这时也象所述实施例一样，依靠共用源线的低电阻化，形成源布线层112是有效的。

本发明不限于所述实施例。实施例中虽然采用p型硅层上形成的N沟道MOS晶体管，但是在n型硅层上形成的P沟道MOS晶体管作为存储单元，也同样原理可以动态存储。

并且，在实施例中虽然采用SOI衬底，但是通过使用用pn结隔离作成浮置的半导体层的MOS晶体管，也可以构成同样原理的存储单元。

Claims (23)

1、一种半导体存储装置，具有多个晶体管，其中每一个所述晶体管都包括：

第1导电类型的半导体层，该半导体层与其它存储单元电隔离以处于浮置状态；

第2导电类型的漏扩散区，该漏扩散区形成于所述第1导电类型的半导体层中并与位线连接；

第2导电类型的源扩散区，该源扩散区与所述漏扩散区隔离形成于所述第1导电类型的半导体层上并与源线连接；以及

隔着栅绝缘膜形成于所述漏扩散区与所述源扩散区之间的所述半导体层上的栅电极，该栅电极形成字线，

其特征是：

所述晶体管具有在所述半导体层中保持过剩多数载流子的第1阈值电压的第1数据状态和放出所述半导体层中的过剩多数载流子的第2阈值电压的第2数据状态，以及

所述位线为多条位线中的一条位线，为所述多条位线设置一个读出放大器，从该多条位线中选择的一条位线被连接于所述读出放大器。

2、根据权利要求1所述的半导体存储装置，其特征是：

所述第1数据状态是通过使所述晶体管动作而在漏扩散区附近引起碰撞电离，并在所述半导体层中保持由该碰撞电离而生成的过剩多数载流子的状态，

所述第2数据状态是在所述半导体层与所述漏扩散区之间施加正向偏压，将所述半导体层内的过剩多数载流子抽出到漏扩散区的状态。

3、根据权利要求1所述的半导体存储装置，其特征是：

所述半导体层是在硅衬底上隔着绝缘膜而形成的硅层。

4、根据权利要求3所述的半导体存储装置，其特征是：

所述硅层是p型层，所述晶体管是N沟道MOS晶体管。

5、根据权利要求1所述的半导体存储装置，其特征是：

所述源线的电位是固定的。

6、根据权利要求5所述的半导体存储装置，其特征是：

在以所述源线作为基准电位写入数据时，

给选定晶体管的字线提供比所述基准电位高的第1电位，

给未选择晶体管的字线提供比所述基准电位低的第2电位，

当写入所述第1数据状态时，给所述位线提供比所述基准电位高的第3电位，

当写入所述第2数据状态时，给所述位线提供比所述基准电位低的第4电位。

7、根据权利要求6所述的半导体存储装置，其特征是：

在以所述源线作为基准电位读出数据时，

给选定晶体管的所述字线提供处于所述第1阈值电压与所述第2阈值电压之间且高于所述基准电位的第5电位，来检测选定晶体管的导通/非导通。

8、根据权利要求6所述的半导体存储装置，其特征是：

在以所述源线作为基准电位读出数据时，

给选定晶体管的所述字线提供高于所述第1和第2阈值电压且高于所述基准电位的第5电位，来检测选定晶体管的导通/非导通。

9、根据权利要求6所述的半导体存储装置，其特征是：

数据读出时，在使所述字线的电压上升到高于所述第2阈值电压之后，向所述位线供给预定电流来检测所述位线中的电位差。

10、根据权利要求6所述的半导体存储装置，其特征是：

数据读出时，在使所述字线的电压上升到高于所述第2阈值电压之后，通过向所述位线供给电流将其电压箝位于预定电压，来检测所供给的电流差。

11、一种半导体存储装置，包括：

在形成于硅衬底上的绝缘膜上形成有硅层的SOI衬底；

在所述硅层中形成有漏扩散区和源扩散区且在所述硅层上形成有栅电极的多个晶体管，其中，每两个晶体管共用一个所述漏扩散区形成晶体管对，各所述晶体管对排列成矩阵状并且在沟道宽度方向进行器件隔离，其中，在第1方向上排列的多个晶体管的栅电极分别连续形成为多条字线；以及

在与所述第1方向交叉的第2方向上配置的多条位线，该位线与所述晶体管的漏扩散区连接，

其特征是：

各所述晶体管具有在所述硅层中保持过剩多数载流子的第1阈值电压的第1数据状态和放出所述硅层中的过剩多数载流子的第2阈值电压的第2数据状态，以及

为所述多条位线设置一个读出放大器，从该多条位线中选择的一条位线被连接于所述读出放大器。

12、根据权利要求11所述的半导体存储装置，其特征是：

最小加工尺寸规则为F时，排列成矩阵状的各所述晶体管的单元尺寸为2F×2F。

13、根据权利要求11所述的半导体存储装置，其特征是：

所述漏扩散区和所述源扩散区的深度形成为足以到达位于所述硅层下方的所述绝缘膜。

14、根据权利要求11所述的半导体存储装置，其特征是：

所述第1数据状态是通过使所述晶体管动作而在漏扩散区附近引起碰撞电离，并在所述硅层中保持由该碰撞电离而生成的过剩多数载流子的状态，

所述第2数据状态是在所述硅层与所述漏扩散区之间施加正向偏压，将所述硅层内的过剩多数载流子抽出到漏扩散区的状态。

15、根据权利要求11所述的半导体存储装置，其特征是：

所述硅层是p型层，所述晶体管是N沟道MOS晶体管。

16、根据权利要求11所述的半导体存储装置，其特征是：

所述源扩散区的电位是固定的。

17、根据权利要求16所述的半导体存储装置，其特征是：

在以所述源扩散区作为基准电位写入数据时，

给选定晶体管的字线提供比所述基准电位高的第1电位，

给未选择晶体管的字线提供比所述基准电位低的第2电位，

当写入所述第1数据状态时，给所述位线提供比所述基准电位高的第3电位，

当写入所述第2数据状态时，给所述位线提供比所述基准电位低的第4电位。

18、根据权利要求17所述的半导体存储装置，其特征是：

在以所述源扩散区作为基准电位读出数据时，

给选定晶体管的所述字线提供处于所述第1阈值电压与所述第2阈值电压之间且高于所述基准电位的第5电位，来检测选定晶体管的导通/非导通。

19、根据权利要求17所述的半导体存储装置，其特征是：

在以所述源扩散区作为基准电位读出数据时，

给选定晶体管的所述字线提供高于所述第1和第2阈值电压且高于所述基准电位的第5电位，来检测选定晶体管的导通/非导通。

20、根据权利要求11所述的半导体存储装置，其特征是：

数据读出时，在使选定晶体管的字线电压上升到高于所述第2阈值电压之后，向所述选定晶体管的位线供给预定电流来检测所述位线中的电位差。

21、根据权利要求11所述的半导体存储装置，其特征是：

数据读出时，在使选定晶体管的字线电压上升到高于所述第2阈值电压之后，通过向所述选定晶体管的位线供给电流将其电压箝位于预定电压，来检测所供给的电流差。

22、根据权利要求17所述的半导体存储装置，其特征是：

数据读出时，在使选定晶体管的字线电压上升到高于所述第2阈值电压之后，向所述选定晶体管的位线供给预定电流来检测所述位线中的电位差。

23、根据权利要求17所述的半导体存储装置，其特征是：

数据读出时，在使选定晶体管的字线电压上升到高于所述第2阈值电压之后，通过向所述选定晶体管的位线供给电流将其电压箝位于预定电压，来检测所供给的电流差。

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