CN102884582B - 用于刷新半导体存储器装置的方法 - Google Patents

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Abstract

本发明揭示用于刷新半导体存储器装置的技术。在一个特定示范性实施例中，可将所述技术实现为一种用于刷新半导体存储器装置的方法，所述方法可包含将多个电压电位施加到存储器单元阵列中的存储器单元。将多个电压电位施加到所述存储器单元可包含经由所述阵列的相应源极线将第一电压电位施加到所述存储器单元的第一区。将多个电压电位施加到所述存储器单元还可包含经由所述阵列的相应局部位线及相应选择晶体管将第二电压电位施加到所述存储器单元的第二区。将多个电压电位施加到所述存储器单元可进一步包含将第三电压电位施加到所述阵列的相应字线，其中所述字线可与所述存储器单元的主体区间隔开且电容性地耦合到所述主体区，所述主体区可为电浮动的且安置于所述第一区与所述第二区之间。将多个电压电位施加到所述存储器单元可进一步包含经由所述阵列的相应载流子注入线将第四电压电位施加到所述存储器单元的第三区。

Description

用于刷新半导体存储器装置的方法
相关申请案交叉参考
本专利申请案主张对2010年5月6日提出申请的第61/332,037号美国临时专利申请案的优先权，所述美国临时专利申请案的全文以引用的方式并入本文中。
技术领域
本发明大体来说涉及半导体存储器装置，且更特定来说涉及用于刷新半导体存储器装置的方法。
背景技术
半导体行业已经历了已准许半导体存储器装置的密度及/或复杂性增加的技术进步。此外，所述技术进步已允许各种类型的半导体存储器装置的功率消耗及封装大小减小。持续的趋势是采用及/或制作使用改进性能、减小泄漏电流且增强总体缩放的技术、材料及装置的高级半导体存储器装置。绝缘体上硅(SOI)衬底及块体衬底为可用来制作此些半导体存储器装置的材料的实例。举例来说，此些半导体存储器装置可包含部分耗尽(PD)型装置、完全耗尽(FD)型装置、多栅极装置(例如，双栅极、三栅极或环绕栅极)及鳍型FET装置。
半导体存储器装置可包含具有存储器晶体管的存储器单元，所述存储器晶体管具有其中可存储电荷的电浮动主体区。当过剩多数电荷载流子存储于所述电浮动主体区中时，存储器单元可存储逻辑高(例如，二进制“1”数据状态)。当使电浮动主体区耗尽多数电荷载流子时，存储器单元可存储逻辑低(例如，二进制“0”数据状态)。此外，半导体存储器装置可制作于绝缘体上硅(SOI)衬底或块体衬底(例如，实现主体隔离)上。举例来说，可将半导体存储器装置制作为三维(3-D)装置(例如，多栅极装置、鳍型FET装置及垂直柱装置)。
在一种常规技术中，可通过将偏置信号施加到存储器晶体管的源极/漏极区及栅极来读取半导体存储器装置的存储器单元。如此，常规读取技术可涉及响应于源极/漏极区及栅极偏置信号的施加来感测由存储器单元的电浮动主体区提供/在所述电浮动主体区中产生的电流的量以确定所述存储器单元的数据状态。举例来说，存储器单元可具有对应于两个或两个以上不同逻辑状态的两个或两个以上不同电流状态(例如，对应于两个不同逻辑状态的两个不同电流条件/状态：二进制“0”数据状态及二进制“1”数据状态)。
在另一常规技术中，可通过将偏置信号施加到存储器晶体管的源极/漏极区及栅极来向半导体存储器装置的存储器单元写入。如此，常规写入技术可导致存储器单元的电浮动主体区中的多数电荷载流子的增加/减少，多数电荷载流子的增加/减少又确定存储器单元的数据状态。多数电荷载流子的此过剩可由沟道碰撞电离、带间隧穿(栅极诱发的漏极泄漏“GIDL”)或直接注入而产生。可(例如)使用背栅脉冲经由漏极区空穴移除、源极区空穴移除或漏极与源极区空穴移除来移除多数电荷载流子。
通常，常规读取及/或写入操作可导致相对大的功率消耗及相对大的电压电位摆幅，相对大的电压电位摆幅可能导致对半导体存储器装置中的未选存储器单元的干扰。此外，在读取与写入操作期间在正与负栅极偏置之间的脉冲可减少存储器单元的电浮动主体区中的多数电荷载流子的净数量，此减少又可导致存储器单元的数据状态的不准确确定。此外，在将具有低于存储器晶体管的阈值电压电位的电压电位的偏置信号施加到存储器晶体管的栅极的情况下，可消除在栅极下方的少数电荷载流子的沟道。然而，少数电荷载流子中的一些载流子可保持“陷获”在界面缺陷中。所陷获的少数电荷载流子中的一些载流子可与可能由于所施加的偏置信号而被吸引到栅极的多数电荷载流子组合。因此，可减少电浮动主体区中的多数电荷载流子的净数量。此现象(其通常表征为电荷抽运)是成问题的，因为可减少存储器单元的电浮动主体区中的多数电荷载流子的净数量，此减少又可导致存储器单元的数据状态的不准确确定。
鉴于前文，可理解可存在与用于操作半导体存储器装置的常规技术相关联的显着问题及缺点。
发明内容
本发明揭示用于刷新半导体存储器装置的技术。在一个特定示范性实施例中，可将所述技术实现为一种用于刷新半导体存储器装置的方法，所述方法可包括将多个电压电位施加到存储器单元阵列中的存储器单元。将多个电压电位施加到所述存储器单元可包括经由所述阵列的相应源极线将第一电压电位施加到所述存储器单元的第一区。将多个电压电位施加到所述存储器单元还可包括经由所述阵列的相应局部位线及相应选择晶体管将第二电压电位施加到所述存储器单元的第二区。将多个电压电位施加到所述存储器单元可进一步包括将第三电压电位施加到所述阵列的相应字线，其中所述字线可与所述存储器单元的主体区间隔开且电容性地耦合到所述主体区，所述主体区可为电浮动的且安置于所述第一区与所述第二区之间。将多个电压电位施加到所述存储器单元可进一步包括经由所述阵列的相应载流子注入线将第四电压电位施加到所述存储器单元的第三区。
根据此特定示范性实施例的其它方面，所述相应局部位线可耦合到多路复用器。
根据此特定示范性实施例的另外方面，所述多路复用器可耦合到全局位线。
根据此特定示范性实施例的额外方面，所述多路复用器可包括耦合到所述相应局部位线的至少一个屏蔽晶体管。
根据此特定示范性实施例的又一方面，所述多路复用器可进一步包括耦合到所述相应局部位线的至少一个保持晶体管。
根据此特定示范性实施例的其它方面，所述相应选择晶体管可耦合到所述至少一个屏蔽晶体管及所述至少一个保持晶体管。
根据此特定示范性实施例的另外方面，将多个电压电位施加到所述存储器单元可进一步包括在所述半导体存储器装置的所述刷新期间经由所述相应源极线使施加到所述第一区的所述第一电压电位维持在恒定电平。
根据此特定示范性实施例的额外方面，将多个电压电位施加到所述存储器单元可进一步包括将选择控制信号施加到所述相应选择晶体管以激活所述相应选择晶体管。
根据此特定示范性实施例的又一方面，将多个电压电位施加到所述存储器单元可进一步包括经由所述经激活的相应选择晶体管从在保持操作期间施加到所述相应源极线的所述第二电压电位增加施加到所述相应源极线的所述第二电压电位。
根据此特定示范性实施例的其它方面，将多个电压电位施加到所述存储器单元可进一步包括从在保持操作期间施加到所述相应载流子注入线的所述第四电压电位增加施加到所述相应载流子注入线的所述第四电压电位。
根据此特定示范性实施例的另外方面，将多个电压电位施加到所述存储器单元可进一步包括将解耦控制信号施加到所述相应选择晶体管以去激活所述相应选择晶体管。
根据此特定示范性实施例的额外方面，在所述相应选择晶体管被去激活之后，所述相应局部位线可为电浮动的。
根据此特定示范性实施例的又一方面，将多个电压电位施加到所述存储器单元可进一步包括从在保持操作期间施加到所述相应字线的所述第三电压电位增加施加到所述相应字线的所述第三电压电位以便执行读取操作。
根据此特定示范性实施例的其它方面，所述第三电压电位的所述增加可激活所述存储器单元以减小施加到所述相应局部位线的所述第二电压电位。
根据此特定示范性实施例的另外方面，将多个电压电位施加到所述存储器单元可进一步包括从在写入逻辑低操作期间施加到所述相应字线的所述第三电压电位减小施加到所述相应字线的所述第三电压电位以执行写入逻辑高操作。
根据此特定示范性实施例的额外方面，在所述写入逻辑高操作期间施加到所述相应字线的所述第三电压电位可高于在保持操作期间施加到所述相应字线的所述第三电压电位。
根据此特定示范性实施例的又一方面，将多个电压电位施加到所述存储器单元可进一步包括将耦合控制信号施加到所述相应选择晶体管以激活所述相应选择晶体管以便执行写入逻辑高操作的结束。
根据此特定示范性实施例的其它方面，将多个电压电位施加到所述存储器单元可进一步包括将施加到所述相应局部位线的所述第二电压电位放电以正向偏置所述第二区与所述第三区之间的结。
根据此特定示范性实施例的另外方面，将多个电压电位施加到所述存储器单元可进一步包括从在写入逻辑高操作期间施加到所述相应载流子注入线的所述第四电压电位减小施加到所述相应载流子注入线的所述第四电压电位以执行保持操作。
根据此特定示范性实施例的额外方面，将多个电压电位施加到所述存储器单元可进一步包括从在写入逻辑高操作期间施加到所述相应局部位线的所述第二电压电位减小施加到所述相应局部位线的所述第二电压电位以执行保持操作。
现在将参考附图中所展示的本发明示范性实施例来更详细地描述本发明。尽管下文参考示范性实施例来描述本发明，但应理解，本发明并不限于此。阅读本文中的教示的所属领域的技术人员将会认识到额外实施方案、修改及实施例以及其它使用领域，这些额外实施方案、修改及实施例以及其它使用领域均在本文中所描述的本发明范围内且本发明关于这些额外实施方案、修改及实施例以及其它使用领域可具有显着实用性。
附图说明
为了促进对本发明的更全面理解，现在参考附图，在附图中相似的元件用相似的编号指代。这些图式不应被视为限制本发明，而是打算仅为示范性。
图1展示根据本发明的实施例的包含存储器单元阵列、数据写入与感测电路以及存储器单元选择与控制电路的半导体存储器装置的框图。
图2展示根据本发明的实施例的具有多个存储器单元的存储器单元阵列的至少一部分的示意图。
图3展示根据本发明的实施例的图2中所展示的存储器单元阵列的横截面视图。
图4展示根据本发明的另一实施例的具有经由分级位线配置耦合到多个感测放大器电路的多个存储器单元的存储器单元阵列的至少一部分的示意图。
图5展示根据本发明的实施例的分级位线配置的多路复用器的示意图。
图6展示根据本发明的实施例的分级位线配置的源极线驱动器的示意图。
图7展示根据本发明的实施例的用于执行刷新操作的控制信号电压波形。
具体实施方式
参考图1，其展示根据本发明的实施例的包括存储器单元阵列20、数据写入与感测电路36及存储器单元选择与控制电路38的半导体存储器装置10的框图。存储器单元阵列20可包括多个存储器单元12，每一存储器单元经由字线(WL)28及载流子注入线(EP)34耦合到存储器单元选择与控制电路38且经由位线(CN)30及源极线(EN)32耦合到数据写入与感测电路36。可了解，位线(CN)30及源极线(EN)32是用来在两个信号线之间进行区分的标示且其可互换使用。
数据写入与感测电路36可从选定存储器单元12读取数据且可将数据写入到选定存储器单元12。在示范性实施例中，数据写入与感测电路36可包含多个数据感测放大器电路。每一数据感测放大器电路可接收至少一个位线(CN)30及电流或电压参考信号。举例来说，每一数据感测放大器电路可为交叉耦合型感测放大器以感测存储于存储器单元12中的数据状态。数据写入与感测电路36可包含可将数据感测放大器电路耦合到至少一个位线(CN)30的至少一个多路复用器。在示范性实施例中，所述多路复用器可将多个位线(CN)30耦合到数据感测放大器电路。
每一数据感测放大器电路可采用电压及/或电流感测电路及/或技术。在示范性实施例中，每一数据感测放大器电路可采用电流感测电路及/或技术。举例来说，电流感测放大器可将来自选定存储器单元12的电流与参考电流(例如，一个或一个以上参考单元的电流)进行比较。根据所述比较，可确定选定存储器单元12是存储逻辑高(例如，二进制“1”数据状态)还是逻辑低(例如，二进制“0”数据状态)。所属领域的技术人员可了解，可采用各种类型或形式的数据写入与感测电路36(包含使用电压或电流感测技术来感测存储于存储器单元12中的数据状态的一个或一个以上感测放大器)来读取存储于存储器单元12中的数据。
存储器单元选择与控制电路38可通过在一个或一个以上字线(WL)28及/或载流子注入线(EP)34上施加控制信号来选择及/或启用一个或一个以上预定存储器单元12以促进从所述预定存储器单元读取数据。存储器单元选择与控制电路38可根据地址信号(举例来说，行地址信号)来产生此些控制信号。此外，存储器单元选择与控制电路38可包含字线解码器及/或驱动器。举例来说，存储器单元选择与控制电路38可包含一种或一种以上不同控制/选择技术(及所述技术的电路)以选择及/或启用一个或一个以上预定存储器单元12。明显地，所有此些控制/选择技术及所述技术的电路(无论是现在已知还是稍后开发的)均打算归属于本发明的范围。
在示范性实施例中，半导体存储器装置10可实施两步写入操作，借此可通过首先执行“清零”或逻辑低(例如，二进制“0”数据状态)写入操作将一行存储器单元12中的所有存储器单元12写入到预定数据状态，借此所述行存储器单元12中的所有存储器单元12被写入到逻辑低(例如，二进制“0”数据状态)。此后，可将所述行存储器单元12中的选定存储器单元12选择性地写入到预定数据状态(例如，逻辑高(二进制“1”数据状态))。半导体存储器装置10还可实施单步写入操作，借此可在不首先实施“清零”操作的情况下将一行存储器单元12中的选定存储器单元12选择性地写入到逻辑高(例如，二进制“1”数据状态)或逻辑低(例如，二进制“0”数据状态)。半导体存储器装置10可采用本文中所描述的示范性写入、准备、保持、刷新及/或读取技术中的任一者。
存储器单元12可包括N型、P型及/或两种类型的晶体管。在存储器单元阵列20外围的电路(举例来说，感测放大器或比较器、行及列地址解码器以及线驱动器(本文中未图解说明))也可包含P型及/或N型晶体管。不管在存储器单元阵列20中的存储器单元12中是采用P型晶体管还是N型晶体管，本文中均将进一步描述用于从存储器单元12读取的适合电压电位(举例来说，正或负电压电位)。
参考图2，其展示根据本发明的实施例的具有多个存储器单元12的存储器单元阵列20。存储器单元12中的每一者可包括彼此耦合的第一双极晶体管14a及第二双极晶体管14b。举例来说，第一双极晶体管14a及/或第二双极晶体管14b可为NPN双极晶体管或PNP双极晶体管。如图2中所图解说明，第一双极晶体管14a可为NPN双极晶体管且第二双极晶体管14b可为PNP双极晶体管。在另一示范性实施例中，第一存储器晶体管14a可为PNP双极晶体管且第二存储器晶体管14b可为NPN双极晶体管。在另一示范性实施例中，存储器单元12中的每一者可包括第一场效应晶体管(FET)14a及第二双极晶体管14b。举例来说，第一场效应晶体管(FET)14a可为金属氧化物半导体场效应晶体管(MOSFET)或结场效应晶体管(JFET)。存储器单元12可耦合到相应字线(WL)28、相应位线(CN)30、相应源极线(EN)32及/或相应载流子注入线(EP)34。可通过将适合控制信号施加到选定字线(WL)28、选定位线(CN)30、选定源极线(EN)32及/或选定载流子注入线(EP)34来将数据写入到选定存储器单元12或从选定存储器单元12读取数据。在示范性实施例中，字线(WL)28可平行于载流子注入线(EP)34水平延伸。在另一示范性实施例中，位线(CN)30可平行于源极线(EN)32垂直延伸。
在示范性实施例中，一个或一个以上相应位线(CN)30可耦合到数据写入与感测电路36的数据感测放大器电路。举例来说，可经由选定字线(WL)28、选定位线(CN)30、选定源极线(EN)32及/或选定载流子注入线(EP)34将一个或一个以上控制信号施加到一个或一个以上选定存储器单元12。可由一个或一个以上选定存储器单元12产生电压电位及/或电流且经由对应位线(CN)30将其输出到数据写入与感测电路36的数据感测放大器电路。
此外，可通过经由一个或一个以上对应位线(CN)30施加一个或一个以上控制信号将数据状态写入到一个或一个以上选定存储器单元12。经由对应位线(CN)30施加的一个或一个以上控制信号可控制存储器单元12的第二双极晶体管14b以便将所要数据状态写入到存储器单元12。在经由位线(CN)30从存储器单元12读取数据状态及/或将数据状态写入到存储器单元12的情况下，则位线(CN)30可耦合到数据写入与感测电路36的数据感测放大器电路同时源极线(EN)32可经由数据写入与感测电路36的电压/电流源(例如，电压/电流驱动器)单独地控制。在示范性实施例中，数据写入与感测电路36的数据感测放大器电路与数据写入与感测电路36的电压/电流源可配置于存储器单元阵列20的相对侧上。在另一示范性实施例中，数据写入与感测电路36可包含配置于存储器单元阵列20的相对侧上的多个数据感测放大器电路。
在源极线(EN)32耦合到数据写入与感测电路36的数据感测放大器电路的情况下，由一个或一个以上选定存储器单元12产生的电压电位及/或电流可经由对应源极线(EN)32输出到数据写入与感测电路36的数据感测放大器电路。此外，可通过经由一个或一个以上对应位线(CN)30施加一个或一个以上控制信号将数据状态写入到一个或一个以上选定存储器单元12。经由对应位线(CN)30施加的一个或一个以上控制信号可控制存储器单元12的第二双极晶体管14b以便将所要数据状态写入到存储器单元12。举例来说，位线(CN)30及源极线(EN)32可耦合到数据写入与感测电路36的配置于存储器单元阵列20的相对侧上的全异分支电路(例如，驱动器及/或感测放大器)。在示范性实施例中，位线(CN)30可耦合到数据写入与感测电路36的一驱动器及/或一感测放大器电路，而源极线(EN)32可耦合到数据写入与感测电路36的一驱动器及/或一感测放大器电路。此外，耦合到位线(CN)30的驱动器及/或数据感测放大器电路与耦合到源极线(EN)32的驱动器及/或数据感测放大器电路可配置于存储器单元阵列20的相对侧上。通过经由源极线(EN)32读取数据状态并经由位线(CN)30写入数据状态，可减小存储器单元12的电阻，因为源极线(EN)32及位线(CN)30是从存储器单元阵列20的相对侧进行驱动的。
参考图3，其展示根据本发明的实施例的图1中所展示的存储器单元12的横截面视图。如上文所论述，存储器单元12可包括两个双极晶体管。在示范性实施例中，第一双极晶体管14a可为NPN双极晶体管且第二双极晶体管14b可为PNP双极晶体管。在示范性实施例中，第一双极晶体管14a与第二双极晶体管14b可共享一个或一个以上共同区。第一NPN双极晶体管14a可包括N+射极区120、P-基极区122及N+集电极区124。第二PNP双极晶体管14b可包括P-集电极区122、N+基极区124及P+射极区126。N+区120、P-区122、N+区124及/或P+区126可以顺序相连关系安置于柱形或鳍形配置内，所述柱形或鳍形配置可垂直或正交于由N-阱区128及/或P-衬底130界定的平面延伸。在示范性实施例中，P-区122可为存储器单元12的经配置以积累/存储电荷的电浮动主体区，所述电浮动主体区可与字线(WL)28间隔开且电容性地耦合到字线(WL)28。
第一双极晶体管14a的N+射极区120可耦合到由金属层形成的源极线(EN)32。此外，第一双极晶体管14a的P-基极区122及/或第二双极晶体管14b的P-集电极区122可电容性地耦合到由金属层形成的字线(WL)28。在另一示范性实施例中，存储器单元12的N+区124可耦合到由金属层形成的位线(CN)30。位线(CN)30可沿圆周环绕存储器单元12的N+区124。在另一示范性实施例中，位线(CN)30可在N+区124的一个或一个以上侧区(例如，一个侧区或两个侧区)上耦合到N+区124。位线(CN)30可减少对存储器单元12的干扰。特定来说，位线(CN)30可由金属层形成且因此可减少对存储器单元12的空穴干扰。位线(CN)30可平行于耦合到多个存储器单元12(例如，一列存储器单元12)的源极线(EN)32水平延伸。举例来说，位线(CN)30与源极线(EN)32可布置于不同平面中且经配置以彼此平行。源极线(EN)32可提供用于寻址或存取存储器单元12的替代构件。可经由位线(CN)30或源极线(EN)32或者位线(CN)30与源极线(EN)32的组合来寻址或存取存储器单元12。
参考图4，其展示根据本发明的另一实施例的具有经由分级位线配置耦合到多个感测放大器电路402的多个存储器单元12的存储器单元阵列20的至少一部分的示意图。
存储器单元阵列20的存储器单元12中的每一者可经由分级位线配置耦合到数据感测放大器电路402。所述分级位线配置可包含直接耦合到相应存储器单元12的局部位线(LCN)404(例如，位线(CN)30)。每一局部位线(LCN)404可经由多路复用器(MUX)408耦合到全局位线(GCN)406。所述分级位线配置可减小位线电容及电阻且可在对存储器单元12的各种操作期间导致较少的信号衰减。此外，位线电容的减小可导致选定列的存储器单元12上的较低功率消耗。此外，所述分级位线配置可减少对未选存储器单元12的干扰量，因为仅邻近于选定局部位线(LCN)404的未选局部位线(LCN)404可能经历干扰。另外，可通过仅向邻近于选定局部位线(LCN)404的未选局部位线(LCN)404施加屏蔽控制信号而减少功率消耗。
所述分级位线配置可包含耦合到相应多路复用器(MUX)408的多个局部位线(LCN)404。在示范性实施例中，4个局部位线(LCN)404可耦合到相应多路复用器(MUX)408。所属领域的技术人员可了解，耦合到相应多路复用器(MUX)408的局部位线(LCN)404的数目可变化。举例来说，8个局部位线(LCN)404、16个局部位线(LCN)404、32个局部位线(LCN)404、64个局部位线(LCN)404等可耦合到相应多路复用器(MUX)408。
所述分级位线配置可包含耦合到多个多路复用器(MUX)408的全局位线(GCN)406。在示范性实施例中，全局位线(GCN)406可耦合到4个多路复用器(MUX)408。所属领域的技术人员可了解，耦合到全局位线(GCN)406的多路复用器(MUX)408的数目可变化。举例来说，8个多路复用器(MUX)408、16个多路复用器(MUX)408、32个多路复用器(MUX)408、64个多路复用器(MUX)408等可耦合到全局位线(GCN)406。每一全局位线(GCN)406可经由多个多路复用器(MUX)408耦合到多个局部位线(LCN)404。在示范性实施例中，每一全局位线(GCN)406可经由4个多路复用器(MUX)408耦合到16个局部位线(LCN)404。
每一存储器单元12可由相应源极线驱动器412偏置。每一源极线驱动器412可经由多个局部源极线(LEN)410耦合到多个存储器单元12。在示范性实施例中，每一源极线驱动器412可耦合到4个存储器单元12。所属领域的技术人员可了解，耦合到源极线驱动器412的存储器单元12的数目可变化。举例来说，8个局部源极线(LEN)410、16个局部源极线(LEN)410、32个局部源极线(LEN)410、64个局部源极线(LEN)410等可耦合到源极线驱动器412。在示范性实施例中，耦合到源极线驱动器412的存储器单元12的数目可等于耦合到多路复用器(MUX)408的存储器单元12的数目。
参考图5，其展示根据本发明的实施例的分级位线配置的多路复用器508的示意图。如图5中所展示，全局位线(GCN)506可经由多路复用器508耦合到多个局部位线(LCN)504。在示范性实施例中，多路复用器508可包含耦合到多个局部位线(LCN)504及全局位线(GCN)506的多个选择晶体管(SEL)514。举例来说，每一选择晶体管514可为N型或P型双极结晶体管或者N沟道或P沟道金属氧化物半导体场效应晶体管(MOSFET)。多个选择晶体管(SEL)514中的每一者可经偏置以将局部位线(LCN)504选择性地耦合到全局位线(GCN)506。在示范性实施例中，选择晶体管(SEL<0>)504可经偏置以将局部位线(LCN<0>)504耦合到全局位线(GCN)506，而选择晶体管(SEL<1>、SEL<2>及SEL<3>)可经偏置以将局部位线(LCN<1>、LCN<2>及LCN<3>)504与全局位线(GCN)506解耦。
多路复用器508还可包含多个偏置晶体管对516。举例来说，每一偏置晶体管对516可包含N型或P型双极结晶体管及/或N沟道或P沟道金属氧化物半导体场效应晶体管(MOSFET)。每一偏置晶体管对516可耦合到全局保持线(GHL)510及/或全局屏蔽线(GML)512。每一偏置晶体管对516可包含保持晶体管(HD)518及屏蔽晶体管(MSK)520。在示范性实施例中，每一保持晶体管(HD)518可耦合到全局保持线(GHL)510且每一屏蔽晶体管(MSK)520可耦合到全局屏蔽线(GML)512。可经由局部位线(LCN)504将控制信号施加到保持晶体管(HD)518的栅极以偏置保持晶体管(HD)518以便在保持操作期间将保持电压电位施加到存储器单元12。举例来说，当将控制信号施加到保持晶体管(HD)518的栅极时，所述控制信号可致使多个保持晶体管(HD<0>、HD<1>、HD<2>及HD<3>)518呈现“接通”状态。随后，多个保持晶体管(HD<0>、HD<1>、HD<2>及HD<3>)518可经由局部位线(LCN<0>、LCN<1>、LCN<2及LCN<3>)504将保持电压电位输出到对应的多个存储器单元12。
此外，可经由局部位线(LCN)504将控制信号施加到屏蔽晶体管(MSK)520的栅极以偏置屏蔽晶体管(MSK)520以便在读取及/或写入操作期间将屏蔽电压电位施加到存储器单元12。举例来说，当将控制信号施加到屏蔽晶体管(MSK)520的栅极时，所述控制信号可致使与未选存储器单元12相关联的多个屏蔽晶体管(MSK<0>、MSK<1>、MSK<2>及/或MSK<3>)520呈现“接通”状态。随后，多个屏蔽晶体管(MSK<0>、MSK<1>、MSK<2>及/或MSK<3>)518可经由与未选存储器单元12相关联的局部位线(LCN<0>、LCN<1>、LCN<2>及/或LCN<3>)504将屏蔽电压电位输出到对应的多个未选存储器单元12。
参考图6，其展示根据本发明的实施例的分级位线配置的源极线驱动器608的示意图。源极线驱动器608可包含多个偏置晶体管对616。举例来说，每一偏置晶体管对616可包含N型或P型双极结晶体管及/或N沟道或P沟道金属氧化物半导体场效应晶体管(MOSFET)。每一偏置晶体管对616可耦合到全局保持线(GHL)610及/或全局屏蔽线(GML)612。每一偏置晶体管对616可包含保持晶体管(HD)618及屏蔽晶体管(MSK)620。在示范性实施例中，每一保持晶体管(HD)618可耦合到全局保持线(GHL)610且每一屏蔽晶体管(MSK)620可耦合到全局屏蔽线(GML)612。可经由局部源极线(LEN)604将控制信号施加到保持晶体管(HD)618的栅极以偏置保持晶体管(HD)618以便在保持操作期间将保持电压电位施加到存储器单元12。举例来说，当将控制信号施加到保持晶体管(HD)618的栅极时，所述控制信号可致使多个保持晶体管(HD<0>、HD<1>、HD<2>及HD<3>)618呈现“接通”状态。随后，多个保持晶体管(HD<0>、HD<1>、HD<2>及HD<3>)618可经由局部源极线(LEN<0>、LEN<1>、LEN<2>及LEN<3>)604将保持电压电位输出到对应的多个存储器单元12。
此外，可经由局部源极线(LEN)604将控制信号施加到屏蔽晶体管(MSK)620的栅极以偏置屏蔽晶体管(MSK)620以便在读取及/或写入操作期间将屏蔽电压电位施加到存储器单元12。举例来说，当将控制信号施加到屏蔽晶体管(MSK)620的栅极时，所述控制信号可致使与未选存储器单元12相关联的多个屏蔽晶体管(MSK<0>、MSK<1>、MSK<2>及/或MSK<3>)620呈现“接通”状态。随后，多个屏蔽晶体管(MSK<0>、MSK<1>、MSK<2>及/或MSK<3>)618可经由与未选存储器单元12相关联的局部源极线(LEN<0>、LEN<1>、LEN<2>及/或LEN<3>)604将屏蔽电压电位输出到对应的多个未选存储器单元12。
参考图7，其展示根据本发明的实施例的用于执行刷新操作的控制信号电压波形。举例来说，所述刷新操作可包含一个或一个以上步骤。所述刷新操作可由于可不执行读取操作(例如，不激活数据感测放大器电路)而减少功率消耗量。此外，刷新操作可通过同时刷新耦合到选定局部位线(LCN)30且耦合到选定字线(WL)28的所有存储器单元12而减少功率消耗量。此外，刷新操作可由于施加到源极线(EN)32的电压电位可在整个刷新操作期间保持恒定而减少功率消耗量。此外，通过使施加到源极线(EN)32的电压电位在整个刷新操作期间维持恒定，可减少对存储器单元12的干扰量。
所述刷新操作可包含经配置以执行一个或一个以上步骤的控制信号。在执行刷新操作之前，所述控制信号可经配置以执行保持操作以便维持存储于存储器单元12中的数据状态(例如，逻辑高(二进制“1”数据状态)或逻辑低(二进制“0”数据状态))。特定来说，所述控制信号可经配置以执行保持操作以便最大化存储于存储器单元12中的数据状态(例如，逻辑低(二进制“0”数据状态)及/或逻辑高(二进制“1”数据状态))的保留时间。此外，用于保持操作的控制信号可经配置以消除或减少存储器单元12内的活动或场(例如，结之间的可能导致电荷泄漏的电场)。在示范性实施例中，在保持操作期间，可将负电压电位施加到可电容性地耦合到存储器单元12的P-区122的字线(WL)28，同时可使施加到其它区(例如，N+区120、N+区124及/或P+区126)的电压电位维持在0V。举例来说，施加到字线(WL)28(例如，电容性地耦合到存储器单元12的P-区122)的负电压电位可为-1.8V。在保持操作期间，可反向偏置N+区124与P-区122之间的结及N+区120与P-区122之间的结以便保留存储于存储器单元12中的数据状态(例如，逻辑高(二进制“1”数据状态)或逻辑低(二进制“0”数据状态))。
在示范性实施例中，刷新操作的第一步骤可包含用以执行开始操作的准备的控制信号，其中可将所述控制信号施加到存储器单元12以便针对一个或一个以上后续步骤来准备存储器单元12。举例来说，可将预充电控制信号施加到一个或一个以上选定局部位线(LCN)30以达到预定电压电位。可经由多路复用器(MUX)408将预充电控制信号施加到一个或一个以上选定局部位线(LCN)30。可将选择控制信号施加到一个或一个以上选择晶体管(SEL)514以激活一个或一个以上选择晶体管(SEL)514。所述选择控制信号可使一个或一个以上选择晶体管(SEL)514变为“接通”状态以便将所述预充电控制信号耦合到一个或一个以上对应局部位线(LCN)30。在示范性实施例中，所述预充电控制信号可将一个或一个以上局部位线(LCN)30预充电到0.7V。
刷新操作的第二步骤可包含用以施加到一个或一个以上存储器单元12以执行开始操作的准备的控制信号，其中可将所述控制信号施加到存储器单元12。可经由载流子注入线(EP)34将控制信号施加到存储器单元12的P+区126。所述控制信号可经由载流子注入线(EP)34将预定电压电位施加到存储器单元12的P+区126。在示范性实施例中，所述控制信号可经由载流子注入线(EP)34将大约1.0V到1.2V施加到存储器单元12的P+区126。施加到存储器单元12的P+区126的控制信号将不致使第二双极晶体管14b变为“接通”状态。在示范性实施例中，刷新操作的第二步骤可与刷新操作的第一步骤同时执行。在另一示范性实施例中，刷新操作的第二步骤可在刷新操作的第一步骤之后执行。
刷新操作的第三步骤可包含用以执行开始操作的准备的控制信号，其中可将所述控制信号施加到存储器单元12。举例来说，在将一个或一个以上局部位线(LCN)30预充电到预定电压电位之后，可将解耦控制信号施加到一个或一个以上选择晶体管(SEL)514且其使一个或一个以上选择晶体管(SEL)514变为“关断”状态。在另一示范性实施例中，在将一个或一个以上局部位线(LCN)30预充电到预定电压电位之后，可从一个或一个以上选择晶体管(SEL)514撤回选择控制信号以便使一个或一个以上选择晶体管(SEL)514变为“关断”状态。一个或一个以上变为“关断”的选择晶体管(SEL)514可将一个或一个以上局部位线(LCN)30与预充电控制信号解耦。在示范性实施例中，一个或一个以上局部位线(LCN)30可为电浮动的。
刷新操作的第四步骤可包含经配置以执行读取操作的控制信号。所述读取操作可包含经配置以对存储器单元阵列20的一个或一个以上选定行的一个或一个以上选定存储器单元12执行一个或一个以上写入操作的控制信号。举例来说，可对存储器单元阵列20的一个或一个以上选定存储器单元12及一个或一个以上选定行执行读取操作。举例来说，施加到字线(WL)28(例如，电容性地耦合到P-区122)的电压电位的增加可比施加到局部位线(LCN)30及/或源极线(EN)32的电压电位高预定电压电位。所述预定电压电位可为第一双极晶体管14a及/或第二双极晶体管14b的阈值电压电位或正向偏置电压电位。举例来说，所述预定电压电位可为大约0.7V。
在示范性实施例中，可将施加到字线(WL)28(例如，电容性地耦合到P-区122)的电压电位从-1.8V提升到0V。在逻辑高(例如，二进制“1”数据状态)存储于存储器单元12中的情况下，可使第一双极晶体管14a变为“接通”状态。举例来说，可正向偏置N+区120与P-区122之间的结且可反向偏置P-区122与N+区124之间的结，且可使第一双极晶体管14a变为“接通”状态。当第一双极晶体管14a变为“接通”状态时，可将N+区124(例如，电浮动)放电到大约0.2V以便使第二双极晶体管14b变为“接通”状态。通过使第二双极晶体管14b变为“接通”状态，可将多数电荷载流子注入到P-区122中以便刷新存储于存储器单元12中的逻辑高(例如，二进制“1”数据状态)。
在逻辑低(例如，二进制“0”数据状态)存储于存储器单元12中的情况下，第一双极晶体管14a可保持处于“关断”状态。举例来说，N+区120与P-区122之间的结可不被正向偏置或可被弱正向偏置且P-区122与N+区124之间的结可或可不被正向偏置或者可被弱正向偏置，使得第一双极晶体管14a可保持处于“关断”状态。当第一双极晶体管14a保持处于“关断”状态时，N+区124(例如，电浮动)可不被放电且可保持于预定电压电位(例如，预充电电压电位)。当N+区未被放电时，第二双极晶体管14b可保持处于“关断”状态。当第二双极晶体管14b保持处于“关断”状态时，多数电荷载流子可不注入到P-区122中以便不刷新存储于存储器单元12中的逻辑低(例如，二进制“0”数据状态)。
在示范性实施例中，当P-区122中未积累电荷或积累少量的电荷以指示逻辑低(例如，二进制“0”数据状态)时，P-区122与N+区124之间的结未被正向偏置且N+区124可不被放电(例如，维持经预充电的电压电位)。第二双极晶体管14b可在N+区124未被放电时保持处于“关断”状态且逻辑低(例如，二进制“0”数据状态)可维持在存储器单元12中。然而，当P-区122中积累较大量的电荷以指示逻辑低(例如，二进制“0”数据状态)存储于存储器单元12中时，P-区122与N+区124之间的结可经弱正向偏置以耗尽存储于P-区122中的多余电荷或将其放电以维持存储器单元12中的逻辑低(例如，二进制“0”数据状态)。
刷新操作的第五步骤可包含经配置以对可能已使N+区124处的电压电位放电(例如，到大约0.2V)的存储器单元12执行写入逻辑高(例如，二进制“1”数据状态)操作的控制信号。写入逻辑高操作可包含经配置以将逻辑高(例如，二进制“1”数据状态)写入到一个或一个以上选定存储器单元12的控制信号。举例来说，可将预定电压电位施加到字线(WL)28(例如，电容性地耦合到P-区122)。在示范性实施例中，可将施加到字线(WL)28(例如，电容性地耦合到P-区122)的电压电位从0V降低到-1.0V。
在此偏置下，由于可在步骤四中变为“接通”状态的第二双极晶体管14b，多数电荷载流子可继续注入到P-区122中。甚至在通过字线(WL)28(例如，电容性地耦合到P-区122)施加的电压电位从0V切换到-1.0V时，多数电荷载流子也可继续注入到P-区122中。举例来说，N+区124与P+区126之间的结可变得被正向偏置且多数电荷载流子(例如，空穴)可注入到P-区122中。P-区122可积累/存储可表示高于N+区120处的电压电位的预定电压电位的电荷载流子量。在示范性实施例中，所述预定电压电位可为高于N+区120处的电压电位的0.7V。在逻辑低(例如，二进制“0”数据状态)存储于存储器单元12中的情况下，第二双极晶体管14b可保持处于“关断”状态且多数电荷载流子可不注入到P-区122中。当通过字线(WL)28(例如，电容性地耦合到P-区122)施加的电压电位从0V切换到-1.0V时，第二双极晶体管14b可保持处于“关断”状态且多数电荷载流子可不注入到P-区122中。当多数电荷载流子未注入到P-区122中时，可在存储器单元12中维持逻辑低(例如，二进制“0”数据状态)。
刷新操作的第六步骤可包含用以终止写入逻辑高(例如，二进制“1”数据状态)操作的控制信号。举例来说，可将耦合控制信号施加到一个或一个以上选择晶体管(SEL)514且其使一个或一个以上选择晶体管(SEL)514变为“接通”状态。一个或一个以上变为“接通”的选择晶体管(SEL)514可将预定电压电位耦合到一个或一个以上局部位线(LCN)30以便使第二双极晶体管14b变为“关断”状态且结束选定存储器单元12中的写入逻辑高(例如，二进制“1”数据状态)。可至少部分地基于阈值电压电位来确定施加到一个或一个以上局部位线(LCN)30以结束写入逻辑高(例如，二进制“1”数据状态)操作的预定电压电位，低于所述阈值电压电位，穿过N+区124与P+区126之间的结注入的多数电荷载流子即可为微不足道的。举例来说，施加到一个或一个以上局部位线(LCN)30的预定电压电位可为大约0.7V。
如上文所论述，可将施加到字线(WL)28(例如，电容性地耦合到P-区122)的电压电位从0V降低到-1.0V且可将施加到局部位线(LCN)30的电压电位放电到大约0.2V，同时可使经由载流子注入线(EP)34施加到P+区126的电压电位维持在1.0V。在此偏置下，P-区122与N+区124之间的结可变得被正向偏置使得可将逻辑高(例如，二进制“1”数据状态)写入到P-区122(例如，从P+区126到P-区122中的电荷注入)。
刷新操作的第七步骤还可包含经配置以执行结束操作的准备的控制信号。在刷新操作的第七步骤期间，施加到存储器单元12的电压电位可调整存储于存储器单元12中的电荷量(例如，数据状态的指示)。在示范性实施例中，可将经由载流子注入线(EP)34施加到P+区126的电压电位降低到0V。可在写入逻辑高(例如，二进制“1”数据状态)操作期间充电到高于N+区124处的电压电位的大约0.7V的P-区122可通过施加到字线(WL)28(例如，电容性地耦合到P-区122)的电压电位低耦合到大约0V。施加到字线(WL)28(例如，电容性地耦合到P-区122)的电压电位可降低到-1.8V且可确定存储于存储器单元12的P-区122中的电荷量(例如，数据状态的指示)。此外，经由位线(CN)30施加到N+区124的电压电位可降低到0V以返回到保持操作以便保留数据状态(例如，逻辑低(二进制“0”数据状态)或逻辑高(二进制“1”数据状态))。
此时，应注意，提供用于刷新如上文所描述的根据本发明的半导体存储器装置的技术通常涉及处理输入数据及在某一程度上产生输出数据。可以硬件或软件来实施此输入数据处理及输出数据产生。举例来说，可在半导体存储器装置或用于实施与刷新如上文所描述的根据本发明的半导体存储器装置相关联的功能的类似或相关电路中采用特定电子组件。或者，根据指令操作的一个或一个以上处理器可实施与刷新如上文所描述的根据本发明的半导体存储器装置相关联的功能。如果情况如此，那么以下在本发明的范围内：此些指令可存储于一个或一个以上处理器可读媒体(例如，磁盘或其它存储媒体)上或者经由包含于一个或一个以上载波中的一个或一个以上信号发射到一个或一个以上处理器。
本发明在范围上并不受本文中所描述的特定实施例限制。确实，根据前文描述及附图，除本文中所描述的那些实施例以外，所属领域的技术人员还将明了本发明的其它各种实施例及对本发明的修改。因此，此些其它实施例及修改打算归属于本发明的范围。此外，虽然本文中已出于特定目的在特定环境中的特定实施方案的背景下描述了本发明，但所属领域的技术人员将认识到其使用性并不限于此且可出于任何数目的目的在任何数目的环境中来有益地实施本发明。因此，应依照本文中所描述的本发明的完全广度及精神来解释上文所阐述的权利要求书。

Claims (19)

1.一种用于刷新半导体存储器装置的方法，其包括以下步骤：
将多个电压电位施加到存储器单元阵列中的存储器单元，其中将多个电压电位施加到所述存储器单元包括：
经由所述阵列的相应源极线将第一电压电位施加到所述存储器单元的第一区；
经由所述阵列的相应局部位线及相应选择晶体管将第二电压电位施加到所述存储器单元的第二区；
将第三电压电位施加到所述阵列的相应字线，其中所述字线与所述存储器单元的主体区间隔开且电容性地耦合到所述主体区，所述主体区为电浮动的且安置于所述第一区与所述第二区之间；
经由所述阵列的相应载流子注入线将第四电压电位施加到所述存储器单元的第三区；及
在所述半导体存储器装置的所述刷新期间维持经由所述相应源极线施加到所述第一区的所述第一电压电位在恒定电平。
2.根据权利要求1所述的方法，其中所述相应局部位线耦合到多路复用器。
3.根据权利要求2所述的方法，其中所述多路复用器耦合到全局位线。
4.根据权利要求2所述的方法，其中所述多路复用器包括耦合到所述相应局部位线的至少一个屏蔽晶体管。
5.根据权利要求4所述的方法，其中所述多路复用器进一步包括耦合到所述相应局部位线的至少一个保持晶体管。
6.根据权利要求5所述的方法，其中所述相应选择晶体管耦合到所述至少一个屏蔽晶体管及所述至少一个保持晶体管。
7.根据权利要求1所述的方法，其进一步包括：将选择控制信号施加到所述相应选择晶体管以激活所述相应选择晶体管。
8.根据权利要求7所述的方法，其进一步包括：经由所述经激活的相应选择晶体管从在保持操作期间施加到所述相应局部位线的所述第二电压电位增加施加到所述相应局部位线的所述第二电压电位。
9.根据权利要求1所述的方法，其进一步包括：从在保持操作期间施加到所述相应载流子注入线的所述第四电压电位增加施加到所述相应载流子注入线的所述第四电压电位。
10.根据权利要求1所述的方法，其进一步包括：将解耦控制信号施加到所述相应选择晶体管以去激活所述相应选择晶体管。
11.根据权利要求10所述的方法，在所述相应选择晶体管被去激活之后，所述相应局部位线为电浮动的。
12.根据权利要求1所述的方法，其进一步包括：从在保持操作期间施加到所述相应字线的所述第三电压电位增加施加到所述相应字线的所述第三电压电位以便执行读取操作。
13.根据权利要求12所述的方法，其中所述第三电压电位的所述增加激活所述存储器单元以减小施加到所述相应局部位线的所述第二电压电位。
14.根据权利要求1所述的方法，其进一步包括：从在写入逻辑低操作期间施加到所述相应字线的所述第三电压电位减小施加到所述相应字线的所述第三电压电位以执行写入逻辑高操作。
15.根据权利要求14所述的方法，其中在所述写入逻辑高操作期间施加到所述相应字线的所述第三电压电位高于在保持操作期间施加到所述相应字线的所述第三电压电位。
16.根据权利要求1所述的方法，其进一步包括：将耦合控制信号施加到所述相应选择晶体管以激活所述相应选择晶体管以便执行写入逻辑高操作的结束。
17.根据权利要求16所述的方法，其进一步包括：将施加到所述相应局部位线的所述第二电压电位放电以正向偏置所述第二区与所述第三区之间的结。
18.根据权利要求1所述的方法，其进一步包括：从在写入逻辑高操作期间施加到所述相应载流子注入线的所述第四电压电位减小施加到所述相应载流子注入线的所述第四电压电位以执行保持操作。
19.根据权利要求1所述的方法，其进一步包括：从在写入逻辑高操作期间施加到所述相应局部位线的所述第二电压电位减小施加到所述相应局部位线的所述第二电压电位以执行保持操作。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8537610B2 (en) * 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8411513B2 (en) * 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US9564199B2 (en) * 2014-09-25 2017-02-07 Kilopass Technology, Inc. Methods of reading and writing data in a thyristor random access memory
US9361972B1 (en) * 2015-03-20 2016-06-07 Intel Corporation Charge level maintenance in a memory
US9799381B1 (en) * 2016-09-28 2017-10-24 Intel Corporation Double-polarity memory read
US9805786B1 (en) * 2017-01-06 2017-10-31 Micron Technology, Inc. Apparatuses and methods for a memory device with dual common data I/O lines
US10418085B2 (en) * 2017-07-20 2019-09-17 Micron Technology, Inc. Memory plate segmentation to reduce operating power
US10032496B1 (en) * 2017-07-27 2018-07-24 Micron Technology, Inc. Variable filter capacitance

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1647212A (zh) * 2002-04-18 2005-07-27 矽利康创新有限公司 数据存储设备及其刷新方法
CN101329899A (zh) * 2007-05-25 2008-12-24 恩益禧电子股份有限公司 使用多个电源电压的半导体器件
CN101689398A (zh) * 2007-06-29 2010-03-31 株式会社东芝 驱动半导体存储器装置的方法以及半导体存储器装置

Family Cites Families (332)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA272437A (en) 1925-10-22 1927-07-19 Edgar Lilienfeld Julius Electric current control mechanism
US3439214A (en) 1968-03-04 1969-04-15 Fairchild Camera Instr Co Beam-junction scan converter
US4032947A (en) 1971-10-20 1977-06-28 Siemens Aktiengesellschaft Controllable charge-coupled semiconductor device
IT979035B (it) 1972-04-25 1974-09-30 Ibm Dispositivo a circuito integrato per la memorizzazione di informa zioni binarie ad emissione elettro luminescente
FR2197494A5 (zh) 1972-08-25 1974-03-22 Radiotechnique Compelec
US3997799A (en) 1975-09-15 1976-12-14 Baker Roger T Semiconductor-device for the storage of binary data
JPS5538664U (zh) 1978-08-31 1980-03-12
JPS5538664A (en) * 1978-09-08 1980-03-18 Sanyo Electric Co Ltd Nonvolatile memory circuit
JPS5567993A (en) 1978-11-14 1980-05-22 Fujitsu Ltd Semiconductor memory unit
US4250569A (en) 1978-11-15 1981-02-10 Fujitsu Limited Semiconductor memory device
EP0014388B1 (en) 1979-01-25 1983-12-21 Nec Corporation Semiconductor memory device
JPS55113359A (en) 1979-02-22 1980-09-01 Fujitsu Ltd Semiconductor integrated circuit device
JPS627149Y2 (zh) 1979-03-08 1987-02-19
DE3067215D1 (en) 1979-12-13 1984-04-26 Fujitsu Ltd Charge-pumping semiconductor memory cell comprising a charge-storage region and memory device using such a cell
JPS5742161A (en) 1980-08-28 1982-03-09 Fujitsu Ltd Semiconductor and production thereof
JPS5982761A (ja) 1982-11-04 1984-05-12 Hitachi Ltd 半導体メモリ
JPS6070760A (ja) 1983-09-27 1985-04-22 Fujitsu Ltd 半導体記憶装置
US4658377A (en) 1984-07-26 1987-04-14 Texas Instruments Incorporated Dynamic memory array with segmented bit lines
JPS6177359A (ja) 1984-09-21 1986-04-19 Fujitsu Ltd 半導体記憶装置
JPS61280651A (ja) 1985-05-24 1986-12-11 Fujitsu Ltd 半導体記憶装置
JPH0671067B2 (ja) 1985-11-20 1994-09-07 株式会社日立製作所 半導体装置
JPS62272561A (ja) 1986-05-20 1987-11-26 Seiko Epson Corp １トランジスタ型メモリセル
JPS6319847A (ja) 1986-07-14 1988-01-27 Oki Electric Ind Co Ltd 半導体記憶装置
US4807195A (en) 1987-05-18 1989-02-21 International Business Machines Corporation Apparatus and method for providing a dual sense amplifier with divided bit line isolation
US4816884A (en) 1987-07-20 1989-03-28 International Business Machines Corporation High density vertical trench transistor and capacitor memory cell structure and fabrication method therefor
JP2582794B2 (ja) 1987-08-10 1997-02-19 株式会社東芝 半導体装置及びその製造方法
US5677867A (en) 1991-06-12 1997-10-14 Hazani; Emanuel Memory with isolatable expandable bit lines
EP0333426B1 (en) 1988-03-15 1996-07-10 Kabushiki Kaisha Toshiba Dynamic RAM
FR2629941B1 (fr) 1988-04-12 1991-01-18 Commissariat Energie Atomique Memoire et cellule memoire statiques du type mis, procede de memorisation
JPH0666443B2 (ja) 1988-07-07 1994-08-24 株式会社東芝 半導体メモリセルおよび半導体メモリ
US4910709A (en) 1988-08-10 1990-03-20 International Business Machines Corporation Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell
US5164805A (en) 1988-08-22 1992-11-17 Massachusetts Institute Of Technology Near-intrinsic thin-film SOI FETS
US5144390A (en) 1988-09-02 1992-09-01 Texas Instruments Incorporated Silicon-on insulator transistor with internal body node to source node connection
US5258635A (en) 1988-09-06 1993-11-02 Kabushiki Kaisha Toshiba MOS-type semiconductor integrated circuit device
JPH02168496A (ja) 1988-09-14 1990-06-28 Kawasaki Steel Corp 半導体メモリ回路
NL8802423A (nl) 1988-10-03 1990-05-01 Imec Inter Uni Micro Electr Werkwijze voor het bedrijven van een mos-structuur en daarvoor geschikte mos-structuur.
US4894697A (en) 1988-10-31 1990-01-16 International Business Machines Corporation Ultra dense dram cell and its method of fabrication
US5010524A (en) 1989-04-20 1991-04-23 International Business Machines Corporation Crosstalk-shielded-bit-line dram
JPH02294076A (ja) 1989-05-08 1990-12-05 Hitachi Ltd 半導体集積回路装置
JPH03171768A (ja) 1989-11-30 1991-07-25 Toshiba Corp 半導体記憶装置
US5366917A (en) 1990-03-20 1994-11-22 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
US5024993A (en) 1990-05-02 1991-06-18 Microelectronics & Computer Technology Corporation Superconducting-semiconducting circuits, devices and systems
US5313432A (en) 1990-05-23 1994-05-17 Texas Instruments Incorporated Segmented, multiple-decoder memory array and method for programming a memory array
JPH07123145B2 (ja) 1990-06-27 1995-12-25 株式会社東芝 半導体集積回路
DE69111929T2 (de) 1990-07-09 1996-03-28 Sony Corp Halbleiteranordnung auf einem dielektrischen isolierten Substrat.
JPH04176163A (ja) 1990-11-08 1992-06-23 Fujitsu Ltd 半導体装置及びその製造方法
JP2700955B2 (ja) 1991-01-11 1998-01-21 三菱電機株式会社 電界効果型トランジスタを備えた半導体装置
US5331197A (en) 1991-04-23 1994-07-19 Canon Kabushiki Kaisha Semiconductor memory device including gate electrode sandwiching a channel region
US5424567A (en) 1991-05-15 1995-06-13 North American Philips Corporation Protected programmable transistor with reduced parasitic capacitances and method of fabrication
US5515383A (en) 1991-05-28 1996-05-07 The Boeing Company Built-in self-test system and method for self test of an integrated circuit
US5355330A (en) 1991-08-29 1994-10-11 Hitachi, Ltd. Capacitive memory having a PN junction writing and tunneling through an insulator of a charge holding electrode
JPH05347419A (ja) 1991-08-29 1993-12-27 Hitachi Ltd 半導体記憶装置
EP0537677B1 (en) 1991-10-16 1998-08-19 Sony Corporation Method of forming an SOI structure with a DRAM
US5526307A (en) 1992-01-22 1996-06-11 Macronix International Co., Ltd. Flash EPROM integrated circuit architecture
US5397726A (en) 1992-02-04 1995-03-14 National Semiconductor Corporation Segment-erasable flash EPROM
EP0836194B1 (en) 1992-03-30 2000-05-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US5528062A (en) 1992-06-17 1996-06-18 International Business Machines Corporation High-density DRAM structure on soi
US5315541A (en) 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
EP0599388B1 (en) 1992-11-20 2000-08-02 Koninklijke Philips Electronics N.V. Semiconductor device provided with a programmable element
JPH06216338A (ja) 1992-11-27 1994-08-05 Internatl Business Mach Corp <Ibm> 半導体メモリセル及びその製造方法
JPH0799251A (ja) 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
EP0606758B1 (en) 1992-12-30 2000-09-06 Samsung Electronics Co., Ltd. Method of producing an SOI transistor DRAM
US5986914A (en) 1993-03-31 1999-11-16 Stmicroelectronics, Inc. Active hierarchical bitline memory architecture
JP3613594B2 (ja) 1993-08-19 2005-01-26 株式会社ルネサステクノロジ 半導体素子およびこれを用いた半導体記憶装置
DE69316628T2 (de) 1993-11-29 1998-05-07 Sgs Thomson Microelectronics Flüchtige Speicherzelle
US5448513A (en) 1993-12-02 1995-09-05 Regents Of The University Of California Capacitorless DRAM device on silicon-on-insulator substrate
US5432730A (en) 1993-12-20 1995-07-11 Waferscale Integration, Inc. Electrically programmable read only memory array
US5489792A (en) 1994-04-07 1996-02-06 Regents Of The University Of California Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility
US5446299A (en) 1994-04-29 1995-08-29 International Business Machines Corporation Semiconductor random access memory cell on silicon-on-insulator with dual control gates
JP3273582B2 (ja) 1994-05-13 2002-04-08 キヤノン株式会社 記憶装置
JPH0832040A (ja) 1994-07-14 1996-02-02 Nec Corp 半導体装置
US5583808A (en) 1994-09-16 1996-12-10 National Semiconductor Corporation EPROM array segmented for high performance and method for controlling same
JP3304635B2 (ja) 1994-09-26 2002-07-22 三菱電機株式会社 半導体記憶装置
US5627092A (en) 1994-09-26 1997-05-06 Siemens Aktiengesellschaft Deep trench dram process on SOI for low leakage DRAM cell
US5593912A (en) 1994-10-06 1997-01-14 International Business Machines Corporation SOI trench DRAM cell for 256 MB DRAM and beyond
FR2726935B1 (fr) 1994-11-10 1996-12-13 Commissariat Energie Atomique Dispositif a memoire non-volatile electriquement effacable et procede de realisation d'un tel dispositif
JP3315293B2 (ja) 1995-01-05 2002-08-19 株式会社東芝 半導体記憶装置
US6292424B1 (en) 1995-01-20 2001-09-18 Kabushiki Kaisha Toshiba DRAM having a power supply voltage lowering circuit
JP3274306B2 (ja) 1995-01-20 2002-04-15 株式会社東芝 半導体集積回路装置
JP2806286B2 (ja) 1995-02-07 1998-09-30 日本電気株式会社 半導体装置
JP3407232B2 (ja) 1995-02-08 2003-05-19 富士通株式会社 半導体記憶装置及びその動作方法
JPH08222648A (ja) 1995-02-14 1996-08-30 Canon Inc 記憶装置
EP0727820B1 (en) 1995-02-17 2004-03-24 Hitachi, Ltd. Semiconductor memory device and method of manufacturing the same
JP3600335B2 (ja) 1995-03-27 2004-12-15 株式会社東芝 半導体装置
JPH08274277A (ja) 1995-03-31 1996-10-18 Toyota Central Res & Dev Lab Inc 半導体記憶装置およびその製造方法
US5568356A (en) 1995-04-18 1996-10-22 Hughes Aircraft Company Stacked module assembly including electrically interconnected switching module and plural electronic modules
US5821769A (en) 1995-04-21 1998-10-13 Nippon Telegraph And Telephone Corporation Low voltage CMOS logic circuit with threshold voltage control
US5606188A (en) 1995-04-26 1997-02-25 International Business Machines Corporation Fabrication process and structure for a contacted-body silicon-on-insulator dynamic random access memory
JP2848272B2 (ja) 1995-05-12 1999-01-20 日本電気株式会社 半導体記憶装置
DE19519159C2 (de) 1995-05-24 1998-07-09 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US5629546A (en) 1995-06-21 1997-05-13 Micron Technology, Inc. Static memory cell and method of manufacturing a static memory cell
JPH0946688A (ja) 1995-07-26 1997-02-14 Fujitsu Ltd ビデオ情報提供／受信システム
US6480407B1 (en) 1995-08-25 2002-11-12 Micron Technology, Inc. Reduced area sense amplifier isolation layout in a dynamic RAM architecture
JPH0982912A (ja) 1995-09-13 1997-03-28 Toshiba Corp 半導体記憶装置及びその製造方法
JP3853406B2 (ja) 1995-10-27 2006-12-06 エルピーダメモリ株式会社 半導体集積回路装置及び当該装置の製造方法
US5585285A (en) 1995-12-06 1996-12-17 Micron Technology, Inc. Method of forming dynamic random access memory circuitry using SOI and isolation trenches
DE19603810C1 (de) 1996-02-02 1997-08-28 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
JP3759648B2 (ja) 1996-03-04 2006-03-29 株式会社ルネサステクノロジ 半導体記憶装置
US5936265A (en) 1996-03-25 1999-08-10 Kabushiki Kaisha Toshiba Semiconductor device including a tunnel effect element
EP0951072B1 (en) 1996-04-08 2009-12-09 Hitachi, Ltd. Semiconductor integrated circuit device
EP0801427A3 (en) 1996-04-11 1999-05-06 Matsushita Electric Industrial Co., Ltd. Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device
US5715193A (en) 1996-05-23 1998-02-03 Micron Quantum Devices, Inc. Flash memory system and method for monitoring the disturb effect on memory cell blocks due to high voltage conditions of other memory cell blocks
US6424016B1 (en) 1996-05-24 2002-07-23 Texas Instruments Incorporated SOI DRAM having P-doped polysilicon gate for a memory pass transistor
US5754469A (en) 1996-06-14 1998-05-19 Macronix International Co., Ltd. Page mode floating gate memory device storing multiple bits per cell
US5886376A (en) 1996-07-01 1999-03-23 International Business Machines Corporation EEPROM having coplanar on-insulator FET and control gate
US5778243A (en) 1996-07-03 1998-07-07 International Business Machines Corporation Multi-threaded cell for a memory
US5811283A (en) 1996-08-13 1998-09-22 United Microelectronics Corporation Silicon on insulator (SOI) dram cell structure and process
JP3260660B2 (ja) 1996-08-22 2002-02-25 株式会社東芝 半導体装置およびその製造方法
US5774411A (en) 1996-09-12 1998-06-30 International Business Machines Corporation Methods to enhance SOI SRAM cell stability
US5798968A (en) 1996-09-24 1998-08-25 Sandisk Corporation Plane decode/virtual sector architecture
JP2877103B2 (ja) 1996-10-21 1999-03-31 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
US6097624A (en) 1997-09-17 2000-08-01 Samsung Electronics Co., Ltd. Methods of operating ferroelectric memory devices having reconfigurable bit lines
KR19980057003A (ko) 1996-12-30 1998-09-25 김영환 반도체 메모리 디바이스 및 그 제조방법
JP3161354B2 (ja) 1997-02-07 2001-04-25 日本電気株式会社 半導体装置及びその製造方法
US5732014A (en) 1997-02-20 1998-03-24 Micron Technology, Inc. Merged transistor structure for gain memory cell
EP0860878A2 (en) 1997-02-20 1998-08-26 Texas Instruments Incorporated An integrated circuit with programmable elements
JP3441330B2 (ja) 1997-02-28 2003-09-02 株式会社東芝 半導体装置及びその製造方法
JPH11191596A (ja) 1997-04-02 1999-07-13 Sony Corp 半導体メモリセル及びその製造方法
US6424011B1 (en) 1997-04-14 2002-07-23 International Business Machines Corporation Mixed memory integration with NVRAM, dram and sram cell structures on same substrate
US5881010A (en) 1997-05-15 1999-03-09 Stmicroelectronics, Inc. Multiple transistor dynamic random access memory array architecture with simultaneous refresh of multiple memory cells during a read operation
JP2002501654A (ja) 1997-05-30 2002-01-15 ミクロン テクノロジー，インコーポレイテッド ２５６Ｍｅｇダイナミックランダムアクセスメモリ
US5784311A (en) 1997-06-13 1998-07-21 International Business Machines Corporation Two-device memory cell on SOI for merged logic and memory applications
US6133597A (en) 1997-07-25 2000-10-17 Mosel Vitelic Corporation Biasing an integrated circuit well with a transistor electrode
KR100246602B1 (ko) 1997-07-31 2000-03-15 정선종 모스트랜지스터및그제조방법
JPH1187649A (ja) 1997-09-04 1999-03-30 Hitachi Ltd 半導体記憶装置
US5907170A (en) 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US5943581A (en) 1997-11-05 1999-08-24 Vanguard International Semiconductor Corporation Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits
US5976945A (en) 1997-11-20 1999-11-02 Vanguard International Semiconductor Corporation Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor
JPH11163329A (ja) 1997-11-27 1999-06-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE19752968C1 (de) 1997-11-28 1999-06-24 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
EP0924766B1 (de) 1997-12-17 2008-02-20 Qimonda AG Speicherzellenanordnung und Verfahren zu deren Herstellung
US5943258A (en) 1997-12-24 1999-08-24 Texas Instruments Incorporated Memory with storage cells having SOI drive and access transistors with tied floating body connections
JP4199338B2 (ja) 1998-10-02 2008-12-17 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US6097056A (en) 1998-04-28 2000-08-01 International Business Machines Corporation Field effect transistor having a floating gate
US6225158B1 (en) 1998-05-28 2001-05-01 International Business Machines Corporation Trench storage dynamic random access memory cell with vertical transfer device
US6229161B1 (en) 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
TW432545B (en) 1998-08-07 2001-05-01 Ibm Method and improved SOI body contact structure for transistors
JP4030198B2 (ja) 1998-08-11 2008-01-09 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100268419B1 (ko) 1998-08-14 2000-10-16 윤종용 고집적 반도체 메모리 장치 및 그의 제조 방법
US6333866B1 (en) 1998-09-28 2001-12-25 Texas Instruments Incorporated Semiconductor device array having dense memory cell array and heirarchical bit line scheme
US6423596B1 (en) 1998-09-29 2002-07-23 Texas Instruments Incorporated Method for two-sided fabrication of a memory array
US6096598A (en) 1998-10-29 2000-08-01 International Business Machines Corporation Method for forming pillar memory cells and device formed thereby
US6214694B1 (en) 1998-11-17 2001-04-10 International Business Machines Corporation Process of making densely patterned silicon-on-insulator (SOI) region on a wafer
KR100290787B1 (ko) 1998-12-26 2001-07-12 박종섭 반도체 메모리 소자의 제조방법
US6184091B1 (en) 1999-02-01 2001-02-06 Infineon Technologies North America Corp. Formation of controlled trench top isolation layers for vertical transistors
JP3384350B2 (ja) 1999-03-01 2003-03-10 株式会社村田製作所 低温焼結セラミック組成物の製造方法
US6157216A (en) 1999-04-22 2000-12-05 International Business Machines Corporation Circuit driver on SOI for merged logic and memory circuits
US6111778A (en) 1999-05-10 2000-08-29 International Business Machines Corporation Body contacted dynamic memory
US6333532B1 (en) 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
JP2001036092A (ja) 1999-07-23 2001-02-09 Mitsubishi Electric Corp 半導体装置
JP2001044391A (ja) 1999-07-29 2001-02-16 Fujitsu Ltd 半導体記憶装置とその製造方法
AU6918300A (en) 1999-09-24 2001-04-30 Intel Corporation A nonvolatile memory device with a high work function floating-gate and method of fabrication
US6566177B1 (en) 1999-10-25 2003-05-20 International Business Machines Corporation Silicon-on-insulator vertical array device trench capacitor DRAM
US6391658B1 (en) 1999-10-26 2002-05-21 International Business Machines Corporation Formation of arrays of microelectronic elements
US6633066B1 (en) 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
US6544837B1 (en) 2000-03-17 2003-04-08 International Business Machines Corporation SOI stacked DRAM logic
US6359802B1 (en) 2000-03-28 2002-03-19 Intel Corporation One-transistor and one-capacitor DRAM cell for logic process technology
US6524897B1 (en) 2000-03-31 2003-02-25 Intel Corporation Semiconductor-on-insulator resistor-capacitor circuit
US20020031909A1 (en) 2000-05-11 2002-03-14 Cyril Cabral Self-aligned silicone process for low resistivity contacts to thin film silicon-on-insulator mosfets
JP2002064150A (ja) 2000-06-05 2002-02-28 Mitsubishi Electric Corp 半導体装置
DE10028424C2 (de) 2000-06-06 2002-09-19 Infineon Technologies Ag Herstellungsverfahren für DRAM-Speicherzellen
JP3526446B2 (ja) 2000-06-09 2004-05-17 株式会社東芝 フューズプログラム回路
US6262935B1 (en) 2000-06-17 2001-07-17 United Memories, Inc. Shift redundancy scheme for wordlines in memory circuits
US6479862B1 (en) 2000-06-22 2002-11-12 Progressant Technologies, Inc. Charge trapping device and method for implementing a transistor having a negative differential resistance mode
JP2002009081A (ja) 2000-06-26 2002-01-11 Toshiba Corp 半導体装置及びその製造方法
JP4011833B2 (ja) 2000-06-30 2007-11-21 株式会社東芝 半導体メモリ
KR100339425B1 (ko) 2000-07-21 2002-06-03 박종섭 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법
JP4226205B2 (ja) 2000-08-11 2009-02-18 富士雄 舛岡 半導体記憶装置の製造方法
US6621725B2 (en) 2000-08-17 2003-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device with floating storage bulk region and method of manufacturing the same
JP4713783B2 (ja) 2000-08-17 2011-06-29 株式会社東芝 半導体メモリ装置
US6492211B1 (en) 2000-09-07 2002-12-10 International Business Machines Corporation Method for novel SOI DRAM BICMOS NPN
US20020070411A1 (en) 2000-09-08 2002-06-13 Alcatel Method of processing a high voltage p++/n-well junction and a device manufactured by the method
JP4064607B2 (ja) 2000-09-08 2008-03-19 株式会社東芝 半導体メモリ装置
JP2002094027A (ja) 2000-09-11 2002-03-29 Toshiba Corp 半導体記憶装置とその製造方法
US6350653B1 (en) 2000-10-12 2002-02-26 International Business Machines Corporation Embedded DRAM on silicon-on-insulator substrate
JP4663094B2 (ja) * 2000-10-13 2011-03-30 株式会社半導体エネルギー研究所 半導体装置
US6421269B1 (en) 2000-10-17 2002-07-16 Intel Corporation Low-leakage MOS planar capacitors for use within DRAM storage cells
US6496402B1 (en) 2000-10-17 2002-12-17 Intel Corporation Noise suppression for open bit line DRAM architectures
US6849871B2 (en) 2000-10-20 2005-02-01 International Business Machines Corporation Fully-depleted-collector silicon-on-insulator (SOI) bipolar transistor useful alone or in SOI BiCMOS
US6429477B1 (en) 2000-10-31 2002-08-06 International Business Machines Corporation Shared body and diffusion contact structure and method for fabricating same
US6440872B1 (en) 2000-11-03 2002-08-27 International Business Machines Corporation Method for hybrid DRAM cell utilizing confined strap isolation
US6549450B1 (en) 2000-11-08 2003-04-15 Ibm Corporation Method and system for improving the performance on SOI memory arrays in an SRAM architecture system
US6441436B1 (en) 2000-11-29 2002-08-27 United Microelectronics Corp. SOI device and method of fabrication
JP3808700B2 (ja) 2000-12-06 2006-08-16 株式会社東芝 半導体装置及びその製造方法
US20020072155A1 (en) 2000-12-08 2002-06-13 Chih-Cheng Liu Method of fabricating a DRAM unit
US7101772B2 (en) 2000-12-30 2006-09-05 Texas Instruments Incorporated Means for forming SOI
US6552398B2 (en) 2001-01-16 2003-04-22 Ibm Corporation T-Ram array having a planar cell structure and method for fabricating the same
US6441435B1 (en) 2001-01-31 2002-08-27 Advanced Micro Devices, Inc. SOI device with wrap-around contact to underside of body, and method of making
JP4216483B2 (ja) 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
JP3884266B2 (ja) 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
US6620682B1 (en) 2001-02-27 2003-09-16 Aplus Flash Technology, Inc. Set of three level concurrent word line bias conditions for a nor type flash memory array
JP4354663B2 (ja) 2001-03-15 2009-10-28 株式会社東芝 半導体メモリ装置
US6548848B2 (en) 2001-03-15 2003-04-15 Kabushiki Kaisha Toshiba Semiconductor memory device
JP4071476B2 (ja) 2001-03-21 2008-04-02 株式会社東芝 半導体ウェーハ及び半導体ウェーハの製造方法
US7456439B1 (en) 2001-03-22 2008-11-25 T-Ram Semiconductor, Inc. Vertical thyristor-based memory with trench isolation and its method of fabrication
US6462359B1 (en) 2001-03-22 2002-10-08 T-Ram, Inc. Stability in thyristor-based memory device
US6632723B2 (en) 2001-04-26 2003-10-14 Kabushiki Kaisha Toshiba Semiconductor device
JP4053738B2 (ja) 2001-04-26 2008-02-27 株式会社東芝 半導体メモリ装置
US6556477B2 (en) 2001-05-21 2003-04-29 Ibm Corporation Integrated chip having SRAM, DRAM and flash memory and method for fabricating the same
US6563733B2 (en) 2001-05-24 2003-05-13 Winbond Electronics Corporation Memory array architectures based on a triple-polysilicon source-side injection non-volatile memory cell
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
US6573566B2 (en) 2001-07-09 2003-06-03 United Microelectronics Corp. Low-voltage-triggered SOI-SCR device and associated ESD protection circuit
JP2003031684A (ja) 2001-07-11 2003-01-31 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003031693A (ja) 2001-07-19 2003-01-31 Toshiba Corp 半導体メモリ装置
JP2003132682A (ja) 2001-08-17 2003-05-09 Toshiba Corp 半導体メモリ装置
EP1288955A3 (en) 2001-08-17 2004-09-22 Kabushiki Kaisha Toshiba Semiconductor memory device
US6664589B2 (en) 2001-08-30 2003-12-16 Micron Technology, Inc. Technique to control tunneling currents in DRAM capacitors, cells, and devices
US6552932B1 (en) 2001-09-21 2003-04-22 Sandisk Corporation Segmented metal bitlines
JP3984014B2 (ja) 2001-09-26 2007-09-26 株式会社東芝 半導体装置用基板を製造する方法および半導体装置用基板
JP4322453B2 (ja) 2001-09-27 2009-09-02 株式会社東芝 半導体装置およびその製造方法
US6870225B2 (en) 2001-11-02 2005-03-22 International Business Machines Corporation Transistor structure with thick recessed source/drain structures and fabrication process of same
US6657259B2 (en) 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6518105B1 (en) 2001-12-10 2003-02-11 Taiwan Semiconductor Manufacturing Company High performance PD SOI tunneling-biased MOSFET
JP3998467B2 (ja) 2001-12-17 2007-10-24 シャープ株式会社 不揮発性半導体メモリ装置及びその動作方法
JP2003203967A (ja) 2001-12-28 2003-07-18 Toshiba Corp 部分ｓｏｉウェーハの製造方法、半導体装置及びその製造方法
US20030123279A1 (en) 2002-01-03 2003-07-03 International Business Machines Corporation Silicon-on-insulator SRAM cells with increased stability and yield
US20030230778A1 (en) 2002-01-30 2003-12-18 Sumitomo Mitsubishi Silicon Corporation SOI structure having a SiGe Layer interposed between the silicon and the insulator
US6975536B2 (en) 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
US6750515B2 (en) 2002-02-05 2004-06-15 Industrial Technology Research Institute SCR devices in silicon-on-insulator CMOS process for on-chip ESD protection
DE10204871A1 (de) 2002-02-06 2003-08-21 Infineon Technologies Ag Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren
JP2003243528A (ja) 2002-02-13 2003-08-29 Toshiba Corp 半導体装置
US6661042B2 (en) 2002-03-11 2003-12-09 Monolithic System Technology, Inc. One-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
US6686624B2 (en) 2002-03-11 2004-02-03 Monolithic System Technology, Inc. Vertical one-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
US6560142B1 (en) 2002-03-22 2003-05-06 Yoshiyuki Ando Capacitorless DRAM gain cell
US6677646B2 (en) 2002-04-05 2004-01-13 International Business Machines Corporation Method and structure of a disposable reversed spacer process for high performance recessed channel CMOS
JP4880867B2 (ja) 2002-04-10 2012-02-22 セイコーインスツル株式会社 薄膜メモリ、アレイとその動作方法および製造方法
US6574135B1 (en) 2002-04-19 2003-06-03 Texas Instruments Incorporated Shared sense amplifier for ferro-electric memory cell
US6940748B2 (en) 2002-05-16 2005-09-06 Micron Technology, Inc. Stacked 1T-nMTJ MRAM structure
JP3962638B2 (ja) 2002-06-18 2007-08-22 株式会社東芝 半導体記憶装置、及び、半導体装置
KR100437856B1 (ko) 2002-08-05 2004-06-30 삼성전자주식회사 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법.
JP4044401B2 (ja) 2002-09-11 2008-02-06 株式会社東芝 半導体記憶装置
US6861689B2 (en) 2002-11-08 2005-03-01 Freescale Semiconductor, Inc. One transistor DRAM cell structure and method for forming
US7030436B2 (en) 2002-12-04 2006-04-18 Micron Technology, Inc. Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means
US7308524B2 (en) * 2003-01-13 2007-12-11 Silicon Pipe, Inc Memory chain
DE10306281B4 (de) 2003-02-14 2007-02-15 Infineon Technologies Ag Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
US6714436B1 (en) 2003-03-20 2004-03-30 Motorola, Inc. Write operation for capacitorless RAM
US7233024B2 (en) 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
JP2004335553A (ja) 2003-04-30 2004-11-25 Toshiba Corp 半導体装置およびその製造方法
US6867433B2 (en) 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
JP3913709B2 (ja) 2003-05-09 2007-05-09 株式会社東芝 半導体記憶装置
JP2004335031A (ja) 2003-05-09 2004-11-25 Toshiba Corp 半導体記憶装置
US7085153B2 (en) 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US6912150B2 (en) 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US6897098B2 (en) 2003-07-28 2005-05-24 Intel Corporation Method of fabricating an ultra-narrow channel semiconductor device
US7221580B1 (en) * 2003-08-27 2007-05-22 Analog Devices, Inc. Memory gain cell
JP4077381B2 (ja) 2003-08-29 2008-04-16 株式会社東芝 半導体集積回路装置
US6936508B2 (en) 2003-09-12 2005-08-30 Texas Instruments Incorporated Metal gate MOS transistors and methods for making the same
US20050062088A1 (en) 2003-09-22 2005-03-24 Texas Instruments Incorporated Multi-gate one-transistor dynamic random access memory
US7184298B2 (en) 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
US7195959B1 (en) * 2004-10-04 2007-03-27 T-Ram Semiconductor, Inc. Thyristor-based semiconductor device and method of fabrication
US6982902B2 (en) 2003-10-03 2006-01-03 Infineon Technologies Ag MRAM array having a segmented bit line
US7072205B2 (en) 2003-11-19 2006-07-04 Intel Corporation Floating-body DRAM with two-phase write
US7002842B2 (en) 2003-11-26 2006-02-21 Intel Corporation Floating-body dynamic random access memory with purge line
JP2005175090A (ja) 2003-12-09 2005-06-30 Toshiba Corp 半導体メモリ装置及びその製造方法
US6952376B2 (en) 2003-12-22 2005-10-04 Intel Corporation Method and apparatus to generate a reference value in a memory array
JP4559728B2 (ja) 2003-12-26 2010-10-13 株式会社東芝 半導体記憶装置
US7001811B2 (en) 2003-12-31 2006-02-21 Intel Corporation Method for making memory cell without halo implant
US6992339B2 (en) 2003-12-31 2006-01-31 Intel Corporation Asymmetric memory cell
US6903984B1 (en) 2003-12-31 2005-06-07 Intel Corporation Floating-body DRAM using write word line for increased retention time
JP4342970B2 (ja) 2004-02-02 2009-10-14 株式会社東芝 半導体メモリ装置及びその製造方法
JP4028499B2 (ja) 2004-03-01 2007-12-26 株式会社東芝 半導体記憶装置
JP4032039B2 (ja) 2004-04-06 2008-01-16 株式会社東芝 半導体記憶装置
JP4110115B2 (ja) 2004-04-15 2008-07-02 株式会社東芝 半導体記憶装置
JP2005346755A (ja) 2004-05-31 2005-12-15 Sharp Corp 半導体記憶装置
US7042765B2 (en) 2004-08-06 2006-05-09 Freescale Semiconductor, Inc. Memory bit line segment isolation
JP3898715B2 (ja) 2004-09-09 2007-03-28 株式会社東芝 半導体装置およびその製造方法
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7061806B2 (en) 2004-09-30 2006-06-13 Intel Corporation Floating-body memory cell write
US7611943B2 (en) 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
US7476939B2 (en) 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
WO2006065698A2 (en) 2004-12-13 2006-06-22 William Kenneth Waller Sense amplifier circuitry and architecture to write data into and/or read data from memory cells
US7301803B2 (en) 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
JP2006260742A (ja) * 2005-02-15 2006-09-28 Sanyo Electric Co Ltd メモリ
KR100941405B1 (ko) 2005-02-18 2010-02-10 후지쯔 마이크로일렉트로닉스 가부시키가이샤 기억 소자 매트릭스 및 그 기억 소자 매트릭스를 이용한 반도체 회로 장치
US7563701B2 (en) 2005-03-31 2009-07-21 Intel Corporation Self-aligned contacts for transistors
US7319617B2 (en) 2005-05-13 2008-01-15 Winbond Electronics Corporation Small sector floating gate flash memory
US7538389B2 (en) 2005-06-08 2009-05-26 Micron Technology, Inc. Capacitorless DRAM on bulk silicon
US7230846B2 (en) 2005-06-14 2007-06-12 Intel Corporation Purge-based floating body memory
US7317641B2 (en) 2005-06-20 2008-01-08 Sandisk Corporation Volatile memory cell two-pass writing method
US7894256B1 (en) * 2005-06-22 2011-02-22 T-Ram Semiconductor, Inc. Thyristor based memory cell
US7460395B1 (en) 2005-06-22 2008-12-02 T-Ram Semiconductor, Inc. Thyristor-based semiconductor memory and memory array with data refresh
US20070023833A1 (en) 2005-07-28 2007-02-01 Serguei Okhonin Method for reading a memory cell having an electrically floating body transistor, and memory cell and array implementing same
US7511332B2 (en) 2005-08-29 2009-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical flash memory
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7355916B2 (en) 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US20070085140A1 (en) 2005-10-19 2007-04-19 Cedric Bassin One transistor memory cell having strained electrically floating body region, and method of operating same
US7436706B2 (en) 2005-10-31 2008-10-14 Gregory Allan Popoff Method and apparatus for varying the programming duration and/or voltage of an electrically floating body transistor, and memory cell array implementing same
KR100724560B1 (ko) 2005-11-18 2007-06-04 삼성전자주식회사 결정질 반도체층을 갖는 반도체소자, 그의 제조방법 및그의 구동방법
US7687851B2 (en) 2005-11-23 2010-03-30 M-Mos Semiconductor Sdn. Bhd. High density trench MOSFET with reduced on-resistance
US7209384B1 (en) * 2005-12-08 2007-04-24 Juhan Kim Planar capacitor memory cell and its applications
JP2007157296A (ja) 2005-12-08 2007-06-21 Toshiba Corp 半導体記憶装置
KR100675297B1 (ko) 2005-12-19 2007-01-29 삼성전자주식회사 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 배치 방법
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US8022482B2 (en) 2006-02-14 2011-09-20 Alpha & Omega Semiconductor, Ltd Device configuration of asymmetrical DMOSFET with schottky barrier source
US7542345B2 (en) 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
DE102006009225B4 (de) 2006-02-28 2009-07-16 Advanced Micro Devices, Inc., Sunnyvale Herstellung von Silizidoberflächen für Silizium/Kohlenstoff-Source/Drain-Gebiete
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7324387B1 (en) 2006-04-18 2008-01-29 Maxim Integrated Products, Inc. Low power high density random access memory flash cells and arrays
DE102006019935B4 (de) 2006-04-28 2011-01-13 Advanced Micro Devices, Inc., Sunnyvale SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung
JP5068035B2 (ja) 2006-05-11 2012-11-07 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
JP4285511B2 (ja) * 2006-07-27 2009-06-24 ソニー株式会社 半導体メモリデバイス
US7545694B2 (en) 2006-08-16 2009-06-09 Cypress Semiconductor Corporation Sense amplifier with leakage testing and read debug capability
US7359226B2 (en) 2006-08-28 2008-04-15 Qimonda Ag Transistor, memory cell array and method for forming and operating a memory device
JP2008052876A (ja) 2006-08-28 2008-03-06 Toshiba Corp 半導体記憶装置
US7553709B2 (en) 2006-10-04 2009-06-30 International Business Machines Corporation MOSFET with body contacts
KR100819552B1 (ko) 2006-10-30 2008-04-07 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 동작 방법
US7608898B2 (en) 2006-10-31 2009-10-27 Freescale Semiconductor, Inc. One transistor DRAM cell structure
JP2008117489A (ja) 2006-11-07 2008-05-22 Toshiba Corp 半導体記憶装置
US7675781B2 (en) 2006-12-01 2010-03-09 Infineon Technologies Ag Memory device, method for operating a memory device, and apparatus for use with a memory device
KR100790823B1 (ko) 2006-12-14 2008-01-03 삼성전자주식회사 리드 디스터브를 개선한 불휘발성 반도체 메모리 장치
US7688660B2 (en) 2007-04-12 2010-03-30 Qimonda Ag Semiconductor device, an electronic device and a method for operating the same
JP2008263133A (ja) 2007-04-13 2008-10-30 Toshiba Microelectronics Corp 半導体記憶装置およびその駆動方法
US20080258206A1 (en) 2007-04-17 2008-10-23 Qimonda Ag Self-Aligned Gate Structure, Memory Cell Array, and Methods of Making the Same
EP2015362A1 (en) 2007-06-04 2009-01-14 STMicroelectronics (Crolles 2) SAS Semiconductor array and manufacturing method thereof
FR2919112A1 (fr) 2007-07-16 2009-01-23 St Microelectronics Crolles 2 Circuit integre comprenant un transistor et un condensateur et procede de fabrication
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US7688648B2 (en) 2008-09-02 2010-03-30 Juhan Kim High speed flash memory
US7927938B2 (en) 2007-11-19 2011-04-19 Micron Technology, Inc. Fin-JFET
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
CN102365628B (zh) * 2009-03-31 2015-05-20 美光科技公司 用于提供半导体存储器装置的技术
US8139418B2 (en) * 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US9076543B2 (en) * 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
KR101490726B1 (ko) * 2009-10-21 2015-02-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012234940A (ja) * 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1647212A (zh) * 2002-04-18 2005-07-27 矽利康创新有限公司 数据存储设备及其刷新方法
CN101329899A (zh) * 2007-05-25 2008-12-24 恩益禧电子股份有限公司 使用多个电源电压的半导体器件
CN101689398A (zh) * 2007-06-29 2010-03-31 株式会社东芝 驱动半导体存储器装置的方法以及半导体存储器装置

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KR101824751B1 (ko) 2018-03-14
US8630126B2 (en) 2014-01-14
KR20130107201A (ko) 2013-10-01

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