KR20130089150A - 반도체 메모리 소자 리프레싱 기술 - Google Patents

반도체 메모리 소자 리프레싱 기술 Download PDF

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KR20130089150A
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요게쉬 루트라
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마이크론 테크놀로지, 인크.
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Abstract

반도체 메모리 소자를 리프레싱하기 위한 기술이 개시된다. 예시적인 일 특정 실시예에서, 이 기술은 로우 및 칼럼의 어레이로 배열되는 복수의 메모리 셀을 포함하는 반도체 메모리 소자로 실현될 수 있다. 각각의 메모리 셀은, 소스 라인에 연결되는 제 1 영역과, 캐리어 주입 라인에 연결되는 제 2 영역을 포함한다. 각각의 메모리 셀은, 적어도 하나의 워드 라인에 용량성 결합되고 상기 제 1 영역 및 제 2 영역 사이에 배치되는 바디 영역과, 상기 바디 영역의 적어도 일부분에 연결되는 디커플링 저항기를 또한 포함할 수 있다.

Description

반도체 메모리 소자 리프레싱 기술 {TECHNIQUES FOR REFRESHING A SEMICONDUCTOR MEMORY DEVICE}
관련 출원의 상호 참조
본 특허 출원은 2010년 5월 6일자 미국특허가출원 제61/332,037호에 기초하여 우선권을 주장하며, 그 내용 전체는 본 발명에 참고자료로 포함된다.
기술 분야
본 개시내용은 일반적으로 반도체 메모리 소자에 관한 것이고, 특히, 반도체 메모리 소자의 리프레싱 기술에 관한 것이다.
반도체 산업은 반도체 메모리 소자의 밀도 및/또는 복잡도의 증가를 불러온 기술적 진보를 경험하고 있다. 또한, 이러한 기술적 진보는 다양한 타입의 반도체 메모리 소자의 패키지 크기 및 전력 소모를 감소시키고 있다. 성능을 개선시키고, 누설 전류를 감소시키며, 전체 스케일링을 향상시키는 기술, 물질, 및 소자들을 이용하여 진보된 반도체 메모리 소자를 이용 및/또는 제조하려는 경향이 계속되고 있다. SOI(Silicon-on-insulator) 및 벌크 기판은 이러한 반도체 메모리 소자의 제조에 사용될 수 있는 물질의 예다. 이러한 반도체 메모리 소자는, 예를 들어, 부분 공핍형(PD) 소자, 완전 공핍형(FD) 소자, 멀티플 게이트 소자(예를 들어, 이중, 삼중 게이트, 또는 주변 게이트), 및 Fin_FFT 소자를 포함할 수 있다.
반도체 메모리 소자는 전하가 저장될 수 있는 전기적 부동 바디 영역을 갖는 메모리 트랜지스터를 가진 메모리 셀을 포함할 수 있다. 과량의 다수 캐리어가 전기적 부동 바디 영역에 저장될 때, 메모리 셀은 로직 하이(logic high)(예를 들어, 이진 "1" 데이터 상태)를 저장할 수 있다. 전기적 부동 바디 영역에 다수 캐리어가 공핍될 때, 메모리 셀은 로직 로우(logic low)(예를 들어, 이진 "0" 데이터 상태)를 저장할 수 있다. 또한, 반도체 메모리 소자는 SOI 기판 또는 벌크 기판(예를 들어, 바디 분리 구현) 상에 제조될 수 있다. 예를 들어, 반도체 메모리 소자는 3차원(3-D) 소자(예를 들어, 멀티플 게이트 소자, Fin-FET 소자, 및 수직 필라 소자)로 제조될 수 있다.
하나의 기존 기술에서, 반도체 메모리 소자의 메모리 셀은 메모리 트랜지스터의 게이트와 소스/드레인 영역에 바이어스 신호를 인가함으로써 판독될 수 있다. 이와 같이, 기존의 판독 기술은, 메모리 셀의 데이터 상태를 결정하기 위해 게이트 바이어스 신호와 소스/드레인 영역의 공급에 따른 메모리 셀의 전기적 부동 바디 영역에 의해/에서 제공되는/발생되는 전류의 양을 감지하는 구성을 포함할 수 있다. 예를 들어, 메모리 셀은 서로 다른 2개 이상의 로직 상태에 대응하는 서로 다른 2개 이상의 전류 상태를 가질 수 있다(예를 들어, 서로 다른 2개의 로직 상태에 대응하는 서로 다른 2개의 전류 조건/상태: 이진 "0" 데이터 상태 및 이진 "1" 데이터 상태).
다른 기존 기술에서, 반도체 메모리 소자의 메모리 셀은 메모리 트랜지스터의 게이트와 소스/드레인 영역에 바이어스 신호를 인가함으로써 데이터가 기록될 수 있다. 이와 같이, 기존의 기록 기술은 메모리 셀의 전기적 부동 바디 영역에서 다수 캐리어의 증가/감소를 야기할 수 있고, 이는 마찬가지로, 메모리 셀의 데이터 상태를 결정한다. 이러한 과량의 다수 캐리어는 채널 임팩트 이온화, 대역간 터널링(게이트-유도 드레인 누설(Gate-Induced Drain Leakage) "GIDL"), 또는 직접 주입으로부터 나타날 수 있다. 다수 캐리어는 예를 들어, 백 게이트 펄싱을 이용하여, 드레인 및 소스 영역 정공 제거, 소스 영역 정공 제거, 또는 드레인 영역 정공 제거를 통해 제거될 수 있다.
종종, 기존의 판독 및/또는 기록 작동은 비교적 큰 전력 소모 및 큰 전압의 잠재적 스윙을 일으켜서, 반도체 메모리 소자 내 선택되지 않은 메모리 셀에 외란을 야기할 수 있다. 또한, 읽기 및 쓰기 작동 중 양의, 그리고 음의, 게이트 바이어스 사이의 펄싱은, 메모리 셀의 전기적 부동 바디 영역에서 다수 캐리어의 알짜 양을 감소시킬 수 있고, 이는 메모리 셀의 데이터 상태의 정확하지못한 결정으로 나타날 수 있다. 더욱이, 메모리 트랜지스터의 임계 전위보다 낮은 전위를 갖는 바이어스 신호가 메모리 트랜지스터의 게이트에 인가되는 경우에, 게이트 아래의 소수 캐리어의 채널이 제거될 수 있다. 그러나, 소수 캐리어 중 일부는 계면 결함에서 "트래핑된" 상태로 머무를 수 있다. 트래핑된 소수 캐리어 중 일부는 다수 캐리어와 결합할 수 있고, 인가되는 바이어스 신호의 결과로 게이트로 당겨질 수 있다. 그 결과, 전기적 부동 바디 영역 내 다수 캐리어의 알짜 양이 감소할 수 있다. 일반적으로 "전하 펌핑"을 특징으로 하는 이러한 현상은, 다수 캐리어의 알짜 양이 메모리 셀의 전기적 부동 바디 영역에서 감소할 수 있고, 따라서, 메모리 셀의 데이터 상태를 부정확하게 결정할 수 있기 때문에, 문제의 소지가 있다.
앞서 살펴본 바와 같이, 반도체 메모리 소자를 작동시키기 위한 기존의 기술과 연계하여 심각한 문제점 및 단점들이 존재할 수 있다는 것을 이해할 수 있을 것이다.
반도체 메모리 소자를 리프레싱하기 위한 기술이 개시된다. 예시적인 일 특정 실시예에서, 이 기술은 로우 및 칼럼의 어레이로 배열되는 복수의 메모리 셀을 포함하는 반도체 메모리 소자로 실현될 수 있다. 각각의 메모리 셀은, 소스 라인에 연결되는 제 1 영역과, 캐리어 주입 라인에 연결되는 제 2 영역을 포함한다. 각각의 메모리 셀은, 적어도 하나의 워드 라인에 용량성 결합되고 상기 제 1 영역 및 제 2 영역 사이에 배치되는 바디 영역과, 상기 바디 영역의 적어도 일부분에 연결되는 디커플링 저항기를 또한 포함할 수 있다.
이러한 예시적인 특정 실시예의 다른 형태에 따르면, 상기 제 1 영역은 N형 도핑 영역이고, 제 2 영역은 도핑되지 않은 영역일 수 있다.
이러한 예시적인 특정 실시예의 다른 형태에 따르면, 바디 영역이 도핑되지 않은 영역일 수 있다.
이러한 예시적인 특정 실시예의 추가적 형태에 따르면, 상기 바디 영역은 제 1 부분 및 제 2 부분을 포함할 수 있다.
이러한 예시적인 특정 실시예의 다른 형태에 따르면, 상기 바디 영역의 제 1 부분과 상기 바디 영역의 제 2 부분은 상기 바디 영역의 서로 다른 부분일 수 있다.
이러한 예시적인 특정 실시예의 또 다른 형태에 따르면, 상기 디커플링 저항기는 상기 바디 영역의 제 2 부분에 연결될 수 있다.
이러한 예시적인 특정 실시예의 추가적 형태에 따르면, 상기 디커플링 저항기는 비트 라인을 통해 상기 바디 영역의 제 2 부분에 연결될 수 있다.
이러한 예시적인 특정 실시예의 다른 형태에 따르면, 복수의 워드 라인이 상기 바디 영역에 용량성 결합될 수 있다.
이러한 예시적인 특정 실시예의 또 다른 형태에 따르면, 상기 복수의 워드 라인은 상기 바디 영역의 복수의 측부 부분에 용량성 결합될 수 있다.
이러한 예시적인 특정 실시예의 추가적 형태에 따르면, 상기 복수의 워드 라인 각각은 상기 바디 영역의 공통 측부 상의 서로 다른 부분에 용량성 결합될 수 있다.
이러한 예시적인 특정 실시예의 다른 형태에 따르면, 상기 복수의 워드 라인 각각은 상기 바디 영역의 대향된 측부 부분들에 용량성 결합될 수 있다.
이러한 예시적인 특정 실시예의 또 다른 형태에 따르면, 상기 복수의 워드 라인은 제 1 워드 라인 및 제 2 워드 라인을 포함할 수 있다.
이러한 예시적인 특정 실시예의 추가적 형태에 따르면, 상기 제 1 워드 라인은 상기 바디 영역의 제 1 부분에 용량성 결합되고, 상기 제 2 워드 라인은 상기 바디 영역의 제 2 부분에 용량성 결합될 수 있다.
이러한 예시적인 특정 실시예의 다른 형태에 따르면, 상기 디커플링 저항기는, 로직 로우(logic low)를 나타내는 전류와 로직 하이(logic high)를 나타내는 전류 사이에서 상기 디커플링 저항기를 통해 전류를 유동시키는 저항을 가질 수 있다.
예시적인 다른 특정 실시예에서, 이 기술은 반도체 메모리 소자의 바이어스 방법으로 실현될 수 있고, 상기 방법은, 로우 및 칼럼의 어레이로 배열되는 복수의 메모리 셀에 복수의 전위를 인가하는 단계를 포함한다. 상기 방법은, 상기 어레이의 각자의 소스 라인을 통해 제 1 영역에 제 1 전위를 인가하는 단계와, 상기 어레이의 각자의 캐리어 주입 라인을 통해 제 2 영역에 제 2 전위를 인가하는 단계를 또한 포함할 수 있다. 상기 방법은 바디 영역에 용량성 결합되는 상기 어레이의 적어도 하나의 각자의 워드 라인을 통해 상기 바디 영역의 제 1 부분에 제 3 전위를 인가하는 단계와, 상기 어레이의 각자의 비트 라인과 디커플링 저항기를 통해 상기 바디 영역의 제 2 부분에 제 4 전위를 인가하는 단계를 더 포함할 수 있다.
이러한 예시적인 특정 실시예의 다른 형태에 따르면, 각자의 소스 라인이 접지부에 연결될 수 있다.
이러한 예시적인 특정 실시예의 또 다른 형태에 따르면, 상기 바디 영역의 제 2 부분에 인가되는 제 4 전위는 일정 전위일 수 있다.
이러한 예시적인 특정 실시예의 추가적 형태에 따르면, 상기 방법은 기록 로직 로우 작동을 실행하기 위해 홀드 작동 중 적어도 하나의 각자의 워드 라인에 인가되는 상기 제 3 전위를 증가시키는 단계를 더 포함할 수 있다.
이러한 예시적인 특정 실시예의 다른 형태에 따르면, 기록 로직 로우 작동을 실행하기 위해, 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 상기 제 2 전위를 유지하는 단계를 더 포함할 수 있다.
이러한 예시적인 특정 실시예의 또 다른 형태에 따르면, 기록 로직 하이 작동을 실행하기 위해 홀드 작동 중, 각자의 캐리어 주입 라인에 인가되는 상기 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 상기 제 3 전위를 증가시키는 단계를 더 포함한다.
이러한 예시적인 특정 실시예의 추가적 형태에 따르면, 판독 작동을 실행하기 위해 홀드 작동 중, 각자의 캐리어 주입 라인에 인가되는 상기 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 상기 제 3 전위를 증가시키는 단계를 더 포함한다.
이러한 예시적인 특정 실시예의 다른 형태에 따르면, 상기 디커플링 저항기 및 각자의 비트 라인은 각자의 캐리어 주입 라인에 연결될 수 있다.
이러한 예시적인 특정 실시예의 또 다른 형태에 따르면, 기록 로직 로우 작동을 실행하기 위해 홀드 작동 중 적어도 하나의 각자의 워드 라인에 인가되는 상기 제 3 전위를 증가시키는 단계를 더 포함할 수 있다.
이러한 예시적인 특정 실시예의 추가적 형태에 따르면, 기록 로직 로우 작동을 실행하기 위해 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 상기 제 2 전위를 유지시키는 단계를 더 포함할 수 있다.
이러한 예시적인 특정 실시예의 다른 형태에 따르면, 기록 로직 하이 작동을 실행하기 위해 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위를 증가시키는 단계를 더 포함할 수 있다.
이러한 예시적인 특정 실시예의 또 다른 형태에 따르면, 판독 작동을 실행하기 위해 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위를 증가시키는 단계를 더 포함할 수 있다.
이러한 예시적인 특정 실시예의 추가적 형태에 따르면, 상기 제 2 영역에 인가되는 제 2 전위는 일정 전위일 수 있다.
이러한 예시적인 특정 실시예의 다른 형태에 따르면, 기록 로직 로우 작동을 실행하기 위해 홀드 작동 중 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위와, 각자의 비트 라인에 인가되는 제 4 전위를 증가시키는 단계를 더 포함할 수 있다.
이러한 예시적인 특정 실시예의 또 다른 형태에 따르면, 기록 로직 하이 작동을 실행하기 위해 홀드 작동 중 각자의 비트 라인에 인가되는 제 4 전위를 유지시키는 단계를 더 포함할 수 있다.
이러한 예시적인 특정 실시예의 추가적 형태에 따르면, 기록 로직 하이 작동을 실행하기 위해 홀드 작동 중 적어도 하나의 각자의 비트 라인에 인가되는 제 3 전위를 증가시키는 단계를 더 포함할 수 있다.
이러한 예시적인 특정 실시예의 다른 형태에 따르면, 판독 작동을 실행하기 위해 홀드 작동 중 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위와, 각자의 비트 라인에 인가되는 제 4 전위를 증가시키는 단계를 더 포함할 수 있다.
이러한 예시적인 특정 실시예의 또 다른 형태에 따르면, 기록 로직 로우 작동을 실행하기 위해 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위와, 각자의 비트 라인에 인가되는 제 4 전위를 증가시키는 단계를 더 포함할 수 있다.
이러한 예시적인 특정 실시예의 추가적 형태에 따르면, 기록 로직 하이 작동을 실행하기 위해 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위를 증가시키는 단계를 더 포함할 수 있다.
이러한 예시적인 특정 실시예의 다른 형태에 따르면, 기록 로직 하이 작동을 실행하기 위해 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위를 증가시키는 단계를 더 포함할 수 있다.
이러한 예시적인 특정 실시예의 또 다른 형태에 따르면, 판독 작동을 실행하기 위해 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위와, 각자의 비트 라인에 인가되는 제 4 전위를 증가시키는 단계를 더 포함할 수 있다.
본 발명은 이제 첨부 도면에 도시되는 바와 같이 예시적인 실시예를 참조하여 더욱 상세하게 설명될 것이다. 본 발명이 예시적인 실시예를 참조하여 아래에서 설명되지만, 본 발명이 이에 제한되는 것은 아니다. 여기서의 설명을 살펴 본 당 업자는 여기서 설명되는 본 발명의 범위 내에 있는, 그리고, 상당한 활용도를 갖는, 추가적인 구현예, 변형예, 및 실시예와, 그외 다른 이용 분야를 인지할 것이다.
본 발명의 더 완전한 이해를 돕기 위해, 이제 첨부 도면을 참조하며, 첨부 도면에서는 유사 요소들이 유사 도면 부호로 표시된다. 이러한 도면은 본 개시내용을 제한하는 것으로 간주되어서는 안되며, 예시적인 사항에 지나지 않는다.
도 1은 본 발명의 일 실시예에 따른, 메모리 셀 어레이, 데이터 기록 및 감지 회로, 및 메모리 셀 선택 및 제어 회로를 포함하는 반도체 메모리 소자의 블록도를 도시한다.
도 2는 본 발명의 일 실시예에 따른, 메모리 셀 어레이의 메모리 셀의 단면도를 도시한다.
도 3은 본 발명의 대안의 실시예에 따른 메모리 셀 어레이의 메모리 셀의 단면도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀 어레이의 메모리 셀의 개략도를 도시한다.
도 5는 본 발명의 일 실시예에 따른, 도 4에 도시되는 것과 같은 복수의 메모리 셀을 갖는 메모리 셀 어레이의 적어도 일부분의 개략도를 도시한다.
도 6은 본 발명의 일 실시예에 따른 도 5에 도시되는 바와 같은 메모리 셀 상에서 다양한 작동을 실행하기 위한 제어 신호 전압 파형을 도시한다.
도 7은 본 발명의 대안의 실시예에 따른, 메모리 셀 어레이의 메모리 셀의 개략도를 도시한다.
도 8은 본 발명의 대안의 실시예에 따른, 도 7에 도시되는 것과 같은 복수의 메모리 셀을 갖는 메모리 셀 어레이의 적어도 일부분의 개략도를 도시한다.
도 9는 본 발명의 일 실시예에 따른, 도 8에 도시되는 바와 같은 메모리 셀 상에서 다양한 작동을 실행하기 위한 제어 신호 전압 파형을 도시한다.
도 10은 본 발명의 대안의 실시예에 따른 메모리 셀 어레이의 메모리 셀의 개략도를 도시한다.
도 11은 본 발명의 대안의 실시예에 따른, 도 10에 도시되는 것과 같은 복수의 메모리 셀을 갖는 메모리 셀 어레이의 적어도 일부분의 개략도를 도시한다.
도 12는 본 발명의 대안의 실시예에 따른, 도 11에 도시되는 것과 같은 메모리 셀 상에서 다양한 작동을 실행하기 위한 제어 신호 전압 파형을 도시한다.
도 13은 본 발명의 대안의 실시예에 따른, 메모리 셀 어레이의 메모리 셀의 개략도를 도시한다.
도 14는 본 발명의 대안의 실시예에 따른, 도 13에 도시되는 것과 같은 복수의 메모리 셀을 갖는 메모리 셀 어레이의 적어도 일부분의 개략도다.
도 15는 본 발명의 일 실시예에 따른, 도 14에 도시되는 것과 같은 메모리 셀 상에서 다양한 작동을 실행하기 위한 제어 신호 전압 파형을 도시한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른, 메모리 셀 어레이(20), 데이터 기록 및 감지 회로(36), 및 메모리 셀 선택 및 제어 회로(38)를 포함하는 반도체 메모리 소자(10)의 블록도가 도시된다. 메모리 셀 어레이(20)는 복수의 메모리 셀(12)을 포함할 수 있고, 각각의 메모리 셀(12)은 워드 라인(WL)(28)을 통해 메모리 셀 선택 및 제어 회로(38)에, 그리고, 비트 라인(CN)(30) 및 소스 라인(EN)(32)을 통해 데이터 기록 및 감지 회로(36)에 연결된다. 비트 라인(CN)(30) 및 소스 라인(EN)(32)은 두 신호 라인 사이를 구별하는데 사용되는 표식이고, 상호혼용가능하게 사용될 수 있다.
데이터 기록 및 감지 회로(36)는 선택된 메모리 셀(12)로부터/에 데이터를 판독/기록할 수 있다. 예시적인 실시예에서, 데이터 기록 및 감지 회로(36)는 복수의 데이터 감지 증폭기 회로를 포함할 수 있다. 각각의 데이터 감지 증폭기 회로는 적어도 하나의 비트 라인(CN)(30)과 전류 또는 전압 기준 신호를 수신할 수 있다. 예를 들어, 각각의 데이터 감지 증폭기 회로는 메모리 셀(12)에 저장된 데이터 상태를 감지하기 위한 교차-연결 타입의 감지 증폭기일 수 있다. 데이터 기록 및 감지 회로(36)는 적어도 하나의 비트 라인(CN)(30)에 데이터 감지 증폭기 회로를 연결할 수 있는 적어도 하나의 멀티플렉서를 포함할 수 있다. 예시적인 실시예에서, 멀티플렉서는 데이터 감지 증폭기 회로에 복수의 비트 라인(CN)(30)을 연결할 수 있다.
각각의 데이터 감지 증폭기 회로는 전압 및/또는 전류 감지 회로 및/또는 기술을 이용할 수 있다. 예시적인 실시예에서, 각각의 데이터 감지 증폭기 회로는 전류 감지 회로 및/또는 기술을 이용할 수 있다. 예를 들어, 전류 감지 증폭기는 선텍된 메모리 셀(12)로부터의 전류를 기준 전류(예를 들어, 하나 이상의 기준 셀의 전류)에 비교할 수 있다. 이 비교로부터, 선택된 메모리 셀(12)이 로직 하이(예를 들어, 이진 "1" 데이터 상태)를 저장하는 지 또는 로직 로우(예를 들어, 이진 "0-0" 데이터 상태)를 저장하는 지 여부가 결정될 수 있다. 당 업자라면 다양한 타입 또는 형태의 데이터 기록 및 감지 회로(36)(메모리 셀(12)에 저장된 데이터 상태를 감지하기 위해 전압 또는 전류 감지 기술을 이용한, 하나 이상의 감지 증폭기를 포함)를 이용하여, 메모리 셀(12)에 저장된 데이터를 판독할 수 있다.
메모리 셀 선택 및 제어 회로(38)는 하나 이상의 워드 라인(WL)(28) 및/또는 캐리어 주입 라인(EP)(34) 상에 제어 신호를 인가함으로써 데이터 판독을 촉진시키도록 하나 이상의 지정 메모리 셀(12)을 선택하고, 및/또는, 작동시킬 수 있다. 메모리 셀 선택 및 제어 회로(38)는 어드레스 신호, 예를 들어, 로우 어드레스 신호(row address signals)로부터 이러한 제어 신호를 발생시킬 수 있다. 더욱이, 메모리 셀 선택 및 제어 회로(38)는 워드 라인 디코더 및/또는 드라이버를 포함할 수 있다. 예를 들어, 메모리 셀 선택 및 제어 회로(38)는 하나 이상의 지정 메모리 셀(12)을 선택 및/또는 작동시키기 위해 서로 다른 하나 이상의 제어/선택 기술(및 그 회로)을 포함할 수 있다. 이러한 모든 제어/선택 기술과, 그 회로는, 현재 알려져 있거나 나중에 개발되는지 여부에 관계없이, 본 발명의 범위 내에 있다고 간주된다.
예시적인 실시예에서, 반도체 메모리 소자(10)는 2-단계 기록 작동을 구현할 수 있고, 따라서, 일 로우의 메모리 셀(12) 내 모든 메모리 셀(12)이 우선적으로 "클리어" 또는 로직 로우(예를 들어, 이진 "0" 데이터 상태) 기록 작동을 실행함으로써 지정 데이터 상태로 기록될 수 있고, 따라서, 상기 로우의 메모리 셀 내 모든 메모리 셀(12)은 로직 로우(예를 들어, 이진 "0" 데이터 상태)로 기록된다. 그 후, 상기 로우의 메모리 셀(12) 내 선택된 메모리 셀(12)은 선택적으로, 지정 데이터 상태(예를 들어, 로직 하이(이진 "1" 데이터 상태))로 기록될 수 있다. 반도체 메모리 소자(10)는 1-단계 기록 작동을 또한 구현할 수 있고, 따라서, 일 로우의 메모리 셀(12) 내 선택된 메모리 셀(12)들은, "클리어" 작동을 먼저 구현하지 않으면서, 선택적으로, 로직 하이(예를 들어, 이진 "1" 데이터 상태) 또는 로직 로우(예를 들어, 이진 "0" 데이터 상태)로 기록될 수 있다. 반도체 메모리 소자(10)는 앞서 설명한, 예시적인 기록, 준비, 홀딩, 리프레시, 및/또는 판독 기술 중 어떤 것도 이용할 수 있다.
메모리 셀(12)은 N-형, P-형, 및/또는 두 종류의 트랜지스터 모두를 포함할 수 있다. 메모리 셀 어레이(20)의 주변에 위치한 회로(예를 들어, 감지 증폭기 또는 비교기, 로우 및 칼럼 어드레스 디코더, 및 라인 드라이버(여기서 도시되지 않음))는 P-형 및/또는 N-형 트랜지스터를 또한 포함할 수 있다. P-형 또는 N-형 트랜지스터가 메모리 셀 어레이(20) 내 메모리 셀(12)에 이용되는 지 여부에 관계없이, 메모리 셀(12)로부터 판독하기 위한 적절한 전위(예를 들어, 양전위 또는 음전위)가 여기서 추가로 설명될 것이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른, 메모리 셀 어레이(20)의 메모리 셀(12)의 단면도가 도시된다. 메모리 셀(12)은 다양한 영역을 갖는 수직 구조로 구현될 수 있다. 예를 들어, 메모리 셀(12)은 N+ 소스 영역(120), P- 바디 영역(122), 및 P+ 드레인 영역(124)을 포함할 수 있다. N+ 소스 영역(120), P- 바디 영역(122), 및/또는 P+ 드레인 영역(124)은 순차적 인접 관계로 배치될 수 있고, P- 기판(130)에 의해 형성되는 평면으로부터 수직으로 연장될 수 있다. 예시적인 실시예에서, P- 바디 영역(122)은 전하를 축적/저장하도록 구성된 메모리 셀(12)의 전기적 부동 바디 영역일 수 있고, 그리고, 복수의 워드 라인(WL)(28)으로부터 이격되고 복수의 워드라인(28)에 용량성으로 결합될 수 있다.
메모리 셀(12)의 N+ 소스 영역(120)은 대응 소스 라인(EN)(32)에 연결될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)은 도너 불순물을 포함하는 반도체 물질(예를 들어, 실리콘)으로 형성될 수 있다. 예를 들어, N+ 소스 영역(120)은 인 또는 비소 불순물로 도핑된 실리콘 물질로 형성될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)은 1020원자/cm3의 농도를 갖는 인 또는 비소로 도핑된 실리콘 물질로 형성될 수 있다.
예시적인 실시예에서, 소스 라인(EN)(32)은 금속 물질로 형성될 수 있다. 다른 예시적인 실시예에서, 소스 라인(EN)(32)은 폴리사이드 물질(예를 들어, 금속 물질과 실리콘 물질의 조합)로 형성될 수 있다. 다른 예시적인 실시예에서, 소스 라인(EN)(32)은 N+ 도핑된 실리콘층으로 형성될 수 있다. 소스 라인(EN)(32)은 메모리 셀 어레이(20)의 메모리 셀(120)에 지정 전위를 제공할 수 있다. 예를 들어, 소스 라인(EN)(32)은 복수의 메모리 셀(12)에 연결될 수 있다(예를 들어, 일 칼럼 또는 일 로우의 메모리 셀 어레이(20)). 소스 라인(EN)(32)은 N+ 소스 영역(120)의 측부 상에 구성될 수 있다.
메모리 셀(12)의 P- 바디 영역(122)은 대응 워드 라인(WL)(28)에 용량성으로 결합될 수 있다. 예시적인 실시예에서, P- 바디 영역(122)은 도핑되지 않은 반도체 물질(가령, 진성 실리콘)로 형성되는 제 1 부분 및 제 2 부분을 가질 수 있다. 예시적인 실시예에서, P- 바디 영역(122)은 액셉터 불순물을 포함하는 반도체 물질(예를 들어, 실리콘)로 형성될 수 있다. P- 바디 영역(122)은 붕소 불순물로 도핑된 실리콘 물질로 형성될 수 있다. 예시적인 실시예에서, P- 바디 영역(122)은 1015 원자/cm3의 농도를 갖는 액셉터 불순물을 갖는 실리콘 물질로 형성될 수 있다.
워드 라인(WL)(28)은 P- 바디 영역(122)에 용량성으로 결합될 수 있다. 워드 라인(WL)(28)은 메모리 셀 어레이(20)의 로우 방향으로 배향될 수 있고, 복수의 메모리 셀(12)에 연결될 수 있다. 워드 라인(WL)(28)은 메모리 셀(12)(예를 들어, 메모리 셀 어레이(20)의 로우 방향으로 위치하는 메모리 셀(120))의 측부 상에 배열될 수 있다. 워드 라인(WL)(28)은 P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있다. P- 바디 영역(122)의 제 1 부분 및 제 2 부분은 P- 바디 영역(122)의 서로 다른 부분일 수 있다. 예를 들어, 워드 라인(WL)(28)은 메모리 셀(12)의 적어도 2개의 측부 부분 상에 배열될 수 있다.
예를 들어, 워드 라인(WL)(28)은 폴리사이드 물질(예를 들어, 금속 물질 및 실리콘 물질의 조합), 금속 물질, 및/또는 폴리사이드 물질 및 금속 물질의 조합으로 형성될 수 있다. 다른 예시적인 실시예에서, 워드 라인(WL)(28)은 P+ 도핑된 실리콘 물질로 형성될 수 있다. 예시적인 실시예에서, 각각의 워드 라인(WL)(28)은 서로 다른 물질로 형성된 복수의 층을 포함할 수 있다. 예를 들어, 각각의 워드 라인(WL)(28)은 메모리 셀 선택 및 제어 회로(38)의 전압/전류 소스에 폴리사이드층을 연결하기 위해 폴라사이드층 위에 형성되는 층을 포함할 수 있다.
비트 라인(CN)(30)은 P- 바디 영역(122)의 제 2 부분에 연결될 수 있다. 비트 라인(CN)(30)은 금속 물질로 형성될 수 있다. 다른 예시적인 실시예에서, 비트 라인(CN)(30)은 폴리사이드 물질(예를 들어, 금속 물질 및 실리콘 물질의 조합)로 형성될 수 있다. 다른 예시적인 실시예에서, 비트 라인(CN)(30)은 N+ 도핑된 실리콘층으로 형성될 수 있다. 예를 들어, 소스 라인(EN)(32)은 복수의 메모리 셀(12)에 연결될 수 있다. 비트 라인(CN)(30)은 P- 바디 영역(122)의 제 2 부분의 측부 상에 구성될 수 있다.
메모리 셀(12)의 P+ 드레인 영역(124)은 대응 캐리어 주입 라인(EP)(34)에 연결될 수 있다. 예시적인 실시예에서, 메모리 셀(12)의 P+ 드레인 영역(124)은 액셉터 불순물을 포함하는 반도체 물질(예를 들어, 실리콘)로 형성될 수 있다. 예를 들어, P+ 드레인 영역(124)은 붕소 불순물로 도핑된 실리콘 물질로 형성될 수 있다. 예시적인 실시예에서, P+ 드레인 영역(124)은 1020 원자/cm3의 농도를 갖는 액셉터 불순물로 도핑될 수 있다.
예시적인 실시예에서, 캐리어 주입 라인(EP)(34)은 폴리사이드 물질로 형성될 수 있다. 다른 예시적인 실시예에서, 캐리어 주입 라인(EP)(34)은 금속 물질로 형성될 수 있다. 캐리어 주입 라인(EP)(34)은 메모리 셀 어레이(20)의 칼럼 방향으로 수직으로 연장될 수 있고, 복수의 메모리 셀(12)(예를 들어, 일 칼럼의 메모리 셀(12))에 연결될 수 있다. 캐리어 주입 라인(EP)(34)은 금속 물질로 형성될 수 있다. 다른 예시적인 실시예에서, 캐리어 주입 라인(EP)(34)은 폴리사이드 물질(예를 들어, 금속 물질 및 실리콘 물질의 조합)로 형성될 수 있다. 다른 예시적인 실시예에서, 캐리어 주입 라인(EP)(34)은 N+ 도핑된 실리콘층으로 형성될 수 있다.
예시적인 실시예에서, P- 기판(130)은 반도체 물질(예를 들어, 실리콘)로 제조될 수 있고, 메 셀 어레이(20)의 베이스를 형성할 수 있다. 예를 들어, P- 기판(130)은 붕소 불순물을 포함하는 반도체 물질로 제조될 수 있다. 예시적인 실시예에서, P- 기판(130)은 1015 원자/cm3의 농도를 갖는 붕소 불순물을 포함하는 실리콘으로 제조될 수 있다. 대안의 예시적인 실시예에서, 복수의 P- 기판(130)이 메모리 셀 어레이(20)의 베이스를 형성할 수 있고, 또는, 단일 P-기판(130)이 메모리 셀 어레이(20)의 베이스를 형성할 수 있다. 또한, P- 기판(130)은 P-웰(well) 기판의 형태로 제조될 수 있다.
도 3을 참조하면, 본 발명의 대안의 실시예에 따른, 메모리 셀 어레이(20)의 메모리 셀(12)의 단면도가 도시된다. 메모리 셀(12)은 대응 소스 라인(EN)(32)에 연결되는 N+ 소스 영역(120)과, 복수의 워드 라인(WL)(28)에 용량성으로 결합되는 P- 바디 영역(122)과, 대응 캐리어 주입 라인(EP)(34)에 연결되는 P+ 드레인 영역(124)을 포함할 수 있다. N+ 소스 영역(120), P- 바디 영역(122), 및/또는 P+ 드레인 영역(124)은 순차적 인접 관계로 배치될 수 있고, P- 기판(130)에 의해 형성되는 평면으로부터 수직으로 연장될 수 있다. 예시적인 실시예에서, P- 바디 영역(122)은 전하를 누적/저장하도록 구성된 메모리 셀(12)의 전기적 부동 바디 영역일 수 있고, 복수의 워드 라인(WL)(28)으로부터 이격되고 복수의 워드 라인(28)에 용량성으로 결합될 수 있다.
메모리 셀(12)의 N+ 소스 영역(120)은 대응 소스 라인(EN)(32)에 연결될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)은 도너 불순물을 포함하는 반도체 물질(예를 들어, 실리콘)으로 형성될 수 있다. 예를 들어, N+ 소스 영역(120)은 인 또는 비소 불순물로 도핑된 실리콘 물질로 형성될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)은 1020 원자/cm3의 농도를 갖는 인 또는 비소로 도핑되는 실리콘 물질로 형성될 수 있다.
예시적인 실시예에서, 소스 라인(EN)(32)은 금속 물질로 형성될 수 있다. 다른 예시적인 실시예에서, 소스 라인(EN)(32)은 폴리사이드 물질(예를 들어, 금속 물질 및 실리콘 물질의 조합)로 형성될 수 있다. 다른 예시적인 실시예에서, 소스 라인(EN)(32)은 N+ 도핑된 실리콘층으로 형성될 수 있다. 소스 라인(EN)(32)은 메모리 셀 어레이(20)의 메모리 셀(12)에 지정 전위를 제공할 수 있다. 예를 들어, 소스 라인(EN)(32)은 복수의 메모리 셀(12)(예를 들어, 일 칼럼 또는 일 로우의 메모리 셀)에 연결될 수 있다. 소스 라인(EN)(32)은 N+ 소스 영역(120)의 측부 상에 구성될 수 있다.
메모리 셀(12)의 P- 바디 영역(122)은 복수의 대응 워드 라인(WL)(28)에 용량성으로 결합될 수 있다. 예시적인 실시예에서, P- 바디 영역(122)은 도핑되지 않은 반도체 물질(예를 들어, 진성 실리콘)로 형성되는 제 1 부분 및 제 2 부분을 가질 수 있다. 예시적인 실시예에서, P- 바디 영역(122)은 액셉터 불순물을 포함하는 반도체 물질(예를 들어, 실리콘)로 형성될 수 있다. P- 바디 영역(122)은 붕소 불순물로 도핑된 실리콘 물질로 형성될 수 있다. 예시적인 실시예에서, P- 바디 영역(122)은 1015 원자/cm3의 농도를 갖는 액셉터 불순물을 갖는 실리콘 물질로 형성될 수 있다.
복수의 워드 라인(WL)(28)은 P- 바디 영역(122)에 용량성으로 결합될 수 있다. 복수의 워드 라인(WL)(28)은 메모리 셀 어레이(20)의 로우 방향으로 배향될 수 있고, 복수의 메모리 셀(12)에 연결될 수 있다. 복수의 워드 라인(WL)(28)은 P- 바디 영역(122)의 제 1 부분에 용량성으로 결합되는 제 1 워드 라인(WL1)(28a)과, P- 바디 영역(122)의 제 2 부분에 용량성으로 결합되는 제 2 워드 라인(WL2)(28b)을 포함할 수 있다. P- 바디 영역(122)의 제 1 부분 및 제 2 부분은 P- 바디 영역(122)의 서로 다른 부분일 수 있다. 복수의 워드 라인(WL)(28)이 메모리 셀(12)의 측부 부분 상에 배열될 수 있다(예를 들어, 메모리 셀 어레이(20)의 로우 방향 상에 위치하는 메모리 셀(12)). 예시적인 실시예에서, 제 1 워드 라인(WL1)(28a) 및 제 2 워드 라인(WL2)(28b)은 P- 바디 영역(122)의 대향 측부 상에 구성될 수 있다. 다른 예시적인 실시예에서, 제 1 워드 라인(WL1) 및 제 2 워드 라인(WL2)(28b)은 P- 바디 영역(122)의 대향 측부 상에 구성될 수 있다.
예를 들어, 워드 라인(WL)(28)은 폴리사이드 물질(예를 들어, 금속 물질 및 실리콘 물질의 조합), 금속 물질, 및/또는 폴리사이드 물질 및 금속 물질의 조합으로 형성될 수 있다. 다른 예시적인 실시예에서, 워드 라인(WL)(28)은 P+ 도핑된 실리콘 물질로 형성될 수 있다. 예시적인 실시예에서, 각각의 워드 라인(WL)(28)은 서로 다른 물질로 형성된 복수의 층을 포함할 수 있다. 예를 들어, 각각의 워드 라인(WL)(28)은 메모리 셀 선택 및 제어 회로(38)의 전압/전류 소스에 폴리사이드층을 연결하기 위해 폴리사이드층 위에 형성되는 층을 포함할 수 있다.
비트 라인(CN)(30)은 P- 바디 영역(122)의 제 2 부분에 연결될 수 있다. 비트 라인(CN)(30)은 P- 바디 영역(122)의 제 2 부분의 일 측부 상에 구성될 수 있다. 예를 들어, 비트 라인(CN)(30)은 제 2 워드 라인(WL2)(28b)으로부터 P- 바디 영역(122)의 제 2 부분의 대향 측부 상에 구성될 수 있다. 비트 라인(CN)(30)은 금속 물질로 형성될 수 있다. 다른 예시적인 실시예에서, 비트 라인(CN)(30)은 폴리사이드 물질(예를 들어, 금속 물질 및 실리콘 물질의 조합)로 형성될 수 있다. 다른 예시적인 실시예에서, 비트 라인(CN)(30)은 N+ 도핑된 실리콘층으로 형성될 수 있다. 예를 들어, 소스 라인(EN)(32)은 복수의 메모리 셀(12)에 연결될 수 있다.
메모리 셀(12)의 P+ 드레인 영역(124)은 대응 캐리어 주입 라인(EP)(34)에 연결될 수 있다. 예시적인 실시예에서, 메모리 셀(12)의 P+ 드레인 영역(124)은 액셉터 불순물을 포함하는 반도체 물질(예를 들어, 실리콘)로 형성될 수 있다. 예를 들어, P+ 드레인 영역(124)은 붕소 불순물로 도핑된 실리콘 물질로 형성될 수 있다. 예시적인 실시예에서, P+ 드레인 영역(124)은 1020 원자/cm3의 농도를 갖는 액셉터 불순물로 도핑될 수 있다.
예시적인 실시예에서, 캐리어 주입 라인(EP)(34)은 폴리사이드 물질로 형성될 수 있다. 다른 예시적인 실시예에서, 캐리어 주입 라인(EP)(34)은 금속 물질로 형성될 수 있다. 캐리어 주입 라인(EP)(34)은 메모리 셀 어레이(20)의 칼럼 방향으로 수직으로 연장될 수 있고, 복수의 메모리 셀(12)(예를 들어, 일 칼럼의 메모리 셀(12))에 연결될 수 있다. 캐리어 주입 라인(EP)(34)은 금속 물질로 형성될 수 있다. 다른 예시적인 실시예에서, 캐리어 주입 라인(EP)(34)은 폴리사이드 물질(예를 들어, 금속 물질 및 실리콘 물질의 조합)로 형성될 수 있다. 다른 예시적인 실시예에서, 캐리어 주입 라인(EP)(34)은 N+ 도핑된 실리콘층으로 형성될 수 있다.
예시적인 실시예에서, P- 기판(130)은 액셉터 불순물을 포함하는 반도체 물질(예를 들어, 실리콘)로 제조될 수 있고, 메모리 셀 어레이(20)의 베이스를 형성할 수 있다. 예를 들어, P- 기판(130)은 붕소 불순물을 포함하는 반도체 물질로 제조될 수 있다. 예시적인 실시예에서, P- 기판(130)은 1015 원자/cm3의 농도를 갖는 붕소 불순물을 포함하는 실리콘으로 제조될 수 있다. 대안의 예시적인 실시예에서, 복수의 P- 기판(130)이 메모리 셀 어레이(20)의 베이스를 형성할 수 있고, 또는 단일 P- 기판(130)이 메모리 셀 어레이(20)의 베이스를 형성할 수 있다. 또한, P- 기판(130)은 P-웰 기판의 형태로 제조될 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 따른, 메모리 셀 어레이(20)의 메모리 셀의 개략도가 도시된다. 메모리 셀(12)은 서로 연결되는 제 1 쌍극성 트랜지스터(14a) 및 제 2 쌍극성 트랜지스터(14b)를 포함할 수 있다. 예를 들어, 제 1 쌍극성 트랜지스터(14a) 및/또는 제 2 쌍극성 트랜지스터(14b)는 NPN 쌍극성 트랜지스터 또는 PNP 쌍극성 트랜지스터일 수 있다. 제 1 쌍극성 트랜지스터(14a)는 NPN쌍극성 트랜지스터이고 제 2 쌍극성 트랜지스터(14b)는 PNP 쌍극성 트랜지스터일 수 있다. 다른 예시적인 실시예에서, 제 1 메모리 트랜지스터(14a)는 PNP 쌍극성 트랜지스터이고 제 2 메모리 트랜지스터(14b)는 NPN 쌍극성 트랜지스터일 수 있다. 메모리 셀(12)은 각자의 워드 라인(EN)(28), 각자의 비트 라인(NC)(30), 각자의 소스 라인(EN)(32), 및/또는 각자의 캐리어 주입 라인(EP)(34)에 연결될 수 있다. 선택된 워드 라인(WL)(28), 선택된 비트 라인(CN)(30), 선택된 소스 라인(EN)(32), 및/또는 선택된 캐리어 주입 라인(EP)(34)에 적절한 제어 신호를 인가함으로써 선택된 메모리 셀(12)에/로부터 데이터가 기록/판독될 수 있다. 예시적인 실시예에서, 워드 라인(WL)(28)은 캐리어 주입 라인(EP)(34)에 수평 방향으로 평행하게 연장될 수 있다.
각자의 비트 라인(CN)(30)은 일정 전력원(402)(예를 들어, 전위 소스 및 전류 소스) 및/또는 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로에 연결될 수 있다. 예를 들어, 각자의 비트 라인(CN)(30)이 디커플링 저항기(40)를 통해 데이터 기록 및 감지 회로(36)에 연결될 수 있다. 디커플링 저항기(40)는, 다양한 작동 중(예를 들어, 판독 또는 기록 작동 중) P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션의 장벽 전위를 낮추기 위해, 지정 저항을 가질 수 있다. 예시적인 실시예에서, 디커플링 저항기(40)는 로직 로우를 나타낼 수 있는 전류(예를 들어, 이진 "0" 데이터 상태)와 로직 하이를 나타낼 수 있는 전류(예를 들어, 이진 "0" 데이터 상태) 사이에서 전류를 발생시키기 위해 지정 저항을 가질 수 있다. 다른 예시적인 실시예에서, 디커플링 저항기(40)는 0.5 전위 강하를 발생시키기 위해 지정 저항을 가질 수 있다. 하나 이상의 제어 신호가 선택된 워드 라인(WL)(28), 선택된 비트 라인(CN)(30), 선택된 소스 라인(EN)(32), 및/또는 선택된 캐리어 주입 라인(EP)(34)을 통해 하나 이상의 선택된 메모리 셀(12)에 인가될 수 있다. 전위 및/또는 전류는 하나 이상의 선택된 메모리 셀(12)에 의해 발생될 수 있고, 대응 비트 라인(CN)(30) 및 디커플링 저항기(40)를 통해 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로에 출력될 수 있다.
또한, 하나 이상의 대응하는 워드 라인(WL)(28), 소스 라인(EN)(32), 및/또는 캐리어 주입 라인(EP)(34)을 통해 하나 이상의 제어 신호를 인가함으로써, 하나 이상의 선택된 메모리 셀(12)에 데이터 상태가 기록될 수 있다. 대응 워드 라인(WL)(28) 및/또는 캐리어 주입 라인(EP)(34)을 통해 인가되는 하나 이상의 제어 신호는, 메모리 셀(12)에 요망 데이터 상태를 기록하기 위해, 메모리 셀(12)의 제 2 쌍극성 트랜지스터(14b)를 제어할 수 있다. 데이터 상태가 워드 라인(WL) 및/또는 캐리어 주입 라인(EP)(34)을 통해 메모리 셀로부터/에 판독/기록되는 경우에, 비트 라인(CN)(30)은 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로에 연결될 수 있고, 소스 라인(EN)(32)은 데이터 기록 및 감지 회로(36)의 접지부(Vss)에 별도로 연결될 수 있다. 예시적인 실시예에서, 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로와, 데이터 기록 및 감지 회로(36)의 전압/전류 소스는, 메모리 셀 어레이(20)의 대향 측부 상에 구성될 수 있다. 다른 예시적인 실시예에서, 데이터 기록 및 감지 회로(36)는 메모리 셀 어레이(20)의 대향 측부 상에 구성된 복수의 데이터 감지 증폭기 회로를 포함할 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 따라, 도 4에 도시되는 바와 같은, 복수의 메모리 셀(12)을 갖는 메모리 셀 어레이(20)의 적어도 일부분의 개략도가 도시된다. 상술한 바와 같이, 메모리 셀(12)은 서로 연결된 제 1 쌍극성 트랜지스터(14a) 및 제 2 쌍극성 트랜지스터(14b)를 포함할 수 있다. 제 1 쌍극성 트랜지스터(14a)는 NPN 쌍극성 트랜지스터이고 제 2 쌍극성 트랜지스터(14b)는 PNP 쌍극성 트랜지스터일 수 있다. 메모리 셀(12)은 각자의 워드 라인(WL)(28), 각자의 비트 라인(CN)(30), 각자의 소스 라인(EN)(32), 및/또는 각자의 캐리어 주입 라인(EP)(34)에 연결될 수 있다. 각자의 비트 라인(CN)(30)은 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로에 연결될 수 있다. 예를 들어, 각자의 비트 라인(CN)(30)은 디커플링 저항기(40)를 통해 데이터 기록 및 감지 회로(36)에 연결될 수 있다.
도 5에 도시되는 바와 같이, 복수의 메모리 셀(12)은 비트 라인(CN)(30) 및 디커플링 저항기(40)를 통해 일정 전력원(402)(예를 들어, 전위 소스 또는 전류 소스)에 연결될 수 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)의 복수의 로우 및 칼럼의 메모리 셀(12)이 일정 전력원(402)에 연결될 수 있다. 일정 전력원(402)에 연결되는 메모리 셀(12)의 로우 및 칼럼의 수는 예를 들어, 4x4, 16x16, 32x32, 64x64, 등과 같이, 대칭으로 변할 수 있으나, 위 예에 제한되지 않는다. 또한, 일정 전력원(402)에 연결되는 메모리 셀(12)의 로우 및 칼럼의 수가, 4x2, 8x4, 16x32, 등과 같이 비대칭일 수 있으나, 위 예에 제한되지 않는다.
예시적인 실시예에서, 메모리 셀(12)은, 먼저 "클리어" 작업을 실행함으로써 주어진 로우의 메모리 셀(12)이 제 1 지정 데이터 상태로 기록되는, 2-단계 작동을 이용하여 기록될 수 있다(선택된 로우의 모든 메모리 셀(12)이 로직 로우(이진 "0" 데이터 상태)로 기록 또는 프로그래밍된다). 특히, 선택된 로우의 각각의 메모리 셀(12)의 P- 바디 영역(122)의 제 1 부분은 로직 로우(이진 "0" 데이터 상태)에 대응하는 농도를 갖는 다수 캐리어를 저장하도록 제어된다. 그 후, 선택된 메모리 셀(12)이 제 2 지정 데이터 상태로 기록될 수 있다(예를 들어, 제 2 지정 데이터 상태, 로직 하이(이진 "1" 데이터 상태)로 선택적 기록 작동). 예를 들어, 메모리 셀(12)의 P- 바디 영역(122)의 제 1 부분은 로직 하이(예를 들어, 이진 "1" 데이터 상태)에 대응하는 농도를 갖는 다수 캐리어를 저장하도록 제어될 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 따라 도 5에 도시되는 바와 같은 메모리 셀(12) 상에서 다양한 작동을 실행하기 위한 제어 신호 전압 파형이 도시된다. 예를 들어, 다양한 작동은 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동, 판독 작동, 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태) 작동, 및/또는 리프레시 작동을 실행하도록 구성된 제어 신호를 포함할 수 있다. 다양한 작동을 실행하기 전에, 제어 신호는 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 하이(이진 "1" 데이터 상태) 또는 로직 로우(이진 "0" 데이터 상태))를 유지하기 위해 홀드 작동(hold operation)을 실행하도록 구성될 수 있다. 특히, 제어 신호는 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 또는 로직 하이(이진 "1" 데이터 상태))의 보유 시간을 최대화시키기 위해, 홀드 작동을 실행하도록 구성될 수 있다. 또한, 홀드 작동에 대한 제어 신호는 메모리 셀(12) 내에서 활동(activities) 또는 전계(예를 들어, 전하 누설을 야기할 수 있는 정션 간 전계)를 제거 또는 감소시키도록 구성될 수 있다. 예시적인 실시예에서, 홀드 작동 중, 메모리 셀(12)의 P- 바디 영역(122)의 하나 이상의 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 음 전위가 인가될 수 있고, 비트 라인(CN)(30) 및 디커플링 저항기(40)를 통해 P- 바디 영역(122)의 제 2 부분에 일정 전위가 인가될 수 있다. 다른 영역(예를 들어, N+ 소스 영역(120) 및 P+ 드레인 영역(124))에 인가되는 전위는 0V로 유지될 수 있다.
예를 들어, (가령, 메모리 셀(12)의 P- 영역(122)에 용량성으로 결합되는) 워드 라인(WL)(28)에 인가되는 음전위는 -2.0V 일 수 있다. 비트 라인(CN)(30) 및 디커플링 저항기(40)를 통해 P- 바디 영역(122)의 제 2 부분에 인가되는 일정 전위는 1.4V 일 수 있다. 홀드 작동 중, N+ 소스 영역(120)과 P- 바디 영역(122)의 제 1 부분 사이의 정션과, P+ 드레인 영역(124)과 P- 바디 영역(122)의 제 2 부분 사이의 정션은, 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 하이(이진 "1" 데이터 상태) 또는 로직 로우(이진 "0" 데이터 상태))를 보유하기 위해, 역으로 바이어스될 수 있다.
예시적인 실시예에서, 제어 신호는 하나 이상의 선택된 메모리 셀(12)에 하나 이상의 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동을 실행하도록 구성될 수 있다. 예를 들어, 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동은 하나 이상의 선택된 메모리 셀(12)의 P- 바디 영역(122)에 축적/저장될 수 있는 전하 캐리어를 공핍시키기 위해, 하나 이상의 선택된 메모리 셀(12)에 대해 실행될 수 있다. 메모리 셀(12)의 다양한 영역에 다양한 전위가 인가될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)에 인가되는 전위는 접지 전위(Vss)에 연결될 수 있고, P+ 드레인 영역(124)은 0V 에서 유지될 수 있다. 1.4V의 일정 전위는 디커플링 저항기(40)를 통해 P- 바디 영역(122)의 제 2 부분에 인가될 수 있다. P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. 예시적인 실시예에서, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 0.5V로 상승할 수 있다.
이러한 바이어스 하에서, N+ 소스 영역(120)과 P- 바디 영역(122)의 제 1 부분과 사이의 정션과, P- 바디 영역(122)의 제 1 부분과 P- 바디 영역(122)의 제 2 부분 사이의 정션이 순방향으로 바이어스될 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 역방향으로 바이어스될 수 있다. P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 2 부분으로 유동하여, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 전위 장벽을 낮춘다. 또한, P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어(예를 들어, 정공)가 N+ 소스 영역(120)으로 유동할 수 있다. 따라서, P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 2 부분 및/또는 N+ 소스 영역(120)을 통해 공핍될 수 있다. P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어를 제거함으로써, 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 메모리 셀(12)에 기록될 수 있다.
예시적인 실시예에서, 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우(row)의 하나 이상의 선택된 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 판독 작동을 실행하도록 구성될 수 있다. 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우(row)의 하나 이상의 선택된 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 리프레시 작동을 실행하도록 또한 구성될 수 있다. 예시적인 실시예에서, 제어 신호는 판독 작동 및 리프레시 작동을 동시에 실행하도록 구성될 수 있다.
제어 신호는 비트 라인(CN)(30)을 통한 판독 작동 및/또는 리프레시 작동을 구현하도록 지정 전위로 구성될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)은 소스 라인(EN)(32)을 통해 접지부(Vss)에 연결될 수 있고, 디커플링 저항기(40)를 통해(예를 들어, 0.5V 강하) P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 일정 전위는 1.4V로 유지될 수 있다. P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위와, P+ 드레인 영역(124)에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. 예시적인 실시예에서, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 -1.0V 로 상승할 수 있다. 캐리어 주입 라인(EP)(34)을 통해 P+ 드레인 영역(124)에 인가되는 전위는 1.4V로 상승할 수 있다.
이러한 바이어스 하에서, 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 메모리 셀(12)에 저장될 때, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 2 부분을 향해 유동할 수 있다. P- 바디 영역(122)의 제 2 부분으로 유동되는 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분의 전위를 낮출 수 있다. 또한, P- 바디 영역(122)의 제 2 부분으로 유동되는 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 전위 장벽을 낮출 수 있다. 그러나, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 역방향 바이어스 상태를 유지하거나, 약하게 순방향으로 바이어스될 수 있다(예를 들어, 역방향 바이어스 전압 위에, 그리고, 방향 바이어스 전위 아래에 있을 수 있다). P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 역방향 바이어스되거나 약하게 순방향 바이어스될 때, (기준 전위 또는 전류에 비해) 소량의 전위 및 전류가 발생되거나 전혀 발생되지 않을 수 있다. 데이터 기록 및 감지 회로(36) 내 데이터 감지 증폭기는 P- 바디 영역(122)의 제 2 부분에 연결되는 비트 라인(CN)(30)을 통해 소량의 전위 또는 전류를 검출할 수 있고, 또는, 전위 또는 전류가 전혀 검출되지 않을 수도 있다.
판독 작동과 동시에, 제어 신호는 리프레시 작동을 실행하도록 구성될 수 있다. 판독 작동 중 바이어스 하에서, P- 바디 영역(122)의 제 1 부분과 N+ 소스 영역(120) 사이의 정션은 순방향 바이어스될 수 있다. P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 잔류 다수 캐리어(예를 들어, 정공)이 P- 바디 영역(122)의 제 1 부분으로부터 공핍될 수 있다. 또한, 상술한 바와 같이, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 정공)가, P- 바디 영역(122)의 제 1 부분으로부터 P- 바디 영역(122)의 제 2 부분으로 유동할 수 있고, 따라서, P- 바디 영역(122)의 제 2 부분에서 전위를 하강시킬 수 있다. 따라서, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 1 부분으로부터 공핍될 수 있고, 로직 로우(예를 들어, 이진 "0" 데이터 상태)는 리프레시될 수 있다.
예시적인 실시예에서, 제어 신호는, 메모리 셀 어레이(20)의 하나 이상의 선택된 로우의 하나 이상의 선택된 메모리 셀(12)에 로직 하이(예를 들어, 이진 "1" 데이터 상태)를 기록하도록 구성될 수 있다. 예를 들어, 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태) 작동은 전체 메모리 셀 어레이(20) 또는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우 상에서 실행될 수 있다. 다른 예시적인 실시예에서, 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태) 작동은 P- 바디 영역(122) 내 다수 캐리어의 축적/저장을 야기하도록 구성되는 제어 신호를 가질 수 있다.
예시적인 실시예에서, 메모리 셀(12)의 N+ 소스 영역(120)에 인가되는 전위는 소스 라인(EN)(32)을 통해 접지부(Vss)에 연결될 수 있고, 디커플링 저항기(40)를 통해(예를 들어, 0.5V 강하) 메모리 셀(12)의 P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 일정 전위는, 홀드 작동 중의 전위와 동일한 전위로 유지될 수 있다. 예를 들어, P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위는 1.4V로 유지될 수 있다.
P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위와, P+ 드레인 영역(124)에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. 예를 들어, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는, -2.0V로부터 0.5V까지 상승할 수 있다. 캐리어 주입 라인(EP)(34)을 통해 P+ 드레인 영역(124)에 인가되는 전위는 0V로부터 1.4V까지 상승할 수 있다.
이러한 바이어스 하에서, N+ 소스 영역(120)과 P- 바디 영역(122)의 제 1 부분 사이의 정션, P- 바디 영역(122)의 제 1 부분과 P- 바디 영역(122)의 제 2 부분 사이의 정션, 그리고, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 순방향 바이어스될 수 있다. 예를 들어, P- 바디 영역(122)의 제 1 부분의 다수 캐리어(예를 들어, 정공)가 P- 바디 영역(122)의 제 2 부분을 향해 유동할 수 있다. P- 바디 영역(122)의 제 2 부분으로의 다수 캐리어의 유동은 P- 바디 영역(122)의 제 2 부분에서 전위를 낮출 수 있고, 따라서, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서의 전위 장벽을 낮출 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 (예를 들어, 순방향 바이어스 임계 전위 위로) 순방향 바이어스될 수 있다. 추가적인 다수 캐리어(예를 들어, 정공)가 P+ 드레인 영역(124)과 P- 바디 영역(122)의 제 2 부분 사이의 순방향 바이어스 정션을 통해 P- 바디 영역(122)의 제 1 부분을 향해 유동할 수 있다. 이어서, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28) 상에 인가되는 전위는 0.5V로부터 -2.0V로 하강할 수 있다. 따라서, 지정 양의 다수 캐리어(예를 들어, 정공)가 P+ 드레인 영역(124)과 P- 바디 영역(122)의 제 2 부분을 통해 P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있다. P- 바디 영역(122)의 제 1 부분(예를 들어, 워드 라인(WL)(28)에 용량성 결합됨)에 축적/저장되는 지정 양의 전하 캐리어는 메모리 셀(12)에 로직 하이(예를 들어, 이진 "1" 데이터 상태)가 기록될 수 있음을 나타낼 수 있다.
다시, 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우(row)의 하나 이상의 선택된 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 제 2 판독 작동을 실행하도록 구성될 수 있다. 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우(row)의 하나 이상의 선택된 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 리프레시 작동을 실행하도록 또한 구성될 수 있다. 예시적인 실시예에서, 제어 신호는 판독 작동 및 리프레시 작동을 동시에 실행하도록 구성될 수 있다.
제어 신호는 비트 라인(CN)(30)을 통한 판독 작동과 리프레시 작동을 구현하도록 지정 전위로 구성될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)은 소스 라인(EN)(32)을 통해 접지부(Vss)에 연결될 수 있고, 디커플링 저항기(40)를 통해(예를 들어, 0.5V 강하) P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 일정 전위는 1.4V로 유지될 수 있다. P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위와, P+ 드레인 영역(124)에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. 예시적인 실시예에서, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 -1.0V 로 상승할 수 있다. 캐리어 주입 라인(EP)(34)을 통해 P+ 드레인 영역(124)에 인가되는 전위는 1.4V로 상승할 수 있다.
이러한 바이어스 하에서, 로직 하이(예를 들어, 이진 "1" 데이터 상태)가 메모리 셀(12)에 저장될 때, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 로직 하이(예를 들어, 이진 "1" 데이터 상태)를 나타낼 수 있음)는 P- 바디 영역(122)의 제 2 부분을 향해 유동할 수 있다. P- 바디 영역(122)의 제 2 부분으로 유동되는 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분의 전위를 낮출 수 있다. 또한, P- 바디 영역(122)의 제 2 부분으로 유동되는 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 전위 장벽을 낮출 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 (예를 들어, 순방향 바이어스 임계 전위 위로) 순방향 바이어스될 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 순방향 바이어스될 때, 지정 양의 전위 및/또는 전류가 발생될 수 있다. 데이터 기록 및 감지 회로(36) 내 데이터 감지 증폭기는 P- 바디 영역(122)의 제 2 부분에 연결되는 비트 라인(CN)(30) 및 디커플링 저항기(40)를 통해 (기준 전위 또는 전류에 비교되는) 발생된 전위 또는 전류를 검출할 수 있다.
판독 작동과 동시에, 제어 신호는 리프레시 작동을 실행하도록 구성될 수 있다. 판독 작동 중 바이어스 하에서, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 순방향 바이어스될 수 있다. 지정 양의 다수 캐리어(예를 들어, 정공)는 P+ 드레인 영역(124)으로부터 P- 바디 영역(122)의 제 2 부분을 통해 P- 바디 영역(122)의 제 1 부분으로 유동될 수 있다. P+ 드레인 영역(124)으로부터 지정 양의 다수 캐리어의 유동은, P+ 드레인 영역(124)에서 전위를 점진적으로 낮출 수 있다. 또한, P- 바디 영역(122)의 제 1 부분과 N+ 소스 영역(120) 사이의 정션은 순방향 바이어스될 수 있고, 따라서, 지정 양의 전자가 N+ 소스 영역(120)으로부터 P- 바디 영역(122)의 제 1 부분으로 유동할 수 있다. 전자의 유동은 P- 바디 영역(122)의 제 1 부분으로 다수 캐리어(예를 들어, 정공)의 유동을 촉진시킬 수 있다. (예를 들어, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는) 워드 라인(WL)(28)에 인가되는 전위는 -1.0V로부터 -2.0V로 낮춰질 수 있고, 따라서, 지정 양의 다수 캐리어가 P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있다. 따라서, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 1 부분에 복원될 수 있고, 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 리프레시될 수 있다.
도 7을 참조하면, 본 발명의 대안의 실시예에 따른 메모리 셀 어레이(20)의 메모리 셀(12)의 개략도가 도시된다. 도 7에 도시되는 메모리 셀(12)은, 비트 라인(30)이 디커플링 저항기(40)를 통해 캐리어 주입 라인(EP)(34)에 연결될 수 있다는 점을 제외하곤, 도 4에 도시되는 메모리 셀(12)과 유사할 수 있다. 비트 라인(CN)(30)에 인가되는 전위는 캐리어 주입 라인(EP)(34)에 인가되는 전위와 연계될 수 있다. 예를 들어, 비트 라인(CN)(30)에 인가되는 전위는 캐리어 주입 라인(EP)(34)에 인가되는 전위 빼기 디커플링 저항기(R0)(40)에서의 전위 강하와 같을 수 있다.
각자의 비트 라인(CN)(30)은 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로(36)에 연결될 수 있다. 예를 들어, 각자의 비트 라인(CN)(30)은 디커플링 저항기(40)를 통해 데이터 기록 및 감지 회로(36)에 연결될 수 있다. 디커플링 저항기(40)는, 다양한 작동(예를 들어, 판독 또는 기록 작동) 중 P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션의 장벽 전위를 낮추기 위해, 지정 저항을 가질 수 있다. 예시적인 실시예에서, 디커플링 저항기(40)는, 선택된 메모리 셀(12)에 의해 발생되는 전위 및/또는 전류가 P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 에너지 장벽을 낮출 수 있도록 하는 저항을 가질 수 있다.
도 8을 참조하면, 본 발명의 대안의 실시예에 따라 도 7에 도시되는 바와 같은 복수의 메모리 셀(12)을 갖는 메모리 셀 어레이(20)의 적어도 일부분의 개략도가 도시된다. 도 8에 도시되는 메모리 셀 어레이(20)는, 비트 라인(CN)(30)이 디커플링 저항기(40)를 통해 캐리어 주입 라인(EP)(34)에 연결될 수 있다는 점을 제외하곤, 도 5에 도시되는 메모리 셀 어레이(20)와 유사할 수 있다. 상술한 바와 같이, 메모리 셀(12)은 각자의 워드 라인(WL)(28), 각자의 비트 라인(CN)(30), 각자의 소스 라인(EN)(32), 및/또는 각자의 캐리어 주입 라인(EP)(34)에 연결될 수 있다. 각자의 비트 라인(CN)(30)은 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로에 연결될 수 있다. 예를 들어, 각자의 비트 라인(CN)(30)이 디커플링 저항기(40)를 통해 데이터 기록 및 감지 회로(36)에 연결될 수 있다.
도 8에 도시되는 바와 같이, 메모리 셀 어레이(20)의 칼럼 방향으로 구성되는 복수의 메모리 셀(12)은, 각자의 캐리어 주입 라인(EP)(34)에 연결될 수 있다. 메모리 셀 어레이(20)의 칼럼 방향으로 구성되는 복수의 메모리 셀(12)의 비트 라인(CN)(30)은 각자의 디커플링 저항기(40)를 통해 각자의 캐리어 주입 라인(EP)(34)에 연결될 수 있다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 도 8에 도시되는 바와 같은 메모리 셀(12) 상에서 다양한 작동을 실행하기 위한 제어 신호 전압 파형이 도시된다. 예를 들어, 다양한 작동은, 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동, 판독 작동, 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태) 작동, 및/또는 리프레시 작동을 실행하도록 구성되는 제어 신호를 포함할 수 있다. 다양한 작동을 실행하기 전에, 제어 신호는, 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 하이(이진 "1" 데이터 상태) 또는 로직 로우(이진 "0" 데이터 상태))를 유지하기 위해 홀드 작동을 실행하도록 구성될 수 있다. 특히, 제어 신호는 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 보유 시간을 최대화시키기 위해, 홀드 작동을 실행하도록 구성될 수 있다. 또한, 홀드 작동을 위한 제어 신호는 메모리 셀(12) 내에 활동 또는 전계(예를 들어, 전하 누설을 일으킬 수 있는 정션 간의 전계)를 제거하거나 감소시키도록 구성될 수 있다. 예시적인 실시예에서, 홀드 작동 중, 메모리 셀(12)의 P- 바디 영역(122)의 하나 이상의 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 음전위가 인가될 수 있고, 디커플링 저항기(40)를 통해 P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 일정 전위가 인가될 수 있다. 다른 영역(예를 들어, N+ 소스 영역(120) 및/또는 P+ 드레인 영역(124))에 인가되는 전위는 0V로 유지될 수 있다.
예를 들어, (메모리 셀(12)의 P- 영역(122)에 용량성 결합되는) 워드 라인(WL)(28)에 인가되는 음전위는 -2.0V일 수 있다. P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(30)에 인가되는 일정 전위는 1.4V 일 수 있다. 홀드 작동 중, N+ 소스 영역(120)과 P- 바디 영역(122)의 제 1 부분 사이의 정션과, P+ 드레인 영역(124)과 P- 바디 영역(122)의 제 2 부분 사이의 정션은 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 하이(이진 "1" 데이터 상태) 또는 로직 로우(이진 "0" 데이터 상태))를 보유하기 위해 역방향 바이어스될 수 있다.
예시적인 실시예에서, 제어 신호는 하나 이상의 선택된 메모리 셀(12)에 대한 하나 이상의 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동을 실행하도록 구성될 수 있다. 예를 들어, 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동은, 하나 이상의 선택된 메모리 셀(12)의 P- 바디 영역(122)에 축적/저장될 수 있는 전하 캐리어를 공핍시키기 위해, 하나 이상의 선택된 메모리 셀(12)에 대해 실행될 수 있다. 다양한 전위가 메모리 셀(12)의 다양한 영역에 인가될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)에 인가되는 전위는 접지부(Vss)에 연결될 수 있고, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124)에 이르는 비트 라인(CN)에 인가되는 전위는 홀드 작동 중 인가되는 전위와 동일하게 유지될 수 있다. P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. 예시적인 실시예에서, P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN) 및 P+ 드레인 영역(124)에 인가된 전위는 0V로 유지될 수 있다. P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 -2.0V로부터 0.5V까지 상승할 수 있다.
이러한 바이어스 하에서, N+ 소스 영역(120)과 P- 바디 영역(122)의 제 1 부분 사이의 정션과, P- 바디 영역(122)의 제 1 부분과 P- 바디 영역(122)의 제 2 부분 사이의 정션은 순방향 바이어스될 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 역방향 바이어스될 수 있다. P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 2 부분으로 유동할 수 있고, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 전위 장벽을 낮출 수 있다. 또한, P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어(예를 들어, 정공)가 N+ 소스 영역(120)으로 유동할 수 있다. 따라서, P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 2 부분 및/또는 N+ 소스 영역(120)을 통해 공핍될 수 있다. P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어를 제거함으로써, 메모리 셀(12)에 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 기록될 수 있다.
예시적인 실시예에서, 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우의 하나 이상의 선택된 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 판독 작동을 실행하도록 구성될 수 있다. 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우의 하나 이상의 선택된 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 리프레시 작동을 실행하도록 또한 구성될 수 있다. 예시적인 실시예에서, 제어 신호는 판독 작동 및 리프레시 작동을 동시에 실행하도록 구성될 수 있다.
제어 신호는 비트 라인(CN)(30)을 통해 판독 작동 및/또는 리프레시 작동을 구현하기 위해 지정 전위로 구성될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)은 소스 라인(EN)(32)을 통해 접지부(Vss)에 연결될 수 있다. P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위, P+ 드레인 영역(124)에 인가되는 전위, P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. 디커플링 저항기(40)를 통해 P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위는 P+ 드레인 영역(124)에 인가되는 전위에 적어도 부분적으로 기초할 수 있다. 예시적인 실시예에서, P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는, -1.0V까지 상승할 수 있다. 캐리어 주입 라인(EP)(34)을 통해 P+ 드레인 영역(124)에 인가되는 전위는 1.4V까지 상승할 수 있다. 비트 라인(CN)(30)에 인가되는 전위는 P- 바디 영역(122)의 제 2 부분에서 1.4V, 또는, 디커플링 저항기(40) 양단에서 5V 전압 강하 이후 0.9V일 수 있다.
이러한 바이어스 하에서, 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 메모리 셀(12)에 저장될 때, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 2 부분을 향해 유동할 수 있다. P- 바디 영역(122)의 제 2 부분으로 유동하는 (예를 들어, 로직 로우(예를 들어, 이진 "0" 데이터 상태)를 나타내는) 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분의 전위를 낮출 수 있다. 또한, P- 바디 영역(122)의 제 2 부분으로 유동하는 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 전위 장벽을 낮출 수 있다. 그러나, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 (예를 들어, 역방향 바이어스 전압 위로, 그리고 순방향 바이어스 임계 전위 아래로) 역방향 바이어스를 유지할 수 있고, 또는 약하게 순방향 바이어스될 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 역방향 바이어스되거나 약하게 순방향 바이어스될 때, (기준 전위 또는 전류에 비해) 소량의 전위 및 전류가 발생되거나 전혀 발생되지 않을 수 있다. 데이터 기록 및 감지 회로(36) 내 데이터 감지 증폭기는 P- 바디 영역(122)의 제 2 부분에 연결되는 비트 라인(CN)(30)을 통해 소량의 전위 또는 전류를 검출할 수 있고, 또는, 전위 또는 전류가 전혀 검출되지 않을 수도 있다.
판독 작동과 동시에, 제어 신호는 리프레시 작동을 실행하도록 구성될 수 있다. 판독 작동 중 바이어스 하에서, P- 바디 영역(122)의 제 1 부분과 N+ 소스 영역(120) 사이의 정션은 순방향 바이어스될 수 있다. P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 잔류 다수 캐리어(예를 들어, 정공)이 P- 바디 영역(122)의 제 1 부분으로부터 N+ 소스 영역(120)을 통해 공핍될 수 있다. 또한, 상술한 바와 같이, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 정공)가, P- 바디 영역(122)의 제 1 부분으로부터 P- 바디 영역(122)의 제 2 부분으로 유동할 수 있고, 따라서, P- 바디 영역(122)의 제 2 부분에서 전위를 하강시킬 수 있다. 따라서, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 1 부분으로부터 공핍될 수 있고, 로직 로우(예를 들어, 이진 "0" 데이터 상태)는 리프레시될 수 있다.
예시적인 실시예에서, 제어 신호는, 메모리 셀 어레이(20)의 하나 이상의 선택된 로우의 하나 이상의 선택된 메모리 셀(12)에 로직 하이(예를 들어, 이진 "1" 데이터 상태)를 기록하도록 구성될 수 있다. 예를 들어, 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태) 작동은 전체 메모리 셀 어레이(20) 또는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우 상에서 실행될 수 있다. 다른 예시적인 실시예에서, 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태) 작동은 P- 바디 영역(122) 내 다수 캐리어의 축적/저장을 야기하도록 구성되는 제어 신호를 가질 수 있다.
예시적인 실시예에서, 메모리 셀(12)의 N+ 소스 영역(120)에 인가되는 전위는 소스 라인(EN)(32)을 통해 접지부(Vss)에 연결될 수 있다. P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위와, P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위와, P+ 드레인 영역(124)에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. 예를 들어, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는, -2.0V로부터 0.5V까지 상승할 수 있다. 캐리어 주입 라인(EP)(34)을 통해 P+ 드레인 영역(124)에 인가되는 전위는 0V로부터 1.4V까지 상승할 수 있다. 비트 라인(CN)(30)에 인가되는 전위는 1.4V까지 상승할 수 있고, 또는, 디커플링 저항기(40) 양단에서 0.5V 전압 강하 후 P- 바디 영역(122)의 제 2 부분에서 0.9V까지 상승할 수 있다.
이러한 바이어스 하에서, N+ 소스 영역(120)과 P- 바디 영역(122)의 제 1 부분 사이의 정션, P- 바디 영역(122)의 제 1 부분과 P- 바디 영역(122)의 제 2 부분 사이의 정션, 그리고, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 순방향 바이어스될 수 있다. 예를 들어, P- 바디 영역(122)의 제 1 부분의 다수 캐리어(예를 들어, 정공)가 P- 바디 영역(122)의 제 2 부분을 향해 유동할 수 있다. P- 바디 영역(122)의 제 2 부분으로의 다수 캐리어의 유동은 P- 바디 영역(122)의 제 2 부분에서 전위를 낮출 수 있고, 따라서, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서의 전위 장벽을 낮출 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 (예를 들어, 순방향 바이어스 임계 전위 위로) 순방향 바이어스될 수 있다. 추가적인 다수 캐리어(예를 들어, 정공)가 P+ 드레인 영역(124)과 의 P- 바디 영역(122)의 제 2 부분 사이의 순방향 바이어스 정션을 통해 P- 바디 영역(122)의 제 1 부분을 향해 유동할 수 있다. 이어서, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28) 상에 인가되는 전위는 0.5V로부터 -2.0V로 하강할 수 있다. 따라서, 지정 양의 다수 캐리어(예를 들어, 정공)가 P+ 드레인 영역(124)과 P- 바디 영역(122)의 제 2 부분을 통해 P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있다. P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 전하 캐리어는 메모리 셀(12)에 로직 하이(예를 들어, 이진 "1" 데이터 상태)가 기록될 수 있음을 나타낼 수 있다.
다시, 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우(row)의 하나 이상의 선택된 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 제 2 판독 작동을 실행하도록 구성될 수 있다. 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우(row)의 하나 이상의 선택된 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 리프레시 작동을 실행하도록 또한 구성될 수 있다. 예시적인 실시예에서, 제어 신호는 판독 작동 및 리프레시 작동을 동시에 실행하도록 구성될 수 있다.
제어 신호는 비트 라인(CN)(30)을 통한 판독 작동과 리프레시 작동을 구현하도록 지정 전위로 구성될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)은 소스 라인(EN)(32)을 통해 접지부(Vss)에 연결될 수 있다. P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위와, P+ 드레인 영역(124)에 인가되는 전위와, P- 바디 영역(122)의 제 1 부분에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. 예시적인 실시예에서, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 -1.0V 로 상승할 수 있다. 캐리어 주입 라인(EP)(34)을 통해 P+ 드레인 영역(124)에 인가되는 전위는 1.4V로 상승할 수 있다. 비트 라인(CN)(30)에 인가되는 전위는 1.4V로 상승할 수 있고, 또는, 디커플링 저항기(40) 양단에서 0.5V 전압 강하 이후 P- 바디 영역(122)의 제 2 부분에서 0.9V 일 수 있다.
이러한 바이어스 하에서, 로직 하이(예를 들어, 이진 "1" 데이터 상태)가 메모리 셀(12)에 저장될 때, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 로직 하이(예를 들어, 이진 "1" 데이터 상태)를 나타낼 수 있음)는 P- 바디 영역(122)의 제 2 부분을 향해 유동할 수 있다. P- 바디 영역(122)의 제 2 부분으로 유동되는 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분의 전위를 낮출 수 있다. 또한, P- 바디 영역(122)의 제 2 부분으로 유동되는 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 전위 장벽을 낮출 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 (예를 들어, 순방향 바이어스 임계 전위 위로) 순방향 바이어스될 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 순방향 바이어스될 때, 지정 양의 전위 및/또는 전류가 발생될 수 있다. 데이터 기록 및 감지 회로(36) 내 데이터 감지 증폭기는 P- 바디 영역(122)의 제 2 부분에 연결되는 비트 라인(CN)(30) 및 디커플링 저항기(40)를 통해 (기준 전위 또는 전류에 비교되는) 발생된 전위 또는 전류를 검출할 수 있다.
판독 작동과 동시에, 제어 신호는 리프레시 작동을 실행하도록 구성될 수 있다. 판독 작동 중 바이어스 하에서, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 순방향 바이어스될 수 있다. 지정 양의 다수 캐리어(예를 들어, 정공)는 P+ 드레인 영역(124)으로부터 P- 바디 영역(122)의 제 2 부분을 통해 P- 바디 영역(122)의 제 1 부분으로 유동될 수 있다. P+ 드레인 영역(124)으로부터 지정 양의 다수 캐리어의 유동은, P+ 드레인 영역(124)에서 전위를 점진적으로 낮출 수 있다. P- 바디 영역(122)의 제 2 부분에서의 전위 역시 점진적으로 낮춰질 수 있다. 또한, P- 바디 영역(122)의 제 1 부분과 N+ 소스 영역(120) 사이의 정션은 순방향 바이어스될 수 있고, 따라서, 지정 양의 전자가 N+ 소스 영역(120)으로부터 P- 바디 영역(122)의 제 1 부분으로 유동할 수 있다. 전자의 유동은 P- 바디 영역(122)의 제 1 부분으로 다수 캐리어(예를 들어, 정공)의 유동을 촉진시킬 수 있다. (예를 들어, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는) 워드 라인(WL)(28)에 인가되는 전위는 -1.0V로부터 -2.0V로 낮춰질 수 있고, 따라서, 지정 양의 다수 캐리어가 P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있다. 따라서, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 1 부분에 복원될 수 있고, 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 리프레시될 수 있다.
도 10을 참조하면, 본 발명의 대안의 실시예에 따른 메모리 셀 어레이(20)의 메모리 셀(12)의 개략도가 도시된다. 도 10에 도시되는 메모리 셀(12)은, 캐리어 주입 라인(EP)(34)이 일정 전력원(1002)(예를 들어, 전위 소스 또는 전류 소스)에 연결될 수 있다는 점을 제외하곤, 도 4에 도시되는 메모리 셀(12)과 유사할 수 있다. 다양한 작동(예를 들어, 판독 또는 기록 작동)을 실행하도록 메모리 셀(12)를 적절히 바이어스시키기 위해, 비트 라인(CN)(30) 및 디커플링 저항기(40)를 통해 메모리 셀(12)에 다양한 제어 신호가 인가될 수 있다.
각자의 비트 라인(CN)(30)은 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로(36)에 연결될 수 있다. 예를 들어, 각자의 비트 라인(CN)(30)은 디커플링 저항기(40)를 통해 데이터 기록 및 감지 회로(36)에 연결될 수 있다. 디커플링 저항기(40)는, 다양한 작동(예를 들어, 판독 또는 기록 작동) 중 P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션의 장벽 전위를 낮추기 위해, 지정 저항을 가질 수 있다. 예시적인 실시예에서, 디커플링 저항기(40)는, 선택된 메모리 셀(12)에 의해 발생되는 전위 및/또는 전류가 P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 에너지 장벽을 낮출 수 있도록 하는 저항을 가질 수 있다.
도 11을 참조하면, 본 발명의 대안의 실시예에 따라 도 10에 도시되는 바와 같은 복수의 메모리 셀(12)을 갖는 메모리 셀 어레이(20)의 적어도 일부분의 개략도가 도시된다. 도 11에 도시되는 메모리 셀 어레이(20)는, 캐리어 주입 라인(EP)(34)이 일정 전력원(1002)에 연결될 수 있다는 점을 제외하곤, 도 5에 도시되는 메모리 셀 어레이(20)와 유사할 수 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)의 복수의 로우 및 칼럼의 메모리 셀(12)이 일정 전력원(1002)에 연결될 수 있다. 일정 전력원(1002)에 연결되는 메모리 셀(12)의 로우 및 칼럼의 수는 예를 들어, 4x4, 16x16, 32x32, 64x64, 등과 같이, 대칭으로 변할 수 있으나, 위 예에 제한되지 않는다. 또한, 일정 전력원(402)에 연결되는 메모리 셀(12)의 로우 및 칼럼의 수가, 4x2, 8x4, 16x32, 등과 같이 비대칭일 수 있으나, 위 예에 제한되지 않는다.
상술한 바와 같이, 메모리 셀(12)은 각자의 워드 라인(WL)(28), 각자의 비트 라인(CN)(30), 각자의 소스 라인(EN)(32), 및/또는 각자의 캐리어 주입 라인(EP)(34)에 연결될 수 있다. 각자의 비트 라인(CN)(30)은 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로에 연결될 수 있다. 예를 들어, 각자의 비트 라인(CN)(30)이 디커플링 저항기(40)를 통해 데이터 기록 및 감지 회로(36)에 연결될 수 있다. 또한, 다양한 작동을 실행하도록 메모리 셀(12)을 적절히 바이어스시키기 위해, 다양한 신호가 비트 라인(CN)(30)을 통해 메모리 셀(12)에 인가될 수 있다.
도 12를 참조하면, 본 발명의 대안의 실시예에 따른 도 11에 도시되는 바와 같은 메모리 셀(12) 상에서 리프레시 작동을 실행하기 위한 제어 신호 전압 파형이 도시된다. 예를 들어, 리프레시 작동은, 하나 이상의 작동을 실행하도록 구성되는 제어 신호를 포함할 수 있다. 예시적인 실시예에서, 리프레시 작동은 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동, 판독 작동, 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태) 작동, 및/또는 판독 작동을 실행하도록 구성되는 제어 신호를 포함할 수 있다. 리프레시 작동을 실행하기 전에, 제어 신호는, 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 하이(이진 "1" 데이터 상태) 또는 로직 로우(이진 "0" 데이터 상태))를 유지하기 위해 홀드 작동을 실행하도록 구성될 수 있다. 특히, 제어 신호는 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 보유 시간을 최대화시키기 위해, 홀드 작동을 실행하도록 구성될 수 있다. 또한, 홀드 작동을 위한 제어 신호는 메모리 셀(12) 내의 활동 또는 전계(예를 들어, 전하 누설을 일으킬 수 있는 정션 간의 전계)를 제거하거나 감소시키도록 구성될 수 있다. 예시적인 실시예에서, 홀드 작동 중, 메모리 셀(12)의 P- 바디 영역(122)의 하나 이상의 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 음전위가 인가될 수 있고, P- 바디 영역(122)의 제 2 부분 및/또는 P+ 드레인 영역(124)에 이르는 비트 라인(CN)에 양전위가 인가될 수 있다. N+ 소스 영역(120)에 인가되는 전위는 접지부(Vss)에 연결될 수 있다. 예를 들어, (가령, 메모리 셀(12)의 P- 영역(122)에 용량성 결합될 수 있는) 워드 라인(WL)(28)에 인가되는 음전위는 -2.0V일 수 있다. P- 바디 영역(122)의 제 1 부분에 인가되는 양전위는 1.4V 일 수 있다. 또한, P+ 드레인 영역(124)에 인가되는 양전위는 1.4V일 수 있다. 홀드 작동 중, N+ 소스 영역(120)과 P- 바디 영역(122)의 제 1 부분 사이의 정션과, P+ 드레인 영역(124)과 P- 바디 영역(122)의 제 2 부분 사이의 정션은 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 하이(이진 "1" 데이터 상태) 또는 로직 로우(이진 "0" 데이터 상태))를 보유하기 위해 역방향 바이어스될 수 있다.
예시적인 실시예에서, 제어 신호는 하나 이상의 선택된 메모리 셀(12)에 대한 하나 이상의 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동을 실행하도록 구성될 수 있다. 예를 들어, 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동은, 하나 이상의 선택된 메모리 셀(12)의 P- 바디 영역(122)에 축적/저장될 수 있는 전하 캐리어를 공핍시키기 위해, 하나 이상의 선택된 메모리 셀(12)에 대해 실행될 수 있다. 다양한 전위가 메모리 셀(12)의 다양한 영역에 인가될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)에 인가되는 전위는 홀드 작동 전위(예를 들어 접지 전위(Vss))에 연결될 수 있다. P+ 드레인 영역(124)에 인가되는 전위는 일정 전력원(1002)에 의해 일정 전위(예를 들어, 1.4V)로 유지될 수 있다. P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. P- 바디 영역(122)의 제 2 부분에 이르는 비트라인(CN)(30)에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. 예시적인 실시예에서, P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 -2.0V로부터 0.5V까지 상승할 수 있다. P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위는 1.4V로부터 2.0V까지 상승할 수 있다.
이러한 바이어스 하에서, N+ 소스 영역(120)과 P- 바디 영역(122)의 제 1 부분 사이의 정션과, P- 바디 영역(122)의 제 1 부분과 P- 바디 영역(122)의 제 2 부분 사이의 정션은 순방향 바이어스될 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 역방향 바이어스될 수 있다. P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 2 부분으로 유동할 수 있고, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 전위 장벽을 낮출 수 있다. 또한, P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어(예를 들어, 정공)가 N+ 소스 영역(120)으로 유동할 수 있다. 따라서, P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 2 부분 및/또는 N+ 소스 영역(120)을 통해 공핍될 수 있다. P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어를 제거함으로써, 메모리 셀(12)에 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 기록될 수 있다.
예시적인 실시예에서, 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우의 하나 이상의 선택된 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 판독 작동을 실행하도록 구성될 수 있다. 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우의 하나 이상의 선택된 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 리프레시 작동을 실행하도록 또한 구성될 수 있다. 예시적인 실시예에서, 제어 신호는 판독 작동 및 리프레시 작동을 동시에 실행하도록 구성될 수 있다.
제어 신호는 비트 라인(CN)(30)을 통해 판독 작동 및/또는 리프레시 작동을 구현하기 위해 지정 전위로 구성될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)은 소스 라인(EN)(32)을 통해 접지부(Vss)에 연결될 수 있고, P+ 드레인 영역(124)에 인가되는 일정 전위는 1.4V로 유지될 수 있다. P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위와, P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. 예시적인 실시예에서, P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는, -2.0V로부터 -1.0V까지 상승할 수 있다. 디커플링 저항기(40)를 통해 P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위는 1.4V로부터 2.0V까지 상승할 수 있다.
이러한 바이어스 하에서, 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 메모리 셀(12)에 저장될 때, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 2 부분을 향해 유동할 수 있다. P- 바디 영역(122)의 제 2 부분으로 유동하는 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분의 전위를 낮출 수 있다. 또한, P- 바디 영역(122)의 제 2 부분으로 유동하는 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 전위 장벽을 낮출 수 있다. 그러나, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 (예를 들어, 역방향 바이어스 전압 위로, 그리고 순방향 바이어스 임계 전위 아래로) 역방향 바이어스를 유지할 수 있고, 또는 약하게 순방향 바이어스될 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 역방향 바이어스되거나 약하게 순방향 바이어스될 때, (기준 전위 또는 전류에 비해) 소량의 전위 및 전류가 발생되거나 전혀 발생되지 않을 수 있다. 데이터 기록 및 감지 회로(36) 내 데이터 감지 증폭기는 P- 바디 영역(122)의 제 2 부분에 연결되는 비트 라인(CN)(30)을 통해 소량의 전위 또는 전류를 검출할 수 있고, 또는, 전위 또는 전류가 전혀 검출되지 않을 수도 있다.
판독 작동과 동시에, 제어 신호는 리프레시 작동을 실행하도록 구성될 수 있다. 판독 작동 중 바이어스 하에서, P- 바디 영역(122)의 제 1 부분과 N+ 소스 영역(120) 사이의 정션은 순방향 바이어스될 수 있다. P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 잔류 다수 캐리어(예를 들어, 정공)이 P- 바디 영역(122)의 제 1 부분으로부터 N+ 소스 영역(120)을 통해 공핍될 수 있다. 또한, 상술한 바와 같이, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 정공)가, P- 바디 영역(122)의 제 1 부분으로부터 P- 바디 영역(122)의 제 2 부분으로 유동할 수 있고, 따라서, P- 바디 영역(122)의 제 2 부분에서 전위를 하강시킬 수 있다. 따라서, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 1 부분으로부터 공핍될 수 있고, 로직 로우(예를 들어, 이진 "0" 데이터 상태)는 리프레시될 수 있다.
예시적인 실시예에서, 제어 신호는, 메모리 셀 어레이(20)의 하나 이상의 선택된 로우의 하나 이상의 선택된 메모리 셀(12)에 로직 하이(예를 들어, 이진 "1" 데이터 상태)를 기록하도록 구성될 수 있다. 예를 들어, 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태) 작동은 전체 메모리 셀 어레이(20) 또는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우 상에서 실행될 수 있다. 다른 예시적인 실시예에서, 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태) 작동은 P- 바디 영역(122) 내 다수 캐리어의 축적/저장을 야기하도록 구성되는 제어 신호를 가질 수 있다.
예시적인 실시예에서, 메모리 셀(12)의 N+ 소스 영역(120)은 소스 라인(EN)(32)을 통해 접지 전위(Vss)에 연결될 수 있고, 캐리어 주입 라인(EP)(34)을 통해 메모리 셀(12)의 P+ 드레인 영역(124)에 인가되는 일정 전위는 홀드 작동 중 인가되는 전위와 동일한 전위로 유지될 수 있다. 예를 들어, P+ 드레인 영역(124)에 인가되는 전위는 1.4V로 유지될 수 있다.
P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. 예를 들어, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는, -2.0V로부터 0.5V까지 상승할 수 있다. P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위는 홀드 작동 중 인가되는 전위와 동일한 전위로 유지될 수 있다. 예를 들어, P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위는 1.4V로 유지될 수 있다.
이러한 바이어스 하에서, N+ 소스 영역(120)과 P- 바디 영역(122)의 제 1 부분 사이의 정션, P- 바디 영역(122)의 제 1 부분과 P- 바디 영역(122)의 제 2 부분 사이의 정션, 그리고, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 순방향 바이어스될 수 있다. 예를 들어, P- 바디 영역(122)의 제 1 부분의 다수 캐리어(예를 들어, 정공)가 P- 바디 영역(122)의 제 2 부분을 향해 유동할 수 있다. P- 바디 영역(122)의 제 2 부분으로의 다수 캐리어의 유동은 P- 바디 영역(122)의 제 2 부분에서 전위를 낮출 수 있고, 따라서, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서의 전위 장벽을 낮출 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 (예를 들어, 순방향 바이어스 임계 전위 위로) 순방향 바이어스될 수 있다. 추가적인 다수 캐리어(예를 들어, 정공)가 P+ 드레인 영역(124)과 의 P- 바디 영역(122)의 제 2 부분 사이의 순방향 바이어스 정션을 통해 P- 바디 영역(122)의 제 1 부분을 향해 유동할 수 있다. 이어서, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28) 상에 인가되는 전위는 0.5V로부터 -2.0V로 하강할 수 있다. 따라서, 지정 양의 다수 캐리어(예를 들어, 정공)가 P+ 드레인 영역(124)과 P- 바디 영역(122)의 제 2 부분을 통해 P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있다. P- 바디 영역(122)의 (워드 라인(WL)(28)에 용량성 결합되는) 제 1 부분에 축적/저장되는 지정 양의 전하 캐리어는 메모리 셀(12)에 로직 하이(예를 들어, 이진 "1" 데이터 상태)가 기록될 수 있음을 나타낼 수 있다.
다시, 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우(row)의 하나 이상의 선택된 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 제 2 판독 작동을 실행하도록 구성될 수 있다. 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우(row)의 하나 이상의 선택된 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 리프레시 작동을 실행하도록 또한 구성될 수 있다. 예시적인 실시예에서, 제어 신호는 판독 작동 및 리프레시 작동을 동시에 실행하도록 구성될 수 있다.
제어 신호는 비트 라인(CN)(30)을 통한 판독 작동과 리프레시 작동을 구현하도록 지정 전위로 구성될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)은 소스 라인(EN)(32)을 통해 접지부(Vss)에 연결될 수 있고, 캐리어 주입 라인(EP)(34)을 통해 P+ 드레인 영역(124)에 인가되는 일정 전위는 1.4V로 유지될 수 있다. 또한, P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위는 1.4V로 유지될 수 있다. P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. 예시적인 실시예에서, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 -1.0V 로 상승할 수 있다. 캐리어 주입 라인(EP)(34)을 통해 P+ 드레인 영역(124)에 인가되는 전위는 1.4V로 상승할 수 있다.
이러한 바이어스 하에서, 로직 하이(예를 들어, 이진 "1" 데이터 상태)가 메모리 셀(12)에 저장될 때, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 로직 하이(예를 들어, 이진 "1" 데이터 상태)를 나타낼 수 있음)는 P- 바디 영역(122)의 제 2 부분을 향해 유동할 수 있다. P- 바디 영역(122)의 제 2 부분으로 유동되는 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분의 전위를 낮출 수 있다. P- 바디 영역(122)의 제 2 부분으로 유동되는 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 전위 장벽을 낮출 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 (예를 들어, 순방향 바이어스 임계 전위 위로) 순방향 바이어스될 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 순방향 바이어스될 때, 지정 양의 전위 및/또는 전류가 발생될 수 있다. 데이터 기록 및 감지 회로(36) 내 데이터 감지 증폭기는 P- 바디 영역(122)의 제 2 부분에 연결되는 비트 라인(CN)(30) 및 디커플링 저항기(40)를 통해 (기준 전위 또는 전류에 비교되는) 발생된 전위 또는 전류를 검출할 수 있다.
판독 작동과 동시에, 제어 신호는 리프레시 작동을 실행하도록 구성될 수 있다. 판독 작동 중 바이어스 하에서, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 순방향 바이어스될 수 있다. 지정 양의 다수 캐리어(예를 들어, 정공)는 P+ 드레인 영역(124)으로부터 P- 바디 영역(122)의 제 2 부분을 통해 P- 바디 영역(122)의 제 1 부분으로 유동될 수 있다. P+ 드레인 영역(124)으로부터 지정 양의 다수 캐리어의 유동은, P+ 드레인 영역(124)에서 전위를 일시적으로 낮출 수 있다. 또한, P- 바디 영역(122)의 제 1 부분과 N+ 소스 영역(120) 사이의 정션은 순방향 바이어스될 수 있고, 따라서, 지정 양의 전자가 N+ 소스 영역(120)으로부터 P- 바디 영역(122)의 제 1 부분으로 유동할 수 있다. 전자의 유동은 P- 바디 영역(122)의 제 1 부분으로 다수 캐리어(예를 들어, 정공)의 유동을 촉진시킬 수 있다. (예를 들어, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는) 워드 라인(WL)(28)에 인가되는 전위는 -1.0V로부터 -2.0V로 낮춰질 수 있고, 따라서, 지정 양의 다수 캐리어가 P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있다. 따라서, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 1 부분에 복원될 수 있고, 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 리프레시될 수 있다.
도 13을 참조하면, 본 발명의 대안의 실시예에 따른 메모리 셀 어레이(20)의 메모리 셀(12)의 개략도가 도시된다. 도 13에 도시되는 메모리 셀(12)은, 비트 라인(30)이 디커플링 저항기(40)를 통해 가변 전력원에 연결될 수 있다는 점을 제외하곤, 도 4에 도시되는 메모리 셀(12)과 유사할 수 있다. 예를 들어, 다양한 작동을 실행하도록 메모리 셀(12)을 적절히 바이어스시키기 위해, 다양한 제어 신호가 디커플링 저항기(40)를 통해 비트 라인(CN)(30)에 인가될 수 있다.
각자의 비트 라인(CN)(30)은 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로(36)에 연결될 수 있다. 예를 들어, 각자의 비트 라인(CN)(30)은 디커플링 저항기(40)를 통해 데이터 기록 및 감지 회로(36)에 연결될 수 있다. 디커플링 저항기(40)는, 다양한 작동(예를 들어, 판독 또는 기록 작동) 중 P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션의 장벽 전위를 낮추기 위해, 지정 저항을 가질 수 있다. 예시적인 실시예에서, 디커플링 저항기(40)는, 선택된 메모리 셀(12)에 의해 발생되는 전위 및/또는 전류가 P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 에너지 장벽을 낮출 수 있도록 하는 저항을 가질 수 있다.
도 14를 참조하면, 본 발명의 대안의 실시예에 따라 도 13에 도시되는 바와 같은 복수의 메모리 셀(12)을 갖는 메모리 셀 어레이(20)의 적어도 일부분의 개략도가 도시된다. 도 14에 도시되는 메모리 셀 어레이(20)는, 비트 라인(CN)(30)이 디커플링 저항기(40)를 통해 가변 전력원에 연결될 수 있다는 점을 제외하곤, 도 5에 도시되는 메모리 셀 어레이(20)와 유사할 수 있다. 상술한 바와 같이, 메모리 셀(12)은 각자의 워드 라인(WL)(28), 각자의 비트 라인(CN)(30), 각자의 소스 라인(EN)(32), 및/또는 각자의 캐리어 주입 라인(EP)(34)에 연결될 수 있다. 각자의 비트 라인(CN)(30)은 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로에 연결될 수 있다. 예를 들어, 각자의 비트 라인(CN)(30)이 디커플링 저항기(40)를 통해 데이터 기록 및 감지 회로(36)에 연결될 수 있다. 메모리 셀 어레이(20)의 로우 방향으로 구성되는 복수의 메모리 셀(12)은 각자의 캐리어 주입 라인(EP)(34)에 연결될 수 있다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 도 14에 도시되는 바와 같은 메모리 셀(12) 상에서 다양한 작동을 실행하기 위한 제어 신호 전압 파형이 도시된다. 예를 들어, 다양한 작동은, 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동, 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태) 작동, 판독 작동, 및/또는 리프레시 작동을 실행하도록 구성되는 제어 신호를 포함할 수 있다. 다양한 작동을 실행하기 전에, 제어 신호는, 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 하이(이진 "1" 데이터 상태) 또는 로직 로우(이진 "0" 데이터 상태))를 유지하기 위해 홀드 작동을 실행하도록 구성될 수 있다. 특히, 제어 신호는 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 보유 시간을 최대화시키기 위해, 홀드 작동을 실행하도록 구성될 수 있다. 또한, 홀드 작동을 위한 제어 신호는 메모리 셀(12) 내에 활동 또는 전계(예를 들어, 전하 누설을 일으킬 수 있는 정션 간의 전계)를 제거하거나 감소시키도록 구성될 수 있다. 예시적인 실시예에서, 홀드 작동 중, 메모리 셀(12)의 P- 바디 영역(122)의 하나 이상의 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 음전위가 인가될 수 있다. 다른 영역(예를 들어, N+ 소스 영역(120) 및/또는 P+ 드레인 영역(124))에 인가되는 전위는 0V로 유지될 수 있다.
예를 들어, (메모리 셀(12)의 P- 영역(122)에 용량성 결합되는) 워드 라인(WL)(28)에 인가되는 음전위는 -2.0V일 수 있다. 홀드 작동 중, N+ 소스 영역(120)과 P- 바디 영역(122)의 제 1 부분 사이의 정션과, P+ 드레인 영역(124)과 P- 바디 영역(122)의 제 2 부분 사이의 정션은 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 하이(이진 "1" 데이터 상태) 또는 로직 로우(이진 "0" 데이터 상태))를 보유하기 위해 역방향 바이어스될 수 있다.
제어 신호는 하나 이상의 선택된 메모리 셀(12)에 대한 하나 이상의 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동을 실행하도록 구성될 수 있다. 예시적인 실시예에서, 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동은, 메모리 셀(12)의 하나 이상의 선택된 로우 상에서 실행될 수 있고, 따라서, 상기 메모리 셀(12)의 하나 이상의 선택된 로우 내 모든 메모리 셀(12)은 로직 로우(예를 들어, 이진 "0" 데이터 상태)로 기록될 수 있다. 그 후, 메모리 셀(12)의 하나 이상의 선택된 로우 내 선택된 메모리 셀(12)들은 선택적으로 로직 하이(예를 들어, 이진 "1" 데이터 상태)로 기록될 수 있다.
예를 들어, 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동은, 하나 이상의 선택된 메모리 셀(12)의 P- 바디 영역(122)에 축적/저장될 수 있는 전하 캐리어를 공핍시키기 위해, 하나 이상의 선택된 메모리 셀(12)에 대해 실행될 수 있다. 다양한 전위가 메모리 셀(12)의 다양한 영역에 인가될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)에 인가되는 전위는 접지부(Vss)에 연결될 수 있다. P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. P+ 드레인 영역(124)에 인가되는 전위와, P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위는, 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. 예시적인 실시예에서, P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 -2.0V로부터 0.5V까지 상승할 수 있다. P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위와 및 P+ 드레인 영역(124)에 인가된 전위는 0V로부터 1.4V까지 상승할 수 있다.
이러한 바이어스 하에서, N+ 소스 영역(120)과 P- 바디 영역(122)의 제 1 부분 사이의 정션과, P- 바디 영역(122)의 제 1 부분과 P- 바디 영역(122)의 제 2 부분 사이의 정션은 순방향 바이어스될 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 역방향 바이어스될 수 있다. P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 2 부분으로 유동할 수 있고, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 전위 장벽을 낮출 수 있다. 또한, P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어(예를 들어, 정공)가 N+ 소스 영역(120)으로 유동할 수 있다. 따라서, P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 2 부분 및/또는 N+ 소스 영역(120)을 통해 공핍될 수 있다. P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있는 다수 캐리어를 제거함으로써, 메모리 셀(12)에 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 기록될 수 있다.
기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동의 실행에 추가하여, 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우 내 하나 이상의 선택된 메모리 셀(12)에 로직 하이(예를 들어, 이진 "1" 데이터 상태)를 기록하도록 구성될 수 있다. 예시적인 실시예에서, 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태) 작동은 P- 바디 영역(122) 내 다수 캐리어의 축적/저장을 야기하도록 구성되는 제어 신호를 가질 수 있다.
예시적인 실시예에서, 메모리 셀(12)의 N+ 소스 영역(120)에 인가되는 전위는 소스 라인(EN)(32)을 통해 접지 전위(Vss)에 연결될 수 있다. P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위와, P+ 드레인 영역(124)에 인가되는 전위는 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동 중 인가되는 전위와 동일한 전위로 유지될 수 있다. 예를 들어, P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는 0.5V로 유지될 수 있다. 캐리어 주입 라인(EP)(34)을 통해 P+ 드레인 영역(124)에 인가되는 전위는 1.4V로 유지될 수 있다. P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위는 기록 로직 로우(예를 들어, 이진 "0" 데이터 상태) 작동 중 인가되는 전위로부터 하강할 수 있다. 예시적인 실시예에서, P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위는 1.4V로부터 0V로 하강할 수 있다.
이러한 바이어스 하에서, N+ 소스 영역(120)과 P- 바디 영역(122)의 제 1 부분 사이의 정션과, P- 바디 영역(122)의 제 1 부분과 P- 바디 영역(122)의 제 2 부분 사이의 정션과, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 순방향 바이어스될 수 있다. 예를 들어, P- 바디 영역(122)의 제 1 부분에서의 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 2 부분을 향해 유동할 수 있다. 예를 들어, 다수 캐리어(가령, 정공)는 P+ 드레인 영역(124)과 P- 바디 영역(122)의 제 2 부분 사이의 순방향 바이어스 정션을 통해 P- 바디 영역(122)의 제 1 부분을 향해 유동할 수 있다. 이어서, P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28) 상에 인가되는 전위는 0.5V로부터 -2.0V로 하강할 수 있다. 따라서, 지정 양의 다수 캐리어(예를 들어, 정공)가 P+ 드레인 영역(124) 및 P- 바디 영역(122)의 제 2 부분을 통해 P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있다. P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 전하 캐리어는 로직 하이(예를 들어, 이진 "1" 데이터 상태)가 메모리 셀(12)에 기록될 수 있음을 나타낼 수 있다.
예시적인 실시예에서, 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우의 하나 이상의 선택된 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 판독 작동을 실행하도록 구성될 수 있다. 제어 신호는 메모리 셀 어레이(20)의 하나 이상의 선택된 로우의 하나 이상의 선택된 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 리프레시 작동을 실행하도록 또한 구성될 수 있다. 예시적인 실시예에서, 제어 신호는 판독 작동 및 리프레시 작동을 동시에 실행하도록 구성될 수 있다.
제어 신호는 비트 라인(CN)(30)을 통해 판독 작동 및/또는 리프레시 작동을 구현하기 위해 지정 전위로 구성될 수 있다. 예시적인 실시예에서, N+ 소스 영역(120)은 소스 라인(EN)(32)을 통해 접지부(Vss)에 연결될 수 있다. P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위, P+ 드레인 영역(124)에 인가되는 전위, P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위는 홀드 작동 중 인가되는 전위로부터 상승할 수 있다. 예시적인 실시예에서, P- 바디 영역(122)의 제 1 부분에 용량성 결합될 수 있는 워드 라인(WL)(28)에 인가되는 전위는, -1.0V까지 상승할 수 있다. 캐리어 주입 라인(EP)(34)을 통해 P+ 드레인 영역(124)에 인가되는 전위는 1.4V까지 상승할 수 있다. P- 바디 영역(122)의 제 2 부분에 이르는 비트 라인(CN)(30)에 인가되는 전위는 1.4V로 상승할 수 있다.
이러한 바이어스 하에서, 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 메모리 셀(12)에 저장될 때, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 2 부분을 향해 유동할 수 있다. P- 바디 영역(122)의 제 2 부분으로 유동하는 (예를 들어, 로직 로우(예를 들어, 이진 "0" 데이터 상태)를 나타내는) 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분의 전위를 낮출 수 있다. 또한, P- 바디 영역(122)의 제 2 부분으로 유동하는 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 전위 장벽을 낮출 수 있다. 그러나, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 (예를 들어, 역방향 바이어스 전압 위로, 그리고 순방향 바이어스 임계 전위 아래로) 역방향 바이어스를 유지할 수 있고, 또는 약하게 순방향 바이어스될 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 역방향 바이어스되거나 약하게 순방향 바이어스될 때, (기준 전위 또는 전류에 비해) 소량의 전위 및 전류가 발생되거나 전혀 발생되지 않을 수 있다. 데이터 기록 및 감지 회로(36) 내 데이터 감지 증폭기는 P- 바디 영역(122)의 제 2 부분에 연결되는 비트 라인(CN)(30)을 통해 소량의 전위 또는 전류를 검출할 수 있고, 또는, 전위 또는 전류가 전혀 검출되지 않을 수도 있다.
다른 예시적인 실시예에서, 로직 하이(예를 들어, 이진 "1" 데이터 상태)가 메모리 셀(12)에 저장될 때, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 로직 하이(예를 들어, 이진 "1" 데이터 상태)를 나타낼 수 있음)는 P- 바디 영역(122)의 제 2 부분을 향해 유동할 수 있다. P- 바디 영역(122)의 제 2 부분으로 유동되는 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분의 전위를 낮출 수 있다. 또한, P- 바디 영역(122)의 제 2 부분으로 유동되는 지정 양의 다수 캐리어는 P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션에서 전위 장벽을 낮출 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션은 (예를 들어, 순방향 바이어스 임계 전위 위로) 순방향 바이어스될 수 있다. P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 순방향 바이어스될 때, 지정 양의 전위 및/또는 전류가 발생될 수 있다. 데이터 기록 및 감지 회로(36) 내 데이터 감지 증폭기는 P- 바디 영역(122)의 제 2 부분에 연결되는 비트 라인(CN)(30) 및 디커플링 저항기(40)를 통해 (기준 전위 또는 전류에 비교되는) 발생된 전위 또는 전류를 검출할 수 있다.
판독 작동과 동시에, 제어 신호는 리프레시 작동을 실행하도록 구성될 수 있다. 리프레시 작동은 메모리 셀(12)에 저장된 데이터 상태(예를 들어, 로직 로우(가령, 이진 "0" 데이터 상태) 또는 로직 하이(가령 이진 "1" 데이터 상태))를 리프레시할 수 있다. 예시적인 실시예에서, 판독 작동 중 바이어스 하에서 로직 로우가 메모리 셀(12)에 저장될 때, P- 바디 영역(122)의 제 1 부분과 N+ 소스 영역(120) 사이의 정션이 순방향 바이어스될 수 있다. P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 잔류 다수 캐리어(예를 들어, 정공)이 N+ 소스 영역(120)을 통해 P- 바디 영역(122)의 제 1 부분으로부터 공핍될 수 있다. 또한, 상술한 바와 같이, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 정공)가 P- 바디 영역(122)의 제 1 부분으로부터 P- 바디 영역(122)의 제 2 부분으로 유동할 수 있고, 따라서, P- 바디 영역(122)의 제 2 부분의 전위를 하강시킬 수 있다. 따라서, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 다수 캐리어(예를 들어, 정공)가 P- 바디 영역(122)의 제 1 부분으로부터 공핍될 수 있고, 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 리프레시될 수 있다.
다른 예시적인 실시예에서, 판독 작동 중 바이어스 하에서 로직 하이(예를 들어, 이진 "1" 데이터 상태)가 메모리 셀(12)에 저장될 때, P- 바디 영역(122)의 제 2 부분과 P+ 드레인 영역(124) 사이의 정션이 순방향 바이어스될 수 있다. 지정 양의 다수 캐리어(예를 들어, 정공)는 P+ 드레인 영역(124)으로부터 P- 바디 영역(122)의 제 2 부분을 통해 P- 바디 영역(122)의 제 1 부분으로 유동될 수 있다. P+ 드레인 영역(124)으로부터 지정 양의 다수 캐리어의 유동은, P+ 드레인 영역(124)에서 전위를 점진적으로 낮출 수 있다. P- 바디 영역(122)의 제 2 부분에서의 전위 역시 점진적으로 낮춰질 수 있다. 또한, P- 바디 영역(122)의 제 1 부분과 N+ 소스 영역(120) 사이의 정션은 순방향 바이어스될 수 있고, 따라서, 지정 양의 전자가 N+ 소스 영역(120)으로부터 P- 바디 영역(122)의 제 1 부분으로 유동할 수 있다. 전자의 유동은 P- 바디 영역(122)의 제 1 부분으로 다수 캐리어(예를 들어, 정공)의 유동을 촉진시킬 수 있다. (예를 들어, P- 바디 영역(122)의 제 1 부분에 용량성으로 결합될 수 있는) 워드 라인(WL)(28)에 인가되는 전위는 -1.0V로부터 -2.0V로 낮춰질 수 있고, 따라서, 지정 양의 다수 캐리어가 P- 바디 영역(122)의 제 1 부분에 축적/저장될 수 있다. 따라서, P- 바디 영역(122)의 제 1 부분에 축적/저장되는 지정 양의 다수 캐리어(예를 들어, 정공)는 P- 바디 영역(122)의 제 1 부분에 복원될 수 있고, 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 리프레시될 수 있다.
이 시점에서, 상술한 바와 같은 본 발명에 따른 반도체 메모리 소자를 리프레싱하기 위한 기술이 제공은, 입력 데이터 처리 및 출력 데이터의 발생을 어느 정도 포함할 수 있음을 상기하여야 한다. 입력 데이터 처리 및 출력 데이터 발생은 하드웨어적으로 또는 소프트웨어적으로 구현될 수 있다. 예를 들어, 구체적인 전자적 구성요소들이 상술한 바와 같은 본 발명에 따른 반도체 메모리 소자를 리프레싱하기 위한 기술의 제공과 관련된, 반도체 메모리 소자 또는 유사 또는 관련 회로에 이용될 수 있다. 대안으로서, 명령에 따라 작동하는 하나 이상의 프로세서가 상술한 바와 같은 본 발명에 따른 반도체 메모리 소자를 리프레싱하기 위한 기술의 제공과 관련된 기능을 구현할 수 있다. 이러한 경우에 해당할 경우, 하나 이상의 프로세서에 의해 판독가능한 매체 상에 이러한 명령이 저장될 수 있고, 또는, 하나 이상의 반송파에 실린 하나 이상의 신호를 통해 하나 이상의 프로세서에 이러한 명령이 송신될 수 있다는 점은 본 발명의 범위 내에 있다.
본 발명은 여기서 설명되는 구체적인 실시예에 의해 범위가 제한되지 않는다. 게다가, 여기서 설명한 사항에 추가하여 본 발명의 다른 다양한 실시예 및 본 발명에 대한 다른 변형예들이, 전술한 설명 및 첨부 도면으로부터 당 업자에게 명백할 것이다. 따라서, 이러한 다른 실시예 및 변형예들은 본 발명의 범위 내에 있는 것으로 간주된다. 더욱이, 본 발명이 특정 용도로 특정 환경에서 특정 구현의 범주로 여기서 설명되었으나, 당 업자라면 그 용도가 이에 제한되지 않으며 본 발명이 임의의 개수의 용도에 대해 임의의 개수의 환경에서 유익하게 구현될 수 있음을 이해할 수 있을 것이다. 따라서, 아래 제시되는 청구범위는 여기서 설명되는 본 발명의 전체 폭 및 사상의 관점에서 구성되어야 한다.

Claims (35)

  1. 로우(row) 및 칼럼(column)의 어레이(array)로 배열되는 복수의 메모리 셀을 포함하는 반도체 메모리 소자에 있어서, 각각의 메모리 셀은,
    소스 라인에 연결되는 제 1 영역과,
    캐리어 주입 라인에 연결되는 제 2 영역과,
    적어도 하나의 워드 라인에 용량성 결합되고 상기 제 1 영역 및 제 2 영역 사이에 배치되는 바디 영역과,
    상기 바디 영역의 적어도 일부분에 연결되는 디커플링 저항기
    를 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 제 1 영역은 N형 도핑 영역이고, 제 2 영역은 도핑되지 않은 영역인
    반도체 메모리 소자.
  3. 제 1 항에 있어서, 상기 바디 영역이 도핑되지 않은 영역인
    반도체 메모리 소자.
  4. 제 1 항에 있어서, 상기 바디 영역은 제 1 부분 및 제 2 부분을 포함하는
    반도체 메모리 소자.
  5. 제 4 항에 있어서, 상기 바디 영역의 제 1 부분과 상기 바디 영역의 제 2 부분은 상기 바디 영역의 서로 다른 부분인
    반도체 메모리 소자.
  6. 제 4 항에 있어서, 상기 디커플링 저항기는 상기 바디 영역의 제 2 부분에 연결되는
    반도체 메모리 소자.
  7. 제 6 항에 있어서, 상기 디커플링 저항기는 비트 라인을 통해 상기 바디 영역의 제 2 부분에 연결되는
    반도체 메모리 소자.
  8. 제 1 항에 있어서, 복수의 워드 라인이 상기 바디 영역에 용량성 결합되는
    반도체 메모리 소자.
  9. 제 8 항에 있어서, 상기 복수의 워드 라인은 상기 바디 영역의 복수의 측부 부분에 용량성 결합되는
    반도체 메모리 소자.
  10. 제 8 항에 있어서, 상기 복수의 워드 라인 각각은 상기 바디 영역의 공통 측부 상의 서로 다른 부분에 용량성 결합되는
    반도체 메모리 소자.
  11. 제 8 항에 있어서, 상기 복수의 워드 라인 각각은 상기 바디 영역의 대향된 측부 부분들에 용량성 결합되는
    반도체 메모리 소자.
  12. 제 8 항에 있어서, 상기 복수의 워드 라인은 제 1 워드 라인 및 제 2 워드 라인을 포함하는
    반도체 메모리 소자.
  13. 제 12 항에 있어서, 상기 제 1 워드 라인은 상기 바디 영역의 제 1 부분에 용량성 결합되고, 상기 제 2 워드 라인은 상기 바디 영역의 제 2 부분에 용량성 결합되는
    반도체 메모리 소자.
  14. 제 1 항에 있어서, 상기 디커플링 저항기는, 로직 로우(logic low)를 나타내는 전류와 로직 하이(logic high)를 나타내는 전류 사이에서 상기 디커플링 저항기를 통해 전류를 유동시키는 저항을 갖는
    반도체 메모리 소자.
  15. 반도체 메모리 소자의 바이어스 방법에 있어서,
    상기 방법은, 로우 및 칼럼의 어레이로 배열되는 복수의 메모리 셀에 복수의 전위를 인가하는 단계를 포함하며, 상기 복수의 메모리 셀에 복수의 전위를 인가하는 단계는,
    상기 어레이의 각자의 소스 라인을 통해 제 1 영역에 제 1 전위를 인가하는 단계와,
    상기 어레이의 각자의 캐리어 주입 라인을 통해 제 2 영역에 제 2 전위를 인가하는 단계와,
    바디 영역에 용량성 결합되는 상기 어레이의 적어도 하나의 각자의 워드 라인을 통해 상기 바디 영역의 제 1 부분에 제 3 전위를 인가하는 단계와,
    상기 어레이의 각자의 비트 라인과 디커플링 저항기를 통해 상기 바디 영역의 제 2 부분에 제 4 전위를 인가하는 단계
    를 포함하는 반도체 메모리 소자의 바이어스 방법.
  16. 제 15 항에 있어서, 각자의 소스 라인이 접지부에 연결되는
    반도체 메모리 소자의 바이어스 방법.
  17. 제 16 항에 있어서, 상기 바디 영역의 제 2 부분에 인가되는 제 4 전위는 일정 전위인
    반도체 메모리 소자의 바이어스 방법.
  18. 제 17 항에 있어서, 기록 로직 로우 작동을 실행하기 위해 홀드 작동 중 적어도 하나의 각자의 워드 라인에 인가되는 상기 제 3 전위를 증가시키는 단계를 더 포함하는
    반도체 메모리 소자의 바이어스 방법.
  19. 제 17 항에 있어서, 기록 로직 로우 작동을 실행하기 위해, 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 상기 제 2 전위를 유지하는 단계를 더 포함하는
    반도체 메모리 소자의 바이어스 방법.
  20. 제 17 항에 있어서, 기록 로직 하이 작동을 실행하기 위해 홀드 작동 중, 각자의 캐리어 주입 라인에 인가되는 상기 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 상기 제 3 전위를 증가시키는 단계를 더 포함하는
    반도체 메모리 소자의 바이어스 방법.
  21. 제 17 항에 있어서, 판독 작동을 실행하기 위해 홀드 작동 중, 각자의 캐리어 주입 라인에 인가되는 상기 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 상기 제 3 전위를 증가시키는 단계를 더 포함하는
    반도체 메모리 소자의 바이어스 방법.
  22. 제 16 항에 있어서, 상기 디커플링 저항기 및 각자의 비트 라인은 각자의 캐리어 주입 라인에 연결되는
    반도체 메모리 소자의 바이어스 방법.
  23. 제 22 항에 있어서, 기록 로직 로우 작동을 실행하기 위해 홀드 작동 중 적어도 하나의 각자의 워드 라인에 인가되는 상기 제 3 전위를 증가시키는 단계를 더 포함하는
    반도체 메모리 소자의 바이어스 방법.
  24. 제 22 항에 있어서, 기록 로직 로우 작동을 실행하기 위해 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 상기 제 2 전위를 유지시키는 단계를 더 포함하는
    반도체 메모리 소자의 바이어스 방법.
  25. 제 22 항에 있어서, 기록 로직 하이 작동을 실행하기 위해 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위를 증가시키는 단계를 더 포함하는
    반도체 메모리 소자의 바이어스 방법.
  26. 제 22 항에 있어서, 판독 작동을 실행하기 위해 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위를 증가시키는 단계를 더 포함하는
    반도체 메모리 소자의 바이어스 방법.
  27. 제 16 항에 있어서, 상기 제 2 영역에 인가되는 제 2 전위는 일정 전위인
    반도체 메모리 소자의 바이어스 방법.
  28. 제 27 항에 있어서, 기록 로직 로우 작동을 실행하기 위해 홀드 작동 중 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위와, 각자의 비트 라인에 인가되는 제 4 전위를 증가시키는 단계를 더 포함하는
    반도체 메모리 소자의 바이어스 방법.
  29. 제 27 항에 있어서, 기록 로직 하이 작동을 실행하기 위해 홀드 작동 중 각자의 비트 라인에 인가되는 제 4 전위를 유지시키는 단계를 더 포함하는
    반도체 메모리 소자의 바이어스 방법.
  30. 제 27 항에 있어서, 기록 로직 하이 작동을 실행하기 위해 홀드 작동 중 적어도 하나의 각자의 비트 라인에 인가되는 제 3 전위를 증가시키는 단계를 더 포함하는
    반도체 메모리 소자의 바이어스 방법.
  31. 제 27 항에 있어서, 판독 작동을 실행하기 위해 홀드 작동 중 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위와, 각자의 비트 라인에 인가되는 제 4 전위를 증가시키는 단계를 더 포함하는
    반도체 메모리 소자의 바이어스 방법.
  32. 제 16 항에 있어서, 기록 로직 로우 작동을 실행하기 위해 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위와, 각자의 비트 라인에 인가되는 제 4 전위를 증가시키는 단계를 더 포함하는
    반도체 메모리 소자의 바이어스 방법.
  33. 제 16 항에 있어서, 기록 로직 하이 작동을 실행하기 위해 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위를 증가시키는 단계를 더 포함하는
    반도체 메모리 소자의 바이어스 방법.
  34. 제 16 항에 있어서, 기록 로직 하이 작동을 실행하기 위해 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 제 2 전위와, 적어도 하나의 각자의 워드 라인에 인가되는 제 3 전위를 증가시키는 단계를 더 포함하는
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    반도체 메모리 소자의 바이어스 방법.
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