TWI496141B - 再新半導體記憶體裝置的技術 - Google Patents

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Description

再新半導體記憶體裝置的技術
此專利申請案主張對2010年5月6日申請之美國臨時專利申請序號第61/332,037號的優先權，其全部以引用方式併入本文中。
本揭示一般關於半導體記憶體裝置且較具體而言關於再新半導體記憶體裝置的技術。
半導體產業已經歷了允許半導體記憶體裝置的密度及/或複雜度增加之科技進步。並且，該等科技進步已經容許了各種類型半導體記憶體裝置的功率消耗及封裝大小之減少。有一個持續趨勢是採用及/或製造先進半導體記憶體裝置，其使用了改善性能、降低漏電流、及增強整體縮放的技術、材料、及裝置。絕緣層上矽(SOI)及大塊基板(bulk substrate)為可被用來製造此種半導體記憶體裝置的材料之實例。此種半導體記憶體裝置可包括例如部份空乏(PD)裝置、全空乏(FD)裝置、多閘極裝置(例如，雙閘極、三閘極、或周邊閘極)、及Fin-FET裝置。
半導體記憶體裝置可包括具有記憶體電晶體的記憶體胞元，該記憶體電晶體具有其中可儲存電荷的電氣浮動本體區。當過量的多數電荷載子被儲存於電氣浮動本體區時，記憶體胞元可儲存邏輯高位準(例如，二進制「1」資料狀態)。當電氣浮動本體區耗盡多數電荷載子時，記憶體胞元可儲存邏輯低位準(例如，二進制「0」資料狀態)。並且，可將半導體記憶體裝置製造於絕緣層上矽(SOI)基板或大塊基板(例如，致能本體隔離)上。例如，可將半導體記憶體裝置製造成三維(3-D)裝置(例如，多閘極裝置、Fin-FET裝置、及垂直柱裝置)。
在一個習知技術中，半導體記憶體裝置的記憶體胞元可藉由施加偏壓信號至記憶體電晶體的源極/汲極區及閘極來加以讀取。因此，習知讀取技術可包含：感測到回應於施加該源極/汲極區及閘極偏壓信號而由/在記憶體胞元之電氣浮動本體區所提供/所產生的電流量以決定該記憶體胞元的資料狀態。例如，記憶體胞元可具有對應於或二或更多不同邏輯狀態的二或更多不同電流狀態(例如，對應於二個不同邏輯狀態的二個不同電流條件/狀態：二進制「0」資料狀態及二進制「1」料狀態)。
在另一習知技術中，半導體記憶體裝置的記憶體胞元可藉由施加偏壓信號至記憶體電晶體的源極/汲極區及閘極來加以寫入。因此，習知寫入技術可能導致在記憶體胞元之電氣浮動本體區的多數電荷載子增加/減少，這接著決定該記憶體胞元的資料狀態。此種過量的多數電荷載子可能起因於通道衝擊游離化、能帶間穿隧(閘極誘導的汲極漏電「gate-induced drain leakage，GIDL」)、或直接注入。多數電荷載子可例如藉由使用背閘極脈衝而經由汲極區電洞移除、源極區電洞移除、或汲極與源極區電洞移除來加以移除。
通常，習知的讀取及/或寫入操作可導致相對大的功率消耗及大的電壓電位擺動，這可能造成對半導體記憶體裝置中的未選定記憶體胞元之擾動。並且，在讀取及寫入操作期間之負與正閘極偏壓間的脈衝可能降低記憶體胞元之電氣浮動本體區中的多數電荷載子之淨數量，這接著可能導致該記憶體胞元之資料狀態的決定不準確。此外，倘若具有的電壓電位低於記憶體電晶體之臨限電壓電位的偏壓信號被施加至該記憶體電晶體的閘極，該閘極下方之少數電荷載子的通道可能被消除。然而，一些該等少數電荷載子可能仍「陷落」於界面缺陷中。一些該等陷落的少數電荷載子可能與多數電荷載子結合，其可能由於所施加的偏壓信號而被吸引至閘極。結果，可能降低電氣浮動本體區中的多數電荷載子之淨數量。此現象(其典型被定性為電荷泵取)會有問題，因為多數電荷載子的淨數量可能在記憶體胞元的電氣浮動本體區中被降低，這接著可能導致該記憶體胞元之資料狀態的決定不準確。
有鑑於前述，可理解的是，可能會有與操作半導體記憶體裝置的習知技術關聯的顯著問題及缺點。
揭示了再新半導體記憶體裝置的技術。在一個特定範例性實施例中，可將該等技術實現為一種再新半導體記憶體裝置的方法，該方法可包含施加複數個電壓電位至一陣列的記憶體胞元中的記憶體胞元。施加複數個電壓電位至該記憶體胞元可包含經由該陣列的各別源極線施加第一電壓電位至該記憶體胞元的第一區。施加複數個電壓電位至該記憶體胞元可包含經由該陣列的各別本地位元線及各別選擇電晶體施加第二電壓電位至該記憶體胞元的第二區。施加複數個電壓電位至該記憶體胞元可進一步包含施加第三電壓電位至該陣列的各別字線，其中該字線可與該記憶體胞元的本體區隔開且電容耦接，該本體區可為電氣浮動及設置於該第一區與該第二區之間。施加複數個電壓電位至該記憶體胞元可進一步包含經由該陣列的各別載子注入線施加第四電壓電位至該記憶體胞元的第三區。
依據此特定範例性實施例的其他態樣，該各別本地位元線可耦接至多工器。
依據此特定範例性實施例的另外態樣，該多工器可耦接至整體位元線。
依據此特定範例性實施例的額外態樣，該多工器可包含耦接至該各別本地位元線的至少一個遮蔽電晶體。
依據此特定範例性實施例的另一態樣，該多工器可進一步包含耦接至該各別本地位元線的至少一個保持電晶體(hold transistor)。
依據此特定範例性實施例的其他態樣，該各別選擇電晶體可耦接至該至少一個遮蔽電晶體及該至少一個保持電晶體。
依據此特定範例性實施例的另外態樣，施加複數個電壓電位至該記憶體胞元可進一步包含維持該半導體記憶體裝置的再新期間經由該各別源極線被施加至該第一區的該第一電壓電位於恆定位準。
依據此特定範例性實施例的額外態樣，施加複數個電壓電位至該記憶體胞元可進一步包含施加選擇控制信號至該各別選擇電晶體以啟動該各別選擇電晶體。
依據此特定範例性實施例的又一態樣，施加複數個電壓電位至該記憶體胞元可進一步包含從在保持操作期間經由該已啟動的各別選擇電晶體施加至該各別源極線的該第二電壓電位增加被施加至該各別源極線的該第二電壓電位。
依據此特定範例性實施例的其他態樣，施加複數個電壓電位至該記憶體胞元可進一步包含從在保持操作期間施加至該各別載子注入線的該第四電壓電位增加被施加至該各別載子注入線的該第四電壓電位。
依據此特定範例性實施例的另外態樣，施加複數個電壓電位至該記憶體胞元可進一步包含施加解耦控制信號至該各別選擇電晶體以停用該各別選擇電晶體。
依據此特定範例性實施例的額外態樣，在該各別選擇電晶體被停用以後該各別本地位元線可為電氣浮動。
依據此特定範例性實施例的又一態樣，施加複數個電壓電位至該記憶體胞元可進一步包含從在保持操作期間施加至該各別字線的該第三電壓電位增加被施加至該各別字線的該第三電壓電位以便實施讀取操作。
依據此特定範例性實施例的其他態樣，該第三電壓電位的增加啟動該記憶體胞元以減少被施加至該各別本地位元線的該第二電壓電位。
依據此特定範例性實施例的另外態樣，施加複數個電壓電位至該記憶體胞元可進一步包含從在寫入邏輯低位準操作期間施加至該各別字線的該第三電壓電位減少被施加至該各別字線的該第三電壓電位以實施寫入邏輯高位準操作。
依據此特定範例性實施例的額外態樣，在該寫入邏輯高位準操作期間施加至該各別字線的該第三電壓電位可高於在該保持操作期間施加至該各別字線的該第三電壓電位。
依據此特定範例性實施例的又一態樣，施加複數個電壓電位至該記憶體胞元可進一步包含施加耦接控制信號至該各別選擇電晶體，以啟動該各別選擇電晶體，以便實施對寫入邏輯高位準操作的結束。
依據此特定範例性實施例的其他態樣，施加複數個電壓電位至該記憶體胞元可進一步包含將被施加至該各別本地位元線的該第二電壓電位放電以正向偏壓該第二區與該第三區之間的接面。
依據此特定範例性實施例的另外態樣，施加複數個電壓電位至該記憶體胞元可進一步包含從在寫入邏輯高位準操作期間施加至該各別載子注入線的該第四電壓電位減少被施加至該各別載子注入線的該第四電壓電位以實施保持操作。
依據此特定範例性實施例的額外態樣，施加複數個電壓電位至該記憶體胞元可進一步包含從在寫入邏輯高位準操作期間施加至該各別本地位元線的該第二電壓電位減少被施加至該各別本地位元線的該第二電壓電位以實施保持操作。
本揭示現在將參照如隨附圖式中所示之其範例性實施例來較詳細地加以描述。儘管本揭示參照範例性實例來加以描述於下，應理解的是本揭示不限於此。得到本文中的教導之熟習本技藝之人士將認知到額外的實施方式、修改、及實施例以及其他的使用領域(該等使用領域如本文中所描述在本揭示的範圍內，且對於該等使用領域而言本揭示可能有顯著效用)。
參照第1圖，顯示了依據本揭示的實施例之包含記憶體胞元陣列20、資料寫入及感測電路36、及記憶體胞元選擇及控制電路38的半導體記憶體裝置10之方塊圖。記憶體胞元陣列20可包含複數個記憶體胞元12，各個記憶體胞元經由字線(WL)28及載子注入線(EP)34耦接至記憶體胞元選擇及控制電路38，且經由位元線(CN)30及源極線(EN)32耦接至資料寫入及感測電路36。可理解的是，位元線(CN)30及源極線(EN)32為用來區別二個信號線的名稱，且它們可交換使用。
資料寫入及感測電路36可從選定的記憶體胞元12讀取資料且可寫入資料至該選定的記憶體胞元。在範例性實施例中，資料寫入及感測電路36可包括複數個資料感測放大器電路。各個資料感測放大器電路可接收至少一個位元線(CN)30及電流或電壓參考信號。例如，各個資料感測放大器電路可為用以感測記憶體胞元12中所儲存之資料狀態的交叉耦接型感測放大器。資料寫入及感測電路36可包括至少一個多工器，其可耦接資料感測放大器電路至至少一個位元線(CN)30。在範例性實施例中，多工器可耦接複數個位元線(CN)30至資料感測放大器電路。
各個資料感測放大器電路可採用電壓及/或電流感測電路及/或技術。在範例性實施例中，各個資料感測放大器電路可採用電流感測電路及/或技術。例如，電流感測放大器可比較來自選定的記憶體胞元12之電流與參考電流(例如，一或更多個參考胞元的電流)。從該比較，可決定是否選定的記憶體胞元12儲存了邏輯高位準(例如，二進制「1」資料狀態)或邏輯低位準(例如，二進制「0」資料狀態)。可由熟習本技藝之人士加以理解的是，可將各種類型或形式的資料寫入及感測電路36(包括一或更多個用以藉由使用電壓或電流感測技術感測記憶體胞元12中所儲存之資料狀態的感測放大器)用來讀取記憶體胞元12中所儲存的資料。
記憶體胞元選擇及控制電路38可藉由施加控制信號於一或更多個字線(WL)28及/或載子注入線(EP)34上來選擇及/或致能一或更多個預定的記憶體胞元12以促進從該記憶體胞元讀取資料。記憶體胞元選擇及控制電路38可從位址信號(例如，列位址信號)產生此種控制信號。此外，記憶體胞元選擇及控制電路38可包括字線解碼器及/或驅動器。例如，記憶體胞元選擇及控制電路38可包括用以選擇及/或致能一或更多個預定的記憶體胞元12之一或更多個不同控制/選擇技術(及來自彼等的電路)。值得注意地，所有此種控制/選擇技術以及來自彼等的電路(無論現在已知或以後加以開發)意圖落在本揭示的範圍內。
在範例性實施例中，半導體記憶體裝置10可實施二步驟寫入操作，藉此可藉由首先執行「清除」或邏輯低位準(例如，二進制「0」資料狀態)寫入操作將一列的記憶體胞元12中的所有記憶體胞元12寫入至預定的資料狀態，藉此將該列的記憶體胞元12中的所有記憶體胞元12寫入至邏輯低位準(例如，二進制「0」資料狀態)。此後，可將該列的記憶體胞元12中之選定的記憶體胞元12選擇性寫入至預定的資料狀態(例如，邏輯高位準(二進制「1」資料狀態))。半導體記憶體裝置10也可實施一步驟寫入操作，藉此可將一列的記憶體胞元12中之選定的記憶體胞元12選擇性寫入至邏輯高位準(例如，二進制「1」資料狀態)或者邏輯低位準(例如，二進制「0」資料狀態)而沒有首先實施「清除」操作。半導體記憶體裝置10可採用本文中所描述之範例性寫入、準備、保持、再新、及/或讀取技術的任一者。
記憶體胞元12可包含N型、P型及/或兩種類型的電晶體。記憶體胞元陣列20週邊的電路(例如，感測放大器或比較器、列及行位址解碼器、以及線驅動器(本文中未示出))也可包括P型及/或N型電晶體。無論是否P型或N型電晶體被用於記憶體陣列20中的記憶體胞元12，用以從該等記憶體胞元12讀取的合適電壓電位(例如，正或負電壓電位)將在本文中進一步加以描述。
參照第2圖，顯示了依據本揭示之實施例的具有複數個記憶體胞元12之記憶體胞元陣列20的示意圖。記憶體胞元12的各者可包含被互相耦接的第一雙極電晶體14a及第二雙極電晶體14b。例如，第一雙極電晶體14a及/或第二雙極電晶體14b可為NPN雙極電晶體或PNP雙極電晶體。如第2圖中所示，第一雙極電晶體14a可為NPN雙極電晶體且第二雙極電晶體14b可為PNP雙極電晶體。在另一範例性實施例中，第一雙極電晶體14a可為PNP雙極電晶體且第二雙極電晶體14b可為NPN雙極電晶體。在另一範例性實施例中，記憶體胞元12的各者可包含第一場效電晶體(FET)14a及第二雙極電晶體14b。例如，第一場效電晶體(FET)14a可為金屬氧化物半導體場效電晶體(MOSFET)或接面場效電晶體(JFET)。可將記憶體胞元12耦接至各別字線(WL)28、各別位元線(CN)30、各別源極線(EN)32、及/或各別載子注入線(EP)34。可藉由施加合適控制信號至選定的字線(WL)28、選定的位元線(CN)30、選定的源極線(EN)32、及/或選定的載子注入線(EP)34將資料寫入至選定的記憶體胞元12或從該選定的記憶體胞元讀取。在範例性實施例中，字線(WL)28可平行於載子注入線(EP)34而水平延伸。在另一範例性實施例中，位元線(CN)30可平行於源極線(EN)32而垂直延伸。
在範例性實施例中，可將一或更多個各別位元線(CN)30耦接至資料寫入及感測電路36的資料感測放大器電路。例如，可經由選定的字線(WL)28、選定的位元線(CN)30、選定的源極線(EN)32、及/或選定的載子注入線(EP)34將一或更多個控制信號施加至一或更多個選定的記憶體胞元12。電壓電位及/或電流可由該一或更多個選定的記憶體胞元12所產生且經由對應的位元線(CN)30輸出至資料寫入及感測電路36的資料感測放大器電路。
並且，可藉由經一或更多對應的位元線(CN)30施加一或更多個控制信號將資料狀態寫入至一或更多個選定的記憶體胞元12。經由對應的位元線(CN)30所施加的一或更多個控制信號可控制記憶體胞元12的第二雙極電晶體14b以便寫入想要的資料狀態至該記憶體胞元12。若資料狀態經由位元線(CN)30從該記憶體胞元12讀取及/或被寫入至該記憶體胞元12，則可將該位元線(CN)30耦接至資料寫入及感測電路36的資料感測放大器電路，同時可經由資料寫入及感測電路36的電壓/電流源(例如，電壓/電流驅動器)分開控制源極線(EN)32。在範例性實施例中，可將資料寫入及感測電路36的資料感測放大器電路及該資料寫入及感測電路36的電壓/電流源配置於記憶體胞元陣列20的相對側邊上。在另一範例性實施例中，資料寫入及感測電路36可包括被配置於記憶體胞元陣列20之相對側邊上的複數個資料感測放大器電路。
若源極線(EN)32被耦接至資料寫入及感測電路36的資料感測放大器電路，可經由對應的源極線(EN)32將該一或更多個選定的記憶體胞元12所產生之電壓電位及/或電流輸出至該資料寫入及感測電路36的資料感測放大器電路。並且，可藉由經一或更多對應的位元線(CN)30施加一或更多個控制信號將資料狀態寫入至一或更多個選定的記憶體胞元12。經由對應的位元線(CN)30之一或更多個控制信號可控制記憶體胞元12的第二雙極電晶體14b以便寫入想要的資料狀態至該記憶體胞元12。例如，可將位元線(CN)30及源極線(EN)32耦接至配置於記憶體胞元陣列20的相對側邊上之資料寫入及感測電路36的不同子電路(例如，驅動器及/或感測放大器)。在範例性實施例中，可將位元線(CN)30耦接至資料寫入及感測電路36的驅動器及/或感測放大器電路，同時可將源極線(EN)32耦接至資料寫入及感測電路36的驅動器及/或感測放大器電路。並且，可將耦接至位元線(CN)30的驅動器及/或感測放大器電路以及耦接至源極線(EN)32的驅動器及/或感測放大器電路配置於記憶體胞元陣列20的相對側邊上。藉由經源極線(EN)32讀取資料狀態以及經位元線(CN)30寫入資料狀態，可將對記憶體胞元12的電阻降低，因為該源極線(EN)32及該位元線(CN)30從記憶體胞元陣列20的相對側加以驅動。
參照第3圖，顯示了依據本揭示之實施例的如第1圖中所示之記憶體胞元12的剖面圖。如以上所討論，記憶體胞元12可包含二個雙極電晶體。在範例性實施例中，第一雙極電晶體14a可為NPN雙極電晶體且第二雙極電晶體14b可為PNP雙極電晶體。在範例性實施例中，第一雙極電晶體14a及第二雙極電晶體14b可共用一或更多個共同區。第一NPN雙極電晶體14a可包含N+射極區120、P-基極區122、及N+集極區124。第二PNP雙極電晶體14b可包含P-基極區122、N+集極區124、及P+射極區126。可用循序連續關係的方式將N+區120、P-區122、N+區124、及/或P+區126設置於柱或翼片(fin)配置內，該柱或翼片配置可垂直於或平行於N-井區128及/或P-基板130所定義的平面而延伸。在範例性實施例中，P-區122可為被配置成累積/儲存電荷之記憶體胞元12的電氣浮動本體區，該P-區122可與字線(WL)28隔開及電容耦接。
可將第一雙極電晶體14a的N+射極區120耦接至金屬層所形成的源極線(EN)32。並且，可將第一雙極電晶體14a的P-基極區122及/或第二雙極電晶體14b的P-基極區122電容耦接至金屬層所形成的字線(WL)28。在另一範例性實施例中，可將記憶體胞元12的N+區124耦接至金屬層所形成的位元線(CN)30。位元線(CN)30可在周圍圍繞記憶體胞元12的N+區124。在另一範例性實施例中，可在N+區124的一或更多個側邊區(例如，一個側邊區或二個側邊區)上將位元線(CN)30耦接至該N+區124。位元線(CN)30可降低對記憶體胞元12的擾動。尤其，位元線(CN)30可由金屬層所形成且因此可降低對記憶體胞元12的電洞擾動。位元線(CN)30可平行於源極線(EN)32(其耦接至複數個記憶體胞元12(例如，一行的記憶體胞元12))而水平延伸。例如，可將位元線(CN)30及源極線(EN)32配置於不同平面且配置成互相平行。源極線(EN)32可提供用以定址或存取記憶體胞元12的替代手段。可經由位元線(CN)30或源極線(EN)32任一者、或位元線(CN)30及源極線(EN)32之組合來定址或存取記憶體胞元12。
參照第4圖，顯示了依據本揭示另一實施例的具有複數個記憶體胞元12(其經由階層式位元線配置耦接至複數個感測放大器電路402)之記憶體胞元陣列20的至少一部分之示意圖。可經由階層式位元線配置將記憶體胞元陣列20之記憶體胞元的各者耦接至資料感測放大器電路402。階層式位元線配置可包括直接耦接至各別記憶體胞元12的本地位元線(LCN)404(例如，位元線(CN)30)。可經由多工器(MUX)408將各個本地位元線(LCN)404耦接至整體位元線(GCN)406。階層式位元線配置可降低位元線電容及電阻，且可導致在對記憶體胞元12之各種操作期間的信號衰減較少。並且，位元線電容的降低可導致在記憶體胞元12之選定行上的功率消耗較低。進一步而言，階層式位元線配置可降低對選定的記憶體胞元12之擾動量，因為只有鄰接選定本地位元線(LCN)404的未選定本地位元線(LCN)404可經歷到擾動。額外地，功率消耗可藉由僅施加遮蔽控制信號至鄰接選定本地位元線(LCN)404的該等未選定本地位元線(LCN)404來加以降低。
階層式位元線配置可包括耦接至各別多工器(MUX)408的複數個本地位元線(LCN)404。在範例性實施例中，可將四個本地位元線(LCN)404耦接至各別多工器(MUX)408。熟習本技藝之人士可理解的是，耦接至各別多工器(MUX)408的本地位元線(LCN)404之數量可變化。例如，可將八個本地位元線(LCN)404、十六個本地位元線(LCN)404、三十二個本地位元線(LCN)404、六十四個本地位元線(LCN)404等等耦接至各別多工器(MUX)408。
階層式位元線配置可包括耦接至複數個多工器(MUX)408的整體位元線(GCN)406。在範例性實施例中，可將一個整體位元線(GCN)406耦接至四個多工器(MUX)408。熟習本技藝之人士可理解的是，耦接至整體位元線(GCN)406的多工器(MUX)408之數量可變化。例如，可將八個多工器(MUX)408、十六個多工器(MUX)408、三十二個多工器(MUX)408、六十四個多工器(MUX)408等等耦接至該整體位元線(GCN)406。可經由多工器(MUX)408將各個整體位元線(GCN)406耦接至複數個本地位元線(LCN)404。在範例性實施例中，可經由四個多工器(MUX)408將各個整體位元線(GCN)406耦接至十六個本地位元線(LCN)404。
各個記憶體胞元12可由各別源極線驅動器412來加以偏壓。可經由複數個本地源極線(LEN)410將源極線驅動器412耦接至複數個記憶體胞元12。在範例性實施例中，可將各個源極線驅動器412耦接至四個記憶體胞元12。熟習本技藝之人士可理解的是，耦接至源極線驅動器412的記憶體胞元12之數量可變化。例如，可將八個本地源極線(LEN)410、十六個本地源極線(LEN)410、三十二個本地源極線(LEN)410、六十四個本地源極線(LEN)410等等耦接至源極線驅動器412。在範例性實施例中，耦接至源極線驅動器412的記憶體胞元12之數量可能等於耦接至多工器(MUX)408的記憶體胞元12之數量。
參照第5圖，顯示了依據本揭示實施例的用於階層式位元線配置之多工器508的示意圖。如第5圖中所示，可經由多工器508將整體位元線(GCN)506耦接至複數個本地位元線(LCN)504。在範例性實施例中，多工器508可包括耦接至該複數個本地位元線(LCN)504及該整體位元線(GCN)506的複數個選擇電晶體(SEL)514。各個選擇電晶體514可為例如N型或P型雙極接面電晶體或N通道或P通道金屬氧化物半導體場效電晶體(MOSFET)。可將複數個選擇電晶體(SEL)514的各者偏壓以選擇性耦接本地位元線(LCN)504至整體位元線(GCN)506。在範例性實施例中，可將選擇電晶體(SEL<0>)514偏壓以耦接本地位元線(LCN<0>)504至整體位元線(GCN)506，同時將選擇電晶體(SEL<1>、SEL<2>、及SEL<3>)偏壓以從該整體位元線(GCN)506解耦本地位元線(LCN<1>、LCN<2>、LCN<3>)504。
多工器508也可包括複數個偏壓電晶體對516。各個偏壓電晶體對516可包括例如N型或P型雙極接面電晶體及/或N通道或P通道金屬氧化物半導體場效電晶體(MOSFET)。可將各個偏壓電晶體對516耦接至整體保持線(GHL)510及/或整體遮蔽線(GML)512。各個偏壓電晶體對516可包括保持電晶體(HD)518及遮蔽電晶體(MSK)520。在範例性實施例中，可將各個保持電晶體(HD)518耦接至整體保持線(GHL)510且可將各個遮蔽電晶體(MSK)520耦接至整體遮蔽線(GML)512。可將控制信號施加至保持電晶體(HD)518的閘極以偏壓該保持電晶體(HD)518以便在保持操作期間經由本地位元線(LCN)504施加保持電壓電位至記憶體胞元12。例如，當控制信號被施加至保持電晶體(HD)518的閘極時，該等控制信號可造成複數個保持電晶體(HD<0>、HD<1>、HD<2>、及HD<3>)518呈「開」狀態。隨後，該複數個保持電晶體(HD<0>、HD<1>、HD<2>、及HD<3>)518可經由本地位元線(LCN<0>、LCN<1>、LCN<2>、及LCN<3>)504輸出保持電壓電位至對應的複數個記憶體胞元12。
並且，可將控制信號施加至遮蔽電晶體(MSK)520的閘極以偏壓該遮蔽電晶體(MSK)520以便在讀取及/或寫入操作期間經由本地位元線(LCN)504施加遮蔽電壓電位至記憶體胞元12。例如，當控制信號被施加至遮蔽電晶體(MSK)520的閘極時，該等控制信號可造成與未選定記憶體胞元12關聯的複數個遮蔽電晶體(MSK<0>、MSK<1>、MSK<2>、及/或MSK<3>)520呈「開」狀態。隨後，該複數個遮蔽電晶體(MSK<0>、MSK<1>、MSK<2>、及/或MSK<3>)520可經由與未選定記憶體胞元12關聯的本地位元線(LCN<0>、LCN<1>、LCN<2>、及/或LCN<3>)504輸出遮蔽電壓電位至對應的複數個未選定記憶體胞元12。
參照第6圖，顯示了依據本揭示實施例的用於階層式位元線配置之源極線驅動器608的示意圖。源極線驅動器608可包括複數個偏壓電晶體對616。各個偏壓電晶體對616可包括例如N型或P型雙極接面電晶體及/或N通道或P通道金屬氧化物半導體場效電晶體(MOSFET)。可將各個偏壓電晶體對616耦接至整體保持線(GHL)610及/或整體遮蔽線(GML)612。各個偏壓電晶體對616包括保持電晶體(HD)618及遮蔽電晶體(MSK)620。在範例性實施例中，可將各個保持電晶體(HD)618耦接至整體保持線(GHL)610且可將各個遮蔽電晶體(MSK)620耦接至整體遮蔽線(GML)612。可將控制信號施加至保持電晶體(HD)618的閘極以偏壓該保持電晶體(HD)618以便在保持操作期間經由本地源極線(LEN)604施加保持電壓電位至記憶體胞元12。例如，當控制信號被施加至保持電晶體(HD)618的閘極時，該等控制信號可造成複數個保持電晶體(HD<0>、HD<1>、HD<2>、及HD<3>)618呈「開」狀態。隨後，該複數個保持電晶體(HD<0>、HD<1>、HD<2>、及HD<3>)618可經由本地源極線(LEN<0>、LEN<1>、LEN<2>、及LEN<3>)604輸出保持電壓電位至對應的複數個記憶體胞元12。
並且，可將控制信號施加至遮蔽電晶體(MSK)620的閘極以偏壓該遮蔽電晶體(MSK)620以便在讀取及/或寫入操作期間經由本地源極線(LEN)604施加遮蔽電壓電位至記憶體胞元12。例如，當控制信號被施加至遮蔽電晶體(MSK)620的閘極時，該等控制信號可造成與未選定記憶體胞元12關聯的複數個遮蔽電晶體(MSK<0>、MSK<1>、MSK<2>、及/或MSK<3>)620呈「開」狀態。隨後，該複數個遮蔽電晶體(MSK<0>、MSK<1>、MSK<2>、及/或MSK<3>)620可經由與未選定記憶體胞元12關聯的本地源極線(LEN<0>、LEN<1>、LEN<2>、及/或LEN<3>)604輸出遮蔽電壓電位至對應的複數個未選定記憶體胞元12。
參照第7圖，顯示了依據本揭示實施例的用以實施再新操作之控制信號電壓波形。例如，再新操作可包括一或更多步驟。再新操作可降低功率消耗的量，因為可能不實施讀取操作(例如，不啟動資料感測放大器電路)。並且，再新操作可藉由同時再新所有被耦接至選定本地位元線(LCN)30且被耦接至選定字線(WL)28的記憶體胞元12來降低功率消耗的量。進一步而言，再新操作可降低功率消耗的量，因為施加至源極線(EN)32的電壓電位可在整個再新操作期間維持恆定。此外，藉由在整個再新操作期間將施加至源極線(EN)32的電壓電位維持恆定，可降低對記憶體胞元12的擾動量。
再新操作可包括配置成實施該一或更多步驟的控制信號。在實施再新操作以前，可將該等控制信號配置成實施保持操作以便維持記憶體胞元12中所儲存的資料狀態(例如，邏輯高位準(二進制「1」資料狀態)或邏輯低位準(二進制「0」資料狀態))。尤其，可將該等控制信號配置成實施保持操作以便最大化記憶體胞元12中所儲存之資料狀態(例如，邏輯低位準(二進制「0」資料狀態)及/或邏輯高位準(二進制「1」資料狀態))的停留時間。並且，可將用於保持操作的控制信號配置成消除或降低記憶體胞元12內的活動或場(例如，可能導致電荷洩漏之接面間的電場)。在範例性實施例中，於保持操作期間，可將負電壓電位施加至可被電容耦接至記憶體胞元12之P-區122的字線(WL)28，同時可將施加至其他區(例如，N+區120、N+區124、及/或P+區126)的電壓電位維持在0V。例如，施加至字線(WL)28(例如，電容耦接至記憶體胞元12的P-區122)的負電壓電位可為-1.8V。在保持操作期間，可將N+區124與P-區122之間的接面以及N+區120與P-區122之間的接面反向偏壓以便保留記憶體胞元12中所儲存的資料狀態(例如，邏輯高位準(二進制「1」資料狀態)或邏輯低位準(二進制「0」資料狀態))。
在範例性實施例中，再新操作的第一步驟可包括用以實施準備的控制信號以開始其中該等控制信號可被施加至記憶體胞元12的操作，以便準備該記憶體胞元12而用於一或更多後續步驟。例如，可將預充電控制信號施加至一或更多個選定的本地位元線(LCN)30而至預定的電壓電位。可經由多工器(MUX)408將預充電控制信號該一或更多個選定的本地位元線(LCN)30。可將選擇控制信號施加至一或更多個選擇電晶體(SEL)514以啟動該一或更多個選擇電晶體(SEL)514。選擇控制信號可轉變該一或更多個選擇電晶體(SEL)514至「開」狀態以便耦接預充電控制信號至一或更多個對應的本地位元線(LCN)30。在範例性實施例中，預充電控制信號可預充電該一或更多個本地位元線(LCN)30至0.7V。
再新操作的第二步驟可包括用以施加至一或更多個記憶體胞元12的控制信號以實施準備而開始其中該等控制信號可被施加至記憶體胞元12的操作。可經由載子注入線(EP)34將控制信號施加至記憶體胞元12的P+區126。控制信號可經由載子注入線(EP)34施加預定的電壓電位至記憶體胞元12的P+區126。在範例性實施例中，控制信號可經由載子注入線(EP)34施加大約1.0V至1.2V至記憶體胞元12的P+區126。施加至記憶體胞元12的P+區126之控制信號將不會造成第二雙極電晶體14b轉變至「開」狀態。在範例性實施例中，可將再新操作的第二步驟與該再新操作的第一步驟同時實施。在另一範例性實施例中，再新操作的第二步驟可在該再新操作的第一步驟以後實施。
再新操作的第三步驟可包括用以實施準備的控制信號以開始其中該等控制信號可被施加至記憶體胞元12的操作。例如，在預充電該一或更多個本地位元線(LCN)30至預定的電壓電位以後，可將解耦控制信號施加至該一或更多個選擇電晶體(SEL)514且轉變該一或更多個選擇電晶體(SEL)514至「關」狀態。在另一範例性實施例中，在預充電該一或更多個本地位元線(LCN)30至預定的電壓電位以後，可將選擇控制信號從該一或更多個選擇電晶體(SEL)514退出以便轉變該一或更多個選擇電晶體(SEL)514至「關」狀態。該一或更多個轉變成「關」的選擇電晶體(SEL)514可從該等預充電控制信號解耦該一或更多個本地位元線(LCN)30。在範例性實施例中，該一或更多個本地位元線(LCN)30可為電氣浮動。
再新操作的第四步驟可包括配置成實施讀取操作的控制信號。讀取操作可包括配置成對記憶體胞元陣列20的一或更多選定列之一或更多個選定記憶體胞元12實施一或更多寫入操作的控制信號。例如，讀取操作可對記憶體胞元陣列20的一或更多個選定的記憶體胞元12及一或更多選定的列來加以實施。例如，施加至字線(WL)28(例如，電容耦接至P-區122)的電壓電位之增加可能比施加至本地位元線(LCN)30及/或源極線(EN)32高了預定的電壓電位。預定的電壓電位可為第一雙極電晶體14a及/或第二雙極電晶體14b的臨限電壓電位或正向偏壓電壓電位。例如，預定的電壓電位可為大約0.7V。
在範例性實施例中，可將施加至字線(WL)28(例如，電容耦接至P-區122)的電壓電位從-1.8V提高至0V。若邏輯高位準(例如，二進制「1」資料狀態)被儲存於記憶體胞元12中，可將第一雙極電晶體14a轉變至「開」狀態。例如，可將N+區120與P-區122之間的接面正向偏壓且可將P-區122與N+區124之間的接面反向偏壓，且可將第一雙極電晶體14a轉變至「開」狀態。當第一雙極電晶體14a被轉變至「開」狀態時，可將N+區124(例如，電氣浮動)放電至大約0.2V以便轉變第二雙極電晶體14b至「開」狀態。藉由轉變第二雙極電晶體14b至「開」狀態，可將多數電荷載子注入至P-區122中以便再新記憶體胞元12中所儲存的邏輯高位準(例如，二進制「1」資料狀態)。
若邏輯低位準(例如，二進制「0」資料狀態)被儲存於記憶體胞元12中，第一雙極電晶體14a可保持於「關」狀態中。例如，N+區120與P-區122之間的接面可能不被正向偏壓或可能被微弱地正向偏壓且P-區122與N+區124之間的接面可能或可能不被正向偏壓或可能被微弱地正向偏壓，使得第一雙極電晶體14a可保持於「關」狀態中。當第一雙極電晶體14a保持於「關」狀態中時，N+區124(例如，電氣浮動)可能不被放電且可能保持在預定的電壓電位(例如，預充電電壓電位)。當N+區124不被放電時第二雙極電晶體14b可保持於「關」狀態中。當第二雙極電晶體14b保持於「關」狀態中時，多數電荷載子可能不被注入至P-區122中以便再新記憶體胞元12中所儲存的邏輯低位準(例如，二進制「0」資料狀態)。
在範例性實施例中，當沒有電荷或小量電荷被累積於P-區122中以指示邏輯低位準(例如，二進制「0」資料狀態)時，P-區122與N+區124之間的接面不被正向偏壓且N+區124可能不被放電(例如，維持預充電的電壓電位)。當N+區124不被放電且邏輯低位準(例如，二進制「0」資料狀態)可能被維持於記憶體胞元12中時第二雙極電晶體14b可保持於「關」狀態中。然而，當較大量的電荷被累積於P-區122中以指示記憶體胞元12中所儲存的邏輯低位準(例如，二進制「0」資料狀態)時，可將P-區122與N+區124之間的接面微弱地正向偏壓以耗盡或排出P-區122中所儲存的過量電荷而維持記憶體胞元12中的邏輯低位準(例如，二進制「0」資料狀態)。
再新操作的第五步驟可包括配置成對記憶體胞元12實施寫入邏輯高位準(例如，二進制「1」資料狀態)操作的控制信號，該記憶體胞元在N+區124的電壓電位可能已經放電(例如，至大約0.2V)。寫入邏輯高位準操作可包括配置成對該一或更多個選定的記憶體胞元12寫入邏輯高位準(例如，二進制「1」資料狀態)的控制信號。例如，可將預定的電壓電位施加至字線(WL)28(例如，電容耦接至P-區122)。在範例性實施例中，可將施加至字線(WL)28(例如，電容耦接至P-區122)的電壓電位從0V降低至-1.0V。
在此種偏壓下，因為在第四步驟中可被轉變至「開」狀態的第二雙極電晶體14b，多數電荷載子可持續注入至P-區122中。多數電荷載子可持續注入至P-區122中，即使字線(WL)28(例如，電容耦接至P-區122)所施加的電壓電位從0V切換至-1.0V。例如，N+區124與P+區126之間的接面可變成正向偏壓且可將多數電荷載子(例如，電洞)注入至P-區122中。P-區122可累積/儲存可能表示高於在N+區120的電壓電位之預定電壓電位的電荷載子量。在範例性實施例中，預定的電壓電位可為高於在N+區120的電壓電位0.7V。若邏輯低位準(例如，二進制「0」資料狀態)被儲存於記憶體胞元12中，第二雙極電晶體14b可保持於「關」狀態中且多數電荷載子可能不被注入至P-區122中。當字線(WL)28(例如，電容耦接至P-區122)所施加的電壓電位從0V切換至-1.0V時，第二雙極電晶體14b可保持於「關」狀態中且多數電荷載子可能不被注入至P-區122中。當多數電荷載子不被注入至P-區122中時，可將邏輯低位準(例如，二進制「0」資料狀態)維持於記憶體胞元12中。
再新操作的第六步驟可包括用以終止該寫入邏輯高位準(例如，二進制「1」資料狀態)操作的控制信號。例如，可將耦接控制信號施加至該一或更多個選擇電晶體(SEL)514且轉變該一或更多個選擇電晶體(SEL)514至「開」狀態。該一或更多個轉變成「開」的選擇電晶體(SEL)514可耦接預定的電壓電位至該一或更多個本地位元線(LCN)30以便轉變第二雙極電晶體14b至「關」狀態且結束該選定的記憶體胞元12中的寫入邏輯高位準(例如，二進制「1」資料狀態)。施加至該一或更多個本地位元線(LCN)30以結束該寫入邏輯高位準(例如，二進制「1」資料狀態)操作的預定電壓電位可至少部份根據臨限電壓電位(低於該臨限電壓電位，經由N+區124與P+區126之間的接面所注入的多數電荷載子可能無關緊要)來加以決定。例如，施加至該一或更多個本地位元線(LCN)30的預定電壓電位可為大約0.7V。
如以上所討論，可將施加至字線(WL)28(例如，電容耦接至P-區122)的電壓電位從0V降低至-1.0V且可將施加至本地位元線(LCN)30的電壓電位放電至大約0.2V，同時可將經由載子注入線(EP)34施加至P+區126的電壓電位維持在1.0V。在此種偏壓下，P-區122與N+區124之間的接面可變成正向偏壓，使得邏輯高位準(例如，二進制「1」資料狀態)可被寫入至P-區122(例如，電荷從P+區126注入至P-區122中)。
再新操作的第七步驟也可包括配置成實施準備以結束操作的控制信號。再新操作的第七步驟期間，施加至記憶體胞元12的電壓電位可調整該記憶體胞元12中所儲存的電荷量(例如，資料狀態的指示)。在範例性實施例中，可將經由載子注入線(EP)34施加至P+區126的電壓電位降低至0V。P-區122(其可被充電至高於N+區124於寫入邏輯高位準(例如，二進制「1」資料狀態)期間的電壓電位大約0.7V)可藉由被施加至字線(WL)28(例如，電容耦接至P-區122)的電壓電位而被耦接低到大約0V。施加至字線(WL)28(例如，電容耦接至P-區122)的電壓電位可被降低至-1.8V且可決定記憶體胞元12的P-區122中所儲存的電荷量(例如，資料狀態的指示)。並且，可將經由位元線(CN)30施加至N+區124的電壓電位降低至0V以回到保持操作以便保留資料狀態(例如，邏輯低位準(例如，二進制「0」資料狀態)或邏輯高位準(例如，二進制「1」資料狀態))。
在這一點上應注意到的是，提供依據以上所述之本揭示的用以再新半導體記憶體裝置之技術可能在某程度上典型包含輸入資料的處理以及輸出資料的產生。此輸入資料處理及輸出資料產生可用硬體或軟體加以實施。例如，可將特定電子組件使用於半導體記憶體裝置或類似或相關電路以供實施與依據以上所述之本揭示的用以再新半導體記憶體裝置關聯之功能。替代地，依據指令操作的一或更多個處理器可實施與依據以上所述之本揭示的用以再新半導體記憶體裝置關聯之功能。如果是這種情況，在本揭示之範圍內的是，此種指令可被儲存於一或更多處理器可讀取媒體(例如，磁碟或其他儲存媒體)上、或經由一或更多載波中所包含的一或更多信號被傳輸至一或更多個處理器。
本揭示在範圍上不限於本文中所描述的特定實施例。的確，本揭示的其他各種實施例及對本揭示的修改(除了本文中所描述者以外)從前述說明及隨附圖式將對熟習本技藝之人士而言顯而易見。因此，此種其他實施例及修改意圖落在本揭示的範圍內。進一步而言，儘管本揭示已經在特定實施方式的上下文中於特定環境中針對特定目的加以描述於本文中，熟習本技藝之人士將認知的是，其用處不限於此且本揭示可針對任何數量之目的而有益地實施於任何數量的環境中。因此，以下所陳述的申請專利範圍應鑑於本文中所描述的本揭示之充分廣度及精神來加以詮釋。
10．．．半導體記憶體裝置
12．．．記憶體胞元
14a．．．第一雙極電晶體
14b．．．第二雙極電晶體
20．．．記憶體胞元陣列
28．．．字線
30．．．位元線
32．．．源極線
34．．．載子注入線
36．．．資料寫入及感測電路
38．．．記憶體胞元選擇及控制電路
120．．．N+射極區
122．．．P-基極區
124．．．N+集極區
126．．．P+射極區
130．．．P-基板
402．．．資料感測放大器電路
404、504．．．本地位元線
406、506．．．整體位元線
408、508．．．多工器
410、604．．．本地源極線
412、608．．．源極線驅動器
510、610．．．整體保持線
512、612．．．整體遮蔽線
514．．．選擇電晶體
516、616．．．偏壓電晶體對
518、618．．．保持電晶體
520、620．．．遮蔽電晶體
為了促進更充分理解本揭示，現在參照隨附的圖式，其中相似的元件參照相似的數字。不應將這些圖式詮釋成限制本揭示，但意圖僅為範例性。
第1圖顯示了依據本揭示的實施例之包含記憶體胞元陣列、資料寫入及感測電路、及記憶體胞元選擇及控制電路的半導體記憶體裝置之方塊圖。
第2圖顯示了依據本揭示之實施例的具有複數個記憶體胞元之記憶體胞元陣列的示意圖。
第3圖顯示了依據本揭示之實施例的如第1圖中所示之記憶體胞元的剖面圖。
第4圖顯示了依據本揭示另一實施例的具有複數個記憶體胞元(其經由階層式位元線配置耦接至複數個感測放大器電路)之記憶體胞元陣列的至少一部分之示意圖。
第5圖顯示了依據本揭示實施例的用於階層式位元線配置之多工器的示意圖。
第6圖顯示了依據本揭示實施例的用於階層式位元線配置之源極線驅動器的示意圖。
第7圖顯示了依據本揭示實施例的用以實施再新操作之控制信號電壓波形。
10．．．半導體記憶體裝置
20．．．記憶體胞元陣列
28．．．字線
30．．．位元線
32．．．源極線
34．．．載子注入線
36．．．資料寫入及感測電路
38．．．記憶體胞元選擇及控制電路

Claims (20)

  1. 一種再新半導體記憶體裝置的方法，包含下列步驟：施加複數個電壓電位至一陣列的記憶體胞元中的記憶體胞元，其中施加該複數個電壓電位至該記憶體胞元包含：經由該陣列的各別源極線施加第一電壓電位至該記憶體胞元的第一區；經由該陣列的各別本地位元線及各別選擇電晶體施加第二電壓電位至該記憶體胞元的第二區；施加第三電壓電位至該陣列的各別字線，其中該字線係與該記憶體胞元的本體區隔開且電容耦接該本體區，該本體區係電氣浮動及設置於該第一區與該第二區之間；及經由該陣列的各別載子注入線施加第四電壓電位至該記憶體胞元的第三區。
  2. 如申請專利範圍第1項之方法，其中該各別本地位元線係耦接至多工器。
  3. 如申請專利範圍第2項之方法，其中該多工器係耦接至整體位元線。
  4. 如申請專利範圍第2項之方法，其中該多工器包含耦接至該各別本地位元線的至少一個遮蔽電晶體。
  5. 如申請專利範圍第4項之方法，其中該多工器進一步包含耦接至該各別本地位元線的至少一個保持電晶體(hold transistor)。
  6. 如申請專利範圍第5項之方法，其中該各別選擇電晶體係耦接至該至少一個遮蔽電晶體及該至少一個保持電晶體。
  7. 如申請專利範圍第1項之方法，進一步包含在該半導體記憶體裝置的再新期間經由該各別源極線使施加至該第一區的該第一電壓電位維持於恆定位準。
  8. 如申請專利範圍第1項之方法，進一步包含施加選擇控制信號至該各別選擇電晶體以啟動該各別選擇電晶體。
  9. 如申請專利範圍第8項之方法，進一步包含從在保持操作期間經由該已啟動的各別選擇電晶體施加至該各別本地位元線的該第二電壓電位增加被施加至該各別本地位元線的該第二電壓電位。
  10. 如申請專利範圍第1項之方法，進一步包含從在保持操作期間施加至該各別載子注入線的該第四電壓電位增加被施加至該各別載子注入線的該第四電壓電位。
  11. 如申請專利範圍第1項之方法，進一步包含施加解耦控制信號至該各別選擇電晶體以停用該各別選擇電晶體。
  12. 如申請專利範圍第11項之方法，其中在該各別選擇電晶體被停用以後，該各別本地位元線係電氣浮動。
  13. 如申請專利範圍第1項之方法，進一步包含從在保持操作期間施加至該各別字線的該第三電壓電位增加被施加至該各別字線的該第三電壓電位以便實施讀取操作。
  14. 如申請專利範圍第13項之方法，其中該第三電壓電位的增加啟動該記憶體胞元以減少被施加至該各別本地位元線的該第二電壓電位。
  15. 如申請專利範圍第1項之方法，進一步包含從在寫入邏輯低位準操作期間施加至該各別字線的該第三電壓電位減少被施加至該各別字線的該第三電壓電位以實施寫入邏輯高位準操作。
  16. 如申請專利範圍第15項之方法，其中在該寫入邏輯高位準操作期間施加至該各別字線的該第三電壓電位係高於在保持操作期間施加至該各別字線的該第三電壓電位。
  17. 如申請專利範圍第1項之方法，進一步包含施加耦接控制信號至該各別選擇電晶體，以啟動該各別選擇電晶體，以便實施寫入邏輯高位準操作的結束。
  18. 如申請專利範圍第17項之方法，進一步包含將被施加至該各別本地位元線的該第二電壓電位放電以正向偏壓該第二區與該第三區之間的接面。
  19. 如申請專利範圍第1項之方法，進一步包含從在寫入邏輯高位準操作期間施加至該各別載子注入線的該第四電壓電位減少被施加至該各別載子注入線的該第四電壓電位以實施保持操作。
  20. 如申請專利範圍第1項之方法，進一步包含從在寫入邏輯高位準操作期間施加至該各別本地位元線的該第二電壓電位減少被施加至該各別本地位元線的該第二電壓 電位以實施保持操作。
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