CN102884582A - 用于刷新半导体存储器装置的技术 - Google Patents

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Abstract

本发明揭示用于刷新半导体存储器装置的技术。在一个特定示范性实施例中，可将所述技术实现为一种用于刷新半导体存储器装置的方法，所述方法可包含将多个电压电位施加到存储器单元阵列中的存储器单元。将多个电压电位施加到所述存储器单元可包含经由所述阵列的相应源极线将第一电压电位施加到所述存储器单元的第一区。将多个电压电位施加到所述存储器单元还可包含经由所述阵列的相应局部位线及相应选择晶体管将第二电压电位施加到所述存储器单元的第二区。将多个电压电位施加到所述存储器单元可进一步包含将第三电压电位施加到所述阵列的相应字线，其中所述字线可与所述存储器单元的主体区间隔开且电容性地耦合到所述主体区，所述主体区可为电浮动的且安置于所述第一区与所述第二区之间。将多个电压电位施加到所述存储器单元可进一步包含经由所述阵列的相应载流子注入线将第四电压电位施加到所述存储器单元的第三区。

Description

用于刷新半导体存储器装置的技术
相关申请案交叉参考
本专利申请案主张对2010年5月6日提出申请的第61/332,037号美国临时专利申请案的优先权，所述美国临时专利申请案的全文以引用的方式并入本文中。
技术领域
本发明大体来说涉及半导体存储器装置，且更特定来说涉及用于刷新半导体存储器装置的技术。
背景技术
半导体行业已经历了已准许半导体存储器装置的密度及/或复杂性增加的技术进步。此外，所述技术进步已允许各种类型的半导体存储器装置的功率消耗及封装大小减小。持续的趋势是采用及/或制作使用改进性能、减小泄漏电流且增强总体缩放的技术、材料及装置的高级半导体存储器装置。绝缘体上硅(SOI)衬底及块体衬底为可用来制作此些半导体存储器装置的材料的实例。举例来说，此些半导体存储器装置可包含部分耗尽(PD)型装置、完全耗尽(FD)型装置、多栅极装置(例如，双栅极、三栅极或环绕栅极)及鳍型FET装置。
半导体存储器装置可包含具有存储器晶体管的存储器单元，所述存储器晶体管具有其中可存储电荷的电浮动主体区。当过剩多数电荷载流子存储于所述电浮动主体区中时，存储器单元可存储逻辑高(例如，二进制“1”数据状态)。当使电浮动主体区耗尽多数电荷载流子时，存储器单元可存储逻辑低(例如，二进制“0”数据状态)。此外，半导体存储器装置可制作于绝缘体上硅(SOI)衬底或块体衬底(例如，实现主体隔离)上。举例来说，可将半导体存储器装置制作为三维(3-D)装置(例如，多栅极装置、鳍型FET装置及垂直柱装置)。
在一种常规技术中，可通过将偏置信号施加到存储器晶体管的源极/漏极区及栅极来读取半导体存储器装置的存储器单元。如此，常规读取技术可涉及响应于源极/漏极区及栅极偏置信号的施加来感测由存储器单元的电浮动主体区提供/在所述电浮动主体区中产生的电流的量以确定所述存储器单元的数据状态。举例来说，存储器单元可具有对应于两个或两个以上不同逻辑状态的两个或两个以上不同电流状态(例如，对应于两个不同逻辑状态的两个不同电流条件/状态：二进制“0”数据状态及二进制“1”数据状态)。
在另一常规技术中，可通过将偏置信号施加到存储器晶体管的源极/漏极区及栅极来向半导体存储器装置的存储器单元写入。如此，常规写入技术可导致存储器单元的电浮动主体区中的多数电荷载流子的增加/减少，多数电荷载流子的增加/减少又确定存储器单元的数据状态。多数电荷载流子的此过剩可由沟道碰撞电离、带间隧穿(栅极诱发的漏极泄漏“GIDL”)或直接注入而产生。可(例如)使用背栅脉冲经由漏极区空穴移除、源极区空穴移除或漏极与源极区空穴移除来移除多数电荷载流子。
通常，常规读取及/或写入操作可导致相对大的功率消耗及相对大的电压电位摆幅，相对大的电压电位摆幅可能导致对半导体存储器装置中的未选存储器单元的干扰。此外，在读取与写入操作期间在正与负栅极偏置之间的脉冲可减少存储器单元的电浮动主体区中的多数电荷载流子的净数量，此减少又可导致存储器单元的数据状态的不准确确定。此外，在将具有低于存储器晶体管的阈值电压电位的电压电位的偏置信号施加到存储器晶体管的栅极的情况下，可消除在栅极下方的少数电荷载流子的沟道。然而，少数电荷载流子中的一些载流子可保持“陷获”在界面缺陷中。所陷获的少数电荷载流子中的一些载流子可与可能由于所施加的偏置信号而被吸引到栅极的多数电荷载流子组合。因此，可减少电浮动主体区中的多数电荷载流子的净数量。此现象(其通常表征为电荷抽运)是成问题的，因为可减少存储器单元的电浮动主体区中的多数电荷载流子的净数量，此减少又可导致存储器单元的数据状态的不准确确定。
鉴于前文，可理解可存在与用于操作半导体存储器装置的常规技术相关联的显着问题及缺点。
发明内容
本发明揭示用于刷新半导体存储器装置的技术。在一个特定示范性实施例中，可将所述技术实现为一种用于刷新半导体存储器装置的方法，所述方法可包括将多个电压电位施加到存储器单元阵列中的存储器单元。将多个电压电位施加到所述存储器单元可包括经由所述阵列的相应源极线将第一电压电位施加到所述存储器单元的第一区。将多个电压电位施加到所述存储器单元还可包括经由所述阵列的相应局部位线及相应选择晶体管将第二电压电位施加到所述存储器单元的第二区。将多个电压电位施加到所述存储器单元可进一步包括将第三电压电位施加到所述阵列的相应字线，其中所述字线可与所述存储器单元的主体区间隔开且电容性地耦合到所述主体区，所述主体区可为电浮动的且安置于所述第一区与所述第二区之间。将多个电压电位施加到所述存储器单元可进一步包括经由所述阵列的相应载流子注入线将第四电压电位施加到所述存储器单元的第三区。
根据此特定示范性实施例的其它方面，所述相应局部位线可耦合到多路复用器。
根据此特定示范性实施例的另外方面，所述多路复用器可耦合到全局位线。
根据此特定示范性实施例的额外方面，所述多路复用器可包括耦合到所述相应局部位线的至少一个屏蔽晶体管。
根据此特定示范性实施例的又一方面，所述多路复用器可进一步包括耦合到所述相应局部位线的至少一个保持晶体管。
根据此特定示范性实施例的其它方面，所述相应选择晶体管可耦合到所述至少一个屏蔽晶体管及所述至少一个保持晶体管。
根据此特定示范性实施例的另外方面，将多个电压电位施加到所述存储器单元可进一步包括在所述半导体存储器装置的所述刷新期间经由所述相应源极线使施加到所述第一区的所述第一电压电位维持在恒定电平。
根据此特定示范性实施例的额外方面，将多个电压电位施加到所述存储器单元可进一步包括将选择控制信号施加到所述相应选择晶体管以激活所述相应选择晶体管。
根据此特定示范性实施例的又一方面，将多个电压电位施加到所述存储器单元可进一步包括经由所述经激活的相应选择晶体管从在保持操作期间施加到所述相应源极线的所述第二电压电位增加施加到所述相应源极线的所述第二电压电位。
根据此特定示范性实施例的其它方面，将多个电压电位施加到所述存储器单元可进一步包括从在保持操作期间施加到所述相应载流子注入线的所述第四电压电位增加施加到所述相应载流子注入线的所述第四电压电位。
根据此特定示范性实施例的另外方面，将多个电压电位施加到所述存储器单元可进一步包括将解耦控制信号施加到所述相应选择晶体管以去激活所述相应选择晶体管。
根据此特定示范性实施例的额外方面，在所述相应选择晶体管被去激活之后，所述相应局部位线可为电浮动的。
根据此特定示范性实施例的又一方面，将多个电压电位施加到所述存储器单元可进一步包括从在保持操作期间施加到所述相应字线的所述第三电压电位增加施加到所述相应字线的所述第三电压电位以便执行读取操作。
根据此特定示范性实施例的其它方面，所述第三电压电位的所述增加可激活所述存储器单元以减小施加到所述相应局部位线的所述第二电压电位。
根据此特定示范性实施例的另外方面，将多个电压电位施加到所述存储器单元可进一步包括从在写入逻辑低操作期间施加到所述相应字线的所述第三电压电位减小施加到所述相应字线的所述第三电压电位以执行写入逻辑高操作。
根据此特定示范性实施例的额外方面，在所述写入逻辑高操作期间施加到所述相应字线的所述第三电压电位可高于在保持操作期间施加到所述相应字线的所述第三电压电位。
根据此特定示范性实施例的又一方面，将多个电压电位施加到所述存储器单元可进一步包括将耦合控制信号施加到所述相应选择晶体管以激活所述相应选择晶体管以便执行写入逻辑高操作的结束。
根据此特定示范性实施例的其它方面，将多个电压电位施加到所述存储器单元可进一步包括将施加到所述相应局部位线的所述第二电压电位放电以正向偏置所述第二区与所述第三区之间的结。
根据此特定示范性实施例的另外方面，将多个电压电位施加到所述存储器单元可进一步包括从在写入逻辑高操作期间施加到所述相应载流子注入线的所述第四电压电位减小施加到所述相应载流子注入线的所述第四电压电位以执行保持操作。
根据此特定示范性实施例的额外方面，将多个电压电位施加到所述存储器单元可进一步包括从在写入逻辑高操作期间施加到所述相应局部位线的所述第二电压电位减小施加到所述相应局部位线的所述第二电压电位以执行保持操作。
现在将参考附图中所展示的本发明示范性实施例来更详细地描述本发明。尽管下文参考示范性实施例来描述本发明，但应理解，本发明并不限于此。阅读本文中的教示的所属领域的技术人员将会认识到额外实施方案、修改及实施例以及其它使用领域，这些额外实施方案、修改及实施例以及其它使用领域均在本文中所描述的本发明范围内且本发明关于这些额外实施方案、修改及实施例以及其它使用领域可具有显着实用性。
附图说明
为了促进对本发明的更全面理解，现在参考附图，在附图中相似的元件用相似的编号指代。这些图式不应被视为限制本发明，而是打算仅为示范性。
图1展示根据本发明的实施例的包含存储器单元阵列、数据写入与感测电路以及存储器单元选择与控制电路的半导体存储器装置的框图。
图2展示根据本发明的实施例的具有多个存储器单元的存储器单元阵列的至少一部分的示意图。
图3展示根据本发明的实施例的图2中所展示的存储器单元阵列的横截面视图。
图4展示根据本发明的另一实施例的具有经由分级位线配置耦合到多个感测放大器电路的多个存储器单元的存储器单元阵列的至少一部分的示意图。
图5展示根据本发明的实施例的分级位线配置的多路复用器的示意图。
图6展示根据本发明的实施例的分级位线配置的源极线驱动器的示意图。
图7展示根据本发明的实施例的用于执行刷新操作的控制信号电压波形。
具体实施方式
参考图1，其展示根据本发明的实施例的包括存储器单元阵列20、数据写入与感测电路36及存储器单元选择与控制电路38的半导体存储器装置10的框图。存储器单元阵列20可包括多个存储器单元12，每一存储器单元经由字线(WL)28及载流子注入线(EP)34耦合到存储器单元选择与控制电路38且经由位线(CN)30及源极线(EN)32耦合到数据写入与感测电路36。可了解，位线(CN)30及源极线(EN)32是用来在两个信号线之间进行区分的标示且其可互换使用。
数据写入与感测电路36可从选定存储器单元12读取数据且可将数据写入到选定存储器单元12。在示范性实施例中，数据写入与感测电路36可包含多个数据感测放大器电路。每一数据感测放大器电路可接收至少一个位线(CN)30及电流或电压参考信号。举例来说，每一数据感测放大器电路可为交叉耦合型感测放大器以感测存储于存储器单元12中的数据状态。数据写入与感测电路36可包含可将数据感测放大器电路耦合到至少一个位线(CN)30的至少一个多路复用器。在示范性实施例中，所述多路复用器可将多个位线(CN)30耦合到数据感测放大器电路。
每一数据感测放大器电路可采用电压及/或电流感测电路及/或技术。在示范性实施例中，每一数据感测放大器电路可采用电流感测电路及/或技术。举例来说，电流感测放大器可将来自选定存储器单元12的电流与参考电流(例如，一个或一个以上参考单元的电流)进行比较。根据所述比较，可确定选定存储器单元12是存储逻辑高(例如，二进制“1”数据状态)还是逻辑低(例如，二进制“0”数据状态)。所属领域的技术人员可了解，可采用各种类型或形式的数据写入与感测电路36(包含使用电压或电流感测技术来感测存储于存储器单元12中的数据状态的一个或一个以上感测放大器)来读取存储于存储器单元12中的数据。
存储器单元选择与控制电路38可通过在一个或一个以上字线(WL)28及/或载流子注入线(EP)34上施加控制信号来选择及/或启用一个或一个以上预定存储器单元12以促进从所述预定存储器单元读取数据。存储器单元选择与控制电路38可根据地址信号(举例来说，行地址信号)来产生此些控制信号。此外，存储器单元选择与控制电路38可包含字线解码器及/或驱动器。举例来说，存储器单元选择与控制电路38可包含一种或一种以上不同控制/选择技术(及所述技术的电路)以选择及/或启用一个或一个以上预定存储器单元12。明显地，所有此些控制/选择技术及所述技术的电路(无论是现在已知还是稍后开发的)均打算归属于本发明的范围。
在示范性实施例中，半导体存储器装置10可实施两步写入操作，借此可通过首先执行“清零”或逻辑低(例如，二进制“0”数据状态)写入操作将一行存储器单元12中的所有存储器单元12写入到预定数据状态，借此所述行存储器单元12中的所有存储器单元12被写入到逻辑低(例如，二进制“0”数据状态)。此后，可将所述行存储器单元12中的选定存储器单元12选择性地写入到预定数据状态(例如，逻辑高(二进制“1”数据状态))。半导体存储器装置10还可实施单步写入操作，借此可在不首先实施“清零”操作的情况下将一行存储器单元12中的选定存储器单元12选择性地写入到逻辑高(例如，二进制“1”数据状态)或逻辑低(例如，二进制“0”数据状态)。半导体存储器装置10可采用本文中所描述的示范性写入、准备、保持、刷新及/或读取技术中的任一者。
存储器单元12可包括N型、P型及/或两种类型的晶体管。在存储器单元阵列20外围的电路(举例来说，感测放大器或比较器、行及列地址解码器以及线驱动器(本文中未图解说明))也可包含P型及/或N型晶体管。不管在存储器单元阵列20中的存储器单元12中是采用P型晶体管还是N型晶体管，本文中均将进一步描述用于从存储器单元12读取的适合电压电位(举例来说，正或负电压电位)。
参考图2，其展示根据本发明的实施例的具有多个存储器单元12的存储器单元阵列20。存储器单元12中的每一者可包括彼此耦合的第一双极晶体管14a及第二双极晶体管14b。举例来说，第一双极晶体管14a及/或第二双极晶体管14b可为NPN双极晶体管或PNP双极晶体管。如图2中所图解说明，第一双极晶体管14a可为NPN双极晶体管且第二双极晶体管14b可为PNP双极晶体管。在另一示范性实施例中，第一存储器晶体管14a可为PNP双极晶体管且第二存储器晶体管14b可为NPN双极晶体管。在另一示范性实施例中，存储器单元12中的每一者可包括第一场效应晶体管(FET)14a及第二双极晶体管14b。举例来说，第一场效应晶体管(FET)14a可为金属氧化物半导体场效应晶体管(MOSFET)或结场效应晶体管(JFET)。存储器单元12可耦合到相应字线(WL)28、相应位线(CN)30、相应源极线(EN)32及/或相应载流子注入线(EP)34。可通过将适合控制信号施加到选定字线(WL)28、选定位线(CN)30、选定源极线(EN)32及/或选定载流子注入线(EP)34来将数据写入到选定存储器单元12或从选定存储器单元12读取数据。在示范性实施例中，字线(WL)28可平行于载流子注入线(EP)34水平延伸。在另一示范性实施例中，位线(CN)30可平行于源极线(EN)32垂直延伸。
在示范性实施例中，一个或一个以上相应位线(CN)30可耦合到数据写入与感测电路36的数据感测放大器电路。举例来说，可经由选定字线(WL)28、选定位线(CN)30、选定源极线(EN)32及/或选定载流子注入线(EP)34将一个或一个以上控制信号施加到一个或一个以上选定存储器单元12。可由一个或一个以上选定存储器单元12产生电压电位及/或电流且经由对应位线(CN)30将其输出到数据写入与感测电路36的数据感测放大器电路。
此外，可通过经由一个或一个以上对应位线(CN)30施加一个或一个以上控制信号将数据状态写入到一个或一个以上选定存储器单元12。经由对应位线(CN)30施加的一个或一个以上控制信号可控制存储器单元12的第二双极晶体管14b以便将所要数据状态写入到存储器单元12。在经由位线(CN)30从存储器单元12读取数据状态及/或将数据状态写入到存储器单元12的情况下，则位线(CN)30可耦合到数据写入与感测电路36的数据感测放大器电路同时源极线(EN)32可经由数据写入与感测电路36的电压/电流源(例如，电压/电流驱动器)单独地控制。在示范性实施例中，数据写入与感测电路36的数据感测放大器电路与数据写入与感测电路36的电压/电流源可配置于存储器单元阵列20的相对侧上。在另一示范性实施例中，数据写入与感测电路36可包含配置于存储器单元阵列20的相对侧上的多个数据感测放大器电路。
在源极线(EN)32耦合到数据写入与感测电路36的数据感测放大器电路的情况下，由一个或一个以上选定存储器单元12产生的电压电位及/或电流可经由对应源极线(EN)32输出到数据写入与感测电路36的数据感测放大器电路。此外，可通过经由一个或一个以上对应位线(CN)30施加一个或一个以上控制信号将数据状态写入到一个或一个以上选定存储器单元12。经由对应位线(CN)30施加的一个或一个以上控制信号可控制存储器单元12的第二双极晶体管14b以便将所要数据状态写入到存储器单元12。举例来说，位线(CN)30及源极线(EN)32可耦合到数据写入与感测电路36的配置于存储器单元阵列20的相对侧上的全异分支电路(例如，驱动器及/或感测放大器)。在示范性实施例中，位线(CN)30可耦合到数据写入与感测电路36的一驱动器及/或一感测放大器电路，而源极线(EN)32可耦合到数据写入与感测电路36的一驱动器及/或一感测放大器电路。此外，耦合到位线(CN)30的驱动器及/或数据感测放大器电路与耦合到源极线(EN)32的驱动器及/或数据感测放大器电路可配置于存储器单元阵列20的相对侧上。通过经由源极线(EN)32读取数据状态并经由位线(CN)30写入数据状态，可减小存储器单元12的电阻，因为源极线(EN)32及位线(CN)30是从存储器单元阵列20的相对侧进行驱动的。
参考图3，其展示根据本发明的实施例的图1中所展示的存储器单元12的横截面视图。如上文所论述，存储器单元12可包括两个双极晶体管。在示范性实施例中，第一双极晶体管14a可为NPN双极晶体管且第二双极晶体管14b可为PNP双极晶体管。在示范性实施例中，第一双极晶体管14a与第二双极晶体管14b可共享一个或一个以上共同区。第一NPN双极晶体管14a可包括N+射极区120、P-基极区122及N+集电极区124。第二PNP双极晶体管14b可包括P-集电极区122、N+基极区124及P+射极区126。N+区120、P-区122、N+区124及/或P+区126可以顺序相连关系安置于柱形或鳍形配置内，所述柱形或鳍形配置可垂直或正交于由N-阱区128及/或P-衬底130界定的平面延伸。在示范性实施例中，P-区122可为存储器单元12的经配置以积累/存储电荷的电浮动主体区，所述电浮动主体区可与字线(WL)28间隔开且电容性地耦合到字线(WL)28。
第一双极晶体管14a的N+射极区120可耦合到由金属层形成的源极线(EN)32。此外，第一双极晶体管14a的P-基极区122及/或第二双极晶体管14b的P-集电极区122可电容性地耦合到由金属层形成的字线(WL)28。在另一示范性实施例中，存储器单元12的N+区124可耦合到由金属层形成的位线(CN)30。位线(CN)30可沿圆周环绕存储器单元12的N+区124。在另一示范性实施例中，位线(CN)30可在N+区124的一个或一个以上侧区(例如，一个侧区或两个侧区)上耦合到N+区124。位线(CN)30可减少对存储器单元12的干扰。特定来说，位线(CN)30可由金属层形成且因此可减少对存储器单元12的空穴干扰。位线(CN)30可平行于耦合到多个存储器单元12(例如，一列存储器单元12)的源极线(EN)32水平延伸。举例来说，位线(CN)30与源极线(EN)32可布置于不同平面中且经配置以彼此平行。源极线(EN)32可提供用于寻址或存取存储器单元12的替代构件。可经由位线(CN)30或源极线(EN)32或者位线(CN)30与源极线(EN)32的组合来寻址或存取存储器单元12。
参考图4，其展示根据本发明的另一实施例的具有经由分级位线配置耦合到多个感测放大器电路402的多个存储器单元12的存储器单元阵列20的至少一部分的示意图。
存储器单元阵列20的存储器单元12中的每一者可经由分级位线配置耦合到数据感测放大器电路402。所述分级位线配置可包含直接耦合到相应存储器单元12的局部位线(LCN)404(例如，位线(CN)30)。每一局部位线(LCN)404可经由多路复用器(MUX)408耦合到全局位线(GCN)406。所述分级位线配置可减小位线电容及电阻且可在对存储器单元12的各种操作期间导致较少的信号衰减。此外，位线电容的减小可导致选定列的存储器单元12上的较低功率消耗。此外，所述分级位线配置可减少对未选存储器单元12的干扰量，因为仅邻近于选定局部位线(LCN)404的未选局部位线(LCN)404可能经历干扰。另外，可通过仅向邻近于选定局部位线(LCN)404的未选局部位线(LCN)404施加屏蔽控制信号而减少功率消耗。
所述分级位线配置可包含耦合到相应多路复用器(MUX)408的多个局部位线(LCN)404。在示范性实施例中，4个局部位线(LCN)404可耦合到相应多路复用器(MUX)408。所属领域的技术人员可了解，耦合到相应多路复用器(MUX)408的局部位线(LCN)404的数目可变化。举例来说，8个局部位线(LCN)404、16个局部位线(LCN)404、32个局部位线(LCN)404、64个局部位线(LCN)404等可耦合到相应多路复用器(MUX)408。
所述分级位线配置可包含耦合到多个多路复用器(MUX)408的全局位线(GCN)406。在示范性实施例中，全局位线(GCN)406可耦合到4个多路复用器(MUX)408。所属领域的技术人员可了解，耦合到全局位线(GCN)406的多路复用器(MUX)408的数目可变化。举例来说，8个多路复用器(MUX)408、16个多路复用器(MUX)408、32个多路复用器(MUX)408、64个多路复用器(MUX)408等可耦合到全局位线(GCN)406。每一全局位线(GCN)406可经由多个多路复用器(MUX)408耦合到多个局部位线(LCN)404。在示范性实施例中，每一全局位线(GCN)406可经由4个多路复用器(MUX)408耦合到16个局部位线(LCN)404。
每一存储器单元12可由相应源极线驱动器412偏置。每一源极线驱动器412可经由多个局部源极线(LEN)410耦合到多个存储器单元12。在示范性实施例中，每一源极线驱动器412可耦合到4个存储器单元12。所属领域的技术人员可了解，耦合到源极线驱动器412的存储器单元12的数目可变化。举例来说，8个局部源极线(LEN)410、16个局部源极线(LEN)410、32个局部源极线(LEN)410、64个局部源极线(LEN)410等可耦合到源极线驱动器412。在示范性实施例中，耦合到源极线驱动器412的存储器单元12的数目可等于耦合到多路复用器(MUX)408的存储器单元12的数目。
参考图5，其展示根据本发明的实施例的分级位线配置的多路复用器508的示意图。如图5中所展示，全局位线(GCN)506可经由多路复用器508耦合到多个局部位线(LCN)504。在示范性实施例中，多路复用器508可包含耦合到多个局部位线(LCN)504及全局位线(GCN)506的多个选择晶体管(SEL)514。举例来说，每一选择晶体管514可为N型或P型双极结晶体管或者N沟道或P沟道金属氧化物半导体场效应晶体管(MOSFET)。多个选择晶体管(SEL)514中的每一者可经偏置以将局部位线(LCN)504选择性地耦合到全局位线(GCN)506。在示范性实施例中，选择晶体管(SEL<0>)504可经偏置以将局部位线(LCN<0>)504耦合到全局位线(GCN)506，而选择晶体管(SEL<1>、SEL<2>及SEL<3>)可经偏置以将局部位线(LCN<1>、LCN<2>及LCN<3>)504与全局位线(GCN)506解耦。
多路复用器508还可包含多个偏置晶体管对516。举例来说，每一偏置晶体管对516可包含N型或P型双极结晶体管及/或N沟道或P沟道金属氧化物半导体场效应晶体管(MOSFET)。每一偏置晶体管对516可耦合到全局保持线(GHL)510及/或全局屏蔽线(GML)512。每一偏置晶体管对516可包含保持晶体管(HD)518及屏蔽晶体管(MSK)520。在示范性实施例中，每一保持晶体管(HD)518可耦合到全局保持线(GHL)510且每一屏蔽晶体管(MSK)520可耦合到全局屏蔽线(GML)512。可经由局部位线(LCN)504将控制信号施加到保持晶体管(HD)518的栅极以偏置保持晶体管(HD)518以便在保持操作期间将保持电压电位施加到存储器单元12。举例来说，当将控制信号施加到保持晶体管(HD)518的栅极时，所述控制信号可致使多个保持晶体管(HD<0>、HD<1>、HD<2>及HD<3>)518呈现“接通”状态。随后，多个保持晶体管(HD<0>、HD<1>、HD<2>及HD<3>)518可经由局部位线(LCN<0>、LCN<1>、LCN<2及LCN<3>)504将保持电压电位输出到对应的多个存储器单元12。
此外，可经由局部位线(LCN)504将控制信号施加到屏蔽晶体管(MSK)520的栅极以偏置屏蔽晶体管(MSK)520以便在读取及/或写入操作期间将屏蔽电压电位施加到存储器单元12。举例来说，当将控制信号施加到屏蔽晶体管(MSK)520的栅极时，所述控制信号可致使与未选存储器单元12相关联的多个屏蔽晶体管(MSK<0>、MSK<1>、MSK<2>及/或MSK<3>)520呈现“接通”状态。随后，多个屏蔽晶体管(MSK<0>、MSK<1>、MSK<2>及/或MSK<3>)518可经由与未选存储器单元12相关联的局部位线(LCN<0>、LCN<1>、LCN<2>及/或LCN<3>)504将屏蔽电压电位输出到对应的多个未选存储器单元12。
参考图6，其展示根据本发明的实施例的分级位线配置的源极线驱动器608的示意图。源极线驱动器608可包含多个偏置晶体管对616。举例来说，每一偏置晶体管对616可包含N型或P型双极结晶体管及/或N沟道或P沟道金属氧化物半导体场效应晶体管(MOSFET)。每一偏置晶体管对616可耦合到全局保持线(GHL)610及/或全局屏蔽线(GML)612。每一偏置晶体管对616可包含保持晶体管(HD)618及屏蔽晶体管(MSK)620。在示范性实施例中，每一保持晶体管(HD)618可耦合到全局保持线(GHL)610且每一屏蔽晶体管(MSK)620可耦合到全局屏蔽线(GML)612。可经由局部源极线(LEN)604将控制信号施加到保持晶体管(HD)618的栅极以偏置保持晶体管(HD)618以便在保持操作期间将保持电压电位施加到存储器单元12。举例来说，当将控制信号施加到保持晶体管(HD)618的栅极时，所述控制信号可致使多个保持晶体管(HD<0>、HD<1>、HD<2>及HD<3>)618呈现“接通”状态。随后，多个保持晶体管(HD<0>、HD<1>、HD<2>及HD<3>)618可经由局部源极线(LEN<0>、LEN<1>、LEN<2>及LEN<3>)604将保持电压电位输出到对应的多个存储器单元12。
此外，可经由局部源极线(LEN)604将控制信号施加到屏蔽晶体管(MSK)620的栅极以偏置屏蔽晶体管(MSK)620以便在读取及/或写入操作期间将屏蔽电压电位施加到存储器单元12。举例来说，当将控制信号施加到屏蔽晶体管(MSK)620的栅极时，所述控制信号可致使与未选存储器单元12相关联的多个屏蔽晶体管(MSK<0>、MSK<1>、MSK<2>及/或MSK<3>)620呈现“接通”状态。随后，多个屏蔽晶体管(MSK<0>、MSK<1>、MSK<2>及/或MSK<3>)618可经由与未选存储器单元12相关联的局部源极线(LEN<0>、LEN<1>、LEN<2>及/或LEN<3>)604将屏蔽电压电位输出到对应的多个未选存储器单元12。
参考图7，其展示根据本发明的实施例的用于执行刷新操作的控制信号电压波形。举例来说，所述刷新操作可包含一个或一个以上步骤。所述刷新操作可由于可不执行读取操作(例如，不激活数据感测放大器电路)而减少功率消耗量。此外，刷新操作可通过同时刷新耦合到选定局部位线(LCN)30且耦合到选定字线(WL)28的所有存储器单元12而减少功率消耗量。此外，刷新操作可由于施加到源极线(EN)32的电压电位可在整个刷新操作期间保持恒定而减少功率消耗量。此外，通过使施加到源极线(EN)32的电压电位在整个刷新操作期间维持恒定，可减少对存储器单元12的干扰量。
所述刷新操作可包含经配置以执行一个或一个以上步骤的控制信号。在执行刷新操作之前，所述控制信号可经配置以执行保持操作以便维持存储于存储器单元12中的数据状态(例如，逻辑高(二进制“1”数据状态)或逻辑低(二进制“0”数据状态))。特定来说，所述控制信号可经配置以执行保持操作以便最大化存储于存储器单元12中的数据状态(例如，逻辑低(二进制“0”数据状态)及/或逻辑高(二进制“1”数据状态))的保留时间。此外，用于保持操作的控制信号可经配置以消除或减少存储器单元12内的活动或场(例如，结之间的可能导致电荷泄漏的电场)。在示范性实施例中，在保持操作期间，可将负电压电位施加到可电容性地耦合到存储器单元12的P-区122的字线(WL)28，同时可使施加到其它区(例如，N+区120、N+区124及/或P+区126)的电压电位维持在0V。举例来说，施加到字线(WL)28(例如，电容性地耦合到存储器单元12的P-区122)的负电压电位可为-1.8V。在保持操作期间，可反向偏置N+区124与P-区122之间的结及N+区120与P-区122之间的结以便保留存储于存储器单元12中的数据状态(例如，逻辑高(二进制“1”数据状态)或逻辑低(二进制“0”数据状态))。
在示范性实施例中，刷新操作的第一步骤可包含用以执行开始操作的准备的控制信号，其中可将所述控制信号施加到存储器单元12以便针对一个或一个以上后续步骤来准备存储器单元12。举例来说，可将预充电控制信号施加到一个或一个以上选定局部位线(LCN)30以达到预定电压电位。可经由多路复用器(MUX)408将预充电控制信号施加到一个或一个以上选定局部位线(LCN)30。可将选择控制信号施加到一个或一个以上选择晶体管(SEL)514以激活一个或一个以上选择晶体管(SEL)514。所述选择控制信号可使一个或一个以上选择晶体管(SEL)514变为“接通”状态以便将所述预充电控制信号耦合到一个或一个以上对应局部位线(LCN)30。在示范性实施例中，所述预充电控制信号可将一个或一个以上局部位线(LCN)30预充电到0.7V。
刷新操作的第二步骤可包含用以施加到一个或一个以上存储器单元12以执行开始操作的准备的控制信号，其中可将所述控制信号施加到存储器单元12。可经由载流子注入线(EP)34将控制信号施加到存储器单元12的P+区126。所述控制信号可经由载流子注入线(EP)34将预定电压电位施加到存储器单元12的P+区126。在示范性实施例中，所述控制信号可经由载流子注入线(EP)34将大约1.0V到1.2V施加到存储器单元12的P+区126。施加到存储器单元12的P+区126的控制信号将不致使第二双极晶体管14b变为“接通”状态。在示范性实施例中，刷新操作的第二步骤可与刷新操作的第一步骤同时执行。在另一示范性实施例中，刷新操作的第二步骤可在刷新操作的第一步骤之后执行。
刷新操作的第三步骤可包含用以执行开始操作的准备的控制信号，其中可将所述控制信号施加到存储器单元12。举例来说，在将一个或一个以上局部位线(LCN)30预充电到预定电压电位之后，可将解耦控制信号施加到一个或一个以上选择晶体管(SEL)514且其使一个或一个以上选择晶体管(SEL)514变为“关断”状态。在另一示范性实施例中，在将一个或一个以上局部位线(LCN)30预充电到预定电压电位之后，可从一个或一个以上选择晶体管(SEL)514撤回选择控制信号以便使一个或一个以上选择晶体管(SEL)514变为“关断”状态。一个或一个以上变为“关断”的选择晶体管(SEL)514可将一个或一个以上局部位线(LCN)30与预充电控制信号解耦。在示范性实施例中，一个或一个以上局部位线(LCN)30可为电浮动的。
刷新操作的第四步骤可包含经配置以执行读取操作的控制信号。所述读取操作可包含经配置以对存储器单元阵列20的一个或一个以上选定行的一个或一个以上选定存储器单元12执行一个或一个以上写入操作的控制信号。举例来说，可对存储器单元阵列20的一个或一个以上选定存储器单元12及一个或一个以上选定行执行读取操作。举例来说，施加到字线(WL)28(例如，电容性地耦合到P-区122)的电压电位的增加可比施加到局部位线(LCN)30及/或源极线(EN)32的电压电位高预定电压电位。所述预定电压电位可为第一双极晶体管14a及/或第二双极晶体管14b的阈值电压电位或正向偏置电压电位。举例来说，所述预定电压电位可为大约0.7V。
在示范性实施例中，可将施加到字线(WL)28(例如，电容性地耦合到P-区122)的电压电位从-1.8V提升到0V。在逻辑高(例如，二进制“1”数据状态)存储于存储器单元12中的情况下，可使第一双极晶体管14a变为“接通”状态。举例来说，可正向偏置N+区120与P-区122之间的结且可反向偏置P-区122与N+区124之间的结，且可使第一双极晶体管14a变为“接通”状态。当第一双极晶体管14a变为“接通”状态时，可将N+区124(例如，电浮动)放电到大约0.2V以便使第二双极晶体管14b变为“接通”状态。通过使第二双极晶体管14b变为“接通”状态，可将多数电荷载流子注入到P-区122中以便刷新存储于存储器单元12中的逻辑高(例如，二进制“1”数据状态)。
在逻辑低(例如，二进制“0”数据状态)存储于存储器单元12中的情况下，第一双极晶体管14a可保持处于“关断”状态。举例来说，N+区120与P-区122之间的结可不被正向偏置或可被弱正向偏置且P-区122与N+区124之间的结可或可不被正向偏置或者可被弱正向偏置，使得第一双极晶体管14a可保持处于“关断”状态。当第一双极晶体管14a保持处于“关断”状态时，N+区124(例如，电浮动)可不被放电且可保持于预定电压电位(例如，预充电电压电位)。当N+区未被放电时，第二双极晶体管14b可保持处于“关断”状态。当第二双极晶体管14b保持处于“关断”状态时，多数电荷载流子可不注入到P-区122中以便不刷新存储于存储器单元12中的逻辑低(例如，二进制“0”数据状态)。
在示范性实施例中，当P-区122中未积累电荷或积累少量的电荷以指示逻辑低(例如，二进制“0”数据状态)时，P-区122与N+区124之间的结未被正向偏置且N+区124可不被放电(例如，维持经预充电的电压电位)。第二双极晶体管14b可在N+区124未被放电时保持处于“关断”状态且逻辑低(例如，二进制“0”数据状态)可维持在存储器单元12中。然而，当P-区122中积累较大量的电荷以指示逻辑低(例如，二进制“0”数据状态)存储于存储器单元12中时，P-区122与N+区124之间的结可经弱正向偏置以耗尽存储于P-区122中的多余电荷或将其放电以维持存储器单元12中的逻辑低(例如，二进制“0”数据状态)。
刷新操作的第五步骤可包含经配置以对可能已使N+区124处的电压电位放电(例如，到大约0.2V)的存储器单元12执行写入逻辑高(例如，二进制“1”数据状态)操作的控制信号。写入逻辑高操作可包含经配置以将逻辑高(例如，二进制“1”数据状态)写入到一个或一个以上选定存储器单元12的控制信号。举例来说，可将预定电压电位施加到字线(WL)28(例如，电容性地耦合到P-区122)。在示范性实施例中，可将施加到字线(WL)28(例如，电容性地耦合到P-区122)的电压电位从0V降低到-1.0V。
在此偏置下，由于可在步骤四中变为“接通”状态的第二双极晶体管14b，多数电荷载流子可继续注入到P-区122中。甚至在通过字线(WL)28(例如，电容性地耦合到P-区122)施加的电压电位从0V切换到-1.0V时，多数电荷载流子也可继续注入到P-区122中。举例来说，N+区124与P+区126之间的结可变得被正向偏置且多数电荷载流子(例如，空穴)可注入到P-区122中。P-区122可积累/存储可表示高于N+区120处的电压电位的预定电压电位的电荷载流子量。在示范性实施例中，所述预定电压电位可为高于N+区120处的电压电位的0.7V。在逻辑低(例如，二进制“0”数据状态)存储于存储器单元12中的情况下，第二双极晶体管14b可保持处于“关断”状态且多数电荷载流子可不注入到P-区122中。当通过字线(WL)28(例如，电容性地耦合到P-区122)施加的电压电位从0V切换到-1.0V时，第二双极晶体管14b可保持处于“关断”状态且多数电荷载流子可不注入到P-区122中。当多数电荷载流子未注入到P-区122中时，可在存储器单元12中维持逻辑低(例如，二进制“0”数据状态)。
刷新操作的第六步骤可包含用以终止写入逻辑高(例如，二进制“1”数据状态)操作的控制信号。举例来说，可将耦合控制信号施加到一个或一个以上选择晶体管(SEL)514且其使一个或一个以上选择晶体管(SEL)514变为“接通”状态。一个或一个以上变为“接通”的选择晶体管(SEL)514可将预定电压电位耦合到一个或一个以上局部位线(LCN)30以便使第二双极晶体管14b变为“关断”状态且结束选定存储器单元12中的写入逻辑高(例如，二进制“1”数据状态)。可至少部分地基于阈值电压电位来确定施加到一个或一个以上局部位线(LCN)30以结束写入逻辑高(例如，二进制“1”数据状态)操作的预定电压电位，低于所述阈值电压电位，穿过N+区124与P+区126之间的结注入的多数电荷载流子即可为微不足道的。举例来说，施加到一个或一个以上局部位线(LCN)30的预定电压电位可为大约0.7V。
如上文所论述，可将施加到字线(WL)28(例如，电容性地耦合到P-区122)的电压电位从0V降低到-1.0V且可将施加到局部位线(LCN)30的电压电位放电到大约0.2V，同时可使经由载流子注入线(EP)34施加到P+区126的电压电位维持在1.0V。在此偏置下，P-区122与N+区124之间的结可变得被正向偏置使得可将逻辑高(例如，二进制“1”数据状态)写入到P-区122(例如，从P+区126到P-区122中的电荷注入)。
刷新操作的第七步骤还可包含经配置以执行结束操作的准备的控制信号。在刷新操作的第七步骤期间，施加到存储器单元12的电压电位可调整存储于存储器单元12中的电荷量(例如，数据状态的指示)。在示范性实施例中，可将经由载流子注入线(EP)34施加到P+区126的电压电位降低到0V。可在写入逻辑高(例如，二进制“1”数据状态)操作期间充电到高于N+区124处的电压电位的大约0.7V的P-区122可通过施加到字线(WL)28(例如，电容性地耦合到P-区122)的电压电位低耦合到大约0V。施加到字线(WL)28(例如，电容性地耦合到P-区122)的电压电位可降低到-1.8V且可确定存储于存储器单元12的P-区122中的电荷量(例如，数据状态的指示)。此外，经由位线(CN)30施加到N+区124的电压电位可降低到0V以返回到保持操作以便保留数据状态(例如，逻辑低(二进制“0”数据状态)或逻辑高(二进制“1”数据状态))。
此时，应注意，提供用于刷新如上文所描述的根据本发明的半导体存储器装置的技术通常涉及处理输入数据及在某一程度上产生输出数据。可以硬件或软件来实施此输入数据处理及输出数据产生。举例来说，可在半导体存储器装置或用于实施与刷新如上文所描述的根据本发明的半导体存储器装置相关联的功能的类似或相关电路中采用特定电子组件。或者，根据指令操作的一个或一个以上处理器可实施与刷新如上文所描述的根据本发明的半导体存储器装置相关联的功能。如果情况如此，那么以下在本发明的范围内：此些指令可存储于一个或一个以上处理器可读媒体(例如，磁盘或其它存储媒体)上或者经由包含于一个或一个以上载波中的一个或一个以上信号发射到一个或一个以上处理器。
本发明在范围上并不受本文中所描述的特定实施例限制。确实，根据前文描述及附图，除本文中所描述的那些实施例以外，所属领域的技术人员还将明了本发明的其它各种实施例及对本发明的修改。因此，此些其它实施例及修改打算归属于本发明的范围。此外，虽然本文中已出于特定目的在特定环境中的特定实施方案的背景下描述了本发明，但所属领域的技术人员将认识到其使用性并不限于此且可出于任何数目的目的在任何数目的环境中来有益地实施本发明。因此，应依照本文中所描述的本发明的完全广度及精神来解释上文所阐述的权利要求书。

Claims (20)

1.一种用于刷新半导体存储器装置的方法，其包括以下步骤：
将多个电压电位施加到存储器单元阵列中的存储器单元，其中将多个电压电位施加到所述存储器单元包括：
经由所述阵列的相应源极线将第一电压电位施加到所述存储器单元的第一区；
经由所述阵列的相应局部位线及相应选择晶体管将第二电压电位施加到所述存储器单元的第二区；
将第三电压电位施加到所述阵列的相应字线，其中所述字线与所述存储器单元的主体区间隔开且电容性地耦合到所述主体区，所述主体区为电浮动的且安置于所述第一区与所述第二区之间；及
经由所述阵列的相应载流子注入线将第四电压电位施加到所述存储器单元的第三区。
2.根据权利要求1所述的方法，其中所述相应局部位线耦合到多路复用器。
3.根据权利要求2所述的方法，其中所述多路复用器耦合到全局位线。
4.根据权利要求2所述的方法，其中所述多路复用器包括耦合到所述相应局部位线的至少一个屏蔽晶体管。
5.根据权利要求4所述的方法，其中所述多路复用器进一步包括耦合到所述相应局部位线的至少一个保持晶体管。
6.根据权利要求5所述的方法，其中所述相应选择晶体管耦合到所述至少一个屏蔽晶体管及所述至少一个保持晶体管。
7.根据权利要求1所述的方法，其进一步包括：在所述半导体存储器装置的所述刷新期间经由所述相应源极线使施加到所述第一区的所述第一电压电位维持在恒定电平。
8.根据权利要求1所述的方法，其进一步包括：将选择控制信号施加到所述相应选择晶体管以激活所述相应选择晶体管。
9.根据权利要求8所述的方法，其进一步包括：经由所述经激活的相应选择晶体管从在保持操作期间施加到所述相应源极线的所述第二电压电位增加施加到所述相应源极线的所述第二电压电位。
10.根据权利要求1所述的方法，其进一步包括：从在保持操作期间施加到所述相应载流子注入线的所述第四电压电位增加施加到所述相应载流子注入线的所述第四电压电位。
11.根据权利要求1所述的方法，其进一步包括：将解耦控制信号施加到所述相应选择晶体管以去激活所述相应选择晶体管。
12.根据权利要求11所述的方法，在所述相应选择晶体管被去激活之后，所述相应局部位线为电浮动的。
13.根据权利要求1所述的方法，其进一步包括：从在保持操作期间施加到所述相应字线的所述第三电压电位增加施加到所述相应字线的所述第三电压电位以便执行读取操作。
14.根据权利要求13所述的方法，其中所述第三电压电位的所述增加激活所述存储器单元以减小施加到所述相应局部位线的所述第二电压电位。
15.根据权利要求1所述的方法，其进一步包括：从在写入逻辑低操作期间施加到所述相应字线的所述第三电压电位减小施加到所述相应字线的所述第三电压电位以执行写入逻辑高操作。
16.根据权利要求15所述的方法，其中在所述写入逻辑高操作期间施加到所述相应字线的所述第三电压电位高于在保持操作期间施加到所述相应字线的所述第三电压电位。
17.根据权利要求1所述的方法，其进一步包括：将耦合控制信号施加到所述相应选择晶体管以激活所述相应选择晶体管以便执行写入逻辑高操作的结束。
18.根据权利要求17所述的方法，其进一步包括：将施加到所述相应局部位线的所述第二电压电位放电以正向偏置所述第二区与所述第三区之间的结。
19.根据权利要求1所述的方法，其进一步包括：从在写入逻辑高操作期间施加到所述相应载流子注入线的所述第四电压电位减小施加到所述相应载流子注入线的所述第四电压电位以执行保持操作。
20.根据权利要求1所述的方法，其进一步包括：从在写入逻辑高操作期间施加到所述相应局部位线的所述第二电压电位减小施加到所述相应局部位线的所述第二电压电位以执行保持操作。
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