CN101154663A - 绝缘栅型半导体装置 - Google Patents

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Abstract

本发明涉及绝缘栅型半导体装置。在栅焊盘电极下方设置p+型杂质区域的情况下，p+型杂质区域的端部具有球面状的曲率。当漏－源间反向耐压达到数百伏时，在球面状的端部就会电场集中，无法得到足够的漏－源间反向耐压。在平面图形中，当增大p+型杂质区域的角部曲率时，就要牺牲能够在动作区域配置的晶体管单元的数量。在栅焊盘电极下方也配置与晶体管单元连续的沟道区域。将位于栅焊盘电极下方的沟道区域固定为源电位。由此，即使不在栅焊盘电极下方的整个面设置p+型杂质区域，也能够确保规定的漏－源间反向耐压。此外，在栅焊盘电极下方的条状的多晶硅形成保护二极管。

Description

绝缘栅型半导体装置
技术领域
本发明涉及绝缘栅型半导体装置，特别涉及能够充分确保动作区域面积并维持高反向耐压的绝缘栅型半导体装置。
背景技术
在现有的绝缘栅型半导体装置中，晶体管单元没有被配置在栅焊盘电极的下方(例如参照专利文献1)。
此外，有在栅焊盘电极的下方串联连接多个例如pn结的保护二极管的情况。此外，也有在栅焊盘电极下方的衬底上为了确保漏-源间的反向耐压而形成高浓度杂质的扩散区域域的情况。
图11(A)、(B)作为现有的绝缘栅型半导体装置表示在栅焊盘电极下方设置了P+型杂质区域的n沟道型MOSFET的一个例子。
图11(A)是MOSFET的平面图。此外，在图11(A)中，省略了衬底表面的层间绝缘膜，金属电极层(源电极47、栅焊盘电极48、栅布线48a)用虚线表示。
栅电极43在半导体衬底31的表面隔着栅氧化膜41被设置成条状。栅电极43在淀积多晶硅后，导入杂质，实现低电阻化，进行图形化。源区域45沿着栅电极43在衬底31的表面设置。源区域45具有沿着栅电极43设置的条状。
在配置了晶体管单元的动作区域51上设置源电极47，在芯片的端部配置栅焊盘电极48。在芯片周边设置与栅焊盘电极48连接的栅布线48a。
图11(B)是图11(A)的f-f线剖面图。
半导体衬底31在n+型硅半导体衬底31a上层叠n-型外延层31b等而设置漏区域，在其表面条状设置多个p型沟道区域34。在沟道区域34之间的衬底31的表面通过栅绝缘膜41条状配置多个栅电极43。在与栅电极43邻接的沟道区域34表面形成n+型的源区域45。在栅电极43上以层间绝缘膜46覆盖，设置与源区域45接触的源电极47。栅电极43围绕的区域构成一个晶体管单元，配置多个这样的晶体管单元而构成动作区域51。
栅焊盘电极48设置在动作区域51外的n-型半导体层31b的上方，与动作区域51的栅电极43连接。此外，在栅焊盘电极48下方配置有在多晶硅中掺杂了杂质的保护二极管43d。p+型杂质区域49以与保护二极管43d相同的图形设置。
专利文献1：(日本国)特开2002-368218号公报(图6～图8)
当施加源-漏间反向电压时，在动作区域51中，在沟道区域34与n-型半导体层31b的pn结中耗尽层扩展，确保源-漏间反向耐压。另一方面，在芯片的端部设置保护二极管43d，不在该下方的衬底表面配置晶体管单元(沟道区域34)。因此，在保护二极管43d下方的衬底表面设置p+型杂质区域49。例如，在动作区域51的端部pn结终结，则在这里扩展的耗尽层的曲率变大，由于电场集中，有源-漏间反向耐压变差的问题。然而，通过设置p+型杂质区域49，能够使在动作区域51端部的耗尽层的扩展缓慢扩展到芯片端部。即，因为在动作区域51端部的曲率变小，能够减缓电场集中，所以能够确保规定的源-漏间反向耐压。
如图11(A)、(B)，保护二极管43d例如将多晶硅形成矩形形状，在其中如点划线的同心圆状地形成多个pn结。即，在以往，在栅焊盘电极48下方的整个面上配置与此重叠的图形而面积大的保护二极管43d。因此，从没有配置晶体管单元的动作区域51的外侧到芯片的端部需要大面积的p+型杂质区域49。
图12(A)、(B)是说明p+型杂质区域49的图，图12(A)是从配置了晶体管单元(MOSFET)的动作区域51侧观察图11(A)的圆圈部分的p+型杂质区域的立体图。图12(B)是表示p+型杂质区域49的另一图形的平面图，表面的层间绝缘膜省略，金属电极层用虚线表示。
p+型杂质区域49是扩散区域，在图11(A)的圆圈所示的端部(与n-型外延层31b的接合面)具有球面状的曲率(图12(A))。这里，在图11(A)、(B)的图形中，需要更高(例如数百伏)的漏-源间反向耐压的情况，即使配置p+型杂质区域49也有在其端部(具有球面状曲率的部分(图12(A)的箭头部分))电场集中强，得不到希望的漏-源间反向耐压的问题。
此外，要降低装置的导通电阻，就需要降低例如n-型外延层31b的电阻率。这种情况，存在图11(A)、(B)所示的p+型杂质区域49的图形中漏-源间反向耐压变差的问题。
即，在动作区域51要求的特性变化的情况下，为了得到规定的漏-源间反向耐压，需要将p+型杂质区域域49的图形与动作区域51不同地进行变更。
具体的，通过减缓球面状的曲率，能够确保足够的漏-源间反向耐压。即，如图12(B)，通过减小p+型杂质区域49的角部的平面图形的曲率，也能够减缓图12(A)所示的球面状的曲率，能够确保规定的反向耐压。
然而，在保护二极管43d在栅焊盘电极48下方以与其大致重叠的图形设置的情况下，需要按照覆盖保护二极管43d下方的衬底表面的方式设置p+型杂质区域49。即，在必须确保足够的漏-源间反向耐压的情况下，在以与保护二极管43d相同的图形形成p+型杂质区域域49时，会使得角部的弯曲变小。因此，在图12(A)、(B)的图形中，无法配置栅焊盘电极48附近的晶体管单元的一部分，从而存在无法进行p+型杂质区域49的控制(设计变更)以及必须缩小动作区域(晶体管单元的配置面积)的问题。
发明内容
本发明是鉴于所述课题而形成的，其提供一种绝缘栅型半导体装置，其中，具有：一导电型半导体衬底；栅电极，其在所述一导电型半导体衬底的一主面条状设置；反向导电型的沟道区域，其沿着所述栅电极在所述一主面上条状设置；第一绝缘膜，其设置在所述栅电极与所述沟道区域之间；一导电型的源区域，其沿着所述栅电极在所述一主面的所述沟道区域条状设置；第二绝缘膜，其设置在所述栅电极上；栅焊盘电极，其经由所述第二绝缘膜设置在一部分的所述沟道区域上；以及条状的pn结二极管，其经由所述第二绝缘膜设置在所述栅焊盘电极下方。
根据本发明，能够提供一种不减小动作区域面积而确保高的漏-源间反向耐压的MOSFET。即，其结构是将晶体管单元形成条状，在栅焊盘电极下方配置沟道区域的一部分，对沟道区域施加源电位。栅焊盘电极下方的沟道区域以与MOSFET的动作区域相同的图形形成，所以即使在栅焊盘电极下方也能够确保与动作区域同等的漏-源间反向耐压。
因此，即使在改变漏-源间反向耐压的情况下，也不必改变p+型杂质区域的图形(角部的曲率)，能够确保规定的耐压。例如在以往，在确保更大的耐压的情况下，存在动作区域(晶体管单元的配置面积数)随着p+型杂质区域的图形的改变而缩小的问题。然而，根据本实施方式，能够代替现有的大面积p+型杂质区域，用栅焊盘电极下方的沟道区域确保漏-源间反向耐压，能够如现有的那样确保动作区域面积。
此外，在栅焊盘电极下方设置条状的pn结二极管，在pn结二极管的一端施加栅电位，在该pn结二极管的另一端施加源电位。在本实施方式中，因为在栅焊盘电极下方条状地配置多晶硅，所以利用此能够在栅焊盘电极下方配置保护二极管。
此外，通过适当选择栅焊盘电极及源电极与条状的pn结二极管的接触孔的位置，能够任意设定保护二极管的击穿电压。
附图说明
图1(A)、(B)是本发明半导体装置的平面图；
图2是本发明半导体装置的剖面图；
图3是本发明半导体装置的剖面图；
图4是本发明半导体装置的平面概略图；
图5是本发明半导体装置的放大平面图；
图6(A)是本发明半导体装置的剖面图，图6(B)是电路图；
图7是说明现有及本发明的保护二极管的平面图；
图8是说明本发明半导体装置的平面图；
图9是说明本发明半导体装置的剖面图；
图10是说明本发明半导体装置的剖面图；
图11(A)是说明现有的半导体装置的平面图，图11(B)是剖面图；
图12(A)是说明现有的半导体装置的立体图，图12(B)是平面图。
标记说明
1-半导体衬底；1a-n+型硅半导体衬底；1b-n-型外延层；4-沟道区域；7-沟槽；11-栅绝缘膜；12d-保护二极管；121、122、123、124-pn结二极管；13-栅电极；13a-栅引出电极；14-主体区域；15-源区域；16-层间绝缘膜；17-源电极；18-栅焊盘电极；18a-栅布线；21-动作区域；22-保护环；29-p+型杂质区域；31-半导体衬底；31a-n+型硅半导体衬底；31b-n-型外延层；34-沟道区域；41-栅绝缘膜；43-栅电极；45-源区域；46-层间绝缘膜；47-源电极；48-栅焊盘电极；49-p+型杂质区域；51-动作区域；CH-接触孔。
具体实施方式
作为绝缘栅型半导体装置的一例以n沟道型MOSFET为例参照图1(A)、(B)至图10详细说明本发明的实施方式。
参照图1(A)、(B)至图7，表示本发明的第一实施方式。
图1(A)、(B)表示是本发明第一实施方式的MOSFET芯片的平面图。图1(A)是省略了层间绝缘膜、用虚线表示金属电极层(源电极、栅焊盘电极、栅布线)的平面图，图1(B)是表示源电极及栅焊盘电极、栅布线的图形的平面图。
本发明的MOSFET100包括：n型半导体衬底1、沟道区域4、第一绝缘膜11、栅电极13、源区域15、主体区域14、第二绝缘膜16、栅焊盘电极18、源电极17、保护二极管12d。
如图1(A)所示，栅电极13在n型半导体衬底1的表面经由成为第一绝缘膜的栅氧化膜(这里没有图示)被设置成条状。栅电极13在淀积多晶硅后，导入杂质，实现低电阻化，形成图形。
沟道区域4是沿着栅电极13在n型半导体衬底1的表面被设置成条状的p型杂质区域。
源区域15是沿着栅电极13在沟道区域4的表面设置的n+型杂质区域，主体区域14是为了衬底电位的稳定化而在邻接的源区域15之间的沟道区域4的表面沿着栅电极13设置的p+型杂质区域。
由被栅电极13围绕的源区域15、沟道区域4(主体区域14)构成条状的MOSFET晶体管单元。配置多个该晶体管单元构成MOSFET100的动作区域21。晶体管单元到达芯片端部，所有的栅电极13与经由栅氧化膜配置在围绕动作区域21的外周的n型半导体衬底1上的栅引出电极13a连接。栅引出电极13a也与栅电极13相同，是由杂质的导入来谋求低电阻化的多晶硅。
栅焊盘电极18沿着芯片的一边被配置。并且，在图1中，表示在芯片的一边被配置在中央附近的例子，但也可以被配置在芯片的角部。栅焊盘电极18是在n+型半导体衬底1上经由成为第二绝缘膜的层间绝缘膜(这里没有图示)被设置的金属电极层。此外，在围绕动作区域21的外周的n型半导体衬底上，经由层间绝缘膜设置栅布线18a，栅布线18a与栅焊盘电极18连接，并且与其由同一金属电极层形成。栅布线18a与栅引出电极13a接触，由此在各晶体管单元的栅电极13施加栅电压。
栅引出电极13a以与栅布线18a大致重叠的相同的环状图形设置。在栅引出电极13a下方的n型半导体衬底1表面以与栅引出电极13a大致重叠的环状图形设置p+型杂质区域29。围绕芯片外周的p+型杂质区域29与条状的沟道区域4连接，被施加与沟道区域4相同的电位，减缓在芯片外周端的耗尽层的曲率。
栅焊盘电极18不与其下方的沟道区域4、主体区域14接触。此外，不在栅焊盘电极18下方的沟道区域4配置源区域15。
在栅引出电极13a周围的n型半导体衬底1表面，根据需要配置扩散了p+型杂质的保护环22。保护环22是没有被施加任何电位的例如p型杂质区域。
如图1(B)，源电极17围绕栅焊盘电极18，与栅焊盘电极18邻接设置。源电极17由与栅焊盘电极18同一金属电极层构成，覆盖动作区域21的大部分区域，与各晶体管单元电连接。
本实施方式的晶体管单元是条状。因此，图1(A)的X区域的晶体管单元也通过源电极17被施加规定的电位(参照图1(B))，电位被固定并且进行晶体管动作。
但是，X区域的晶体管单元在栅焊盘电极18的两侧被分割成源区域15及栅电极13。即，没有在栅焊盘电极18下方配置源区域15及栅电极13。具体的，在图1(A)的平面图中，在源电极17下方的动作区域21中，在沟道区域4的表面配置主体区域14及源区域15，因此沟道区域4没有露出。另一方面，在栅焊盘电极18的下方，沟道区域4(及主体区域14)露出。
因此，当在条状的栅电极13及沟道区域4施加规定的电位(栅电位、源电位)时，只有源电极17下方的晶体管单元进行晶体管动作。另一方面，由于沟道区域4的一部分也延伸到栅焊盘电极18下方，所以在这里也施加了源电位。
在栅焊盘电极18下方构成条状的保护二极管12d。对保护二极管12d后面进行详细叙述。
保护二极管以与栅电极13相同的图形设置，但与配置在pn结二极管12a、12b的延伸方向上的栅电极13间隔规定的距离。
在图2及图3中，表示本实施方式的MOSFET的剖面图。图2是图1(A)的a-a线剖面图，图3是图1(A)的b-b线剖面图。
n型半导体衬底1是在n+型硅半导体衬底1a上层叠n-型半导体层1b等，设置了漏区域的结构。n-型半导体层1b例如是外延层。在n-型半导体层的表面条状设置多个沟道区域4。
在源电极17下方的沟道区域4的表面设置n+型杂质区域的源区域15和p+型杂质区域的主体区域14。在邻接的沟道区域4之间的衬底表面经由栅氧化膜11条状地配置多晶硅形成的栅电极13。源区域15与栅电极13的一部分重叠设置在栅电极13的两侧，在邻接的源区域15之间的沟道区域4表面配置主体区域14。
即，沿着条状的栅电极13在其两侧分别条状地配置沟道区域4、源区域15、主体区域14。
栅电极13的上面及侧面设置由BPSG(Boron phosphorus Silicate Glass)膜等构成的层间绝缘膜16，栅电极13由栅绝缘膜11及层间绝缘膜16覆盖其周围。
源电极17在层间绝缘膜16上，按照所期望的形状将金属电极层形成图形而设置(参照图1(B))。
如图2所示，在源电极17下方，在层间绝缘膜16上设置接触孔CH，源电极17、源区域15及主体区域14(沟道区域4)通过接触孔CH进行接触。
在栅焊盘电极18下方配置保护二极管12d、主体区域14、沟道区域4、栅氧化膜11、层间绝缘膜16、栅引出电极13a。保护二极管12d在这里由两个条状的pn结二极管12a、12b构成。栅焊盘电极18经由设置在层间绝缘膜16上的接触孔CH与栅引出电极13a接触。此外，栅焊盘电极18经由设置在其下方的层间绝缘膜16上的接触孔CH对保护二极管12d的一端施加栅电位。
在如已述的栅焊盘电极18下方的沟道区域4没有配置源区域15，在栅焊盘电极18下方没有形成晶体管单元。此外，栅焊盘电极18下方的主体区域14、沟道区域4与源电极17连接(图1(A))，施加源电位。
如图3，在X区域的围绕栅焊盘电极18的源电极17下方也设置条状的栅电极13及沟道区域4、源区域15，构成晶体管单元(图3)。
X区域的沟道区域4及主体区域14也与栅焊盘电极18下方连续。在本实施方式中，在图2及图3中，将配置沟道区域4的区域作为动作区域21。
此外，参照图2及图3，在栅焊盘电极18下方的沟道区域4上与晶体管单元的沟道区域4相同地施加源电位。此外，栅焊盘电极18下方的沟道区域4(及主体区域14)以与动作区域21相同的图形形成。动作区域21的沟道区域4(及主体区域14)以能够确保MOSFET所要求的耐压的条件形成。即在栅焊盘电极18下方的沟道区域4，也能够确保与动作区域21相等的漏-源间反向耐压。
这样，由于通过条状的沟道区域4能够确保栅焊盘电极18下方的漏-源间反向耐压，所以不需要现有的大面积的p+型杂质区域。
即，本实施方式的p+型杂质区域29只在没有配置沟道区域4的芯片的外周端设置就可以。p+型杂质区域29以与环状的栅引出电极13a大致重叠的图形设置就足够了，与现有的比较能够大幅度减小p+型杂质区域29的宽度Wa。
具体的，p+型杂质区域29的宽度Wa比沟道区域4的宽度Wb大，例如600伏左右耐压情况下是50μm。如现有的(图11(A)、(B))，在保护二极管43d下方的整个面上设置的情况下，p+型杂质区域49的宽度Wc是例如400μm左右，所以能够减小到现有的1/8左右。
以往，在栅焊盘电极48下方配置同心圆状的保护二极管43d和与其重叠的大面积的p+型杂质区域49，当动作区域51要求的耐压变化时，则p+型杂质区域49的图形(在角部的曲率)也需要适当变更。
但是，根据本实施方式，在栅焊盘电极18下方以与动作区域21相同的设计规格(尺寸、杂质浓度)设置沟道区域4(主体区域14)，所以在栅焊盘电极18下方能够确保与动作区域21要求的耐压相等的漏-源间反向耐压。
此外，在变更动作区域21的耐压的情况下，变更动作区域21的沟道区域4的设计值，由此在栅焊盘电极18下方也能够确保规定的耐压。即，与动作区域21的设计值的变更联动，在栅焊盘电极18下方能够确保规定的漏-源间反向耐压。
p+型杂质区域29围绕没有配置沟道区域4的芯片的外周设置，与条状的沟道区域4连接(图1(A))，它们形成等电位(源电位)。由此，在漏-源之间施加反向电压的情况下，在没有配置沟道区域4的芯片的外周端，减缓了耗尽层曲率，抑制了电场集中。
根据需要，在p+型杂质区域29的外周设置作为p+型杂质扩散区域的保护环22。保护环22没有被施加任何电位，减缓了在p+型杂质区域29附近的源-漏间产生的电场集中。
此外，在n型半导体层1的背面设置与n+型半导体衬底1a接触的漏电极20。
栅焊盘电极18下的条状的沟道区域4，通过将条状的多晶硅作为掩膜自对准而形成。即，在本实施方式的结构中，在栅焊盘电极18下方残留构成掩膜的多晶硅，它们与动作区域21不同，不是作为栅电极13起作用。
因此，在形成沟道区域4的掩膜的多晶硅上形成p型半导体区12p及n型半导体区12n，将一端连接到栅焊盘电极18，将另一端连接到源电极17，由此，构成保护二极管12d。
以下参照图4～图7对保护二极管12d进行说明。
图4～图6(A)、(B)是用于说明本实施方式的保护二极管的图，图4是用于说明保护二极管12d的平面概要图，图5是图4的放大平面图，图6(A)是图5的c-c线剖面图，图6(B)是保护二极管12d的等效电路图。
并且，在图4及图5中，保护二极管12d以外的结构概略表示。此外，在图5中，省略了层间绝缘膜，源电极17及栅焊盘电极18以虚线表示。
参照图4及图5，在栅焊盘电极18下方配置例如四个pn结二极管121、122、123、124。
以下，对pn结二极管121进行说明，但其它pn结二极管122～124的结构也相同。
pn结二极管121的结构如下，通过对形成沟道区域4的掩膜的多晶硅进行杂质离子导入或淀积(PBF(Ploy Boron Film)、POCl3)，将p型半导体区12p及n型半导体区12n相互邻接地配置而形成pn结，将一端(例如n型杂质区域12n)连接在栅焊盘电极18上，将另一端(例如另一n型杂质区域12n)连接在源电极17上。
pn结二极管121和pn结二极管122将栅焊盘电极18共用，彼此的另一端与源电极17连接，由此并联连接，构成条状的pn结二极管12a。在pn结二极管12a与在其延伸方向配置的栅电极13同时将多晶硅形成图形后，离开该栅电极13规定距离而被分开设置。因此，具有与栅电极13同等的宽度。
同样，并联连接pn结二极管123、124而构成条状的pn结二极管12b。
此外，条状的pn结二极管12a、12b连接在栅焊盘电极18和源电极17上，由此被分别并联连接。即，在本实施方式中，并联连接四个pn结二极管121～124而构成MOSFET的栅-源间的保护二级管12d。此外，如图2所示，在保护二极管12d的正下方配置栅氧化膜11及n-型半导体层1b。
参照图6(A)、(B)进一步进行说明。
参照图6(A)及图2，pn结二极管121周围由层间绝缘膜16覆盖，经由被设置在层间绝缘膜16的接触孔CH，一端(p型半导体区12p或n型半导体区12n)与栅焊盘电极18连接，另一端(另一p型半导体区12p或另一n型半导体区12n)与源电极17连接。
由此，如图6(B)，pn结二极管121、122、123、124并联连接，构成一个保护二极管12d。保护二极管12d连接在具有源端子S、栅端子G、漏端子D的MOSFET的源端子S与栅端子G之间。
此外，pn结二极管121～124的pn结串联连接数量及条状的pn结二极管12a、12b的数量以及与栅焊盘电极18及源电极17的接触位置只是一例，它们可以根据击穿电压适当选择。
例如，在图5所示的保护二极管12d中，通过将与栅焊盘电极18的接触孔CH的位置偏移，能够容易地变更击穿电压。这种情况下，因为pn结二极管121～124需要是相同的结构(pn结数)，所以相对于一列条状的pn结二极管12a在栅焊盘电极18下方形成两个接触孔CH。
图7表示图11所示的现有的保护二极管43d。通常，保护二极管43d通过同心圆状地串联连接pn结而构成。
本实施方式的pn结二极管121对应图7的虚线和阴影表示的部分。在同心在圆状地形成pn结的保护二极管43d中，最内周的pn结的面积最小，由该pn结面积确定反向电流的电流容量，即，确定保护二极管43d的容量。此外，通过同心圆状地串联连接多个具有规定击穿电压的pn结，能够对MOSFET的栅-源间的保护确保足够的击穿电压。
在本实施方式中，并联连接相同结构的pn结二极管121～124。即，如果pn结二极管121的一个pn结面积S2与图7中的同心圆状的保护二极管43d的最内周的pn结面积S1相等，则保护二极管12d的容量就能够得到与同心圆状的保护二极管43d同等的特性。
条状的pn结二极管12a、12b以与栅电极13相同的图形形成。即，在栅焊盘电极18下方实际上可以配置例如10条左右的条状的pn结二极管12a、12b。因此，通过并联连接这些二极管，能够充分确保具有相等容量的同心圆状的保护二极管的最内周的pn结面积S1。
此外，通过使pn结二极管121的pn结串联连接数量与同心圆状的保护二极管43d的pn结串联连接数量相等，能够得到与同心圆状的保护二极管43d相等的击穿电压。
如果本实施方式的p型半导体区12p及n型半导体区12n的长度Lp、Ln分别与同心圆状的保护二极管43d的长度Lp’、Ln’相同，那么如果使pn结的串联连接数量相等，则同心圆状的保护二极管43d的直径就与一个条状的pn结二极管12a的长度相等。
因此，本实施方式的保护二极管12d与同心圆状的保护二极管43d相比能够缩小占有面积。
这样，在本实施方式中，由pn结二极管121的pn结的串联连接数量(与源电极17和栅焊盘电极18的接触孔CH的位置)确定保护二极管12d的击穿电压。
此外，由pn结二极管121的并联连接数量(在本实施方式中是四个)确定保护二极管12d的电流容量(容量)。
因此，根据保护二极管12d的特性，适当选择pn结的串联连接数量(与各电极的接触孔CH的位置)和并联连接数量。
图8到图10表示本发明的第二实施方式。图8是用于说明晶体管单元的局部放大图。第二实施方式，晶体管单元是沟槽结构，除此之外与图1相同。因此，MOSFET100的芯片平面图参照图1，对相同的构成要素的说明省略。
图8是省略了层间绝缘膜并用虚线表示金属电极层的平面图，图9表示图8的d-d线剖面图，图10表示图8的e-e线剖面图。
第一实施方式是栅电极为平面结构而电流路径是纵向的MOSFET，但第二实施方式是沟槽结构的MOSFET。
参照图8，在n型半导体衬底1的平面图形中，条状地设置沟槽7。在平面图形中，栅电极13、沟道区域4、源区域15、主体区域14全部形成沿着沟槽7的条状。
这种情况下，晶体管单元也是条状，在栅焊盘电极18下方设置与晶体管单元连接的沟道区域4及主体区域14。源电极、栅布线18a的图形与第一实施方式相同。
参照图9，沟槽7具有贯通沟道区域4到达n型半导体层1b的深度。这种情况下，沟道区域4在n型半导体衬底1的表面连续地设置。以栅氧化膜11覆盖沟槽7的内壁，将填充多晶硅填充到沟槽7。
在源电极17下方，沟槽内的多晶硅谋求低电阻化而形成栅电极13。在与沟槽7邻接的沟道区域4表面形成n+型的源区域15，在邻接的源区域15之间的沟道区域4表面设置p+型的主体区域14。
覆盖栅电极13设置层间绝缘膜16，源电极17经由设置在层间绝缘膜16上的接触孔CH与源区域15及主体区域14(沟道区域4)接触。
在栅焊盘电极18下方的n型半导体衬底1上也配置沟槽7、多晶硅、主体区域14、沟道区域4，但是栅焊盘电极18与沟道区域4不接触。
栅焊盘电极18经由设置在层间绝缘膜16的接触孔CH与p+型杂质区域29上的栅引出电极13a接触。
X区域的晶体管单元与围绕栅焊盘电极18而邻接的源电极17接触。因此，它们的电位被固定，进行晶体管动作。
此外，栅焊盘电极18下方的沟道区域4被固定在源电位，能够确保与动作区域21相等的漏-源间反向耐压。
在栅焊盘电极18的下方配置埋设在沟槽内的条状的pn结二极管12，其一端及另一端分别与栅焊盘电极18及源电极17连接，构成栅-源间的保护二极管12d。
在第二实施方式中，在沟槽7内形成绝缘膜11，但因为表示保护二极管12d与各电极的连接的平面概略图与图4及图5相同，所以省略说明。
多晶硅在平面图形中被埋设在条状的沟槽7内。在X区域中，多晶硅与设置在其延伸方向的栅电极13分隔沟槽7被绝缘。
在图4及图5的平面图形中，在沟槽7内的多晶硅上邻接并交替地配置n型半导体区12n和p型半导体区12p，为了形成pn结，进行杂质导入及淀积。
这样，各自的两端与源电极17及栅焊盘电极18连接的四个pn结二极管121、122、123、124并联连接，构成一个保护二极管12d，连接在MOSFET的源-栅之间。
在第二实施方式中，通过将栅电极13采用沟槽构造，与第一实施方式比较，能够使配置在动作区域21的晶体管单元增加，能够提高单元密度。
此外，本发明的实施方式以n沟道型MOSFET说明，但在相反导电类型的p沟道型MOSFET或在MOSFET的n+(p+)型半导体衬底的下方配置有p型(n型)衬底的IGBT(Insulated Gate Bipolar Transistor)中也能够得到相同的效果。

Claims (7)

1.一种绝缘栅型半导体装置，其特征在于，具有：
一导电型半导体衬底；
栅电极，其在所述一导电型半导体衬底的一主面条状设置；
反向导电型的沟道区域，其沿着所述栅电极在所述一主面上条状设置；
第一绝缘膜，其设置在所述栅电极与所述沟道区域之间；
一导电型的源区域，其沿着所述栅电极在所述一主面的所述沟道区域条状设置；
第二绝缘膜，其设置在所述栅电极上；
栅焊盘电极，其经由所述第二绝缘膜设置在一部分的所述沟道区域上；以及
条状的pn结二极管，其经由所述第二绝缘膜设置在所述栅焊盘电极下方。
2.如权利要求1所述的绝缘栅型半导体装置，其特征在于，具有：
接触孔，其设置在所述第二绝缘膜；以及
源电极，其设置在所述第二绝缘膜上并经由所述接触孔与所述源区域及所述沟道区域接触。
3.如权利要求1所述的绝缘栅型半导体装置，其特征在于，具有：
栅引出电极，其设置在所述一导电型半导体衬底的周围并与所述栅电极及所述栅焊盘电极连接；以及
高浓度反向导电型区域，其设置在所述栅引出电极下方的所述衬底表面并与所述沟道区域连接。
4.如权利要求2所述的绝缘栅型半导体装置，其特征在于，
配置在所述栅焊盘电极下方的所述沟道区域与所述源电极电连接，所述源电极与所述栅焊盘电极邻接设置。
5.如权利要求1所述的绝缘栅型半导体装置，其特征在于，
在所述pn结二极管的一端施加栅电位，在所述pn结二极管的另一端施加源电位。
6.如权利要求2所述的绝缘栅型半导体装置，其特征在于，
并联连接多个所述pn结二极管，构成所述栅电极和所述源电极间的保护二极管。
7.如权利要求1所述的绝缘栅型半导体装置，其特征在于，
所述pn结二极管具有与所述栅电极同等的宽度。
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