JPH01270357A - 伝導度変調型ｍｏｓｆｅｔ - Google Patents

伝導度変調型ｍｏｓｆｅｔ

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラ動作を利用した伝導度変調型ＭＯ
３ＦＥＴに関する。
〔従来の技術〕
例えばＮチャネルＭＯ５−ＦＥＴによる伝導度変調型ｉ
型ＭＯ５ＦＥＴは一般に第２ｖｌｌに示すような構造を
もっている。その主要な構成部はソース電８ｉ１．ゲー
ト電極２．ドレイン電極３．Ｎ−ベース＠４．Ｐ’層５
．Ｐベース層６．Ｐ９　ドレイン層７．Ｎ４ソース１１
８．ゲート多結晶シリコン層９、ゲート酸化１！１１０
．ＰＳＧ絶縁層１１からなっている。ソース電極１には
ソース端子Ｓ、ゲート電極２にはゲート端子Ｇ、ドレイ
ン電極にはドレイン端子りが接続されている。
このような構造をもつ素子のソース電ｉｆに対して、ゲ
ート電極２に一定のしきい値以上の電圧を印加すると、
ゲート多結晶シリコン層９の下のＰベース層６の表面が
反転して電子のチャネルを形成し、ソースとドレインは
導通状態となる。このチャネルを通ってＮ−ベース層４
に流入した電子はＰ・　ドレイン層７に達すると正孔の
注入を引き起こす、正孔の注入によってＮ−ベース層４
は伝導度変調を受け、伝導度が著しく大きくなり、大電
流を流すことが可能となる。この電流はＰ゛ド１４フ層
７付加してない通常のたて型電力用ＭＯ３ＦＥＴの１０
〜２０倍にもなることが大きな利点となっている。
次に第２図の構造をもつ素子を等価回路で示した第３図
を参照して上記の素子動作を説明する。
第３図の回路ＭＯ３ＦＥＴ３１のほかにベースシ四−ト
抵抗Ｒ，，ＰＮＰ）ランジスタ３２．ＮＰＮ）ランジス
タ３３からなる。ＰＮＰ）ランジスタ３２は第２図のＰ
ベース層６．Ｎ−ベース層４．Ｐ０ドレイン層７により
形成され、ＮＰＮトランジスタ３３は第２図のＮ０ソ一
ス層８．Ｐベース層６．Ｎ−ベース層４により形成され
る。ペースシテート抵抗Ｒ１は第２図のＰベース層６と
２０層５とを直列にソース電極につないだときの抵抗で
ある。素子動作はゲートにしきい値以上の電圧を印加し
てＭＯ３ＦＥＴ３１がオン状態になるとＰＮＰ　）ラン
素子はオン状態となるものである。
〔発明が解決しようとする課題〕
しかしながら、このように大電流を流すことができると
いう利点をもつこの伝導度変調型のたて型ＭＯ３ＦＥＴ
は第３図から明らかなようにＮＰＮトランジスタ３３と
ＰＮＰ　トランジスタ３２とから形成される寄生サイリ
スクに由来するラッチアンプ現象を伴うことが一つの欠
点となっている。すなわち、ソース、ドレイン間の電流
が少ない領域ではベースシッート抵抗Ｒ２による電圧降
下は小さいのでＮＰＮ　）ランジスタ３３はほとんど電
流を流すことができず、ＰＮＰ　）ランジスタ３２のみ
が電流を流している。ゲート９に印加されるＭＯ３ＦＥ
Ｔ３１のゲート電圧を大きくしてＰＮＰ　）ランジスタ
３２に電流を多く流し始めると、ベースショート抵抗Ｒ
１による電圧降下が大きくなり、遂に寄生サイリスクが
オン状態となる。この状態になると、ＭＯ５ＦＥＴ３１
のゲート電圧を加えなくても寄生サイリスク部分で自発
的に電流をラッチしているために主電流をしゃ断するこ
とができなくなる。この状態をランチアップ現象と呼ん
でおり、このラッチアップ現象のためにたて型ＭＯ５Ｆ
ＥＴに流し得る最大電流値が制限される。
このラッチアップ現象は特にゲート電圧を切った直後の
ターンオフ時に生じやすい、すなわち第３図においてＭ
Ｏ５ＦＥＴ３１をオフ状態にすると、ＰＮＰ　）ランジ
スタ３２のベースへ流入していたＭＯ３ＦＢＴ３１から
の電子は急に流れを止められるので、ベースで再結合し
ていた電子がなくなり、その結果多量の正孔が再結合す
ることなくシ１−ト抵抗Ｒ９に流れてしまう、このため
寄生サイリスクが動作しやすくなるからである。
このように伝導度変調型ＭＯ３ＦＥＴのスイッチオフの
際、すなわちターンオフ状態においてランチアップ現象
が起きやすいことから、ターンオフ時間を速くすること
ができないなど、この伝導度変調型ＭＯＳ　Ｆ　ＥＴを
スイッチング素子として用いるときの大きな欠点となっ
ている。
本発明の課題は、上述の欠点を除いて寄生サイリスクに
よるランチアップ現象が起こらず、しかも大電流を流す
ことのできる利点を維持した伝導度変調型ＭＯ３ＦＥＴ
を提供することにある。
ＣＵＲＢを解決するための手段〕 上記の課題の解決のために、本発明の伝導度変調型ＭＯ
Ｓ　Ｆ　ＥＴは、第一導電形の眉の一面側に第二導電形
の層が隣接し、他面側の表面層に第二導電形のｓＪｌ域
を存してなるバイポーラトランジスタ半導体基板の表面
に、第二導電形領域上に酸化膜を介しての第二導電形の
多結晶シリコン層と、その層に基板面方向の両側に隣接
し、その層より違い部分てそれぞれ第二導電形のＳＮ域
および第一導電形の層に接触する第一導電形の多結晶シ
リコン暦とが積層され、さらにそれら多結晶シリコン層
の上に酸化膜を介してゲート多結晶シリコン層が積層さ
れ、第二導電影領域およびその領域に接触する第一導電
形の多結晶シリコン層に接してソース電極、ゲート多結
晶シリコン層に接してゲート電極、第二導電形の層に接
してドレイン１極がそれぞれ設けられたものとする。
〔作用〕
半導体基板上に酸化膜を介して積層される二層の多結晶
シリコン層を用いたＳｏｌ技術によるＭＯＳＦＥＴと半
導体基板内に形成されるたて型のバイポーラトランジス
タにより伝導度変調型ＭＯ３ＦＦ、Ｔを構成するため、
電子と正孔は全く別のルートで流れ、ＭＯＳＦＥＴを半
導体基仮に内蔵した場合のように寄生サイリスクが形成
されることがなく、従ってラッチアップ現象の起こるお
それがない。
〔実施例〕
第１図は本発明の一実施例の断面構造を示し、第２ｒｇ
Ｊと共通の部分には同一の符号が付されている。この場
合は、シリコン基板にはＮ−ベース層４の下面側にＮ゛
バッファ層４１を介して隣接するＰｌ　ドレインＪｉｉ
７、上面側の一部に形成されるＰ４エミッタ頭域５によ
って構成されるたて型ＰＮＰバイポーラトランジスタの
みが存在する。これは第３図の等価回路のＰＮＰ　トラ
ンジスタ３２に対応する。このシリコン基板の上面に形
成された酸化多結晶シリコン層を６００℃での減圧ＣＶ
Ｄにより０．５〜１μの厚さに形成したのちイオン注入
により酸化膜１２の外でそれぞれＰ゛エミフタ領域５お
よびＮ−ベース層に接触するＮ゛およびＮ多結晶シリコ
ン基板　１３．１５ならびにＰ３エミンタ領域５と酸化
１１ａ１２で絶縁されるＰ多結晶シリコン７１１４にす
る６次いで、熱酸化によるゲート酸化膜１０を介してド
ープされたゲート多結晶シリコン層９を積層する。さら
に表面を被覆するＰＳＧ絶縁層１１の開口部でＰ＋エミ
ッタ領域５およびＮ゛多結晶シリコン層１３に接触する
ソース電極１およびゲート多結晶シリコン層９に接触す
るゲート電極２、またＰｏ　ドレイン層７に接触するド
レイン１１８ｉ３を形成する。Ｎ’　ＰＮ多結晶シリコ
ン１１１１３，１４．１５とゲート酸化膜ｌＯ上のゲー
ト多結晶シリコンＮ９によって構成されるＭＯＳＦＥＴ
が第３図のＭＯ３ＦＥＴ３１に対応する。第３図のＮＰ
Ｎ　）ランジスタ３３は形成されない、この伝導度変調
型ＭＯ３ＦＥＴは、ゲート９への電圧印加によってオン
状匙になると電子がソース電極１から多結晶シリコン層
１３．１４．１５を通ってベースＮ４へ抜ける。Ｎ形多
結晶シリコンＦＪ１５はＮ−ベース層４と同程度の比抵
抗とするが、オン状態ではゲート酸化膜１０直下の′Ｍ
積層を通じて電子は移動しうるため、多結晶シリコン層
１５は比抵抗を高くしてもオン電圧の上昇とならない、
また正孔は、Ｎ−ベースＭ４からＰ９エミッタ領域５を
通ってソースを極１へと抜ける。
このように電子と正孔を全く異なった径路で流しつるた
めランチアンプは生じない。
オフ状態では、多結晶シリコン層１３．１４．１５のＮ
０ＰＮ構造で耐圧を持たなければならないが、Ｎ層１５
の比抵抗が高いためＰ！！１４とＮＪ１１５の間では容
易に保持し得る。
なおＳＯ■技術で一般に行われているように、ＭＯ３Ｆ
Ｉ！Ｔの半導体層となる多結晶シリコン層を形成後レー
ザアニール等で単結晶化すれば、層１３．１４．１５の
移動度も著しく向上し、オン電圧が低下することは言う
までもない。
〔発明の効果〕
本発明によれば、伝導度変調型ＭＯ３ＦＥＴのＭＯＳＦ
ＥＴをバイポーラトランジスタと分離し、トランジスタ
の半導体基板上にＳＯＩ技術を用いて形成することによ
り、電子、正孔の径路が全く別になってランチアップの
全く生じない伝導度変調型ＭＯ３ＦＥＴを得ることがで
きた。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図は従来の伝
導度変調型ＭＯＳ　Ｆ　ＥＴの断面図、第３図は第２図
の素子の等価回路図である。 １：ソース電極、２：ゲート電極、３ニドレイン’ｔｔ
ｔ８ｉｉｌ、４：Ｎ−ベース層、５：Ｐ０エミッタ領域
、７：Ｐｏ　ドレイン層、９：ゲート多結晶シリコン層
、１０．１２：酸化膜、１３：Ｎ’多結晶シリコン層、
１４８Ｐ多結晶シリコン層、１５：Ｎ多結晶シリコン層
。 号緋晶Ｓｉ層 第１図 第２図 第３図

Claims (1)

    【特許請求の範囲】
  1. （１）第一導電形の層の一面側に第二導電形の層が隣接
    し、他面側の表面層に第二導電形の領域を有してなるバ
    イポーラトランジスタ半導体基板の表面に、前記第二導
    電形領域上に酸化膜を介しての第二導電形の多結晶シリ
    コン層と、該層に基板面方向の両側に隣接し該層より遠
    い部分でそれぞれ前記第二導電形の領域および第一導電
    形の層に接触する第一導電形の多結晶シリコン層とが積
    層され、さらにそれら多結晶シリコン層の上に酸化膜を
    介してゲート多結晶シリコン層が積層され、前記第二導
    電形領域およびその領域に接触する前記第一導電形の多
    結晶シリコン層に接してソース電極、前記ゲート多結晶
    シリコン層に接してゲート電極、前記第二導電形の層に
    接してドレイン電極がそれぞれ設けられたことを特徴と
    する伝導度変調型ＭＯＳＦＥＴ。
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