JPH0697428A - スィッチオフ能力を有するｍｏｓ制御パワー半導体装置およびその製造方法 - Google Patents
スィッチオフ能力を有するｍｏｓ制御パワー半導体装置およびその製造方法Info
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- JPH0697428A JPH0697428A JP752891A JP752891A JPH0697428A JP H0697428 A JPH0697428 A JP H0697428A JP 752891 A JP752891 A JP 752891A JP 752891 A JP752891 A JP 752891A JP H0697428 A JPH0697428 A JP H0697428A
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Abstract
(57)【要約】
【目的】 単一の第１のゲート電極（４）により、導通
チャネルを介してスィッチオンでき、更に高いスィッチ
ング容量でスィッチオフできること。 【構成】 スィッチオフ能力を有するＭＯＳ制御パワー
半導体装置において、複数の第１および第２のユニット
セル（それぞれＺ１およびＺ２）が半導体基板（１）内
の第１の主電極（Ｈ１）と第２の主電極（Ｈ２）との間
に、隣接同志が交互に交替する様式で配置されると共
に、並列接続され、各第１のユニットセル（Ｚ１）はそ
れぞれ、交互にドープされた一連の層をもったサイリス
タ構造を有し、この一連の層は、内方にあるドープ度の
低い第１の中央領域（１１）を有する周縁の第１のエミ
ッタ領域（５）を含んでおり、各第２のユニットセル
（Ｚ２）はそれぞれ、エミッタ層（９）、ベース層
（8)、およびベース層（８）の第１の主電極（Ｈ１）側
に埋め込まれると共にベース層（８）と反対にドープさ
れた接触領域（７）を有するようにした半導体装置であ
る。
チャネルを介してスィッチオンでき、更に高いスィッチ
ング容量でスィッチオフできること。 【構成】 スィッチオフ能力を有するＭＯＳ制御パワー
半導体装置において、複数の第１および第２のユニット
セル（それぞれＺ１およびＺ２）が半導体基板（１）内
の第１の主電極（Ｈ１）と第２の主電極（Ｈ２）との間
に、隣接同志が交互に交替する様式で配置されると共
に、並列接続され、各第１のユニットセル（Ｚ１）はそ
れぞれ、交互にドープされた一連の層をもったサイリス
タ構造を有し、この一連の層は、内方にあるドープ度の
低い第１の中央領域（１１）を有する周縁の第１のエミ
ッタ領域（５）を含んでおり、各第２のユニットセル
（Ｚ２）はそれぞれ、エミッタ層（９）、ベース層
（8)、およびベース層（８）の第１の主電極（Ｈ１）側
に埋め込まれると共にベース層（８）と反対にドープさ
れた接触領域（７）を有するようにした半導体装置であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、パワーエレクトロニク
スの分野にかかり、特にスィッチオフ能力を有するＭＯ
Ｓ制御パワー半導体装置、およびその製造方法に関す
る。
スの分野にかかり、特にスィッチオフ能力を有するＭＯ
Ｓ制御パワー半導体装置、およびその製造方法に関す
る。
【０００２】
【従来の技術】パワーエレクトロニクスにおけるＭＯＳ
制御装置の開発は、この数年間、著しい進展を見せてい
る。この動向は、Ｄ−ＭＯＳ構造を有するユニポーラの
パワーＭＯＳＦＥＴが先導となった。
制御装置の開発は、この数年間、著しい進展を見せてい
る。この動向は、Ｄ−ＭＯＳ構造を有するユニポーラの
パワーＭＯＳＦＥＴが先導となった。
【０００３】このＭＯＳ制御装置の利点は主として、ゲ
ート電極の入力インピーダンスの高いことにある。この
ため、この装置は極めて低いパワー消費でトリガするこ
とが可能である。
ート電極の入力インピーダンスの高いことにある。この
ため、この装置は極めて低いパワー消費でトリガするこ
とが可能である。
【０００４】しかしながら、Ｄ−ＭＯＳＦＥＴは重大な
欠点をもっており、それは、これらの装置では高いブレ
ークダウン電圧を得るのに順方向の抵抗を高める必要が
あり、これが最大電流レベルを制限することである。
欠点をもっており、それは、これらの装置では高いブレ
ークダウン電圧を得るのに順方向の抵抗を高める必要が
あり、これが最大電流レベルを制限することである。
【０００５】最近、この問題をＩＧＢＴ（Ｉnsulated
Ｇate Ｂipolar Ｔransistor)によって解決する方法が
示されている。（これについては、B. J. Baliga et a
l.,IEEE Trans. Electron Devices, ED−31, p821〜828
(1984)参照）。
Ｇate Ｂipolar Ｔransistor)によって解決する方法が
示されている。（これについては、B. J. Baliga et a
l.,IEEE Trans. Electron Devices, ED−31, p821〜828
(1984)参照）。
【０００６】ＩＧＢＴは、Ｄ−ＭＯＳＦＥＴとほぼ同じ
ような陰極構造をもっている。これは簡単に言えばＤ−
ＭＯＳＦＥＴとバイポーラトランジスタとから成るカス
ケード回路と見ることができる。高抵抗のｎ型ベース層
内のバイポーラ電流移送の結果として、この領域は導電
率変調され、従って、高い逆電圧を有する装置でも低い
順方向抵抗値が得られる。
ような陰極構造をもっている。これは簡単に言えばＤ−
ＭＯＳＦＥＴとバイポーラトランジスタとから成るカス
ケード回路と見ることができる。高抵抗のｎ型ベース層
内のバイポーラ電流移送の結果として、この領域は導電
率変調され、従って、高い逆電圧を有する装置でも低い
順方向抵抗値が得られる。
【０００７】さらに、すでに説明したような、パワー半
導体装置をＭＯＳゲートを用いて制御するという考え方
を、高パワークラス、すなわちサイリスタに適用するこ
とが提案されている。（この点に関しては、V. A. K. T
emple による、IEEE Trans.Electron Devices, ED−33,
p1609〜16,8 (1986) を参照）。
導体装置をＭＯＳゲートを用いて制御するという考え方
を、高パワークラス、すなわちサイリスタに適用するこ
とが提案されている。（この点に関しては、V. A. K. T
emple による、IEEE Trans.Electron Devices, ED−33,
p1609〜16,8 (1986) を参照）。
【０００８】互に近接して並列接続された多数のユニッ
トセルから成るこの種のＭＯＳ制御のサイリスタ、すな
わちＭＣＴ（ＭＯＳ Ｃontrolled Ｔhyristor）では、
スィッチオフは、スィッチ可能なエミッタ短絡によるエ
ミッタとｐ型ベースとの短絡によって行われる。この場
合、エミッタと一緒に集積され、かつ当然ながらｎチャ
ネルまたはｐチャネルのＭＯＳＦＥＴとして形成された
ＭＯＳＦＥＴがスィッチとして作動する。
トセルから成るこの種のＭＯＳ制御のサイリスタ、すな
わちＭＣＴ（ＭＯＳ Ｃontrolled Ｔhyristor）では、
スィッチオフは、スィッチ可能なエミッタ短絡によるエ
ミッタとｐ型ベースとの短絡によって行われる。この場
合、エミッタと一緒に集積され、かつ当然ながらｎチャ
ネルまたはｐチャネルのＭＯＳＦＥＴとして形成された
ＭＯＳＦＥＴがスィッチとして作動する。
【０００９】回路を簡単にするためには当然、ＭＯＳゲ
ートを用いて、サイリスタをスィッチオフするだけでな
く、スィッチオンも行うことが望ましい。また可能な
ら、単一のゲート電極で行われることが望ましい。
ートを用いて、サイリスタをスィッチオフするだけでな
く、スィッチオンも行うことが望ましい。また可能な
ら、単一のゲート電極で行われることが望ましい。
【００１０】このような要求を満足する構造はすでに、
前記のV. A. K. Temple の論文（その中の図５）に提案
されている。これは、複合形のスィッチオンおよびスィ
ッチオフセルを用い、さらにこのセルには、元のＭＣＴ
ユニットセルの内部にＤ−ＭＯＳ構造が用いられ、基板
表面に引上げられたｐ型ベース層内のチャネルを介して
ｎ型ベース層へ電子を注入している。
前記のV. A. K. Temple の論文（その中の図５）に提案
されている。これは、複合形のスィッチオンおよびスィ
ッチオフセルを用い、さらにこのセルには、元のＭＣＴ
ユニットセルの内部にＤ−ＭＯＳ構造が用いられ、基板
表面に引上げられたｐ型ベース層内のチャネルを介して
ｎ型ベース層へ電子を注入している。
【００１１】しかしなから、この公知のスィッチオンお
よびスィッチオフセルは、２つの問題をもっている。
よびスィッチオフセルは、２つの問題をもっている。
【００１２】すなわち、スィッチオンに用いられるＤ−
ＭＯＳＦＥＴのチャネルは、表面に引上げられたｐ型ベ
ース層で構成されている。典型的なサイリスタでは、こ
のｐ型ベース層の深さは２０ミクロンの範囲で変動す
る。従って、この寸法は、ほぼＤ−ＭＯＳＦＥＴのチャ
ネル長さに対応する。従って、この長さは、約１ミクロ
ンあるＩＧＢＴの典型的なチャネル長さよりもかなり長
くなる。チャネル長さが長くなることによって、ｎ型ベ
ース層に注入される電子の数が少くなり、その結果、ス
ィッチオン時のプラズマの能率的な立上りが阻害され、
スィッチオン時間が長くなる。
ＭＯＳＦＥＴのチャネルは、表面に引上げられたｐ型ベ
ース層で構成されている。典型的なサイリスタでは、こ
のｐ型ベース層の深さは２０ミクロンの範囲で変動す
る。従って、この寸法は、ほぼＤ−ＭＯＳＦＥＴのチャ
ネル長さに対応する。従って、この長さは、約１ミクロ
ンあるＩＧＢＴの典型的なチャネル長さよりもかなり長
くなる。チャネル長さが長くなることによって、ｎ型ベ
ース層に注入される電子の数が少くなり、その結果、ス
ィッチオン時のプラズマの能率的な立上りが阻害され、
スィッチオン時間が長くなる。
【００１３】また一方では、複合されたスィッチオンお
よびスィッチオフセルを用いているので、スィッチオフ
素子と全く同数のスィッチオン素子がコンポーネント内
に存在することになる。このため、コンポーネントに課
せられた要求に応じて両方の素子の数を別々に最適に選
択するという可能性が無くなる。
よびスィッチオフセルを用いているので、スィッチオフ
素子と全く同数のスィッチオン素子がコンポーネント内
に存在することになる。このため、コンポーネントに課
せられた要求に応じて両方の素子の数を別々に最適に選
択するという可能性が無くなる。
【００１４】これらの問題を解決するために、公開特許
ＥＰ−Ａ１−0,３４0,４４５は、ＭＣＴにおける公知の
複合形のスィッチオンおよびスィッチオフセルを、並列
接続された別々のＭＣＴおよびＩＧＢＴの２つのユニッ
トセルで置き換えることを提案している。
ＥＰ−Ａ１−0,３４0,４４５は、ＭＣＴにおける公知の
複合形のスィッチオンおよびスィッチオフセルを、並列
接続された別々のＭＣＴおよびＩＧＢＴの２つのユニッ
トセルで置き換えることを提案している。
【００１５】しかしながら、このような装置を作るに
は、少くとも１３のマスクレベルの工程が必要である。
さらに、０．２μm よりも高い精度で作業するリトグラ
フィを使用する必要がある。これらすべての条件の結果
として製造工程が複雑になり、製造コストが高くなると
共に、装置の歩留りがかなり低下する。
は、少くとも１３のマスクレベルの工程が必要である。
さらに、０．２μm よりも高い精度で作業するリトグラ
フィを使用する必要がある。これらすべての条件の結果
として製造工程が複雑になり、製造コストが高くなると
共に、装置の歩留りがかなり低下する。
【００１６】また一方では、研究の過程で、特にＭＣＴ
の場合において、スィッチオフ能力Ａ（ゲート電圧のイ
ンクリメントあたりの陽極電流密度）は、エミッタセル
またはエミッタストリップのＭＯＳチャネルの幅 Wch
と、この配列のエミッタ領域の面積 Femとの間の幾何学
的な比に比例し、 Ａ＝ｐ（ Wch／Fem ) （ここにｐは比例係数）となることが判明している。
の場合において、スィッチオフ能力Ａ（ゲート電圧のイ
ンクリメントあたりの陽極電流密度）は、エミッタセル
またはエミッタストリップのＭＯＳチャネルの幅 Wch
と、この配列のエミッタ領域の面積 Femとの間の幾何学
的な比に比例し、 Ａ＝ｐ（ Wch／Fem ) （ここにｐは比例係数）となることが判明している。
【００１７】この所見に基づくと、スィッチオフ能力の
改善は、 Wch／Fem 比を増大させることによって達成で
きる。
改善は、 Wch／Fem 比を増大させることによって達成で
きる。
【００１８】１つの可能な方法は、エミッタセル構造を
小さくすることである。しかしながら、プレーナ構造に
おけるセル寸法１５μm は、現在の技術で可能な寸法の
限界（１０〜１２μm ）に対してぎりぎりである。
小さくすることである。しかしながら、プレーナ構造に
おけるセル寸法１５μm は、現在の技術で可能な寸法の
限界（１０〜１２μm ）に対してぎりぎりである。
【００１９】さらに、セル寸法をますます小形化した装
置には製造上の問題もあり、例えば構造を小形化する
程、異物の粒子に対して傷つき易くなることは、集積回
路の歴史が示しているところである。
置には製造上の問題もあり、例えば構造を小形化する
程、異物の粒子に対して傷つき易くなることは、集積回
路の歴史が示しているところである。
【００２０】
【発明が解決しようとする課題】従って本発明の目的
は、良好なスィッチオフ能力を有するだけではなく、上
記ＥＰ−Ａ１−0,３４0,４４５の装置とほぼ同じ電気特
性を有し、さらにより簡単に、かつより高い分留りで製
造できる新規な素子、およびその製造方法を提供するこ
とである。
は、良好なスィッチオフ能力を有するだけではなく、上
記ＥＰ−Ａ１−0,３４0,４４５の装置とほぼ同じ電気特
性を有し、さらにより簡単に、かつより高い分留りで製
造できる新規な素子、およびその製造方法を提供するこ
とである。
【００２１】
【課題を解決するための手段と作用】前述のような形式
の装置の場合、この目的は、(a) 複数の第１および第２
のユニットセルが第１の主電極と第２の主電極間の半導
体基板内に、隣接同志が交互に交替する様式で配置され
ると共に、並列接続され、(b) 各第１のユニットセルは
それぞれ、交互にドープされた一連の層をもった第１の
サイリスタ構造を有し、この一連の層は、全部のユニッ
トセルに共通のベース層、第２の主電極金属層に接続れ
たエミッタ層、ベース層の第１の主電極側に埋め込まれ
た第１のベース領域、および第１のベース領域に埋め込
まれると共に第１の主電極金属層に接続された第１のエ
ミッタ領域を有し、(c) 第１のエミッタ領域は、同じに
ドープされると共に、ドープ度の低い第１の中央領域の
周辺を囲んでおり、(d) 各第２のエミッタセルとそれぞ
れ、上記のエミッタ層とベース層、およびベース層の第
１の主電極側に埋め込まれると共にベース層と反対にド
ープされた接触領域を有し、(e) 第１のベース領域、お
よびこれに隣接した、両ユニットセル間のベース層は、
第１のエミッタ領域の外側の第１の主電極側で、半導体
基板の表面に露出しており、さらに(f) 絶縁された第１
のゲート電極が、この領域の、半導体基板の上の第１の
主電極の側に設けられる、ことによって達成される。
の装置の場合、この目的は、(a) 複数の第１および第２
のユニットセルが第１の主電極と第２の主電極間の半導
体基板内に、隣接同志が交互に交替する様式で配置され
ると共に、並列接続され、(b) 各第１のユニットセルは
それぞれ、交互にドープされた一連の層をもった第１の
サイリスタ構造を有し、この一連の層は、全部のユニッ
トセルに共通のベース層、第２の主電極金属層に接続れ
たエミッタ層、ベース層の第１の主電極側に埋め込まれ
た第１のベース領域、および第１のベース領域に埋め込
まれると共に第１の主電極金属層に接続された第１のエ
ミッタ領域を有し、(c) 第１のエミッタ領域は、同じに
ドープされると共に、ドープ度の低い第１の中央領域の
周辺を囲んでおり、(d) 各第２のエミッタセルとそれぞ
れ、上記のエミッタ層とベース層、およびベース層の第
１の主電極側に埋め込まれると共にベース層と反対にド
ープされた接触領域を有し、(e) 第１のベース領域、お
よびこれに隣接した、両ユニットセル間のベース層は、
第１のエミッタ領域の外側の第１の主電極側で、半導体
基板の表面に露出しており、さらに(f) 絶縁された第１
のゲート電極が、この領域の、半導体基板の上の第１の
主電極の側に設けられる、ことによって達成される。
【００２２】この場合のスタートポイントは、１９８９
年８月１０日に出願されたスイス特許出願ＣＨ−２９４
５／８９−４に記載れている装置構造である。この装置
構造では、従来は連続的な第１のエミッタ領域が、同様
に、但し弱くドープされた第１の中央領域の周縁を囲む
エミッタ領域で置換されている。
年８月１０日に出願されたスイス特許出願ＣＨ−２９４
５／８９−４に記載れている装置構造である。この装置
構造では、従来は連続的な第１のエミッタ領域が、同様
に、但し弱くドープされた第１の中央領域の周縁を囲む
エミッタ領域で置換されている。
【００２３】このような周縁的、またはリング状のエミ
ッタ領域は、ＭＣＴの場合のスィッチオフ能力の改善用
として、１９８９年１０月２４日付のスイス特許出願Ｃ
Ｈ−３８３８／８９−８で提案されており、この場合は
スィッチオフできる陽極電流を増大させる。
ッタ領域は、ＭＣＴの場合のスィッチオフ能力の改善用
として、１９８９年１０月２４日付のスイス特許出願Ｃ
Ｈ−３８３８／８９−８で提案されており、この場合は
スィッチオフできる陽極電流を増大させる。
【００２４】本発明による装置の好ましい一実施例で
は、(a) 第１のユニットセル内には、連続したエミッタ
層の代りに、局部化された第２のエミッタ領域が設けら
れ、(b) 第２のエミッタセル内には、ベース層の第２の
主電極側に埋め込まれると共にベース層と反対にドープ
された第２のベース領域、および、第２のベース領域に
埋め込まれると共に第２のベース領域と反対にドーブさ
れ、さらに第２の主電極金属層に接続され、ベース層お
よび接触領域と共同して、第１のユニットセル内の第１
のサイリスタ構造と逆並列に、第２のサイリスタ構造を
形成する第３のエミッタ領域が設けられ、(c) 第３のエ
ミッタ領域は、同じにドープされると共にドープ度の低
い第２の中央領域の周辺を囲んでおり、(d) 第２のベー
ス領域、およびこれに隣接した、両ユニットセル間のベ
ース層は、第３のエミッタ領域の外側の第２の主電極の
側で、半導体基板の表面に露しており、さらに(c) 絶縁
された第２のゲート電極が、この領域の、半導体基板の
上の第２の主電極の側に設けられている。
は、(a) 第１のユニットセル内には、連続したエミッタ
層の代りに、局部化された第２のエミッタ領域が設けら
れ、(b) 第２のエミッタセル内には、ベース層の第２の
主電極側に埋め込まれると共にベース層と反対にドープ
された第２のベース領域、および、第２のベース領域に
埋め込まれると共に第２のベース領域と反対にドーブさ
れ、さらに第２の主電極金属層に接続され、ベース層お
よび接触領域と共同して、第１のユニットセル内の第１
のサイリスタ構造と逆並列に、第２のサイリスタ構造を
形成する第３のエミッタ領域が設けられ、(c) 第３のエ
ミッタ領域は、同じにドープされると共にドープ度の低
い第２の中央領域の周辺を囲んでおり、(d) 第２のベー
ス領域、およびこれに隣接した、両ユニットセル間のベ
ース層は、第３のエミッタ領域の外側の第２の主電極の
側で、半導体基板の表面に露しており、さらに(c) 絶縁
された第２のゲート電極が、この領域の、半導体基板の
上の第２の主電極の側に設けられている。
【００２５】また、本発明による方法は、周縁の第１の
エミッタ領域を導出する目的で、(a) ベース層、第１の
ベース領域、第１の中央領域、接触領域、および第１の
ゲート絶縁に埋め込まれた第１のゲート電極を含む半導
体基板の場合、第１の中央領域の場所にある第１のゲー
ト絶縁内に、それぞれの場合に開口を導出し、(b) 強く
ドープされたマスク層を、半導体基板上に、第１の主電
極側の全面にわたって沈着させ、(c) マスク層を、開口
のエッジに残されるマスクエッジを別にして、非等方的
に取り除き、そして
エミッタ領域を導出する目的で、(a) ベース層、第１の
ベース領域、第１の中央領域、接触領域、および第１の
ゲート絶縁に埋め込まれた第１のゲート電極を含む半導
体基板の場合、第１の中央領域の場所にある第１のゲー
ト絶縁内に、それぞれの場合に開口を導出し、(b) 強く
ドープされたマスク層を、半導体基板上に、第１の主電
極側の全面にわたって沈着させ、(c) マスク層を、開口
のエッジに残されるマスクエッジを別にして、非等方的
に取り除き、そして
【００２６】(d) 第１のエミッタ領域のドープを、マス
クエッジから行うという工程を含んでいる。さらに、本
発明の他の実施例は、下位のクレームに示されている。
クエッジから行うという工程を含んでいる。さらに、本
発明の他の実施例は、下位のクレームに示されている。
【００２７】
【実施例】以下、本発明を添付した図面を参照して詳細
に説明する。なお、全部の図面を通して、同一の符号は
同一または対応する部分を示している。
に説明する。なお、全部の図面を通して、同一の符号は
同一または対応する部分を示している。
【００２８】図１は、スイス特許出願ＣＨ−２９４５／
８９−４による従来の半導体構成を示している。この構
成では、異ったトープの複数の層および領域（５〜９）
から構成されると共にゲートＧに接続された共通の第１
のゲート電極４で制御される２つのユニットセルＺ１お
よびＺ２が近接して、かつ交互の形態で、２つの主電極
Ｈ１とＨ２との間に配置されている。
８９−４による従来の半導体構成を示している。この構
成では、異ったトープの複数の層および領域（５〜９）
から構成されると共にゲートＧに接続された共通の第１
のゲート電極４で制御される２つのユニットセルＺ１お
よびＺ２が近接して、かつ交互の形態で、２つの主電極
Ｈ１とＨ２との間に配置されている。
【００２９】第１のユニットセルＺ１は、エミッタ層９
およびその上に位置するベース層８から離れて、ベース
層８の第１の主電極Ｈ１（ここでは陰極）側に埋め込ま
れた、ｐドープされた第１のベース領域６、および第１
のベース領域６に一部が埋め込まれたｎ+ ドープされた
第１のエミッタ領域５を備えている。第１のベース領域
６は、第１のエミッタ領域５の外側で、半導体基板１の
陰極側の面に露出し、その点が、第１のゲート絶縁３で
絶縁された第１のゲート電極４でカバーされている。
およびその上に位置するベース層８から離れて、ベース
層８の第１の主電極Ｈ１（ここでは陰極）側に埋め込ま
れた、ｐドープされた第１のベース領域６、および第１
のベース領域６に一部が埋め込まれたｎ+ ドープされた
第１のエミッタ領域５を備えている。第１のベース領域
６は、第１のエミッタ領域５の外側で、半導体基板１の
陰極側の面に露出し、その点が、第１のゲート絶縁３で
絶縁された第１のゲート電極４でカバーされている。
【００３０】第２のユニットセルＺ２は、層８および９
から離れて、ベース層８の陰極側に埋め込まれたｐ+ ド
ープされた接触領域７を備えている。
から離れて、ベース層８の陰極側に埋め込まれたｐ+ ド
ープされた接触領域７を備えている。
【００３１】ベース層８も同様に、２つのユニットセル
Ｚ１とＺ２との間の、第１のベース領域６の近傍で、半
導体基板１の陰極側の表面に露出し、かつ同様にその点
が、第１のゲート電極４でカバーされている。第１のエ
ミッタ領域５および接触領域７は第１の主電極金属層２
に直接接触し、またエミッタ層９も同様に第２の主電極
金属層１０に直接接触している。
Ｚ１とＺ２との間の、第１のベース領域６の近傍で、半
導体基板１の陰極側の表面に露出し、かつ同様にその点
が、第１のゲート電極４でカバーされている。第１のエ
ミッタ領域５および接触領域７は第１の主電極金属層２
に直接接触し、またエミッタ層９も同様に第２の主電極
金属層１０に直接接触している。
【００３２】通常のサイリスタのｐ型ベースに相当する
第１のベース領域６のドープは、コンポーネントのブロ
ックが確実に行われるように選定する必要がある。この
ために、空間電荷ゾーンが第１のベース領域６を通って
第１のエミッタ領域５に拡がる（パンチスルーする）こ
とがあってはならない。
第１のベース領域６のドープは、コンポーネントのブロ
ックが確実に行われるように選定する必要がある。この
ために、空間電荷ゾーンが第１のベース領域６を通って
第１のエミッタ領域５に拡がる（パンチスルーする）こ
とがあってはならない。
【００３３】さらに、ドープは、半導体基板１の表面に
典型的なゲート電圧を印加することによって、第１のユ
ニットセルＺ１の周縁に沿って（第１のベース領域６内
に）ｎチャネルが作られるように選定しなければならな
い。
典型的なゲート電圧を印加することによって、第１のユ
ニットセルＺ１の周縁に沿って（第１のベース領域６内
に）ｎチャネルが作られるように選定しなければならな
い。
【００３４】各第２のユニットセルＺ２は、それぞれ隣
接した第１のユニットセルＺ１から、弱くドープされた
ベース層８で隔離されている。ユニットセル間のベース
層８の表面領域は適当な逆ゲート電位によって逆転（ｐ
チャネルが形成）されている。
接した第１のユニットセルＺ１から、弱くドープされた
ベース層８で隔離されている。ユニットセル間のベース
層８の表面領域は適当な逆ゲート電位によって逆転（ｐ
チャネルが形成）されている。
【００３５】図１に示す半導体装置の動作を説明するた
めに、先ず半導体装置はブロック状態にあると考える。
ゲート電圧がゼロから正の値（第１のベース領域６内の
ｎチャネルに関係するしきい値電圧より高い値）に上昇
すると、電子が第１のエミッタ領域５からｎチャネルを
通ってベース層８へ流れる。
めに、先ず半導体装置はブロック状態にあると考える。
ゲート電圧がゼロから正の値（第１のベース領域６内の
ｎチャネルに関係するしきい値電圧より高い値）に上昇
すると、電子が第１のエミッタ領域５からｎチャネルを
通ってベース層８へ流れる。
【００３６】第１のベース領域６に対する拡散プロフィ
ルを適当に設計することによって、該当するｎｐｎバイ
ポーラトランジスタのゲインは、第１のユニットセルＺ
１内の４層構造が、サイリスタの場合と同じようにラッ
チアップし、電荷キャリヤの充満によって極めて低い抵
抗になるのに十分な大きい値になる。（典型的なＩＧＢ
Ｔの構造と対照的に、この場合は、ラッチアップが望ま
しく、それは装置の低抵抗状態がこの方法で得られるか
らである。）
ルを適当に設計することによって、該当するｎｐｎバイ
ポーラトランジスタのゲインは、第１のユニットセルＺ
１内の４層構造が、サイリスタの場合と同じようにラッ
チアップし、電荷キャリヤの充満によって極めて低い抵
抗になるのに十分な大きい値になる。（典型的なＩＧＢ
Ｔの構造と対照的に、この場合は、ラッチアップが望ま
しく、それは装置の低抵抗状態がこの方法で得られるか
らである。）
【００３７】半導体装置をスィッチオフするには、負電
圧（第１の主電極Ｈ１に対して）が同じ第１のゲート電
極４に印加される。この電圧は、ユニットセルＺ１とＺ
２間のｐチャネルに関するしきい値電圧より大きくなけ
ればならない。この条件では、第１のベース領域６の表
面に近い場所には、ｘチャネルはもはや存在しない。
圧（第１の主電極Ｈ１に対して）が同じ第１のゲート電
極４に印加される。この電圧は、ユニットセルＺ１とＺ
２間のｐチャネルに関するしきい値電圧より大きくなけ
ればならない。この条件では、第１のベース領域６の表
面に近い場所には、ｘチャネルはもはや存在しない。
【００３８】勿論、第１のエミッタセルＺ１の第１のエ
ミッタ領域５は、そのサイリスタ構造が最終的にスィッ
チオンすることによって、エミット動作を行う。第１の
ゲート電極４の下方のベース層８内のｐチャネルのスィ
ッチオンによって、第１のベース領域６と第２のユニッ
トセルＺ２が電位的に結合される。この状態はＩＧＢＴ
の場合と極めて類似しており、この場合は第１のユニッ
トセルＺ１の第１のベース領域６と第２のユニットセル
Ｚ２の接触領域７とが１つのユニットを形成する。
ミッタ領域５は、そのサイリスタ構造が最終的にスィッ
チオンすることによって、エミット動作を行う。第１の
ゲート電極４の下方のベース層８内のｐチャネルのスィ
ッチオンによって、第１のベース領域６と第２のユニッ
トセルＺ２が電位的に結合される。この状態はＩＧＢＴ
の場合と極めて類似しており、この場合は第１のユニッ
トセルＺ１の第１のベース領域６と第２のユニットセル
Ｚ２の接触領域７とが１つのユニットを形成する。
【００３９】第１および第２のユニットセルＺ１および
Ｚ２が低抵抗のｐチャネルを介して結合される結果とし
て、第１のベース領域６は接触領域７を介して第１のエ
ミッタ領域５にほぼ短絡される。これによって多数の正
孔を第１のエミッタ領域５を通ることなく、ｐチャネル
および第２のユニットセルＺ２を通って直接に第１のベ
ース領域６から除去することが可能となる。
Ｚ２が低抵抗のｐチャネルを介して結合される結果とし
て、第１のベース領域６は接触領域７を介して第１のエ
ミッタ領域５にほぼ短絡される。これによって多数の正
孔を第１のエミッタ領域５を通ることなく、ｐチャネル
および第２のユニットセルＺ２を通って直接に第１のベ
ース領域６から除去することが可能となる。
【００４０】これらの正孔を流出させる結果として、第
１のユニットセルＺ１のスィッチオンサイリスタ構造は
そのオン状態の維持を継続することができず、従って半
導体装置全体が阻止状態にスィッチすることになる。
１のユニットセルＺ１のスィッチオンサイリスタ構造は
そのオン状態の維持を継続することができず、従って半
導体装置全体が阻止状態にスィッチすることになる。
【００４１】図２は、図１に示す半導体装置に基づいた
構造を有する本発明による装置の第１の実施例を示して
いる。
構造を有する本発明による装置の第１の実施例を示して
いる。
【００４２】図１では、第１のエミッタ領域５は、正方
形、長方形、六角形、またはストリップ状のセルの内部
のコンパクトな領域となっているが、図２ではリング状
またはフレーム状の構造を有し、同時に、但し弱くドー
プ（ここではｎドープ）された第１の中央領域の周縁を
囲んでいる。他の構造エレメントは図１と同じである。
形、長方形、六角形、またはストリップ状のセルの内部
のコンパクトな領域となっているが、図２ではリング状
またはフレーム状の構造を有し、同時に、但し弱くドー
プ（ここではｎドープ）された第１の中央領域の周縁を
囲んでいる。他の構造エレメントは図１と同じである。
【００４３】比較的に弱くドープされた第１の中央領域
１１は、電子の放出に対してはほとんど何等の貢献も行
わない。このため、前文で挙げたエミッタ面積 Femはリ
ング状またはストリップ状の第１のエミッタ領域５に局
限され、従ってその面積は極端に低減する。従って、他
の寸法を一定とすると、 Wch／Fem 比が増大し、これに
よってスィッチオフ能力が向上する。
１１は、電子の放出に対してはほとんど何等の貢献も行
わない。このため、前文で挙げたエミッタ面積 Femはリ
ング状またはストリップ状の第１のエミッタ領域５に局
限され、従ってその面積は極端に低減する。従って、他
の寸法を一定とすると、 Wch／Fem 比が増大し、これに
よってスィッチオフ能力が向上する。
【００４４】図２に示す半導体装置は、その構造が少く
複雑になるので、その製造は、図１に示す設計の場合に
比べて、それだけ少し高コストになる。例えば、リング
状または周縁状の第１のエミッタ領域５（図２）の製造
には明らかにプロセスステップの追加が必要である。
複雑になるので、その製造は、図１に示す設計の場合に
比べて、それだけ少し高コストになる。例えば、リング
状または周縁状の第１のエミッタ領域５（図２）の製造
には明らかにプロセスステップの追加が必要である。
【００４５】第１のベース領域６および機能領域７の製
造に、準自己整列式のイオン注入を用いることは、上述
のスイス特許出願に記載されている。
造に、準自己整列式のイオン注入を用いることは、上述
のスイス特許出願に記載されている。
【００４６】第１のエミッタ領域５の製造は、例えば下
記のような方法で可能である。すなわち、第１のゲート
絶縁３（例えばSiＯ2)を、構造化された第１のゲート電
極４（例えばポリシリコン）上に沈着させた後、第１の
ユニットセルＺ１だけに接触孔を明ける。ここで、比較
的弱くｎドープされた第１の中央領域１１の自己調整に
よる製造が、注入によって行われる。
記のような方法で可能である。すなわち、第１のゲート
絶縁３（例えばSiＯ2)を、構造化された第１のゲート電
極４（例えばポリシリコン）上に沈着させた後、第１の
ユニットセルＺ１だけに接触孔を明ける。ここで、比較
的弱くｎドープされた第１の中央領域１１の自己調整に
よる製造が、注入によって行われる。
【００４７】実際の第１エミッタ領域５を実現するのに
は２つの可能な方法がある。１つの方法としては、レジ
ストマスクと適当な注入による比較的に通常の技法が用
いられる。しかしながら、この場合の所要スペース（再
生可能な最小のレジスト構造および整列裕度）は任意に
小さくできない。この方法では約１５〜２０μm 以下の
セル寸法は得られない。
は２つの可能な方法がある。１つの方法としては、レジ
ストマスクと適当な注入による比較的に通常の技法が用
いられる。しかしながら、この場合の所要スペース（再
生可能な最小のレジスト構造および整列裕度）は任意に
小さくできない。この方法では約１５〜２０μm 以下の
セル寸法は得られない。
【００４８】他の方法として、ガス相から沈着できる強
くｎドープれたマスク層１２（例えば、ｎ+ 型ポリシリ
コンまたは燐珪酸ガラス）（図３ａ）を用いると、より
簡単に実現できる。次に、異方性エッチングプロセスを
用いてマスク層１２を取り除くことができ、この場合
は、開口１４を第１の中央領域１１上に作ると共に、マ
スクエッジ１３が開口１４のエッジに残るようにする
（図３ｂ）。周縁の第１のエミッタ領域５が、これらの
強くドープされた局部的なマスクエッジ１３からドープ
される。
くｎドープれたマスク層１２（例えば、ｎ+ 型ポリシリ
コンまたは燐珪酸ガラス）（図３ａ）を用いると、より
簡単に実現できる。次に、異方性エッチングプロセスを
用いてマスク層１２を取り除くことができ、この場合
は、開口１４を第１の中央領域１１上に作ると共に、マ
スクエッジ１３が開口１４のエッジに残るようにする
（図３ｂ）。周縁の第１のエミッタ領域５が、これらの
強くドープされた局部的なマスクエッジ１３からドープ
される。
【００４９】両方向導通能力および阻止能力をもった、
本発明によるコンポーネントの第２の実施例を図４に示
す。この場合は、両面を研磨されたウェーハの両面に対
して同じ処理が行われる。この場合のコンポーネント
も、２つの主電極Ｈ1 およびＨ2 を有し、この２つが、
各瞬間の主電流方向に応じて交互に、陽極／陰極、また
は陰極／陽極として作動する。勿論この場合は２つのゲ
ートＧ１およびＧ２をトリガする必要がある。
本発明によるコンポーネントの第２の実施例を図４に示
す。この場合は、両面を研磨されたウェーハの両面に対
して同じ処理が行われる。この場合のコンポーネント
も、２つの主電極Ｈ1 およびＨ2 を有し、この２つが、
各瞬間の主電流方向に応じて交互に、陽極／陰極、また
は陰極／陽極として作動する。勿論この場合は２つのゲ
ートＧ１およびＧ２をトリガする必要がある。
【００５０】両方向性の動作は次の事実、すなわち(a)
第１のユニットセルＺ１内には、連続したユニット層９
の代りに、局部化された第２のエミッタ領域１５が設け
られ、(b) 第２のユニットセルＺ２内には、ベース層８
の第２の主電極Ｈ２側に埋め込まれると共にベース層８
と反対にドープされた第２のベース領域１６、および、
第２のベース領域１６に埋め込まれると共に第２のベー
ス領域１６と反対にドープされ、さらに第２の主電極金
属層１０に接続され、ベース層８および接触領域７と共
同して、第１のユニットセルＺ１内の第１のサイリスタ
構造と逆並列に、第２のサイリスタ構造を形成する第３
のエミッタ領域１７が設けられ、(c) 第３のエミッタ領
域１７は、同じにドープされると共にドープ度の低い第
２の中央領域１８の周辺を囲んでおり、(d) 第２のベー
ス領域１６、およびこれに隣接した、ユニットセルＺ
１、Ｚ２間のベース層８は、第３のエミッタ領域１７の
外側の第２の主電極Ｈ２の側が、半導体基板１の表面に
露出しており、さらに(e) 絶縁された第２のゲート電極
１９が、この領域の、半導体基板１の上の第２の主電極
Ｈ2 の側に設けられることによって実現できる。
第１のユニットセルＺ１内には、連続したユニット層９
の代りに、局部化された第２のエミッタ領域１５が設け
られ、(b) 第２のユニットセルＺ２内には、ベース層８
の第２の主電極Ｈ２側に埋め込まれると共にベース層８
と反対にドープされた第２のベース領域１６、および、
第２のベース領域１６に埋め込まれると共に第２のベー
ス領域１６と反対にドープされ、さらに第２の主電極金
属層１０に接続され、ベース層８および接触領域７と共
同して、第１のユニットセルＺ１内の第１のサイリスタ
構造と逆並列に、第２のサイリスタ構造を形成する第３
のエミッタ領域１７が設けられ、(c) 第３のエミッタ領
域１７は、同じにドープされると共にドープ度の低い第
２の中央領域１８の周辺を囲んでおり、(d) 第２のベー
ス領域１６、およびこれに隣接した、ユニットセルＺ
１、Ｚ２間のベース層８は、第３のエミッタ領域１７の
外側の第２の主電極Ｈ２の側が、半導体基板１の表面に
露出しており、さらに(e) 絶縁された第２のゲート電極
１９が、この領域の、半導体基板１の上の第２の主電極
Ｈ2 の側に設けられることによって実現できる。
【００５１】図４の半導体装置における種々の電流の流
れは矢印で示してあり、また該当する電荷キャリヤのタ
イプは、円内に極性記号で示してある。図４の左半分で
は、電流は“下”から“上”へ流れると共に一方のゲー
トＧ１で制御され、図４の右半分では、電流は“上”か
ら“下”へ流れると共に他方のゲートＧ２で制御され
る。この場合は、接触領域７がエミッタとして作動す
る。
れは矢印で示してあり、また該当する電荷キャリヤのタ
イプは、円内に極性記号で示してある。図４の左半分で
は、電流は“下”から“上”へ流れると共に一方のゲー
トＧ１で制御され、図４の右半分では、電流は“上”か
ら“下”へ流れると共に他方のゲートＧ２で制御され
る。この場合は、接触領域７がエミッタとして作動す
る。
【００５２】図４による両方向半導体装置では、それぞ
れの陽極側に位置するＭＯＳ構造もトリガでき、これに
よってＭＯＳ制御の陽極短絡回路を構成する。これによ
って特殊なトリガ手法（エミッタ領域５または１７が実
際にスィッチオフする前に、それぞれ、陰極短絡を用い
て陽極短絡を短時間作動させる）が可能となり、これに
よって充満したベース層８内の荷電の除去が促進され
る。
れの陽極側に位置するＭＯＳ構造もトリガでき、これに
よってＭＯＳ制御の陽極短絡回路を構成する。これによ
って特殊なトリガ手法（エミッタ領域５または１７が実
際にスィッチオフする前に、それぞれ、陰極短絡を用い
て陽極短絡を短時間作動させる）が可能となり、これに
よって充満したベース層８内の荷電の除去が促進され
る。
【００５３】上記各実施例では、ベース層８はｎ- ドー
プされ、エミッタ層９および接触領域７はｐ+ ドープさ
れ、第１のエミッタ領域５はｎ+ ドープされ、第１のベ
ース領域６はｐドープされている。しかしながら、上記
各実施例において、各コンポーネントを上記と相補的な
ドープによって構成することも可能であり、これは下記
の実施例についても同様である。
プされ、エミッタ層９および接触領域７はｐ+ ドープさ
れ、第１のエミッタ領域５はｎ+ ドープされ、第１のベ
ース領域６はｐドープされている。しかしながら、上記
各実施例において、各コンポーネントを上記と相補的な
ドープによって構成することも可能であり、これは下記
の実施例についても同様である。
【００５４】本発明による半導体装置の更に他の２つの
実施例を図５および図６に示す。この両つの実施例は、
エミッタ層９が、接触領域７の反対側で、第２の主電極
金属層１０に接続されると共に、ベース層８および接触
領域７と共同して集積された逆ダイオードを構成する、
反対にドーブされた領域によって中断されている点に特
徴がある。
実施例を図５および図６に示す。この両つの実施例は、
エミッタ層９が、接触領域７の反対側で、第２の主電極
金属層１０に接続されると共に、ベース層８および接触
領域７と共同して集積された逆ダイオードを構成する、
反対にドーブされた領域によって中断されている点に特
徴がある。
【００５５】集積された逆ダイオードを有することによ
って、特に誘導負荷をスィッチングするとき、外部に別
置の保護ダイオードを用いることが不要となり、従って
この新しいコンポーネントを用いることによって回路構
成が非常に簡単になる。この場合、接触領域７の製造に
自動整列技術を用いることによって、高品質の集積逆ダ
イオードを製造するための最適の条件が得られる。
って、特に誘導負荷をスィッチングするとき、外部に別
置の保護ダイオードを用いることが不要となり、従って
この新しいコンポーネントを用いることによって回路構
成が非常に簡単になる。この場合、接触領域７の製造に
自動整列技術を用いることによって、高品質の集積逆ダ
イオードを製造するための最適の条件が得られる。
【００５６】図５の場合は、エミッタ領域９を中断して
いる反対ドープの領域は、隔離されたｎ+ ドープの短絡
領域２１である。
いる反対ドープの領域は、隔離されたｎ+ ドープの短絡
領域２１である。
【００５７】図６の場合は、反対ドープの領域は、エミ
ッタ層９とベース層８との間に配置された連続した（ｎ
+ ドープ、またはｎドープの）ストップ層２２である。
ッタ層９とベース層８との間に配置された連続した（ｎ
+ ドープ、またはｎドープの）ストップ層２２である。
【００５８】本発明の多くの変形や改造が、上記の説明
から可能であることは明らかである。従って、クレーム
の範囲内で、本発明は上記特定の説明と異るような実施
を行うことが可能である。
から可能であることは明らかである。従って、クレーム
の範囲内で、本発明は上記特定の説明と異るような実施
を行うことが可能である。
【図１】スイス特許出願ＣＨ−２９４５／８９−４によ
る従来の基本的な半導体装置の構成を示す図。
る従来の基本的な半導体装置の構成を示す図。
【図２】周縁エミッタ領域を有する本発明による半導体
装置の第１の実施例を示す図。
装置の第１の実施例を示す図。
【図３】本発明による周縁エミッタ領域の製造方法にお
ける２つのステップを示す図。
ける２つのステップを示す図。
【図４】両方向導通および阻止能力を有する本発明によ
る半導体装置の第２の実施例を示す図。
る半導体装置の第２の実施例を示す図。
【図５】集積逆ダイオードを有する本発明による半導体
装置の第３の実施例を示す図。
装置の第３の実施例を示す図。
【図６】連続したストリップ層を有する本発明による半
導体装置の第４の実施例を示す図。
導体装置の第４の実施例を示す図。
１ 半導体基板 ２，１０ 主電極金属層 ３，２０ ゲート絶縁 ４，１９ ゲート電極 ５，１５，１７ エミッタ領域 ６，１６ ベース領域 ７ 接触領域 ８ ベース層 ９ エミッタ層 １１，１８ 中央領域 １２ マスク層 １３ マスクエッジ １４ 開口 ２１ 短絡領域 ２２ ストップ層 Ｈ1,Ｈ2 主電極 Ｇ，Ｇ1,Ｇ2 ゲート
Claims (8)
- 【請求項１】(a) 複数の第１および第２のユニットセル
（それぞれＺ１およびＺ２）が第１の主電極（Ｈ１）と
第２の主電極（Ｈ２）間にある半導体基板内に、隣接同
志が交互に交替する様式で配置されると共に、並列接続
され、 (b) 各第１のユニットセル（Ｚ１）はそれぞれ、交互に
ドープされた一連の層をもった第１のサイリスタ構造を
有し、この一連の層は、全部のユニットセルに共通のベ
ース層（８）ー、第２の主電極金属層（１０）に接続さ
れたエミッタ層（９）、ベース層（８）の第１の主電極
（Ｈ１）側に埋め込まれた第１のベース領域（６）、お
よび第１のべース領域（６）に埋め込まれると共に第１
の主電極金属層（２）に接続された第１のエミッタ領域
（５）を有し、 (c) 第１のエミッタ領域（５）は、同様にドープされる
と共に、ドープ度の低い第１の中央領域（１１）の周縁
を囲んでおり、 (d) 各第２のユニットセル（Ｚ２）はそれぞれ上記のエ
ミッタ層（９）とベース層（８）、およびベース層
（８）の第１の主電極（Ｈ１）側に埋め込まれると共に
ベース層（８）と反対にドープされた接触領域（７）を
有し、 (e) 第１のベース領域（６）、およびこれに隣接した、
ユニットセル（Ｚ１、Ｚ２）間のベース層（８）は、第
１のエミッタ領域（５）の外側の第１の主電極（Ｈ１）
側で、半導体基板（１）の表面に露出しており、さらに (f) 絶縁された第１のゲート電極（４）が、この領域
の、半導体基板（１）の上の第１の主電極（Ｈ１）の側
に設けられている、 ことを特徴とする、スィッチオフ能力を有するＭＯＳ制
御パワー半導体装置。 - 【請求項２】 第２のユニットセル（Ｚ２）内のエミッ
タ層（９）は、接触領域（７）と反対の側で、第２の主
電極金属層（１０）に接続されると共にベース層（８）
および接触領域（１７）と共同して集積された逆ダイオ
ードを形成する反対にドープされた領域によって中断さ
れている請求項１記載の半導体装置。 - 【請求項３】 エミッタ層（９）を中断する反対にドー
プされた領域は、分離した短絡領域（２１）である請求
項２記載の半導体装置。 - 【請求項４】 エミッタ層（９）を中断する反対にドー
プされた領域は、エミッタ層（９）とベース層（８）と
の間に設けられた連続したストップ層（22)の一部であ
る請求項２記載の半導体装置。 - 【請求項５】(a) 第１のユニットセル（Ｚ１）内には、
連続したエミッタ層（９）の代りに、局部化された第２
のエミッタ領域（１５）が設けられ、 (b) 第２のユニットセル（Ｚ２）内には、ベース層
（８）の第２の主電極（Ｈ２）側に埋め込まれると共に
ベース層（８）と反対にドープされた第２のベース領域
（１６）、および第２のべース領域（１６）に埋め込ま
れると共に第２のベース領域（１６）と反対にドープさ
れ、さらに第２の主電極金属層（１０）に接続され、ベ
ース層（８）および接触領域（７）と共同して、第１の
ユニットセル（２１）内の第１のサイリスタ構造と逆並
列に、第２のサイリスタ構造を構成する第３のエミッタ
領域（１７）が設けられ、 (c) 第３のエミッタ領域（１７）は、同じにドープされ
ると共にドープ度の低い第２の中央領域（１８）の周縁
を囲んでおり、 (d) 第２のべース領域（１６）、およびこれに隣接した
ユニットセル（Ｚ１、Ｚ２）間のベース層（８）は、第
３のエミッタ領域（１７）の外側の第２の主電極（Ｈ
２）の側が、半導体基板（１）の表面に露出しており、
さらに (e) 絶縁された第２のゲート電極（１９）が、この領域
の、半導体基板（１）の上の第２の主電極（Ｈ２）の側
に設けられている請求項１記載の半導体装置。 - 【請求項６】 ベース層（８）はｎ- ドープされ、エミ
ッタ層（９）および接触領域（７）はｐ+ ドープされ、
第１のエミッタ領域（５）はｎ+ ドープされ、第１の中
央領域（１１）はｎドープされ、さらに第１のベース領
域（６）はｐドープされている、請求項１乃至５に記載
の半導体装置。 - 【請求項７】 周縁の第１のエミッタ領域（５）を導出
する目的で、 (a) ベース層（８）、第１のベース領域（６）、第１の
中央領域（１１）、接触領域（７）、および第１のゲー
ト絶縁（３）に埋め込まれた第１のゲート電極（４）を
含む半導体基板（１）の場合、第１の中央領域（１１）
の場所にある第１のゲート絶縁（３）内に、それぞれの
場合に開口（１４）を導出し、 (b) 強くドープされたマスク層（１２）を、半導体基板
（１）上に、第１の主電極（Ｈ１）側の全面にわたって
沈着させ、 (c) マスク層（１２）を、開口（１４）のエッジに残さ
れるマスクエッジ（１３）を別にして、異方性的に取り
除き、そして (d) 第１のエミッタ領域（５）のドープをマスクエッジ
（１３）から行う工程から成る請求項１記載の半導体装
置の製造方法。 - 【請求項８】 マスク層（１２）として、強くドープさ
れたポリシリコン層、または燐硅酸ガラス層が用いられ
る請求項７記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH00217/90-0 | 1990-01-25 | ||
| CH21790 | 1990-01-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697428A true JPH0697428A (ja) | 1994-04-08 |
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ID=4181943
Family Applications (1)
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| JP (1) | JPH0697428A (ja) |
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-
1991
- 1991-01-25 JP JP752891A patent/JPH0697428A/ja active Pending
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| EP0438700A1 (de) | 1991-07-31 |
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