CN1081536A

CN1081536A - 静态感应装置

Info

Publication number: CN1081536A
Application number: CN93103674.7A
Authority: CN
Inventors: 西泽润一
Original assignee: Zaidan Hojin Handotai Kenkyu Shinkokai
Current assignee: Northeastern University China
Priority date: 1992-03-04
Filing date: 1993-03-04
Publication date: 1994-02-02
Anticipated expiration: 2013-03-04
Also published as: DE69333544T2; DE69333544D1; JP2509127B2; US5323029A; EP1261034A3; EP1261034A2; EP0559133B1; JPH05251689A; CN1054703C; EP0559133A1

Abstract

一种静态感应装置(SI装置)至少包括一个SI 晶闸管结构，一个IGT和一个电容器，它们均合装在一单个单片上。该SI晶闸管具有一个阴极，一个阳极和一个栅区，一个沟道。该IGT具有一个位于沟道表面的阱，一个源极和一个漏极位于阱内，一个栅极绝缘膜形成在阱上，并且一个栅电极位于栅绝缘膜上。电容器包括SI晶闸管的栅区，位于此栅区的栅绝缘膜和栅极。该阴极和漏区通过一高导电极相互连接。

Description

本发明涉及一种新式静态感应电源装置，例如静态感应闸流晶体管（此后称为“SI晶闸管”），尤其是一种能简化栅极驱动电路的MOS控制晶闸管结构。

近年来，已经问世了各种可控MOS电源装置，或MOS选通电源装置，例如MCT（MOS控制晶闸管），EST（发射开闭晶闸管），DMT（删除（Deletion）式晶闸管）。不过这些MOS可控电源装置中的每一种都具有一个作为主要装置的传统式晶闸管，例如GTO，并且一个MOS晶体管集成在相同的单片上。由于这些MOS可控电源装置的导通电压是由该主要装置的特性所决定的，其缺点是导通电压和传导损耗大。这些MOS可控电源装置很难在高频下使用。

根据上述观点，MOS可控SI晶闸管（下面称为“MCSITH”）要求高效和高速运行，并且它的主要晶闸管是一个SI晶闸管，这样一个导通电压和传导损失都较低的，能以高速或高频运行的装置，已经由本发明的同一申请人申请的HE12-95251号日本专利申请（HEI3-292770号公开的日本专利）所公开，该MCSITH如图23和24所示，（图24是沿图23A-A线的剖面图），在其结构中，一个MOS晶体管集成在正常关断的SI晶闸管的栅极和阴极之间。

图23是一顶视图，而图24是沿图23的A-A线的剖面图。如图23和24所示，一个SI晶闸管是这样布置的，n⁺区23是阴极，p⁺区21是阳极，一对浮动p⁺区31中每一个是栅极，n^-区22是沟道，p⁺区31的每一个也用作为PMOS晶体管的源极，其中一个相应的p⁺区32是漏极，而高导电层25例如多晶硅层或类似物是一个栅电极。

所述MCSITH的导通是将正电位施加到一电容器上而实现的，该电容包括p⁺栅区31，高导电层25和一个氧化膜26，该膜作为绝缘膜布置在p⁺栅区31上，通过电容耦合（静态感应效应）降低了在n^-沟道22内形成的势垒高度。截止是通过短路p⁺栅区31和n⁺阴极区23实现的，它们相互与-PMOS晶体管短接，使空穴从p⁺栅区31分离到阴极区23。

但是，这种MCSITH具有下述缺点：为了使主晶闸管具有正常关断特性，n^-沟道22的杂质浓度约为10¹³cm^-3，这就要求相邻的p⁺栅区31和31之间的空间等于或小于约6μm。假设n⁺阴极带23的扩散宽度是2μm，则需要n⁺阴极带23和p⁺栅区31的带之间的空隙在一侧窄到2μm。由此该PMOS晶体管的栅极长度L应当等于或小于2μm，例如1μm或近似值。由于具有小的杂质浓度10¹³cm^-3，穿通电流不能由栅极25控制，该电流总是在p⁺源区31和p⁺漏区32之间流动，并且主要晶闸管不能截止。特别是由于SI晶闸管的p⁺栅区31的深度如一般为5～15μm，则该MCSITH的缺点在于：该穿通电流与标准的间断的MOS晶体管相比，较易于流动;标准的MOS晶体管的源区和漏区具有的扩散深度几乎是等于或小于栅极长度的两倍。因此该MCSITH的不足之处在于p⁺源区31的扩散浓度等于或多于PMOS晶体管栅极长度的3～15倍，则穿通电流极易于流动。

进一步地，上述HEI3-292770日本公开专利具有如图25和图26（沿图24的Y-Y线的剖面图）所示的结构，一个PMOS晶体管包括一个p⁺源区31，一个p⁺漏极区32和一个栅电极25，沿着阴极带23的纵向构成。在这种情况下，HE13-292770号日本公开专利的优点在于：该PPMOS晶体管的栅极长度L可以独立地选择在主晶闸管的p⁺栅区31和31之间的间隔。

可是，上述结构具有以下不足，即：如果栅极长度L被拉长，以抑制该PMOS晶体管的穿通电流，该PMOS晶体管的导通电阻升高，该主晶闸管则不能被截止。图25和26中所示的PMOS晶体管结构中，栅极宽度W的加长是具有限度的，这是由于主晶闸管的p⁺栅区31和31之间的间隙受限的缘故。主晶闸管实现正常关断的条件和减少PMOS晶体管的导通电阻的条件是一种折衰的关系，因此，很难同时满足这两个条件。

可是，在图23至26所示的结构中，由于每个p⁺栅区31是处于浮动条件下，不可能实现一个金属电极与该p⁺扩散栅区31上部的直接接触，该区上部类似于正常的表面栅极SI晶闸管。结果，p⁺栅区31的电阻值由该扩散区的电阻所确定，因此，很难减少栅极电阻。上述结构还具有下列不足，即，由于p⁺栅极电阻高，最大阴极电流可被截止，主晶闸管的最大正向中断电压太小，并且截止时间滞后。

本发明的目的是提供一种静态感应装置（以下称为“SI装置”），例如具有新式结构的MCSITH，其中主晶闸管是正常关断型，PMOS晶体管中的漏电流或穿通电流或诸如此类的电流可以减小。

本发明的另一目的是提供一种SI装置，例如具有新结构的MCSITH，它可以同时满足主晶闸管的正常关断条件，和降低PMOS晶体管的导通电阻的条件。

本发明的另一个目的是提供一种SI装置，例如具有新结构的MCSITH，其中主晶闸管的栅极电阻能够降低，并且连接到导通用栅极的电容器的电容量能够增加。

根据本发明，所提供的SI装置包括：

一个SI晶闸管至少具有一个高杂质浓度的第一导电式阴极区，一个阳极和一对具有高杂质浓度的第二导电式栅极区，以及一个具有低杂质浓度的第一导电式沟道;

一个缘绝栅晶体管（以下称为“IGT”）至少具有一个形成在一部分沟道表面上的第一导电式阱，该阱的杂质浓度高于该沟道的浓度，第二导电式漏极区具有高杂质浓度，所述漏极区形成在该阱内，一个源极区与栅极区或一个高杂质浓度的第二导电式区之一是相同的区，它与该栅区电气相连，一个栅绝缘膜形成在该阱区域，一个栅电极形成在绝缘膜上;以及

一电容器包括SI晶闸管的栅区，该栅绝缘膜形成在栅区上，还包括IGT的栅电极;

其中SI晶闸管，IGT和电容器合并到一块单片上;

其中阴极和漏区至少具有相互由一阴极电极连接的结构，并且

其中控制电压施加到该栅极上，以控制在阴极和阳极区之间流过的主电流的导通和中断。

根据本发明，所提供的SI装置还包括：

一个SI晶闸管至少具有一个高杂质浓度的第一导电式阴极区，一个阳极和一对高杂质浓度的第二导电式栅区，和一个低杂质浓度的第一导电式沟道;

一个IGT至少具有一个形成在该沟道一部分表面上的第一导电式阱，该阱的杂质浓度高于该沟道，一个第二导电式漏极区具有高杂质浓度，该漏极形成在该阱内，一个源极区是与栅区或高杂质浓度的第二导电式区之一相同的区，它与该栅区电气连接，一个栅绝缘膜形成在该阱上，一个栅极形成在该栅绝缘膜上;及

一个电容器包括SI晶闸管的栅区，形成在栅极区上的栅绝缘膜和IGT的栅电极;

其中SI晶闸管，IGT和电容器合并装在一单片上;

其中SI装置至少具有一个结构，其中阴极和漏极区通过一个阴极相互连接，并且在漏和栅区之间的隔离区形成在不变成IGT的沟道的区域的至少一部分上，和

其中控制电压作用到栅极上，用于控制在阴极和阳极区之间流动的主电流的导通和中断。

根据本发明，还提供一种SI装置，包括：

一个SI晶闸管至少具有一个高杂质浓度的第一导电式阴极区，一个阳极区和一对高杂质浓度的第二导电式栅极区，浮动栅电极与该栅区相接触，及一个第一导电式沟道具有低杂质浓度;

一个IGT至少具有一个第一导电式阱，形成在沟道的一部分表面上，该阱的杂质浓度比沟道的杂质浓度高，一个第二导电式漏区具有高杂质浓度，该漏极形成在该阱内，一个源极区与栅极区或一个高杂质浓度的第二导电式区之一是相同的区，它与该栅区电气连接，一个第一栅绝缘膜形成在该阱上，并且一个栅电极形成在第一栅绝缘膜上;

一个第一电容器包括SI晶闸管的栅区，第一栅绝缘膜形成在该栅区上，IGT的栅电极形成在第一栅绝缘膜上;及

一个第二电容器包括栅电极，一个形成在栅电极上部或侧部至少一部分上的第二栅绝缘膜，和形成在第二栅绝缘膜上部或侧部之一上的浮动栅电极;

其中SI晶闸管，IGT和第一及第二电容器均布置在一个单片上;

其中SI装置至少具有这样一种结构，其阴极和漏极区由阴极相互连接，并且

其中控制电压作用到栅电极上，以控制在阴极和阳极区之间流动的主电流的传导和中断。

根据本发明，提供一种SI装置包括：

一个双栅SI晶闸管至少具有一个低杂质浓度的半导体基底，一个第一导电式阴极区形成在该半导体基底的第一主表面的一部分上，一对第二导电式的第一栅区，一对第一导电式的第二栅区，和一个第二导电式的阳极区，该阳极形成在该半导体基底的第一主表面对端的第二主表面的一部分上;

一个IGT至少包括一个形成在第二主表面上的第二导电式阱，一个第一导电式漏区形成在所述阱内，一个第一导电式源区电连接到第二栅区，一个栅绝缘膜形成在该阱上，和一个栅电极位于栅绝缘膜上;

一个电容器包括一个第二栅区，栅绝缘膜和栅电极;

其中双栅极SI晶闸管，IGT和该电容器均布置在同一单片上;

其中控制电压作用到栅电极上，用来控制在阴极和阳极区间流动的主电流的传导和中止。

根据本发明，进一步提供一个SI装置，包括：

一个SI晶闸管至少具有一个高杂质浓度的第一导电式阴极区，一个阳极和一对高杂质浓度的第二导电式栅区，浮动栅电极与栅区相接触，一个第一导电式沟道具有低杂质浓度;

一个IGT至少具有一个第一导电式的阱，形成在该沟道的一部分表面上，该阱的杂质浓度高于所述沟道，一个第二导电式漏极区具有高杂质浓度，该漏极形成在该阱内，一个第二导电式源极区具有高杂质浓度，源极通过浮动栅极与栅极区电气相连，第一栅绝缘膜形成在该阱上，一个栅电极形成在第一栅绝缘膜上;

一个第一电容器包括SI晶闸管的栅区，形成在该栅区上的第一栅绝缘膜，和栅极;以及

一个第二电容器包括栅电极，形成在该栅电极的上部或侧部之一的至少一部分上的第二栅绝缘膜，以及形成在第二栅绝缘膜的上部或侧部之一上的浮动栅电极;

其中SI晶闸管、IGT和第一及第二电容器均布置在一个单片上，

其中阴极和漏区通过阴电极相互连接;

其中SI装置具有至少一个结构，其中栅区形成在槽的底部，栅电极形成在该槽的侧壁上，该阱形成在中凸沟道的端部上，其沿着该阴极带平面图形的长边纵向地夹入槽间，及

其中控制电压施加到栅电极上，以控制阴极和阳极间流动的主电流的传导和中断。

采用上述本发明的装置，由于可以独立地选择SI晶闸管沟道和IGT的掺杂浓度，就可实现对IGT的源极和漏极之间穿通电流的抑制，同时保持了SI晶闸管的正常关断特性。尤其是，即使SI晶闸管的p⁺栅区深度是IGT栅极长度的3～15倍，则可实现对大穿通电流的抑制作用。

进一步，采用本发明的装置，可以实现SI晶闸管的杂质浓度等于或小于10¹²cm^-3，同时该阱的杂质浓度维持在足以抑制穿通电流的数值，结果，可以将SI晶闸管的栅区与栅区之间的横向间隔宽度限定在等于或大于10μm，因此，在平面图形上刻印用的横向间隔增大。

而且，采用本发明的另一种装置，在SI晶闸管的栅区和IGT的漏极之间用于IGT操作的不必需的区域可以由隔离区相互分离开。由此，为了得到正常关断特性，即使SI晶闸管的栅极之间的间隔足够窄，也可实现横向参量中IGT的栅极宽度增加。

进一步地，采用本发明的装置，高电导浮动栅极例如金属可以直接与SI晶闸管的栅极扩散层接触，由此，即使栅极处于浮动条件下，有可能足以降低SI晶闸管的栅电阻。而且，有可能将连接到SI晶闸管的p⁺扩散栅区的电容保持在足够大的电容量值。

如上所述，根据本发明的SI装置具有下述优点：即，SI晶闸管具有优良的正常关断特性，并且IGT的源极和漏极之间的大穿通电流可受到抑制。因此，该SI装置可由较小的栅极电压导通，还可实现高效和高速的优良开关性能。

而且，本发明的SI装置具有下述优点，即使作为主装置的SI晶闸管的沟道杂质浓度做得相当低，则仍可能实现对IGT穿通电流的抑制。因此，该SI晶闸管的栅区间的间隔可以加大。横向间隔和不对中及尺寸变化的限度增大，因此本装置易于制造，电场也可得到改善。

进一步地，本发明的SI装置具有下述优点，可以同时实现SI晶闸管的优良的正常关断特性，和降低了IGT的导通电阻。由此，MCSITH的截止特性可得到改善。

另外本发明的SI装置还具有下列优点，即SI晶闸管的栅电阻可以减少到1/2～1/100。由此，可实现MCSITH的高速开关性能，其正向阻塞电压和电流控制能力（关断阳极电流）可以增大。

此外，本发明的SI装置具有下列优点，由于连接到SI晶闸管栅区的电容的电容量可以得到实现同时降低导通和截止时间的最佳值，从而可实现高速开关性能。

进一步，本发明的SI晶闸管还具有下列优点，即由于连接到SI晶闸管栅极的电容器所占据的面积可减小，栅极区域可减小，相对地则流过主电流的沟道的区域可整体增大。其结果，单位芯片面积上的电流值增加，并且导通电阻值减小。

图1是根据本发明的SI装置的第一实施例集成的一个MCSITH特定结构的顶视图;

图2是沿图1中线A-A的剖面图;

图3是根据本发明第二实施例集成的一个MCSITH特定结构的顶视图;

图4是沿图3中线Y-Y的剖面图;

图5是沿图3中线X-X的剖面图;

图6是根据本发明第三实施例集成的一个MCSITH特定结构的顶视图;

图7是沿图6中线A-A的剖面图;

图8是本发明第四个实施例的剖面图;

图9表示第三和第四实施例中的漂移栅电极的效应曲线;

图10是本发明第五个实施例的剖面图;

图11是根据本发明第六个实施例集成的MCSITH特定结构的顶视图;

图12是沿图11的线C-C的剖面图;

图13是本发明第七个实施例的截面图;

图14是沿图13的线Z-Z的剖面图;

图15是本发明第八实施例的制造方法的第一步的剖面图;

图16是本发明第八实施例的制造方法的第二步的剖面图;

图17是本发明第八实施例的制造方法的第三步的剖面图;

图18是本发明第八实施例的制造方法的第四步的剖面图;

图19是本发明第八实施例的制造方法的第五步的剖面图;

图20是本发明第八实施例的制造方法的第六步的剖面图;

图21是本发明第八实施例的制造方法的最后一步的剖面图;

图22是本发明第九个实施例的截面图;

图23是现有技术的顶视图;

图24是沿图23的线A-A的截面图;

图25是另一现有技术的顶视图;

图26是沿图25中线Y-Y的剖面图。

下面参照相应的附图对本发明的各种实施例进行说明。

图1是本发明的SI装置的第一实施例集成的MCSITH特定结构的顶视图，图2则是沿图1的A-A线的剖面图。

如图1和图2所示，n⁺区23，p⁺区21，一对p⁺区31和n^-区22各代表一个阴极区，一个阳极区，一对栅区和SI晶闸管的一个沟。一对n阱59形成在该n⁺区23和该对p⁺区31之间，其中每一个具有高于所述沟的杂质浓度。一个PMOS晶体管的p⁺漏极区32分别形成在n阱59内，该p⁺区31是该PMOS晶体管的源区，n阱59的表面对着掺以杂质的沟，因此该PMOS晶体管属于耗尽型（正常导通型）。

栅电极25由多晶硅制成，例如硅化物膜W_Si2、TiSi₂或耐熔金属如W，MO也用作nMOS晶体管的栅电极和电容器的一侧电极。也就是说，一个电容器是由一个栅电极25，一个绝缘膜26例如氧化膜和一个p⁺区31构成。该电容器的电容量越大，所述SI晶闸管的导通时间越短。可是如果电容器的电容量增加过多，存贮在SI晶闸管的栅极内的电容量增大，以致该截止时间变长。当然，就电容量而言，存在一个既减少导通时间又减少截止时间的最佳值，该最佳值应大致为SI晶闸管本身的栅区电容量（栅极和阴极间的电容量CGK）的10～80倍。因此，在p⁺栅极扩散区31上的用作绝缘膜的薄氧化膜的厚度应等于或小于1000埃，希望的值取为70～200埃。

标号231表示由诸如铝制成的阴极，它将n⁺阴极区23和p⁺漏极区32相互连接，标号211表示由铝或其它金属制成的阳极。当n^-区22的杂质浓度较低，大约为10¹¹～10¹³cm^-3时，可得到正常关断的SI晶闸管，同时PMOS晶体管的n阱59的杂质浓度当栅极长度L等于或小于2μm时，大约为10¹⁶cm^-3击穿电流不会在PMOS晶体管源极和漏极间流过。如果n阱59的杂质浓度大约为10¹⁸cm^-3，有可能形成一个具有超微栅极长度的PMOS晶体管。从而导通电阻大大减小，由于PMOS晶体管的穿通现象，漏电流也减小。p⁺区21，31和32的杂质浓度为10¹⁸～10²⁰cm^-3，而n⁺区23为10¹⁸～10²¹cm^-3。

在本实施例中，为了使SI晶闸管导通，向栅电极25施加一个正电位，通过连接到p⁺栅极区31上部的电容器降低形成在沟道22中的势垒高度，依靠电容耦合（静态感应效应），将n⁺阴极区23中的电子注入。

被注入的电子积聚靠近到n^-沟道22和p⁺阳极区21之间的接合部上。结果对着邻近该阳极211的空穴的势垒受到抑制。于是产生从阳极区21的空穴的注入。该空穴进一步又推动电子从阴极区23注入。因此，SI晶闸管导通，此时耗尽型PMOS晶体管处于其截止状态，这是由于正电位施加到栅电极25上的缘故。

另一方面，当作用到栅电极25上的电压为零时，PMOS晶体管则进入导通状态，该空穴通过该p⁺区31朝向阴极231分离。在阴极区23前方的电子势垒上升，因此SI晶闸管截止。

图3是本发明第二实施例集成的MCSITH特定结构的顶视图，图4是沿图3的Y-Y线的剖面图，图5是沿图3的X-X线的剖面图。图3至图5表示用于大电流的多沟道SI晶闸管的一部分结构，其中多个元件单元以平行关系互相布置。

此处，每个PMOS晶体管纵向地沿着n⁺阴极带23形成。由于采用这种结构，即使相邻的p⁺栅区31和31之间的空隙如图5所示很窄，PMOS晶体管的栅极长度可以选为如图4所示的独立的参数，由此，用于平面掩模图形的不重合度和尺寸的适当余量或空隙得以提供，并且易于制造。

如图3和5所示，U形槽或沟形成在p⁺栅区31和多个p⁺漏极区32之间。多个绝缘膜269如氧化膜分别塞入该U形槽内，以便形成多个隔离区。无需说明的是，每个U形槽的内部并不充分塞满，可以留有一个中空区域或类似空隙。以这种方式，由于具有隔离区，就可容易地确定每个p⁺漏极区32和相应的一个p⁺栅极区31之间的横得间隔，该间隔取小值如约为亚微型。如果必要的话，更有效的是在U形槽底部形成一个由n⁺区构成的沟道断流区（channel stop region）。由于这种结构，有可能相对地增加PMOS晶体管的栅极宽度W，这是与p⁺栅极之间的空间比较而言。由此，可以变SI晶闸管为正常关断型，并且减少了PMOS晶体管的导通电阻。

图6是根据本发明第三个实施例集成的MCSITH特定结构的顶视图，图7是沿图6的A-A线的剖面图。

在n阱59中形成一个p⁺源极区312和一p⁺漏极区32。

与第一和第二实施例中采用深p⁺栅极区31构成源极不同，本实施例采用浅源极区312，它具有与漏极区32相同的扩散深度。一个栅电极25仅提供在PMOS晶体管沟道的上部，且有和标准的PMOS晶体管完全相同的结构。每个p⁺区312和32，分别为PMOS晶体管的源极和漏极，具有扩散深度为0.5～1μm。n阱59的杂质浓度为5×10¹⁵cm^-3～1×10¹⁶cm^-3，其扩散深度为2～5μm。该PMOS晶体管的栅极长度约为1～2μm。n⁺阴极区23的杂质浓度为4×10¹⁹cm^-3～1×10²¹cm^-3，其扩散深度为1～2μm。该对p⁺栅极区31中每一个的杂质浓度为1×10¹⁸cm^-3～2×10¹⁹cm^-3，其扩散深度为6～15μm。

在这种结构中，源极和漏极区以自校准方式形式，即使在掩膜步骤中发生校正偏差，该PMOS晶体管的栅极长度L是由掩膜尺寸决定的，并且不变动。其结果，该结构可以高效率生产。在这点上，第一和第二实施例具有这样的隐患，即PMOS晶体管的栅极长度由于p⁺栅极31和p⁺漏极区32的光该偏差而波动，因此该PMOS晶体管的导通电压起伏，并且截止特性产生改变。可是，本实施例能够确保栅极长度得以控制。

在图7中，栅电极25由多晶硅（掺杂多晶硅：DOPOS）形成，其中掺有杂质，例如耐火金属W、Ti、Mo或硅化物。标号311表示由金属如铝制成的漂移栅电极，它们分别与p⁺扩散区31直接接触，以减少SI晶闸管的栅极电阻，从而改善截止特性和正向闭锁电压。如图6所示，漂移栅极311用于降低SI晶闸管的栅极电阻。因此，该漂移栅极311并不连接到一结合基座或类似物上，并且不能由外部电路电激励。如果必要的话，也可以将结合基座分别装到漂移栅电极311上。要求在漂移栅电极311和p⁺栅区31之间的接触窗部分是p⁺再扩散的，以便形式具有高掺杂密度的区域。进一步要求在各接触窗部分上形式一硅化物膜，以降低接触电阻。

标号261表示第一栅极绝缘膜，例如热绝缘膜，标号262代表第二栅极绝缘膜，由DOPOS氧化膜、耐火金属化膜或硅化物，或CVDSiO₂或其它类似物组成。

如上所述，有必要控制SI晶闸管的栅区31上连接的电容量到一适当的值，大约是SI晶闸管本身的栅区31的电容量（CGK）的10～80倍。由于包括栅极25，第一栅绝缘膜261和p⁺栅区31的第一电容器，它与包括漂移栅电极311、第二栅绝缘膜262和栅电极25的第二电容器并联连接，则与SI晶闸管的栅区连接的电容量增加到一最佳值，同时该SI晶闸管的电阻下降，这就可能同时改善导通和截断的特性。在第一和第二实施例中，在p⁺区上被电容器占有的区域是有限的，从区域占有效率的观点，该电容量不可能增加到获得最佳值。在这种情况下，如果第一栅绝缘膜261和第二栅绝缘膜262分别由氧化膜构成，则每个氧化膜的厚度最好等于或小于1000埃，希望值为100～200埃。

在图7中，标号266代表由绝缘膜形成的隔离区，它阻止n⁺阴极区23和p⁺栅区间的击穿电压降低，并且它促使SI晶闸管的栅极间隔微型化。n^-阴极区23没有布置在该沟道的中间，而是移向一侧。可是，如果n^-沟道区22的杂质浓度足够低，等于或小于10¹²cm^-3，则p⁺栅区31和31之间的间隔可以等于或大于10μm。在这种情况下，n⁺阴极区23的位置可以布置在沟道的中间，而且不再需要用绝缘膜266作绝缘区。总之，由于n^-沟道22的杂质浓度相当高，例如为1.5×10¹³cm^-3～2×10¹³cm^-3，而且p⁺栅极31和31间和间隔等于或小于4.5μm，该SI晶闸管不具有正常关断特性，n⁺阴极区23应如图7所示移向一侧。

图8是本发明第四个实施例的剖面图，类似于第三个实施例，其中由金属膜制成的漂移栅极311具有高导电性，形成在每个p⁺栅区31上。尽管图8中未示出，如果有一个相当薄的p⁺⁺再扩散区或类似物形成在该浮动栅极311和p⁺栅极区31之间的一接触窗口部分上，可降低接触电阻。进一步，如果由耐熔金属如WSi₂、MoSi₂制成的硅化膜形成在p⁺⁺区和浮动的栅极311之间，则SI晶闸管的栅电阻可降低到1/4～1/100。无需说明，在第三和第四实施例中，由耐熔金属制成的前述薄p⁺⁺区和硅化膜最好是形成在每个p⁺栅极区31的整个表面上，而不仅是在浮动栅电极311和p⁺栅区31之间的接触窗口部分上。

在图8中，p⁺遮盖栅区319和319之间的宽度在该沟道内是最窄的，因此本实施例提供这样一种结构，它易于实现正常关断特性。在图8中，p⁺区或含杂质使栅区31起到与p⁺遮盖区内部连接区的作用，或将无杂质栅区319连接到浮动栅电极311。主要晶闸管的工作变成大致具有一个遮盖栅极SI的晶闸管。

图9表示第三和第四实施例中的浮动栅极311的效应，以及MCSITH的最大截止阳极电流和PMOS晶体管的导通电阻之间的关系曲线，▲表示传统的MCSITH的情况，而□表示本发明的情况。根据图9，显然本发明的最大截止阳极电流大约比传统情况增加两倍。

图10是本发明第五个实施例的剖面图。这里，一个p阱58形成在双栅极SI晶闸管的p⁺阳极21和第二栅区42之间，一个nMOS晶体管形成在p阱58内，它具有一个n⁺漏极区43，一个n⁺源极区42和一个第二栅极51。p⁺区31是第一栅极，n⁺区23是阴极区。当一个负电位作用到该第二栅极51上时，在n^-沟道22中空穴的势垒降低，从p⁺阳极区21注入的空穴导通这一装置。当第二栅极51的电位降为零时，该nMOS晶体管进入触发状态，电子则通过nMOS晶体管从第二栅极区42进入阳极211，并且这个装置被关断。如果省略掉第一p⁺栅区31，该设备转变为单栅式SI晶闸管运行。

图11是根据本发明第六个实施例集成的MCSITH特定结构的顶视图，图12是沿图11C-C线的剖面图。

第六实施例与第一至第五实施例不同有是，n阱没有在n⁺阴极区23和p⁺栅极区31之间形成，尤其是，n阱59布置在阴极23和阳极区21之间的流过主电流的区域外面，该阳阴极属于作为主设备的SI晶闸管。一个PMOS晶体管形成在n阱59内部。

标号32和312分别表示PMOS晶体管的漏极和源极区，多个栅电极25仅形成在PMOS晶体管上。由于这些漏极，源极和栅极区可以用PMOS晶体管的一般制方法中自校准工艺步骤形成，则可以将栅极长度L的变化控制到一个足够小的数值。n^-阴极23和p⁺漏极区32互相通过一阴极231电气连接。标号263表示由公知的LOCOS工艺或类似工艺制成的场绝缘膜或类似物。

根据图11和图12所示的结构，有可能独立地选择PMOS晶体管和SI晶闸管的设计参数。总之，图11和12所示结构的优点是集成结构的设计自由度大，而且易于制造。特别是，当SI晶闸管的P⁺栅区31和31之间的空间足够小时，也可以灵活地选择PMOS晶体管的栅极长度L和栅极宽度W。

由此，可以同时获得SI晶闸管的正常关断特性和减小了导通电阻的PMOS晶体管。

图11和12表示一个单个单元的结构，其中有一简单的单个的n⁺阴极区23。不用说，多个这种单元或段相互平行布置，形成多沟道结构，从而可实现大电流的MCSITH。在这种情况下，如果n阱59形成在阴极线路层以下，在该处各阴极231聚集在一起，相对于整个芯片区，该PMOS晶体管并不占据过多区域。由此，相对于第一至第五实施例，有效占据的面积并没太大变化。通过在p⁺栅区31中形成n阱59的方式可获得优良的有效占据特性。

图13是本发明第七个实施例剖面图，图14是沿图13的Z-Z线的剖面图，表示一个凹槽式栅极SI晶闸管的情况。一对p⁺栅区31形成在一个凹槽或沟的底部，一个n缓冲层71位于一对p⁺阳极区21的附近，如果n缓冲层42的掺杂浓度为1×10¹⁵～1×10¹⁷cm^-3，有可能使n^-沟道22的掺杂浓度变得相当低，即10¹¹～10¹³cm^-3，从而p⁺栅极31和p⁺阳极区21之间的电场强度是均匀的，栅区31的耗尽层不影响p⁺阳极区21。由此，可以将正向阻塞电压和开关速度增加到最大值，并能降低正向电压降。

在图13中，采用一SI阳极短路结构（或SI阳极发射短路结构），其中每个p⁺阳极区21分成多个部分，同时一个n⁺短路区24插入这些部分之间的某一位置。电子依靠p⁺阳极区21和n⁺短路区24之间的电位场而进入该n⁺短路区24内，该SI晶闸管的截止端电流减小，从而可能实现较高的开关速度。

图14中，沿着阴极条的长边，沿纵向形成一个n阱59，位于凸出的沟道22的端区上，该沟道夹在槽和槽的中间，P沟道MOS晶体含的p⁺漏极32和p⁺源极区312形成在n阱59中。p⁺漏极32和n⁺阴极区23由一个阴极231相互连接。p⁺扩散区31和一浮动栅极311在U形槽的底部互相接触，该SI晶闸管的栅电阻相当小。p⁺栅区31，第一栅绝缘膜261和栅电极25互相协同形成第一电容器，同时栅电极25，第二栅绝缘膜262和浮动栅极311互相协同形成第二电容器。由于连接到SI晶闸管的栅极区的栅电容量增大，导通时间缩短。p⁺源极区312通过该浮动栅极311电连接到p⁺栅极区31。

本发明并不局限于上述第一至第七实施例，也可以由第一至第七实施例的某些部分组成。此外，无需说明，本发明可以是电导型式完全相反的安排。进一步其配置可以为，主晶闸管由GaAs形成，而栅绝缘膜由AlGaAs形成。

图15至21是第八实施例的制造方法的视图，其结构基本上同第三个实施例的结构。从图21可清楚地看出该工艺步骤的最终结构，由本实施例很容易减少横向尺寸，其中多个绝缘膜26形成在阴极231和浮动栅电极311之间。本实施例包括下述生产步骤：

（1）一个1×10¹⁹cm^-3的阳极区域23，其深度为10～30μm，形成在n型Si基底的背面上，所用方法为扩散或类似方法，杂质密度为1×10¹³cm^-3和厚度为约400μm。接着氮化硅膜29靠CVD方法形成在n型Si基底的表面上，其厚度为1300～2000埃。在这种连接方式下，最好在该氮化硅膜29下面提前形成一层约为500埃的薄基底氧化膜。接着与制造MOS晶体管的LOCOS加工步骤相类似，采用光刻和等离子蚀刻法使氮化硅膜29保持在位（装置区域），由此形成本发明的SI装置。其余的氮化硅膜29则被除去。n型Si基底表面由所留的氮化硅膜29作掩模有选择地被热氧化。从而形成厚度为6000～15000埃的场氧化膜27（参照图15）。（2）接着，除去氮化硅膜29，11B⁺的离子被注入，由光刻胶膜39为掩膜（参照图16）。下一步，将注入离子的基底热处理（诱入），从而形成SI晶闸管的p⁺栅区31，其杂质浓度为2×10¹⁸～3×10¹⁹cm^-3，深度为4～15μm。其配置可以是这样的，在光刻胶39处，形成一热氧化膜，并且采用热扩散形成p⁺栅区31。进一步也可这样配置，在形成p⁺栅区31之后，采用LOCOS工艺步骤形成场氧化膜27。

接着，同样地将31p⁺的离子注入，由光刻胶膜39为掩膜完成其诱入过程，形成n阱59，其杂质浓度为5×10¹⁵～5×10¹⁶cm^-3，其深度为2～5μm。

在这种情况下，在该处形成第二实施例中的U形槽，该槽被插入氧化膜269，其工艺过程稍有改变如下：SI晶闸管的栅区31和n阱59形成，接着形成一个500～700埃的基底氧化膜和一个1300～2000埃的氮化硅膜。该氮膜，基底氧化膜和n型Si基底在将成为U型槽的部分被腐蚀，以便形成U形槽，该槽带有光刻胶膜39作为掩膜。进一步，31p⁺的离子仅仅注入带有作为掩膜的光刻胶膜39的U形槽底部，以形成n⁺沟道制动（n⁺channel stopper）。接着，如果实行热氧化处理（第二LOCOS），氧化膜也形成在U形槽的底部和侧壁上。这样在实行第二LOCOS步骤之处，将氮化膜除去，31p⁺或75AS⁺的离子被注入，以光刻胶膜39作为掩膜（参见图17）。接着实行诱入工艺，形成n⁺阴极区23，其杂质浓度为4×10¹⁹～1×10²¹cm^-3，深度为1～2μm。（3）接下来，当除去光刻胶膜39和基底氧化膜后，形成第一栅极氧化膜261，每个原度为70～1000埃。将11B⁺的离子注入，以光刻胶膜为掩膜，实行PMOS晶体管沟道掺杂工艺。为了获得一个耗尽型PMOS晶体管，该沟道掺杂的条件是加速电压Vac＝30～50KeV，剂量φ＝5×10¹²～2×10¹³cm^-3，如其中栅极长度L为2μm。

接着，除去该光刻胶，掺杂厚度为3500～5000埃的多晶硅（掺杂多晶硅：DOPOS）采用CVD方法形成在栅极氧化膜上。多个PMOS晶体管的栅电极25采用非均质的等离子蚀刻例如RIE而形成，有光刻胶作为掩膜（参见图18），如果栅电极25构成其上形成硅膜的合成膜，则PMOS晶体管的栅电阻将进一步降低。

接着，n⁺阴极区23部分再次由光刻胶膜39所覆盖。将11B⁺或49BF⁺ ₂的离子注入（见图19）。该PMOS晶体管的源极312和漏极区32渗杂浓度为3×10¹⁹～8×10¹⁹cm^-3，深度为0.3～0.7μm，采用类似于一般MOS晶体管的标准工艺步骤自校准形成。接着，多晶硅（DOPOS）的栅电极25被热氧化处理，或采用CVD方法将氧化膜整个地布置在其表面上，从而形成厚度为500～1000埃的第二栅极氧化膜262（参见图20）。（4）接着在每个p⁺栅区31的上部形成接触窗，尽管图21中未示出，该接触窗可以同时在p⁺栅区31和p⁺源区312上打开。其上采用CVD方法、溅镀或真空蒸发的方法形成诸如Mo、Ta、Ti、W或硅化物膜类的耐熔金属。因此，通过等离子蚀刻形成浮动栅电极311，以光刻胶用作掩膜。不过，其后把诸如PSG膜，聚酰亚胺膜这样的绝缘膜26形成在浮动栅电极311的整个表面上，之后，采用等离子蚀刻或类似工艺形成用于引出阴极231的接触窗口。将具有高导电性的如铝的金属膜进行真空蒸发，在该整个表面上的覆盖厚度为3500～4000埃。接着，采用等离子蚀刻（参照图21）确定出阴极电极231。接着，在真空或惰性气体中进行烧结，从而制成这一装置。在这种情况下，在其表面沿横向图形尺寸上有一空间，可以省略掉绝缘膜26，而且浮动栅电极311和阴极电极231可以同时由铝形成。

图22是本发明第九个实施例的截面图，在这种情况下，所构成的n阱59包括分别配置在n⁺阴极区23两侧的两个PMOS晶体管。

如上所述，根据本发明得到的SI装置由于采用了常规MOS晶体管的生产工艺步骤，因此非常易于制造。

Claims

1、一种静态感应装置包括：

一个静态感应晶闸管具有至少一个高杂质浓度的第一导电式阴极区，一个阳极区和一对高杂质浓度的第二导电式栅极区，以及具有低杂质浓度的第一导电式沟道；

一个IGT至少具有一个第一导电式的阱，形成在所述沟道的一部分表面上，所述阱的杂质浓度高于所述沟道，一个第二导电式漏极区具有高杂质浓度，所述漏极区形成在所述阱内，一个源极区是与所述栅极区或一个高杂质浓度的第二导电式区之一相同的区，它与所述栅极区电气相连，一个栅极绝缘膜形成在所述阱上，并且一个栅电极形成在所述栅绝缘膜上，以及

一个电容器包括所述栅区，所述形成在该栅区上的栅绝缘膜，和所述栅电极；

其中所述静态感应晶闸管，所述IGT和所述电容器合并装到单个单片上；

其中所述阴极和漏极区至少通过一个阴极相互连接的结构，和

其中控制电压作用到所述栅电极上，以控制在所述阴极和阳极区之间流动的主电流的传导和阻断。

2、一种静态感应装置，包括：

一个静态感应晶闸管至少具有一个高杂质浓度的第一导电式阴极区，一个阳极区和一对高杂质浓度的第二导电式栅极区，以及具有低杂质浓度的第一导电式沟道;

一个IGT至少具有一个第一导电式的阱，形成在所述沟道的一部分表面上，该阱的杂质浓度高于该沟道的浓度，一个第二导电式漏极区具有高杂质浓度，所述漏极区形成在所阱内，一个源极区与所述栅区或高杂质浓度的第二导电式之一是相同的区，它与该栅区电气相连，一个栅绝缘膜形成在所述阱上，一个栅电极形成在所述栅绝缘膜上，并且

一个电容器包括所述栅区，形成在所述栅区上的栅绝缘膜，和所述栅电极;

其中所述静态感应晶闸管，所述IGT和所述电容器合并在单个单片上;

其中所述静态感应装置至少具有一个这样的结构，所述阴极和漏极区通过一个阴极相互连接，一个隔离区位于所述漏极和栅极之间，形成在不变成IGT沟道的区的至少一部分上，和

其中控制电压作用到所述栅极上，以控制在所述阴极和阳极区之间流动的主电流的传导和堵塞。

3、一个静态感应装置包括：

一个静态感应晶体管，至少具有一高杂质浓度的第一导电式阴极区，一阳极区和一对具有高杂质浓度的第二导电式栅极区，以及一个具有低杂质浓度的第一导电式沟道，浮动的栅极与所述栅区相接触;

一个IGT至少具有形成在所述沟道一部分表面上的第一导电式阱，所述阱的杂质浓度高于所述沟道的浓度，一个第二导电式漏极区具有高杂质浓度，所述漏区形成在所述阱内，一个源极区与所述栅区或高杂质浓度的第二导电式区之一是相同的区，它与所述栅区电气相连，第一栅绝缘膜形成在所述阱内，并且一个栅电极形成在所述第一栅绝缘膜上;

一个第一电容器包括所述栅区，所述形成在该栅区上的第一栅绝缘膜，和所述栅电极;

一个第二电容器，包括所述栅电极，一个形成在该栅电极的上部或侧部之一的至少一部分上的第二栅绝缘膜，和形成在该第二栅绝缘膜的上或侧面之一上的所述浮动栅电极;

其中所述静态感应晶闸管，所述IGT，所述第一和第二电容器合并到该单个单片上;

其中所述静态感应装置至少具有这样的结构，其中所述阴极和漏区通过一个阴电极相互连接，并且

其中控制电压作用到所述栅电极上，以控制在所述阴极和阳极区之间流动的主电流的传导和中断。

4、根据权利要求3所述的静态感应装置，包括一个在所述阴极和栅区之间的隔离区，位于与所述漏区相反的方向上。

5、根据权利要求3的静态感应装置，包括一具有高杂质浓度的第二导电式薄层，布置在所述浮动栅极与所述栅区相接触之处，其杂质浓度高于所述栅区。

6、根据权利要求1的静态感应装置，包括一掩藏的本征栅极区，形成在所述沟道内，位置深于所述栅区，所述本征栅区与所述栅区相接触。

7、一个静态感应装置包括：

一个双栅静态感应晶闸管至少具有一个低杂质浓度的半导体基底，一个第一导电式阴极区形成在所述半导体基底的第一主表面的一部分上，一对第二导电式第一栅极区，一对第一导电式第二栅区，具有高杂质浓度，形成在第二主表面的一部分上，该表面位于第一主表面的对面，和一个第二导电式阳极区形成在所述第二主表面的一部分上;

一个IGT至少具有一个形成在所述第二主表面的一部分上的第二导电式阱，一个第一导电式漏区，形成在所述阱内，一第一导电式源极区电气连接到所述第二栅区，一个栅绝缘膜形成在所述阱上，一个栅电极形成在所述栅绝缘膜上;

一个电容器包括所述第二栅区，所述栅绝缘膜，和所述栅电极;

其中所述双栅静态感应晶体管，所述IGT和所述电容器合并到一个单片上，和

其中控制电压作用到所述栅电极上，以控制在所述阴极和所述阳极区之间流动的主电流的传导和中断。

8、根据权利要求1的静态感应装置，其中所述阱形成在与所述阴极区分离开的位置，并且布置在主电流流过的区域外部。

9、一个静态感应装置包括：

一个静态感应晶闸管，至少具有一高杂质浓度的第一导电式阴极区，一个阳极区和一对具有高杂质浓度的第二导电式栅区，浮动栅电极形成并与所述栅区接触，一个第一导电式沟道具有低杂质浓度;

一个IGT至少具有一个形成在所述沟道表面的一部分上的第一导电式阱，所述阱的杂质浓度高于所述沟道，一个第二导电式漏极区具有高杂质浓度，形成在所述阱内，一个具有高杂质浓度的第二导电式源极区通过所述浮动栅电极电气连接到所述栅区，一个第一栅绝缘膜形成在所述阱上，一个栅电极形成在所述第一栅绝缘膜上;

一对第一电容器包括所述栅区，所述形成在所述栅区上的第一栅绝缘膜，和所述栅电极;和

一对第二电容器包括所述栅电极，第二栅绝缘膜，该膜形成在所述栅极上部或侧部之一的至少一部分上，所述浮动栅电极形成在所述第二栅绝缘膜上部或侧部之一上;

其中所述静态感应晶闸管，所述IGT，和第一和第二电容器合并入一个单片上;

其中所述阴极和漏极区通过一阴电极相互连接;

其中所述静态感应装置具有至少这样的结构，其中所述栅极形成在槽的底部，所述栅极形成在槽的侧壁上，所述阱沿阴极区横向图形的长边纵向形成，所述阴极区位于凸出的沟道端部，在插入所述槽之间，并且

其中控制电压作用到所述栅极上，控制在所述阴极和阳极区之间流动的主电流的传导和中断。

10、根据权利要求1的静态感应装置，包括一个形成在所述浮动电极上部和所述阴极与浮动栅极之间的绝缘膜。

11、根据权利要求1所述的静态感应装置，其中所述阴极区布置在邻近的栅区中心，所述IGTs形成在所述阴极区的两侧，所述阱包括阴极区和所述IGT。

12、根据权利要求1至11中任一项的静态感应装置，其中所述阳极区被分成多个区段，一个第一导电式短接区形成在所述多个分开的区段之间，并且具有高杂质浓度。

13、根据权利要求1至11中任一项的静态感应装置，包括一个第一导电区缓冲层，邻近所述阳极区布置。