JPS6193669A - 半導体素子 - Google Patents
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- JPS6193669A JPS6193669A JP59215624A JP21562484A JPS6193669A JP S6193669 A JPS6193669 A JP S6193669A JP 59215624 A JP59215624 A JP 59215624A JP 21562484 A JP21562484 A JP 21562484A JP S6193669 A JPS6193669 A JP S6193669A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子特に高耐圧ＭＯＳトランジスタから
なる半導体素子に関するものである。
なる半導体素子に関するものである。
（従来技術とその問題点）
従来、代表的な高耐圧ＭＯＳトランジスタとしては、オ
フセットゲート形のトランジスタや、縦形ＤＭＯＳトラ
ンジスタ（例えば、エレクトロニクス誌、昭和５７年６
月号５８５頁。）等が知られている。
フセットゲート形のトランジスタや、縦形ＤＭＯＳトラ
ンジスタ（例えば、エレクトロニクス誌、昭和５７年６
月号５８５頁。）等が知られている。
第２図は従来のオフセットゲート形のトランジスタの一
例の構造を示す断面図である。同図において、１３はソ
ース領域である高纜度Ｎ形領域、１４はＰ形基板、１５
は低濃度Ｎ影領域、１６はドレイン領域である高濃［Ｎ
影領域、１７はゲート電極、１８はゲート絶縁層である
。
例の構造を示す断面図である。同図において、１３はソ
ース領域である高纜度Ｎ形領域、１４はＰ形基板、１５
は低濃度Ｎ影領域、１６はドレイン領域である高濃［Ｎ
影領域、１７はゲート電極、１８はゲート絶縁層である
。
一般にＭＯＳ）ランジスタに、ドレイン電圧を印加し、
高めてゆくとチャンネルのドレイン端に電界が果申し、
降服したシ、ドレイン側の空乏層がソース側の空乏層と
つながって電流が流れたシ木 する。そこでン１ラシジスタではドレイン端に第２図の
様に、低濃度Ｎ影領域１５を付加し、ドレイン耐圧を増
加させている。
高めてゆくとチャンネルのドレイン端に電界が果申し、
降服したシ、ドレイン側の空乏層がソース側の空乏層と
つながって電流が流れたシ木 する。そこでン１ラシジスタではドレイン端に第２図の
様に、低濃度Ｎ影領域１５を付加し、ドレイン耐圧を増
加させている。
第３図は従来の縦形ＤＭＯ８トランジスタの一例構造を
示す断面図である。同図において、１９はソース領域で
ある高濃度Ｎ影領域、２０はＰ影領域、２１は低積度Ｎ
形領域、２２はドレイン領域である高磯度Ｎ形領域、２
３はゲート電極、２４はゲート絶縁／Ｇ、２５はソース
電極である。縦形ＤＭＯ８トランジスタにおいては、低
濃度Ｎ形領域２１をドレインとなる高濃度Ｎ形領域２２
との間に設けている。
示す断面図である。同図において、１９はソース領域で
ある高濃度Ｎ影領域、２０はＰ影領域、２１は低積度Ｎ
形領域、２２はドレイン領域である高磯度Ｎ形領域、２
３はゲート電極、２４はゲート絶縁／Ｇ、２５はソース
電極である。縦形ＤＭＯ８トランジスタにおいては、低
濃度Ｎ形領域２１をドレインとなる高濃度Ｎ形領域２２
との間に設けている。
第２図で示されるオフセットゲートトランジスタにおい
て、高い耐圧を持たせ・るには大きな面積の低濃度Ｎ影
領域１５が必要であるという欠点がある。一方、第３図
で示される縦形ＤＭＯ８）ランジスタにおいては、低濃
度Ｎ影領域２１が基板側へ設けられているため、小面積
で低オン抵抗かつ高耐圧な素子が実現できる。しかしな
がら、１チツプに複数のトランジスタを設ける場合オフ
セットゲート形トランジスタでは、素子間の電気的分離
が容易であるのに対し、縦形ＤＭＯＳトランジスタでは
、素子間のｔ気的分離が困難であるという欠点がある。
て、高い耐圧を持たせ・るには大きな面積の低濃度Ｎ影
領域１５が必要であるという欠点がある。一方、第３図
で示される縦形ＤＭＯ８）ランジスタにおいては、低濃
度Ｎ影領域２１が基板側へ設けられているため、小面積
で低オン抵抗かつ高耐圧な素子が実現できる。しかしな
がら、１チツプに複数のトランジスタを設ける場合オフ
セットゲート形トランジスタでは、素子間の電気的分離
が容易であるのに対し、縦形ＤＭＯＳトランジスタでは
、素子間のｔ気的分離が困難であるという欠点がある。
（発明の目的）
本発明は、縦形ＤＭＯＳトランジスタと同様の特性が、
同程度の面積で得られ、かつ、オフセットゲート形のト
ランジスタよシも簡単に素子の電気的分離が可能な高耐
圧の半導体素子を提供することを目的とする。
同程度の面積で得られ、かつ、オフセットゲート形のト
ランジスタよシも簡単に素子の電気的分離が可能な高耐
圧の半導体素子を提供することを目的とする。
（発明の構成）
本発明の半導体素子は、基板上に設けられた第１の絶縁
層と、該第１の絶縁層上に島状に設けられ低不純物濃度
の一導電形の第１の半導体領域と高不純物濃度の一導電
形の第２の半導体領域とを有する第１の半導体層と、該
第１の半導体層上に部分的に設けられた第２の絶縁層と
、該第２の絶縁層を含む前記第１の半導体層上に島状に
設けられ第２導電形の第３の半導体領域と該第３０半導
体領域内に設けられた高不純物濃度の一導電形の第４０
半導体領域と、前記第１の半導体領域に接する低不純物
濃度の一導電形の第５の半導体領域とを有する第２の半
導体層と、該第２の半導体層上の一部分に設けられた第
３の絶縁層と、該第３の絶縁層上並びに前記第２及び互
に短絡された第３と第４の半導体領域上に設けられた電
極とを含むことから構成される。
層と、該第１の絶縁層上に島状に設けられ低不純物濃度
の一導電形の第１の半導体領域と高不純物濃度の一導電
形の第２の半導体領域とを有する第１の半導体層と、該
第１の半導体層上に部分的に設けられた第２の絶縁層と
、該第２の絶縁層を含む前記第１の半導体層上に島状に
設けられ第２導電形の第３の半導体領域と該第３０半導
体領域内に設けられた高不純物濃度の一導電形の第４０
半導体領域と、前記第１の半導体領域に接する低不純物
濃度の一導電形の第５の半導体領域とを有する第２の半
導体層と、該第２の半導体層上の一部分に設けられた第
３の絶縁層と、該第３の絶縁層上並びに前記第２及び互
に短絡された第３と第４の半導体領域上に設けられた電
極とを含むことから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す断面図である。
なお、本実施例は、半導体としてシリコンを、絶縁層と
して５ｉＯｚ層を用いたＮチャネルＭＯ８トランジスタ
の場合を示す。
して５ｉＯｚ層を用いたＮチャネルＭＯ８トランジスタ
の場合を示す。
本実施例は、第１図に示すように基板１上に第１の絶縁
層としての５ｉ０１層２を形成し、その上に形成した第
１の半導体層としてのシリコン層を第１図の様に島状に
パターニングした後、ドレイン領域となる第１の半導体
領域としての低藏度Ｎ形領域４と、その端部に第２の半
導体領域としての高＝ｖＮ形領域３を形成する。欠いて
、第２の絶縁層としての５ｉＯ１層５を形成した後、第
１図に示されるように高濃度Ｎ影領域３と低濃度Ｎ影領
域４の中央部分に電気的接触がとれるように、不用な部
分を除去する。その上に第２の半導体層としてのシリコ
ン層を形成した後、島状にパターニングする。このシリ
コン層に第１図に示されるように、第３０半導体領域と
しでのＰ影領域７と、第５の半導体領域としての低譲度
Ｎ形領域８及び第４の半導体領域としての高濃度Ｎ影領
域６を形成する。次いで、それらの上にゲート酸化層９
と、ソース電極１０、ドレイン電極１１及びゲート電極
１２を形成し、高耐圧ＮチャンネルＭＯＳトランジスタ
を構成する。
層としての５ｉ０１層２を形成し、その上に形成した第
１の半導体層としてのシリコン層を第１図の様に島状に
パターニングした後、ドレイン領域となる第１の半導体
領域としての低藏度Ｎ形領域４と、その端部に第２の半
導体領域としての高＝ｖＮ形領域３を形成する。欠いて
、第２の絶縁層としての５ｉＯ１層５を形成した後、第
１図に示されるように高濃度Ｎ影領域３と低濃度Ｎ影領
域４の中央部分に電気的接触がとれるように、不用な部
分を除去する。その上に第２の半導体層としてのシリコ
ン層を形成した後、島状にパターニングする。このシリ
コン層に第１図に示されるように、第３０半導体領域と
しでのＰ影領域７と、第５の半導体領域としての低譲度
Ｎ形領域８及び第４の半導体領域としての高濃度Ｎ影領
域６を形成する。次いで、それらの上にゲート酸化層９
と、ソース電極１０、ドレイン電極１１及びゲート電極
１２を形成し、高耐圧ＮチャンネルＭＯＳトランジスタ
を構成する。
本実施例は、ゲート電極に閾値以上の電圧を印加すると
、Ｐ影領域７のゲート酸化層９との界面がＮ形に反転し
、Ｎ形反転チャンネル層が形成される。電子は高黴度Ｎ
形紮＝云領域りからＮ形反転チャンネル層を通シ、低磯
度Ｎ形領域８に達し、ドレイン側の空乏層は、Ｐ影領域
７と低没度Ｎ形領域８との界面から拡が）、まず、低濃
度Ｎ影領域８が空乏化される。次いで低濃度Ｎ影領域４
へと空乏層は拡がってゆく。
、Ｐ影領域７のゲート酸化層９との界面がＮ形に反転し
、Ｎ形反転チャンネル層が形成される。電子は高黴度Ｎ
形紮＝云領域りからＮ形反転チャンネル層を通シ、低磯
度Ｎ形領域８に達し、ドレイン側の空乏層は、Ｐ影領域
７と低没度Ｎ形領域８との界面から拡が）、まず、低濃
度Ｎ影領域８が空乏化される。次いで低濃度Ｎ影領域４
へと空乏層は拡がってゆく。
本実施例は素子が誘電体分離されているため、第２図に
示されるオフセットゲート形トランジスタよりも素子間
が容易に分離できる。加えて本構造では、下層の低濃度
Ｎ影領域４の厚さを厚くしてオン抵抗を減らすことがで
きる。また、低濃度Ｎ影領域４．８が折シ返し構造とな
っているため小面積化ができる。そこで、第３図に示さ
れる縦形ＤＭＯＳトランジスタにおけるのと同様に小面
積で低オン抵抗かつ高耐圧な素子を実現することがｏＪ
能となる。
示されるオフセットゲート形トランジスタよりも素子間
が容易に分離できる。加えて本構造では、下層の低濃度
Ｎ影領域４の厚さを厚くしてオン抵抗を減らすことがで
きる。また、低濃度Ｎ影領域４．８が折シ返し構造とな
っているため小面積化ができる。そこで、第３図に示さ
れる縦形ＤＭＯＳトランジスタにおけるのと同様に小面
積で低オン抵抗かつ高耐圧な素子を実現することがｏＪ
能となる。
なお、上記実施例では、ＮチャンネルＭＯ８）ランジス
タについて述べたが、不純物のＰ、Ｎ極性を逆にすれば
ＰチャンネルＭＯＳトランジスタについても、全く同様
に構成できる。
タについて述べたが、不純物のＰ、Ｎ極性を逆にすれば
ＰチャンネルＭＯＳトランジスタについても、全く同様
に構成できる。
また、半導体層としてクリコン層を例にとシ説明したが
、このシリコン層を形成する手段としては、ポリシリコ
ンをレーザニールや電子ビームアニールへストリップヒ
ーターアニール等によって単結晶化したシリコン層を用
いることができる。さらに、絶縁層としては５ｉＯｚ層
を例にしたが窒化シリコン膜等も利用できる。
、このシリコン層を形成する手段としては、ポリシリコ
ンをレーザニールや電子ビームアニールへストリップヒ
ーターアニール等によって単結晶化したシリコン層を用
いることができる。さらに、絶縁層としては５ｉＯｚ層
を例にしたが窒化シリコン膜等も利用できる。
なおまた、絶縁層としてマグネシアスピネル層を用いれ
ば、シリコン層をエピタキシャル成長させられるので、
これらの組合せでも本発明を容易に実施することが可能
でおる。
ば、シリコン層をエピタキシャル成長させられるので、
これらの組合せでも本発明を容易に実施することが可能
でおる。
（発明の効果）
以上、詳細説明したとお９、本発明によれば、上記の構
成により、縦形ＤＭＯＳトランジスタと同様の小面積で
の低オン抵抗という特徴を有し、かつ、素子間の誘電体
分離が可能な、高耐圧ＭＯ８トランジスタからなる半導
体素子が得られる。
成により、縦形ＤＭＯＳトランジスタと同様の小面積で
の低オン抵抗という特徴を有し、かつ、素子間の誘電体
分離が可能な、高耐圧ＭＯ８トランジスタからなる半導
体素子が得られる。
第１図は本発明の一実施例を示す断面図、第２図は従来
のオフセットゲート形のトランジスタの一例を示す断面
図、第３図は従来の縦形ＤＭＯＳト２／ジスタの一例を
示す断面図である。 １・・・・・・基板、２・・・・・・Ｓｉ０１層、３・
・・・・・高濃度Ｎ影領域、４・・・・・・低濃度Ｎ影
領域、５・・・・・・８ｉ０２層、６・・・・・・高濃
度Ｎ影領域、７・・・・・・Ｐ影領域、８・・・・・・
低濃度Ｎ影領域、９・・・・・・ゲート酸化層、１０・
・・・・・ソース電極、１１・・・・・・ドレイン電極
、１２・・・・・・ゲート電極。
のオフセットゲート形のトランジスタの一例を示す断面
図、第３図は従来の縦形ＤＭＯＳト２／ジスタの一例を
示す断面図である。 １・・・・・・基板、２・・・・・・Ｓｉ０１層、３・
・・・・・高濃度Ｎ影領域、４・・・・・・低濃度Ｎ影
領域、５・・・・・・８ｉ０２層、６・・・・・・高濃
度Ｎ影領域、７・・・・・・Ｐ影領域、８・・・・・・
低濃度Ｎ影領域、９・・・・・・ゲート酸化層、１０・
・・・・・ソース電極、１１・・・・・・ドレイン電極
、１２・・・・・・ゲート電極。
Claims (1)
- 基板上に設けられた第１の絶縁層と、該第１の絶縁層
上に島状に設けられた低不純物濃度の一導電形の第１の
半導体領域と高不純物濃度の一導電形の第２の半導体領
域とを有する第１の半導体層と、該第１の半導体層上に
部分的に設けられた第２の絶縁層と、該第２の絶縁層を
含む前記第１の半導体層上に島状に設けられ第２導電形
の第３の半導体領域と該第３の半導体領域内に設けられ
た高不純物濃度の一導電形の第４の半導体領域と前記第
１の半導体領域に接する低不純物濃度の一導電形の第５
の半導体領域とを有する第２の半導体層と、該第２の半
導体層上の一部分に設けられた第３の絶縁層と、該第３
の絶縁層上並びに前記第２及び互に短絡された第３と第
４の半導体領域上に設けられた電極とを含むことを特徴
とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215624A JPS6193669A (ja) | 1984-10-15 | 1984-10-15 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215624A JPS6193669A (ja) | 1984-10-15 | 1984-10-15 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6193669A true JPS6193669A (ja) | 1986-05-12 |
Family
ID=16675480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215624A Pending JPS6193669A (ja) | 1984-10-15 | 1984-10-15 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6193669A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0335632A2 (en) * | 1988-03-29 | 1989-10-04 | Xerox Corporation | High current thin film transistor |
| WO2002041403A3 (de) * | 2000-11-14 | 2002-12-05 | Infineon Technologies Ag | Mos-niedervolt-vertikaltransistor |
-
1984
- 1984-10-15 JP JP59215624A patent/JPS6193669A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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