TW517342B - Silicon on insulator field effect transistors having shared body contacts - Google Patents

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William R Dakutera
Rajiv V Joshi
Werner A Rausch
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Description

517342 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） 發明領域 本發明與半導體積體電路相關。更特定說來，本發 明係關於一種在一絕緣層上有矽（SOI)晶片之一表面層中 具有一場效電晶體的大型積體（VLSI)電路。 發明背景 塊體型矽場效電晶體（FET)係形成於一矽晶片或經 圓之上者。在一般稱為CMOS技術的技術中，該矽晶圓 或基材可為某一種導體型態，如為P型；而其中某些區 域或某些井部可為第二種導體型態，如為 N型。N型 FET(NFET)係形成於p型晶圓表面上，而P型FET(PFET) 則係形成於N型井表面之上者。一第一偏壓被加至基材 上，以對NFET加以偏壓；而一第二偏壓則被加至N型 井，其中第一偏壓一般為〇伏特或地點電壓，而第二偏 壓則為供應電壓（Vhi)。加至基材及N型井之偏壓各自都 能穩定其相對之FET電氣特性，包含能夠改善臨界電壓 (Vt)及元件之電流穩定度等。改變一元件的偏壓可改變元 件特性、增加/減少元件的Vt及減少/增加元件的操作電 流’端視改變之大小及方向而定。 這些習用塊體型電晶體技術之性能的改善一般是因 對特徵區之大小或尺寸加以縮小所致。除了改善尺寸的 作法以外，另一種絕緣層上有矽（SOI)技術已變成電晶體 性能改善的一種主要手段。 第1圖所示為一習用SOI晶圓的剖面圖100。圖中， 第頂 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------.-----------^---------線 --1 (請先閱讀背面之注意事項再填寫本頁) 517342 經濟部智慧財產局員工消費合作社印製 A7 、發明說明（） 的一對電晶體1 02,1 04可為NFET或PFET，並都形成於 一薄矽表面層106内，其中該層106與一底層矽基材1〇8 係以一埋入式氧化物層（B0x)1 10隔離開來。在一典型的 複雜光罩系列步驟中，S0I島112被形成於矽表面層"*106 中，形成的方法則為蝕刻出一深入表面層丨06的溝渠、 並以氧化物114填充該淺溝渠之方式為之，以將各島112 加以隔離。這種隔離一般稱為淺溝渠隔離（s〇I)，用以隔 離隔離各島上的電路，並將形成這些電路的各FET加以 隔離。 在矽島1 1 2上形成一閘極氧化物層之後，閘極i ^ 6 被加以圖案化，並形成在元件之1〇2，1〇4處。源極/汲極 區1 1 8的位置範圍的界疋係由一標準佈植及擴散步驟為 之，而該步驟在欲於閘極邊界形成輕摻雜擴散區丨2 〇之 後進行’其中後步银在需要該區1 2 0之存在時方進行 之。金屬接觸墊122選擇性形成在源極/汲極區118，元 件的通道124,1 26則完全為源極/汲極擴散區118隔開而 與其它通道隔離’ BOX層11〇位於通道之下，閘極氧化 物位於通道之上’而S TI (未顯示）則位於通道之側邊。 就理想上說來，薄s夕表面層1Q6的厚度不大於在一 對源極/汲極擴散區1 1 8之間形成之通道丨2 4，1 2 6所需的 厚度’然而在實際上矽表面層卻厚於FET通道反轉層的 深度。因此’當通道反轉層形成時（即當F E T被打開時）， 其下方仍有一未經反轉之層膜。該未經反轉之層膜仍然 以阻性之方式與相鄰區域隔離，且所有被導進該未經反 第4頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） --------,-----------訂---------線 --1 (請先閱讀背面之注意事項再填寫本頁) 517342 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 轉之通道區域的電荷就仍會陷阻於該處，直到這些電荷 經由接面露出或被耦合出來為止。這種陷阻電荷會形成 儿件通返偏壓的不佳特性，並因此形成所謂的基體效應 (body effects) ’其中這種基體效應的效力僅限於一獨立 元件中。 因此’這些習用SOI FET都有未加以任何偏壓之隔 離浮置通道所有元件的通道偏壓也就因此為電流操作 狀態及7C件歷史所決定，亦即為所有之前由電容式耦合 或雙極 >王入方式導入之剩餘電荷所決定。就一般的邏輯 笔路未說元件特性因浮置元件通道所造成的輕微改變 可被忽略’並不太需要加以考慮，其中該邏輯電路可為 解碼器、時脈緩衝器、輸入或輸出驅動器及陣列式輸出 驅動器等。 不過’這些區域性的基體效應及其它偶發的寄生雙 極效應（即發生於源極/汲極擴散接面者）對於密度高的 S 01私路（如元憶體陣列等）而言卻會是設計上所面臨到 的嚴重問題，其中基體效應發生在一特定元件切換時， 因為電荷在切換時會電容式耦合進入/跑出浮置通道區 域，而雙極效應電流則會將電荷加至該浮置通道中。甚 且，在某一特定元件中的電荷會在晶片運作時改變，這 疋因為各獨立元件的切換多少會與其它獨立元件的憋換 有關所致。如以上所述，FET元件的特性會與元件的基 材電壓有關，所以在對一隨機存取記憶體（RAM)胞進行重 覆讀寫時，一些胞元件的基體效應就會不經意被降低。 第5頁 本紙張尺度適用中關家標準（CNS)A4規格（21G X 297公f ) -----*- * --------t---------線 ^_WI--1 (請先閱讀背面之注意事項再填寫本頁) 517342
經濟部智慧財產局員工消費合作社印製 五、發明說明（） 就習用之SOI SRAMs而言，這樣的基體效應會使受 到影響之元件的臨界值改變，並使其電流電流受到調 變，如此會使存於胞中的訊號及由胞處理電晶體傳輸之 訊號下降。這樣的區域性效應會使SRAM較容易停留在 兩種狀態之一種狀態中，因此會有不明原因的偶發性讀 取錯亂現象發生。在胞通閘極中的不均衡現象會增加胞 的寫入及感測時間，因此某些問題就會間歇性發生，如 假性讀取錯誤資料或胞的隨機性錯誤等問題。這些間歇 發生的問題非常難以偵測或辨’所以基體效應所產生的 通道偏壓變動會使得元件變得不均勻，而晶片的偶發性 不良現象也會變得難以辨認，這種不良問題在某些時候 被歸為”軟性不良”問題。 因此，SOI RAM的穩定性確有加以提升的必要。 發明目的及概沭： 本發明之一目的在於提升記憶胞之穩定性。 本發明之另一目的在於提升靜態隨機存取記憶體 (SRAM)胞對局部基體效應之容忍度。 本發明之再另一目的在於在不降低胞密度的條件下 提升SRAM胞對區域性基體效應之容忍度。 圖式簡軍說明： 第1圖為具有一對電晶體（都為NFET或PFET)之SOI晶圓 的剖面圖； 第6頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------,---Ί 費--------訂---------^φ- — 1 (請先閱讀背面之注意事項再填寫本頁) 517342 A7 B7 五、發明說明（） 第2圖為一典型CMOS靜態RAM(SRAM)胞之示意圖； 經濟部智慧財產局員工消費合作社印製 第3A -D圖為 SRAM胞之 NFET ； 一例 ， 其中包含較佳實施例之 第4圖為較佳實施例胞組成之SRAM的剖面圖，如第3A-D .圖之範例中的胞等。 圖號對照說明： 100 習用絕緣層上有矽晶圓 102 電晶體 104 電晶體 106 1 10 碎表面層 埋入式氧化物層 108 梦基底 1 12 絕緣層上有矽島域 1 14 氧化物 1 16 閘極 1 18 源極/沒極區 120 輕掺雜擴散區 122 金屬接觸墊 124 通道 126 通道 140 靜態記憶胞 142 反相器 142P P型場效電晶體 142N N型場效電晶體 142PC 點 142NC 點 142PC 點 142NC 點 144 反相器 144N N型場效電晶體 144P P型場效地晶體 146 通道電晶體 148通道電晶體 150 位元線 152 位元線 154 字元線 160 靜態記憶胞 162 反相器 第7頁 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 517342 A7 B7 五、發明說明（） 164 反相器 166 通道電晶體 168 通道電晶體 170 位元線 172 位元線 174 多晶硬字元線 176 石夕島域 178 矽島域 180 經圖案化之多晶矽 182 經圖案化之多晶/ 184 經圖案化之多晶矽 188 P型擴散區罩 190 N型體植入區罩 192 N型體植入區罩 194 多邊形 196 接觸區 198 地接觸區 200 共用地接觸區 202P 接觸區 202N 輸出接觸區 204P 接觸區 204N 輸出接觸區 206 源極/汲極擴散區 208 源極/汲極擴散區 210 P型表面矽層 211 路徑 212 埋入式氧化物層 214 金屬層 216 共用體接觸區 218 位元線擴散區 222 記憶胞 224 記憶胞 226 記憶胞 228 記憶胞 丨丨丨丨—丨J丨丨丨·丨丨丨丨—訂·丨—I— "5^ 丨f (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 發明詳細說明： 現請參照圖式，特別是第2圖，其為一典型CMOS靜 態RAM( SRAM)胞140的示意圖。就本質上來說，該胞140 為一對交叉轉合之CMOS反相器1 42,1 44及一'對通道電晶 體146,148，該對電晶體146，148則位於該交叉耦合反向 為142,144及一對位元線150,152之間。一字元線154接 第8頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 517342 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） 附至通道電晶體146,148之閘極。每一對CMOS反相器 142,144 為一組 NFET 142N，144N 及一組 PFET 142P， 144P，其中後者之閘極被分別接至相對之 NFET 142N，144N ’後者之源極則被接至供應電壓（vhi)，而前者 之源極則連接至地端。FET 142N，142P，144N，144P的通道 主體分別由點142NC，142PC，144NC，144PC代表之。此外， 交又耦合反相器對142,144的狀態將決定儲存於胞140中 的資料狀態。 每一 SRAM胞140之寫入係經由將位元線對150,152 之一者拉至高位準電位，而將其它者拉至低位準電位，並 將字元線維持在高位準電位以使兩處理電晶體146,148打 開，並接著將字元線1 5 4拉至低位準電位，以將處理電晶 體146,148關閉，藉此維持該交叉耦合反相器142,144之 位元線的狀態。SRAM胞1〇〇的讀取是藉由將位元線預充 電至一所知狀態，再將字元線1 54驅動至高位準電位，其 中該字元線154將該交又耦合反相器142,144經由處理電 晶體146,148搞合至該位元線對150,152，接著再對位元 線對1 5 0，1 5 2上的電壓差假側量。位元線對1 5 0，1 5 2上的 訊號隨著時間而增加，當增至最後一狀態時，位元線對 150,152之每一者最後可能會處於完全高位準電位及完全 低位準電位。然而，為達提升效能之目的，電壓差在其抵 至其最終值之前就先被加以感測。 就如上所述，在習用之塊材 CMOS 技術中 142NC，144NC，146C及148C都被接至地端，而142PC及 第9買 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂---------線- 517342 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） 144PC則都被接至Vhi，藉以對各元件加以偏壓。然而， 在如第1圖所示之習用SOI製程中，所有在一 SRAM胞 140 中的 FET 142N，142P，144N,144P，146 及 148 都具有浮 置通道，即142NC，144NC,146C及148C都未直接接至任 何的偏壓，至多只是以電容式耦合至底層之矽基材1 〇 8。 本發明所提出者為一 SOI電晶體及形成該SOI電晶體 之方法，其中該S 01電晶體具有一或多個淺源極/汲極擴 散區及一體接觸區，SOI電路則包含有該電晶體。SOI ram 胞係由該一或多個電晶體形成。體接觸區與矽表面之島域 接觸，電晶體則形成在該矽表面島域之上，其中體接觸區 經由連續連接至淺擴散區之一或多通道而施予電晶體偏 壓，而淺源極/汲極擴散區形成在該s 01表面層的表面内， 但卻未完全深入至底層的埋入絕緣層裡，因此每一構造的 電晶體在該淺擴散區底下都仍有一電流路徑能將其連接 至該共同的體電壓接觸。所以，較佳的SOI結構是一種包 含多FET(包含於一 SOI表面層之内）所共用之連續體的的 混合結構，加至共用體之偏壓因此能提供所有共用該體之 所有FET所需要的偏壓，在本發明中所描述的實施例中 142NC，144NC，146NC及148C即被施予相同的偏壓。 這與習知技術的作法不同。習知技術降低S 01元件中 基aa效應的作法之一是形成體接觸區至一延伸至"或多 元件閘極底下之導電區或擴散區，其中導電區·的導電的導 電形態與同一原件中的源極/汲極區n 8相反。不過，這種 加入體接觸區的作法會大大增加胞的大小，即以增大體積 第砸 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） --------·-----------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 517342 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） (舍度）的作法來換取較佳的性能。其它習知技術的方法還 包含形成蕭特基（Schottky)阻障二極體以與通道接觸（如在 其側邊與通道接觸）。這種加入蕭特基二極體的作法雖然 較沒有面積增大的問題，但其卻會有使原本已經複雜的 S〇I製程變得更加困難複雜。這種作法的其中一例可見於 Jeffery W. Sleight 所發表之 ” DC and Transient Characterization of a ComPact Schottky Body Contact Technology for SOI Transistors’’，IEEE transactions on Electron Devices，Voi. 46, No.7，July 1 999，PP.1451-6 中 的内容。 若欲了解現行將體接觸區加至一對相鄰之FET(特別 是在一感測放大器中的 FET)的作法，吾人可自行參閱 Mandelman 等人於美國專利申請案’’A Pair* of FET Including A Shared SOI Body Contact And The Method of Forming The FET”（代理人代號 FI9-99-219US1 ;申請日 1999年12月14日），其中該案並受讓予本案之受讓人。 Mandelman等人於該案中所提出者為一種元件對所需的體 接觸區，特別是對於動態RAM(DRAM)感測放大器之元件 對所用之體接觸區。在該種結構中，元件寬度範圍之一部 份都作為一對元件之體接觸部份用；源極/汲極擴散區被阻 隔而不能形成在體接觸區之内，以利用其它的元件寬度範 圍（密度）來換取較佳的穩定度與性能。這種方法雖然對佔 整個晶片/巨集區之一部份的元件（如感測放大器）來說是 可接受的，但以Mandelman等人的方法用於SRAM胞元件 第11頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------.—--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 517342 經濟部智慧財產局員工消費合作社印製 A7 B7 1、發明說明（) 中時卻很容易增大胞的大小’巨集區或晶片的大小也就因 此增大。 第3 A - D圖所示為S R A Μ的一例，其中包本有車六佳實 施例之NFET。第3Α圖顯示者為較佳Sramj包16〇之平 面圖（並未以實際比例示出），而第3B-D圖所示者則為該 SRAM胞140的剖面圖。在該實施例中，SRAM胞160與 第2圖所示之SRAM胞140在圖面上相同，其中通道節點 102NC，104NC，106C及108C連接至地端，而通道節點 102PC，104PC則浮接。因此，該SRAM胞160包含有一對 交又|禹合之CMOS反相器162及164 (即相對於第2圖中的 反相器142，144)及一對通道電晶體166，168(即相對於第2 圖之電晶體146，148者），其中後兩者166，168位於前者 1 6 2，1 6 4及位元線1 7 0，1 7 2之間，其中位元線1 7 0，1 7 2即相 對於第2圖之位元線150,152者。此外’通道電晶體166,168 為多晶矽字元線1 7 4所驅動，其中後者1 7 4即相對於第2 圖之字元線1 5 4者。 在該實施例之平面圖示中，胞間線及整體共用線為簡 化圖面之故而未予顯示（如整體共用位元線、地端及Vhi)。 此外，各獨立元件可由具有圖案化之多晶矽1 8 0，1 8 2及1 8 4 的矽島域1 76,1 78交接處來辨識；P型擴散區罩188及N 型體植入區罩190,192(即用作為P型FET通道剪裁用者） 即為PFET元件區所在之處；矽導域1 為多邊形1 94、N 型植入塊罩1 92及圖案化多晶矽形狀1 80所界定之區域為 一在相鄰處之相同胞160(如在一 SRAM陣列中者）的各部 第12頁 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------·—----------訂---------線 --1 (請先閲讀背面之注意事頊存填窵本頁) 517342 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） 份。每一胞中都包含有一單一 Vhi接觸區196及一不共用 之地接觸區198,且每一者都與鄰近胞共用地接觸區2〇〇。 接觸區202P及204N由胞内部之線路（未顯示）連接至其相 對應之接觸區202P及204P而分別形成反相器162及164 之輸出，並連接至經圖案化之多晶矽丨8 2及丨8 4而交越轉 合反相器162,164。 經由第3b圖之說明更能了解其中的原理。該圖中， 所示者為從線B-B處往矽島域178看去之胞160剖面圖， 反相器162及164中的元件（第3B圖中的N個元件）係由 經圖案化之閘極晶矽1 8 2及1 8 4與矽島域1 7 8及1 7 6之交 越形成的’且該經圖案化之多晶矽182，184以由一層導電 材料（包含一薄金屬或矽化物）製成為佳，其中後者在必要 實可以省略。為顧及胞之穩定性、密度及便利性等因素， NFET 14 2N，144N被形成為一對相同的平行元件，其中每 一者都共用一地/輸出接觸區198,2〇〇,2〇2N，2〇4N;PFET 142P，144P則共用Vhl接觸區196，並位於Vhi接觸區196 及一相對之輸出接觸區202P，204P之間。當了解的是，FET 14 2N，142P，144N及144P的每一者都可為一指狀元件，且 才曰狀數目可為任意，都屬於本發明之範圍内。通道電晶體 166，1 68被形成在字元線74與矽島域178(位於輸出接觸區 202N，204N及線接觸區170，172之間者）之交越處。 此外，每一較較佳實施例之FET都包含.至少一源極/ 汲極擴散區206,208，其中該兩區206,208都未深入p型 表面矽層210之整個深度之内，因此該NFET通道之p型 第13頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐） ---------.——.19--------^---------^0111 ί請先閱讀背面之注音？事項再填寫本頁) 517342 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） 基體各自都不為源極/汲極擴散區所隔離，而在矽層2 i 〇 之内在電性上互相連接。此外，一箭頭2丨丨所指之路徑形 成於淺源極/汲極擴散區2 0 6，2 0 8之下及Β Ο X層2 1 2之 上，並與元件之通道相接。 請參閱第3C圖。圖中所示為從第3A圖之線C-C看 去之刻面圖’其中一體接觸區接至一偏壓，而該偏壓用以 對沿該路徑2 1 1之通道加以偏壓。該體接觸區是由一薄金 屬層（如一碎化物層）214在淺擴散區208從共用地接觸區 延伸至一 P型擴散區216而形成的，其中該薄金屬層214 為淺N型擴散區208及P型擴散區216之一歐姆接觸區， 其使所形成之P N接面短路。因此，p型擴散區2 1 6將地 接觸區2 0 0連接至胞之n F E T的P型基體路徑2 1 1，如此 便在該柄遮間形成一電流路徑。因此，所有四個NFET體 接觸端142NC，144NC，146C及148C都經由P型擴散區216 連接至地端，因此較佳實施例之胞的局部基體效應相較於 習用SDRAM胞者而言可說是大大被降低了。 第3 D圖所示為從線d-D看去之剖面圖，由該圖可知 基體效應也同樣被降低了，因為通道電晶體166，:[68、及 其通道都因在P型擴散區216處與地端連接而被偏壓。在 該例中，位元線擴散區2 1 8與淺擴散區2 0 6，2 0 8不同的地 方在於其延伸在表面>5夕層210之整個厚度上，因此該位元 線擴散區2 1 8能夠降低胞電容、並使胞1 6 〇與；一鄰近共用 同一位元線擴散區/接觸區（未顯示）之字元線上的胞隔開 這是一般性的作法。如此與源極/汲極擴散區2 1 8之隔離設 第14頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------·-----------^---------^ --f (請先閱讀背面之注音？事項再填寫本頁) 517342 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 計得以使可能從作用胞傳至鄰近字元線上未被作用之々 的干擾減至最低，不過所有的擴散區都可選擇性給相同^ 深度，即擴散區206及208之深度可以選擇為相同者。 第3 A-.D圖之淺擴散區結構的形成係藉由下列所水 逼般SOI步驟為之’不過卻沒有源極/汲極擴散區的步驟？ 因此，在一層晶圓形成並在該晶圓上界定閘極區之後淺源 極/汲極區就被界定範圍並形成源極/汲極區，包括形成= 源極/汲極區及深源極/汲極區（在需要形成時）。在第一= 施例中，淺擴散區的形成可由下列步驟形成：先進行植= 而形成-典型的輕摻雜擴散區，如一般被稱作輕摻雜二 者（LDD);維持淺接面之源極/沒極擴散區被加以遮罩；接 著一般之深源極/汲極區（如位元線擴散區或體接觸區 形成在未經遮罩的區域中。在第二實施例中，淺擴散區力 以第二植入而形成較一般LDD擴散層植入稍深的擴散 區；接著在第一實施例進行的步驟之後對淺擴散區加以遮 罩，並將一般深源極/汲極區形成在未加遮罩之區域内。更 特定說來，當利用第一實施例形成單一 LDD擴散層對於 矽化物來說為太淺時，第二實施例之方法為其中較佳者。 不過，任何能形成第3 A-D圖之結構的適用製程步驟 皆可替代使用之。此外，第3 A-D圖所示之例雖顯示體接 觸區雖只供NFE丁用，但當了解設體接觸區也可供pFET 用，其作法是加入形成這種接觸區的適當步驟，其中這種 接觸區位於vhi及一深N型擴散區之間，而後者是與ρρΕτ 之通道的N型體相接觸。 第15頁 --------- —· --------訂---------線 41^ 〈請先閱讀背面之注音？事項再填寫本頁} 517342 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 A7 B7 五、發明說明（） 第4圖所示為一 SRAM陣列之一部份220,其中SRAM 陣列可為一 SRAM巨塊體或晶片等。在該例中，該陣列部 份220包含四個較佳實施例胞222,224,226,228，這些胞就 像第3A-D圖例中之胞1 60 —般，即每一胞都與鄰近共用 同一字元線1 74之胞1 60共用一體接觸區2 1 6。此外，另 外的體接觸區2 1 6也可以週期性之方式加在沿η個胞1 60 間的字元線處，如加在一子陣列之邊緣處，或也可將任何 被稱作線胞（stitch cells)者皆可加入其中。 請再參閱第4圖，其中共用體接觸區216可在邊際上 增加胞之面積。為更進一步增加胞陣列密度，可選擇性加 以較少之體接觸區2 1 6，如可加在兩相隔之胞丨6〇間或每 η對相鄰的胞間等。此外，在體接觸區出現於兩相間隔之 胞對間時，相鄰胞16〇所共用之地端接觸區2〇〇可在與體 接觸區216與深擴散區（如218)相接之擴散區2〇8之間交 替出現。 當了解的是較佳實施晶體並不錢於sram陣 財者，這樣的電晶體實則可用於任何需要使高性能阳 能對稱性良好者中。舉例而言，規γ < 現订感測放大器的交又耦
合電晶體對一般必須是兩相均衡去，甘I 野贫其也必須要能感測最 終訊號以外的訊號（電位差）。由於兮 叫 < 邊種訊號為時變者，因 此感測器對於愈小的電位差愈收咸、、目彳；准— 4< 準確性，故而在該 感測放大器電晶體間的任何差昱加4 ^ , J左”都會增大感測所需之訊 號強度，感測之準確度也就因此下隊 m Γ降。因此，RAM設計者 都能明確了解感測電晶體之間1古A x J /、百元全相同的特性是相 第16頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） ------I ------------訂------------ (請先閱讀背面之注意事項再填寫本頁) 517342 A7 B7 五、發明說明（ 奚重要的，即一般所稱之匹咬 . 叉吟銜電晶體對。故而，在 設計一對均衡電晶體對時必須 惶眞，以確保母一電晶所 受到週圍之影響能與其成對之 力 私晶體相同。利用習知 SOI電晶體所製成之咸、目丨姑士 & 4川放大态容易有不均衡現象，其局
部基體效應在利用較佳會说办丨士 A 议狂τ施例惑SOI CMOS對時可近乎消 除。 因此’根據本發明之較佳實施例所形成之SOI ram 胞很明顯更能消減局部基體效應帶來的影響。此外，將較 佳貫施例之F E T加入週邊電路中（如嗲入感測放大器中） 時’更可帶來外加的改良效應，而利用較佳實施例之FET 所形成的邏輯也可因基體效應得到改善而受益。 上述之說明僅為本發明中的較佳實施例，而非用以限 定本發明之範圍，故利用這些實施例所進行的修改或更動 都不脫離在所附專利範圍所言明之範園外，本發明之範圍 當以後述的專利申請範圍為基準。 --------,-----------訂---------線--ί (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 第17頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 517342 B8 C8 D8 第以號蔚[j案年，明 申請專利範圍 1· 一種場效電晶體（FET)，該電晶體至少包含： 一半導體島域，位於一介電層； (請先閱讀背面之注意事項再填寫本頁) 一導電端，位於該半導體島域之上； 一導電區，位於該導電端之一側； 一體接觸區’位於該島域之上，至少一該導電區為 淺區域，該淺區域淺至足以使該體接區與該閘極下之一 通道區相接。 2·如申請專利範圍第1項所述之FET，其中該半導體島域 為一石夕島域，位於一絕緣層上有矽（s〇I)晶片之一埋入 式氧化層（BOX)上。 3·如申請專利範圍第2項所述之FET，其中該導電端為該 FET之閘極，而該導電區為源極/汲極擴散區，其中該導 電區並延伸進入該矽島域内之該ΒΟχ層上之一點處，以 使該體接觸區與該淺源極/汲極擴散區下之該通道區相 接。 經濟部智慧財產局員工消費合作社印製 4·如申請專利範圍第3項所述之FET，其中該體接觸區包 5第導電類型之擴散區，而該源極/沒極區則屬於 第二導電類型。 5·如申請專利範圍第4項所述之FET，其中該矽島域屬於 該第一導電類型，而該體接觸擴散區延伸通過該矽島域 第18頁 517342六、申請專利範圍 並至該BOX層。 ABCD 6·如申請專利範圍第5項所述之FET’其中該體接觸區與 一該淺源極/沒極擴散區相鄰’該體接觸擴散區與該相 鄰之淺源極/汲極區相接。 7· —種半導體電路，包含複數個如申請專利範圍第5項所 述之FET，其中該複數個FET之兩或多者共用一共用體 接觸區。 8.如申請專利範圍第7項所述之電路，其中該兩或多個 FET之至少一者的源極Λ及極擴散區為淺源極/汲極擴散 區，該淺源極/汲極區之一者與該兩或多個FET之另一 者共用，該共用體接觸擴散區與該至少—FET之其它淺 源極/汲極擴散區相鄰，該體接觸擴散區與該相鄰之淺 源極/汲極區相接。 f請先閱讀背面之注意事,再填、寫本頁) 訂· 線· 經濟部智慧財產局員工消費合作社印製 9·如申請專利範圍第8項所述之電路，其中該電路為一 SRAM胞，而該複數個FET為四個NFET，該第一導電類 型為P型，而該第二導電類型為N型。 1 〇·如申請專利範圍第9項所述之電路，其中該剩餘之兩 NFET的每一者都為胞通道閘，該胞通道閘之每一者的源 極/沒極擴散區為一位元線擴散區’且每一該位元線擴 第19頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 517342 經濟部智慧財產局員工消費合作社印製 六 A8 B8 C8 D8 申請專利範圍 散區都延伸通過該矽島域之整個厚度上，並往下延伸至 與該BOX層接觸。 11· 一種絕緣層上有矽（SOI)記憶陣列，該記憶陣列包含複 數個靜態記憶胞，該靜態記憶胞之每一者都含複數個場 效電晶體（FET)，該SOI記憶陣列至少包含： 一矽島域，位於一氧化物層上； 一閘極，位於一通道之上，該閘極位於該矽島域之 一上表面上； 一對源極/汲極擴散區，位於該通道之任一端處，該 閘極位於該對源極/汲極擴散區之間，該對源極/汲極擴 散區之至少一者為一淺擴散區，該淺擴散區從該上咬面 延伸至該氧化層上之一點處；及 一體接觸區，與該島域相接觸，一體偏壓路徑形成 在該淺擴散區下之該體接觸區至該通道上。 1 2 ·如申明專利範圍第11項所述之s〇丨記憶陣列，其中該 體接觸區至少包含一具有第一導電型態之體接觸擴散 區，該體接觸擴散區為一擴散區，並延伸在該矽島域之 整個厚度上，且其中該源極/汲極擴散區屬於第二導電 型態。 1 3·如申睛專利範圍第1 2項所述之SO I記憶陣列，其中該 體接觸區與一淺擴散區相鄰，並被短路至該鄰近之淺擴 第20頁 本紙張尺度適用中國國家標準(CNS)A4規格(21〇χ297公釐) ..............#.........、可.........^9 (請先閲讀背面之注意事項再填寫本頁) 517342 A8 B8 C8 D8 六、申請專利範圍 散區。 1 4·如申請專利範圍第i 3項所述之S0丨記憶陣列，其中該 靜態記憶胞為SRAM胞，且該至少一 FET為兩或多個 NFET ’該體接觸擴散區屬於p型擴散區。 15·如申請專利範圍第14項所述之s〇i記憶陣列，其中在 該SRAM胞之每一者中的兩或多個NFET之兩者為通道閘 極電晶體’該通道閘極電晶體連接在一對交又耦合之反 相器及一對位元線之間。 1 6 ·如申清專利範圍第1 5項所述之S 01記憶陣列，其中該 通道閘極電晶體之每一者的一源極都是深擴散區。 1 7·如申請專利範圍第1 6項所述之SO I記憶陣列，其中該 SRAM胞之通道閘極共用相同之該位元線，且在相鄰字元 線上共用該深擴散區，該被共用之深擴散區具有與該相 鄰胞共用之位元線。 1 8.如申請專利範圍第1 7項所述之s〇I記憶陣列，其中該 兩或多個NFET為四個NFET，該四個NFET共用一體接觸 區〇 19.如申請專利範圍第18項所述之SOI記憶陣列，其中該 第21頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) ..............身.........、可......... (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 517342 A8 B8 C8 D8 六、申請專利範圍 SRAM胞之每一者都是一六個電晶體的SRAM胞。 20. —種絕緣層上有矽（SOI)晶片，該晶片包含一 SRAM胞 陣列，其中該SRAM胞之每一者皆至少包含： 一對交又耦合之CMOS反相器，位於一氧化層上之一 表面矽層之内，該表面矽層經圖案化後形成複數個矽島 域，其中每一反相器皆包含一在一第一島域上之NFET 及一在一第二島域上之一 PFET ; 一對NFET通道閘極，位於該第一島域上，其中該第 一島域選擇性將一對位元線耦合至該對交叉耦合之反 相器處，及 一體接觸區，與該第一島域相接觸，其中該第一島 域連接至一偏壓，該NFET之每一者都具有至少一源極/ 汲極擴散區，該至少一源極/汲極擴散區淺於該表面 層，且該NFET之每一者的通道都經由一路徑而連接至 該偏壓，其中該路徑位於該淺源極/汲極擴散區之下， 而該淺源極/汲極擴散區則位於該NFET通道及該體接觸 區之間。 21 ·如申請專利範圍第20項所述之SO I晶片，其中該對位 元線之每一者都連接至在深擴散區之該對NFET通道閘 極’其中該深擴散區之深度即為該表面層之厚度，該 NFET通道閘極之一第二源極/汲極擴散區為深擴散區。 22·如申請專利範圍第21項所述之s〇i晶片，其中該體接 第22頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) •、τ 經濟部智慧財產局員工消費合作社印製 517342 ABCD 六、申請專利範圍 觸區與一P型深擴散區相接觸。 (請先閲讀背面之注意事項再填寫本頁) 2 3.如申請專利範圍第22項所述之S0I晶片，其中該SRAM 胞之通道閘極共用該相同之位元線，且在相鄰字元線上 共用該深擴散區，該被共用之深擴散區具有與該相鄰胞 具有共用之位元線。 24· —種形成一絕緣層上有矽（5〇1)靜態隨機記憶體（別八]〇 之方法，該方法至少包含下列步驟： a) 形成一埋入式氧化層（Β〇χ)，形成於一矽晶圓之内 該BOX層將一表面石夕層與一矽基底隔開； b) 從該矽表面層形成矽島域； c )形成閘極於該矽島域上； d )形成淺擴散區於複數個該閘極旁，淺擴散區從該 石夕表面層之一上表面延伸至該BOX層上之一點處；及 e)形成一體接觸擴散區於複數個該島域之内。 經濟部智慧財產局員工消費合作社印製 2 5.如申請專利範圍第24項所述之形成一 SOI SRAM的方 法’其中該淺擴散區為N型擴散區，而該體接觸擴散區 為P型擴散區。 2 6·如申請專利範圍第25項所述之形成一 s〇i SRAM的方 法，其中該步驟d)更包含下列步驟： i)將一淺擴散區植子植進複數個該矽島域； 第23頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) ABCD 517342 六、申請專利範圍 ii) 形成一阻擋遮罩於該複數個矽島域之某些部份 上； iii) 將一深擴散區植子植進該複數個島域之未被該 阻擋遮罩所覆蓋之區域中；及 iv) 使被植入之摻雜物、淺擴散植子及深擴散植子擴 散而合併形成深擴散區。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 頁 24 第 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)
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