JPS6353965A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置、特に、ＳＲＡＭ（スタ
チック型ランダムアクセスメモリ）を備えた半導体集積
回路装置に適用して有効な技術に関するものである。

〔従来の技術〕

ＳＲＡＭのメモリセルは、フリップフロップ回路と、そ
の一対の入出力端子に接続される転送用ＭＴＳＦＥＴと
で構成されている。フリップフロップ回路は、情報蓄積
部として使用され、２個の高抵抗負荷素子と２個の駆動
用ＭＩＳＦＥＴで構成されている。転送用Ｍ　Ｉ　Ｓ　
ＦＥＴは、メモリセル選択用のスイッチ素子として使用
される。

前記高抵抗負荷素子は、駆動用Ｍ　Ｉ　Ｓ　ＦＥＴの上
部に、積層された多結晶シリコン膜で構成されている。

高抵抗負荷素子は、抵抗値を低減する不純物（Ａｓ又は
Ｐ）が導入されていない所謂ノンドープの多結晶シリコ
ン膜で構成されている。このように構成される高抵抗負
荷素子は、駆動用ＭＩＳ　Ｆ　Ｅ　Ｔの占有面積内に形
成できるので、メモリセル面積を縮小し、ＳＲＡＭの高
集積化を図ることができる特徴がある。

なお、ＳＲＡＭについては１例えば、日経マグロウヒル
社発行、「日経エレクトロニクスＪ、　１９８５年１２
月３０日号、ρＰ１１７〜１４５に記載されている。

〔発明が解決しようとする問題点〕

本発明者は、前述のＳＲＡＭの高集積化について検討を
行った結果、次の問題点が生じることに見出した。

前記高抵抗負荷素子は、製造上、多結晶シリコン膜々厚
、加工寸法等にバラツキを生じるので、設定値に対して
抵抗値に大きなバラツキを生じる。

高抵抗負荷素子の抵抗値が設定値に対して小さいと、供
給電流が多くなるので、消費電力（スタンバイ電流）が
増大する。また、高抵抗負荷素子の抵抗値が設定値に対
して大きいと、リーク電流に対して供給電流が少なく、
データを保持できなくなるので、情報が反転し易くなる
。これは、ＳＲＡＭにおいて、データ保持特性における
信頼性を低下させる。高集積化によるメモリセル面積の
縮小が進むと、高抵抗負荷素子は、高抵抗値を得るため
、長さの確保或は薄膜化を要求される。このため、−段
と抵抗値にバラツキを生じ易くなり、消費電力が増大し
又はデータ保持特性の信頼性が低下するので、高抵抗負
荷素子の使用に限界があるという問題が生じる。

また１本発明者によれば、ｎチャネルＭＩ　５ＦＥＴ（
駆動用ＭＩＳＦＥＴ）とｐチャネ／Ｌ／ＭＩＳＦＥＴ（
負荷用ＭＩｓＦＥＴ）からなる完全ＣＭＯ３でメモリセ
ルを構成することが考えられる。このメモリセルは、負
荷用Ｍ　Ｉ　Ｓ　ＦＥＴの導通、非導通により電流の供
給を制御できるので、消費電力を低減し、かつデータ保
持特性の信頼性が高いという特徴がある。しかしながら
、完全ＣＭＯ３で構成されるＳＲＡＭのメモリセルは、
占有面積が増大するので、高集積化には適していないと
いう問題を生じる。

本発明の目的は、ＳＲＡＭにおいて、高集積化を図ると
共に、消費電力の低減及びデータ保持特性の向上を図る
ことが可能な技術を提供することにある。

本発明の他の目的は、前記目的を達成すると共に、製造
工程を増加することなく、メモリセルのフリップフロッ
プ回路と転送用Ｍ　Ｉ　Ｓ　ＦＥＴとを形成することが
可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば１次のとおりである。

ＳＲＡＭにおいて、メモリセルのフリップフロップ回路
を、駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔを設け、該駆動用Ｍ
ＩＳＦＥＴと共有するゲート電極と、該ゲート電極上に
、ゲート電極と重ね切りで形成されたチャネル形成領域
、ソース領域及びドレイン領域とを有する負荷用ＭＩＳ
ＦＥＴを設けて構成する。

〔作　用〕

上述した手段によれば、前記メモリセルを完全ＣＭＯ８
で構成したので、消費電力を低減しかつデータ保持特性
を向上すると共に、前記駆動用Ｍｌ５ＦＥＴの占有面積
内に負荷用ＭＩＳＦＥＴを構成することができるので、
メモリセル面積を縮小し１県積度を向上することができ
る。

以下、本発明の構成について１本発明をＳＲＡＭに適用
した一実施例とともに説明する。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

〔実施例Ｉ〕

本発明の一実施例であるＳＲＡＭのメモリセルを第１図
（等価回路図）で示す。

ＳＲＡＭのメモリセルは、第１図に示すように。

一対のデータ線ＤＬ、ＤＬとワード線ＷＬとの交差部に
設けられている。

メモリセルは、一対の入出力端子を有するフリップフロ
ップ回路と、ワード線ＷＬ及びデータ線ＤＬに接続され
た転送用Ｍ　Ｉ　５ＦＥＴＱｓ　１．Ｑｓ２とで構成さ
れている。フリップフロップ回路は、２個の負荷用（Ｐ
チャネル型）Ｍ　Ｉ　Ｓ　ＦＥＴＱＰＩ、ＱＰ２及び２
個の駆動用（ｎチャネル型）ＭＩＳＦＥＴＱｎ＋　、Ｑ
ｎｓ＋で構成されている。負荷用ＭＩＳＦＥＴＱｐは、
ソース領域が電ｇ電圧用配線Ｖ　ｃ　ｃに接続され、ド
レイン領域が駆動用ＭＩＳＦＥＴＱｎのドレイン領域に
接続されている。駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　
ｎのソース領域は、基準電圧用配線Ｖｓｓに接続されて
いる。フリップフロップ回路は、Ｍ　Ｉ　５ＦＥＴＱｐ
ｌ及びＱ　ｎ　ｌからなる完全ＣＭＯ５と、ＭＩ　５Ｆ
ＥＴＱＰ２及びＱ　ｎ　２からなる完全ＣＭＯＳとで構
成されている。フリップフロップ回路は、一方のＣＭＯ
５の出力と他方のＣＭＯ５の入力とが接続され、他方の
ＣＭＯ３の出力と一方のＣＭ　ＯＳの入力とが接続され
ている。

前記電′ｒＡ電圧用配線Ｖ　ｃ　ｃは、例えば１回路の
動作電圧５［Ｖ］が印加され、基準電圧用配線■ｓｓは
、例えば１回路の接地電圧０［ｖコが印加されるように
構成されている。

次に、本実施例の具体的な構成について説明する。

本発明の一実施例であるＳＲＡＭのメモリセルを第２図
（要部平面図）で示し、第２図のｍ−ｍ線で切った断面
を第３図で示す。なお、第２図及び後述する第４図は、
本実施例の構成をわかり易くするために、各導電層間に
設けられるフィールド絶縁膜以外の絶縁膜は図示しない
。

第２図及び第３図において、１は単結晶シリコンからな
るｎ−型の半導体基板、２はｐ−型のウェル領域である
。３はフィールド絶縁膜、４はＰ型のチャネルストッパ
領域である。フィールド絶Ｂ膜３及びチャネルストッパ
領域４は、ウェル領域２の主面に設けられており、半導
体素子間の電気的な分離をするように構成されている。

ＳＲＡＭのメモリセルのフリップフロップ回路を構成す
る駆動用ＭＩＳＦＥＴＱｎは、ウェル頭領２の主面に構
成されている。すなわち、ＭｉｓＦＥＴＱｎは、ゲート
絶縁膜５、ゲート電極６゜ソース領域若しくはドレイン
領域である一対のｎ゛型半導体領域１０で構成されてい
る。

ゲート絶縁膜５は１例えば、ウェル領域２の主面を酸化
して形成した酸化シリコン膜で構成する。

ゲート電極６は、抵抗値を低減するｎ型不純物（Ａｓ、
Ｐ）が導入された多結晶シリコン膜で構成されている。

また、ゲートな極６は、単層の高融点金属（Ｍ　ｏ　ｒ
　Ｔ　ａ　ｒ　Ｔ　ｘ　＊　Ｗ　）ＰＩＡ若しくは高融
点金属シリサイド（ＭｏＳｉｚ　、Ｔａ５ｉｚ　、Ｔｉ
Ｓｉ２．ＷＳｉ２）膜で構成してもよい。また、ゲート
電極６は、多結晶シリコン膜の上部に高融点金属膜若し
くは高融点金属シリサイド膜が設けられた複合膜で構成
してもよい。

ｎ“型半導体領域１０は、ウェル領域２の主面部に設け
られている。この半導体領域１０は、ゲート電極６（実
際には、ゲート電極６、チャネル形成領域８Ａ及びＰ゛
型半導体領域８Ｂを夫々重ね切りするマスク）に対して
自己整合的に構成される。

ＭＩＳＦＥＴＱｎのソース領域である半導体領域１０は
、他のＭＩ　５ＦＥＴＱｎのソース領域と−・体に構成
され、第２図において列方向に延在する基準電圧用配線
Ｖｓｓを構成する。

フリップフロップ回路を構成する負荷用Ｍ　Ｉ　５ＦＥ
ＴＱｐは、駆動用ＭＩＳＦＥＴＱｎの上部に構成されて
いる。すなわち、Ｍ　Ｉ　Ｓ　ＦＥＴＱｐは。

ゲート電極６、ゲート絶縁膜７、チャネル形成領域８Ａ
、ソース領域若しくはドレイン領域であるｐ゛型半導体
須域８Ｂで給酸されている。

ＭＩＳＦＥＴＱＰのグー１〜電極６は、駆動用ＭＩＳＦ
ＥＴＱｎのゲート電極６と共有されている。

チャネル形成領域８Ａは１例えば、ノンドープの多結晶
シリコン膜で構成されており、不純物が導入されていな
いｉ型で構成されている。

Ｐ゛型半導体領域８Ｂは、チャネル形成領域８Ａと一体
に（同一導電層で）形成された多結晶シリコン膜で構成
されており、抵抗値を低減するためのｐ型不純物（Ｂ）
が導入されている。前記チャネル形成領域８Ａと半導体
領域８Ｂは、ノンドープの多結晶シリコン膜を形成した
後、チャネル形成領域８Ａ上に形成したマスク９を用い
、イオン打込みでｐ型不純物を導入することで形成でき
る。マスク９は１例えば、酸化シリコン膜で形成し、製
造工程中に除去しても除去しなくてもよい。

チャネル形成領域８Ａ＋　ｐ″型半導体領に！ｆ；Ｃ８
Ｂの夫々は、第４図（所定の製造工程における要部断面
図）及び第５図（所定の製造工程における要部斜視図）
で示すように、ゲート電極６と共に重ね切りで構成され
る。つまり、チャネル形成領域８Ａ及び半導体領域８Ｂ
とゲートな極６とは、自己整合的に構成される。この重
ね切りは１例えば、フォトレジスト膜を用い、ＲＩＥ等
の異方性エツチングを用いて形成する。

負荷用Ｍ　Ｉ　Ｓ　ＦＥＴＱｐのソース領域であるｐ゛
型半導体領域８Ｂには、電源電圧用配線（Ｖｃｃ）１３
が接続されているにの配線１３は、ＭＩ　５ＦＥＴＱｎ
、Ｑｐの夫々を覆う層間絶縁膜１１に形成された接続孔
１２を通して接続される。この配線１３は、例えば、ア
ルミニウム膜、前述のゲート電極６と同−導電性材料等
で構成する。

転送用ＭＩＳＦＥＴＱｓは、ウェル領域２の主面に構成
されている。すなわち、Ｍ　Ｉ　Ｓ　ＦＥＴＱＳは、ゲ
ート絶縁膜５、ゲート電極６、ソース領域若しくはドレ
イン領域である一対のｎ゛型半導体領域１０で構成され
ている。このＭ　Ｉ　Ｓ　ＦＥＴＱＳは、駆動用Ｍ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎと同一製造工程で形成されて
いるので、製造工程を低減することができる。

転送用ＭＩＳＦＥＴＱｓのゲートな極６には。

ワード！（ＷＬ）６Ａが一体に構成され、第２図及び第
４図において１列方向に延在するように構成されている
。ＭＩ　５ＦＥＴＱｓのゲート電極６上及びワード線６
Ａ上には、負荷用ＭＩＳＦＥＴＱｐを形成する工程と同
一工程で多結晶シリコン膜８Ｃが設けられている。この
多結晶シリコン膜８Ｃは、チャネル形成領域８Ａと同様
にｉ型で（１弯成される。つまり、ゲート電極６及びワ
ード線６Ａと多結晶シリコン膜８Ｃとの間に形成される
寄生容量がｐ゛型半与体領域８Ｂを設ける場合に比へて
小さいので、ワード線６Ａの遅延が問題とならない。

メモリセル内の結線は、ゲート絶縁膜５に形成される接
続孔５Ａを通して、ゲート電極６の一部を延在させて、
及び接続孔１２を通して配線１３で行う。配線１３は、
電源電圧用配線１３と同一製造工程で形成される。

このように、ＳＲＡＭにおいて、メモリセルのフリップ
フロップ回路を、駆動用ＭＩＳＦＥＴＱｎを設け、この
駆動用ＭＩＳＦＥＴＱｎと共有するゲート電極６と、こ
のゲート電極６上に、ゲート電極６と重ね切りで形成さ
れたチャネル形成領域８Ａ、ソース領域及びドレイン領
域である半導体領域８Ｂとを有する負荷用ＭＩＳＦＥＴ
Ｑｐを設けて構成することにより、前記メモリセルを完
全ＣＭＯ３で構成したので、消費電力を低減しかつデー
タ保持特性を向上すると共に、前記駆動用ＭＩ　５ＦＥ
ＴＱｎの占有面積内、詳述すればそのゲート電極６の占
有面積内に負荷用ＭＩＳＦＥＴＱＰを構成することがで
きるので、メモリセル面積を縮小し、集積度を向上する
ことができる。

また、前記効果と共に、転送用ＭＩＳＦＥＴＱＳを駆動
用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎと同一製造工程で形
成できるので、ＳＲＡＭの製造工程を低減することがで
きる。

前記配線１３及び電源電圧用配線１３の上部には、層間
絶縁膜１４が設けられている。転送用ＭＩＳＦＥＴＱｓ
の半導体領域１０の上部には、絶縁膜１４，１１．５を
除去して接続孔１５が設けられている。

１６はデータ線ＤＬであり、接続孔１５を通してＭＩＳ
ＦＥＴＱｓの半導体領域１０と電気的に接続され、層間
絶縁膜１４の上部を行方向に延在するように構成されて
いる。データＬＡ１６は、アルミニウム膜、所定の添加
物（Ｓｉ、　Ｃｕ）が含有されたアルミニウム膜等で構
成されている。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲しこおいて１種々変形し得ることは勿論であ
る。

例えば、本発明は、負荷用ＭＩＳＦＥＴＱｐ上部に、駆
動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎを構成してもよい
。

また１本発明は、駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　
ｎを所謂ＬＤＤ（Ｌｉｇｈシｌｙ　Ｄｏｐｅｄ旦ｒａｉ
ｎ）構造のＭＩＳＦＥＴで構成してもよい。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。

ＳＲＡＭにおいて、メモリセルのフリップフロップ回路
を、駆動用ＭＩＳＦＥＴを設け、該駆動用ＭＩＳＦＥＴ
と共有するゲート電極と、該ゲート電極上に、ゲート電
極と重ね切りで形成されたチャネル形成領域、ソース領
域及びドレイン領域とを有する負荷用Ｍ　Ｉ　Ｓ　ＦＥ
Ｔｔｌ−設けて構成することにより、前記メモリセルを
完全ＣＭＯ３で構成したので、消費電力を低減しかつデ
ータ保持特性を向上すると共に、前記駆動用Ｍ　Ｉ　Ｓ
　ＦＥＴの占有面積内に負荷用ＭＩＳＦＥＴを構成する
ことができるので、メモリセル面積を縮小し、集積度を
向上することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＳ　ＲＡ　Ｍのメモ
リセルを示す等価回路図、 第２図は、第１図に示すメモリセルの具体的な構成を示
す要部平面図。 第３図は、第２図のｍ−ｍ線で切った断面図。 第４図は、第２図に示すメモリセルの所定の製造工程に
おける要部断面図。 第５図は、第２図に示すメモリセルの所定の製造工程に
おける要部斜視図である。 図中、１・・・半導体基板、２・・・ウェル領域、５゜
７・・ゲート絶縁膜、６・・・ゲート電極、８Ａ・・・
チャネル形成領域、８Ｂ、１０・・・半導体領域、１３
・・・配線又は電源電圧用配線、６Ａ、ＷＬ・・・ワー
ド線。 １６、ＤＬ−＝データ線、　Ｑ　ｓ　、　Ｑ　ｎ　、　
Ｑ　ｐ　−Ｍ　ＩＳ　ＦＥＴである。

Claims (1)

1. 【特許請求の範囲】 １、転送用ＭＩＳＦＥＴとフリップフロップ回路とでメ
   モリセルを構成するＳＲＡＭを備えた半導体集積回路装
   置において、前記メモリセルのフリップフロップ回路を
   、基板主面に形成した第１チャネル型ＭＩＳＦＥＴを設
   け、該第１チャネル型ＭＩＳＦＥＴと共有するゲート電
   極と、該ゲート電極上部に、該ゲート電極と重ね切りで
   形成されたチャネル形成領域、ソース領域及びドレイン
   領域とを有する第２チャネル型ＭＩＳＦＥＴを設けて構
   成したことを特徴とする半導体集積回路装置。 ２、前記第１チャネル型ＭＩＳＦＥＴは、駆動用ＭＩＳ
   ＦＥＴであり、前記第２チャネル型ＭＩＳＦＥＴは、負
   荷用ＭＩＳＦＥＴであることを特徴とする特許請求の範
   囲第１項に記載の半導体集積回路装置。 ３、前記第１及び第２チャネル型ＭＩＳＦＥＴのゲート
   電極は、前記第２チャネル型ＭＩＳＦＥＴのチャネル形
   成領域に対して自己整合的に形成されることを特徴とす
   る特許請求の範囲第１項又は第２項に記載の半導体集積
   回路装置。 ４、前記第２チャネル型ＭＩＳＦＥＴのチャネル形成領
   域、ソース領域及びドレイン領域は、多結晶シリコン膜
   で構成されていることを特徴とする特許請求の範囲第１
   項乃至第３項に記載の夫々の半導体集積回路装置。 ５、前記転送用ＭＩＳＦＥＴは、前記第１チャネル型Ｍ
   ＩＳＦＥＴと同一製造工程で形成され、そのゲート電極
   上には、前記第２チャネル型ＭＩＳＦＥＴのチャネル形
   成領域と同一製造工程で形成される多結晶シリコン膜が
   設けられていることを特徴とする特許請求の範囲第４項
   に記載の半導体集積回路装置。