TW472396B

TW472396B - Semiconductor integrated circuit and its manufacturing method

Info

Publication number: TW472396B
Application number: TW088110587A
Authority: TW
Inventors: Masatada Horiuchi
Original assignee: Hitachi Ltd
Priority date: 1998-07-06
Filing date: 1999-06-23
Publication date: 2002-01-11
Also published as: JP2000022160A; US20020195623A1; WO2000002248A1; US6646296B2; US6462364B1

Description

472396 Α7 Β7 五、發明說明（1 ) 技術領域 (請先閱讀背面之注意事項再填寫本頁) 本發明關於半導體積體電路，本發明之半導體積體電路適用以該半導體積體電路爲構成要素之記憶裝置，電子控制裝置，及處理器裝置。背景技術在絕緣膜上之單晶半導體層構成Μ 0 S型場效電晶體 (以下簡稱MOS)之手法有SOI ( Silcon〇η Insulator )MOS 構造（以下簡稱 SOI· MOS)。上述Μ 0 S因在其正下方有厚絕緣膜，和習知Μ 0 S比較，汲極接合容量，及配線寄生容量可低至1 / 1 0左右爲其特徵。又，因Μ 0 S由支持基板絕緣分離，本質上可解消 α線照射引起之誤動作及自鎖現象等爲其特徵。經濟部智慧財產局員工消費合作社印製又，利手S 0 I、Μ 0 S互爲絕緣分離之特徵，將 SOI、MOS基板與閘極作電連接，使SOI、MOS 之臨界値電壓依施加之閘極電壓變化之手法存在。此乃揭示於 A dynamic thre shold voltage MOSFET ( D T Μ 0 S )for ultra-low voltage operation 爲題之 1 9 9 4 年國際電子裝置學會（International Electron Devices Meeting )預稿集第8 0 9頁。該手法之構成例示於圖2之（a )之等效電路圖，及圖3之平面配置構造圖。上述手法中揭示， S 0 I、Μ 0 S基板3於通道領域外部與閘極6介由連接孔1 1 2，1 1 3藉由金屬配線連接之構成。因此，基板電位隨閘極電壓施加之上昇而上昇。如此則源、汲極間順 -4 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 472396 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（2 ) 向變化，電晶體特性成貫通狀態，電流値增加。在η通道 S Ο I、Μ 0 S則對應臨界値電壓向負方向變化之狀態。閘極施加電壓降低時，基板電位亦降低。因此’臨界値電壓爲朝正方向變化之狀態，電流値減少。使基板電位與閘極電位連動控制之上述構成，可實現源、汲極電流之閘極電壓依存性之斜度小於習知S Ο I、Μ 0 S値之特性。因此，上述構成和習知比較，即使電源電壓降低亦可確保大電流。又，爲解消圖2 ( a )之構成之缺點，可採取在閘極、基板間插入二極體之手法。此手法示於圖2 ( b )。圖2 ( a )、（ b )所示習知手法爲，利用S Ο I · Μ 0 S特有構造之基板領域完全從外部分離之構成，以手法控制該基板電位來實現動作電壓之低電壓化。基板領域由外部完全隔離之構造中^ S Ο I · Μ 0 S之最大缺點爲所謂基板浮遊效應。此現象意指，汲極強電場產生之少數載子，因由基板領域流出之路徑不存在，而存於基板內。因存於基板之載子使臨界値電壓變動，更而電流、電壓特性出現異常之瘤狀特性。上述手法中，基板電位固定爲閘極電位，故基板浮遊效應之缺點亦可解除。通常，形成於S i基板之半導體積體電路，係利用控制電路使#電位爲可變，而使#領域內之電晶體之臨界値電壓可變之方式。此方式中，#內之全電晶體之臨界値電壓一律被變更。 ^1 ^1 ϋ 1 n n n n 1)·— 1· ϋ n n n n n n I J (請先I閱讀背面之注意事項再填寫本頁) 本紙張尺度適用令國國家標準（CNS)A4規格（210x297公釐） -5- 472396 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（3 ) 發明之揭示本發明第1目的在於提供具臨界値電壓可變特性，確保高速動作，低電壓動作可能之S Ο I · Μ 0 S。本發明第2目的爲解除基板浮遊效應引起之諸問題。基板浮遊效應引起之諸問題爲使用S 0 I基板之半導體裝置之最大缺點。該諸問題之具體例爲，例如臨界値電壓變動、.電流電壓特性之異常之瘤狀特性之產生，源、汲極耐壓之降低等。本發明第3目的爲確保上述諸問題之解除，且確保高集積化者。本發明第4目的爲提供簡便之製造方法解除上述諸問題。以下，補充說明該諸目的之背景。上述D Τ Μ ◦ S之問題在於不適用大電流化、高速動作化。此D Τ Μ 0 S技術之反相器構成示於圖2 ( a )。此構成因爲，閘極電壓之施加使源極·基板間成爲順向，產生電流由閘極流向源極之致命缺點。另外，因源極、基板間爲順向，閘極電壓本質上無法昇至源極接合之擴散電位差（約〇 . 6 V )以上。因此，以〇 . 6 V以上之電源電壓動作時，和一般構造之Μ 0 S特性比較，此構造之驅動電流低。因此，從大電流化、高速動作化之觀點而言，此構造無法期待特性改善。即，此構造中，在0 . 6 V以上之電源電壓下僅消費無用之電力而已。- I---— — — — — — I) I ---!111 訂·-------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -6- 472396 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（4 ) 因2 ( b )之反相器爲考慮上述D T Μ 0 S問題點之對策之例。此例中，逆向二極體之存在使源極接合之擴散電位差以上之閘極電壓施加爲可能。但是，此方式中’就 S Ο I、Μ 0 S最大缺點之基板浮遊效應解消之觀點而言，無法期待任何效果。此構造，無法排出因汲極強電場產生於基板之載子。即，η通道Μ 0 S時電洞，ρ通道 Μ 0 S時電子將儲存於基板。相對該載子之儲存，與閘極之連接路徑爲逆向二極體，故無法排出。因此，此構造無法消除臨界値電壓變動，耐壓降低，及高頻動作時之不穩定性等基板浮遊效應特有之問題。又，圖2 ( b )之反相器構成具有其他缺點。此構造導致電路複雜化及佔有面積增加。即，此構造需要控制電晶體Μ P 1、Μ P 2之新的周邊電路。圖2 ( a )之 DTMOS構成，和習知SOI. MOS比較，需佔有將基板、閘極連接於通道領域外進行用之領域爲其缺點，圖 2 ( b )之構成則佔有面積更增加，有損積體電路之高集積化。令臨界値電壓可變之其他方式可考慮#電位可變方式。此#電位可變方式，和#電位不可變方式比較，高速性、低電力性之有效性可期待。但是，此方式各別電晶體之臨界値電壓控制爲不可能。此方式，配置於#內之幾個電晶體中，例如即使臨界値電壓保持高値，欲減少漏電流之狀況下，該電晶體部分之漏電流亦無法降低爲其缺點。此乃因#內之全電晶體之臨界値電壓爲一齊變化之故，即， (請先閱讀背面之注意事項再填寫本頁) 未紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 472396 A7 B7 五、發明說明（5 ) 無法對各個電晶體之臨界値電壓控制。爲消除上述缺點，需對每一電晶體進行#分離，於每一 #設#電位控制電路。但是，此舉有違反高集積化之缺點。#電位控制方式之其他缺點爲，#擴散層容量較大，故超高速之#電位控制困難。本發明目的在於消除圖2 ( a )及（b )之習知構造問題點，即，該構造雖具依存於閘極電壓之可變臨界値電壓特性，但有閘極電流流入源極之致命缺點等問題。本發明提供具臨界値電壓可變特性，且低電壓動作可能之 S Ο I · Μ 0 S。本發明另一目的爲提供，閘極施加電壓條件不設限，源極擴散電位差以上之閘極電壓施加可能之s 0 I · Μ〇S，提供即使在0 . 6 V以上一般電源電壓下’動作可能之大驅動電流，超高速動作可能之低消費電力之半導體積體電路。本發明另一目的爲消除#單位使臨界値電壓可變方式之缺點。本發明中，全電晶體於遮斷狀態時臨界値電壓控制爲高，導通狀態時控制爲低。又’本發明可提供適用高集積化、超高速、且低消費電力之半導體積體電路。本發明另一目的爲使高集積化爲可能。例如’上述圖 2 ( a )之習知構造中閘極與基板間連接需多餘領域。圖 2 ( b )之習知構造，和圖2 ( b )之構造比較’需追加二極體及其控制電路，高集積化更困難。本發明另一目的爲提供’不需爲臨界値電壓可變特性 ^紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公楚1 ~ -I I I I------------- I · I I *·»1* (請先閱讀背面之注意事項#填寫本頁) -δ · 經濟部智慧財產局員工消費合作社印製 472396 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 ______B7____ 五、發明說明（6 ) 設置多餘之控制電路，可直接使用習知電路之便宜之半導體裝置。本發明另一目的爲提供藉簡單製造方法消除S 0 I、 Μ〇S之基板浮遊效應的新構造之半導體裝置。本發明之另一目的爲提供，不需開發新的製造技術，僅以習知製造技術，即以廉價之製造技術，即可完全消除 S〇I、Μ 0 S之基板浮遊效應的手法。本發明之基本槪念爲以單1電晶體爲臨界値電壓可變之基本單位，對習知電路設計方式不需作任何基本變更，低電力、超高速動作爲可能。因此，本發明較好是使用最適合各電晶體之裝置基板互爲分離之S 0 I基板。以下，列舉本發明之諸形態。又，本發明中使用之基板有「裝置基板」及「支持基板」，「裝置基板」指搭載一單位之半導體裝置之半導體基板。而「支持基板」指用於支持包含該一單位之半導體裝置之構成，且具具體機能之半導體積體電路的基板。一般而言，該支持基板上搭載有裝置基板，形成半導體裝置〇以下（1 )〜（5 )之實施形態，係使用多數半導體構件，構成一單位之半導體裝置的基本形態。使用該「一單位之半導體裝置」，構成具具體機能，例如邏輯電路、記憶電路等之各種半導體積體電路。 (1 )本發明第1形態之半導體積體電路，其特徵爲： -9 - I — — — — — — — — — — 5 < ·!11111! ^ ·1.1111111 (請先閱讀背面之注意事項再填寫本頁) 472396 A7 B7 五、發明說明（經濟部智慧財產局員工消費合作社印製具有第1導電型之第1 Μ 0 S型場效電晶體，及第1 導電型之第2 Μ 0 S型場效電晶體而構成1單位之半導體裝置，上述1單位之半導體裝置之裝置基板係與其他半導體裝置分離，藉由至少包含上述1單位之半導體裝置的半導體裝置群構成電路，且上述第2 Μ 0 S型場效電晶體之閘極接上述第1 Μ 0 S型場效電晶體之閘極，上述第2 Μ 0 S型場效電晶體之汲極接上述第1 Μ 0 S型場效電晶體之汲極，上述第2 Μ 0 S型場效電晶體之源極介由第1 Μ 0 S型場效電晶體之裝置基板，及電阻元件連接上述第 1 Μ 0 S型場效電晶體之源極。本例之1單位之半導體裝置示於圖1 ( a )。 (2 )本發明之第2形態之半導體積體電路，其特徵爲：具有1個Μ 0 S型場效電晶體’及容量元件而構成1 單位之半導體裝置，上述1單位之半導體裝置之裝置基板係與其他半導體裝置分離，藉由包含至少上述1單位之半導體裝置之半導體裝置群構成電路’且上述容量元件之一方電極接上述Μ 0 S型場效電晶體之閘極’上述容量元件之另一方電極介由上述Μ ◦ S型場效電晶體之裝置基板，及電阻元件連接上述Μ 0 S型場效電晶體之源極。本例之1單位之半導體裝置示於圖1 2 ( a )。 (3 )本發明之第3形態之半導體積體電路’其特徵爲：具有第1導電型之第1M0S型場效電晶體，第1導請先閱. 背之注意事項再填I裝頁訂線本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -10 - 472396 Α7 Β7 經濟部智慧財產局員工消費合作社印製五、發明說明（8 ) 電型之第2 Μ 0 S型場效電晶體及第2導電型之第3 Μ 0 S型場效電晶體而構成1單位之半導體裝置，上述1 單位之半導體裝置之裝置基板係與其他半導體裝置分離，藉由至少包含上述1單位之半導體裝置的半導體裝置群構成電路，且上述第2 Μ 0 S型場效電晶體之閘極接上述第 1 Μ 0 S型場效電晶體之閘極，上述第2 Μ 0 S型場效電晶體之汲極接上述第1 Μ 0 S型場效電晶體之裝置基板，上述第3 Μ 0 S型場效電晶體之閘極接上述第2 Μ 0 S型場效電晶體之閘極，上述第3 Μ 0 S型場效電晶體之汲極接上述第1M0S型場效電晶體之裝置基板，上述第3 Μ 0 S型場效電晶體之源極接上述第1 Μ 0 S型場效電晶體之源極。本例之一單位之半導體裝置示於圖1 8 ( a )。 (4 )本發明第4形態之半導體積體電路，係於上述 (3 )之半導體積體電路，其中上述第3 Μ ◦ S型場效電晶體爲第1導電型，上述第 3電晶體之閘極接上述第1 Μ 0 S型場效電晶體之汲極。 (5 )本發明第5〜8形態之半導體積體電路’係於上述（1 )〜（4 )之半導體積體電路，其中上述各半導體裝置，係由該半導體積體電路之支持基板被以絕緣膜分離，而且互相以絕緣膜分離而構成。以下，項目（6 )〜（1 〇 )爲C Μ 〇 S形態。 (6 )本發明第9形態之半導體積體電路，其特徵爲 ------------- _ I ------訂---------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） -11 - 472396 Α7 Β7 五、發明說明（9 ) (請先閱讀背面之注咅？事項再填寫本頁) 於該半導體積體電路之支持基板具有至少將第1基板領域及第2基板領域作電氣分離之領域，上述第1基板領域具有第1 Μ 0 S型場效電晶體及第2 Μ ◦ S型場效電晶體，上述第2基板領域具有第3 Μ 〇 S型場效電晶體及第 4M〇 S型場效電晶體，以至少具有上述第1至第4 Μ 0 S型場效電晶體而構成1單位之半導體裝置，藉由至少包含上述1單位之半導體裝置的半導體裝置群構成電路 ’且..匕述第2 Μ 0 S型場效電晶體之閘極接上述第1 Μ 0 S型場效電晶體之閘極，上述第2 Μ ◦ S型場效電晶體之汲極接上述第1 Μ 0 S型場效電晶體之汲極，上述第 2 Μ ◦ S型場效電晶體之源極介由第1 M ◦ s型場效電晶體之裝置基板，及第1電阻元件連接上述第1 M0 S型場效電晶體之源極，且上述第4 Μ 0 S型場效電晶體之閘極接上述第3 Μ 0 S型場效電晶體之閘極，上述第4 Μ 0 S 型場效電晶體之汲極接上述第3 Μ 0 s型場效電晶體之汲極，上述第4 Μ ◦ S型場效電晶體之源極介由上述第3 Μ 0 S型場效電晶體之裝置基板及第2電阻元件接上述第經濟部智慧財產局員工消費合作社印製 3 Μ 0 S型場效電晶體之源極。本例示於圖1 ( b )。 (7 )本發明第1 0形態之半導體積體電路，其特徵爲：於該半導體積體電路之支持基板具有至少將第丨基板領域及第2基板領域作電氣分離之領域，上述第丨基丨反領域具有第1導電型之第1 Μ 0 S型場效電晶體及第丨容量本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -12- 472396 經濟部智慧財產局員工消費合作社印製 A7 __ B7 _ 五、發明說明（1〇 ) 元件，上述第2基板領域具有第2導電型之第2MO S型場效電晶體及第2容量元件，以至少具有上述第1、第2 Μ 0 S型場效電晶體及第1、第2容量元件構成1單位之半導體裝置，藉由至少包含上述1單位之半導體裝置的半導體裝置群構成電路，且上述第1容量元件之一方電極接上述第1 Μ 0 S型場效電晶體之閘極，上述第1容量元件之另一方電極介由上述第1 MO S型場效電晶體之裝置基板’及第1電阻元件接上述第1 Μ 0 S型場效電晶體之源極’且上述第2容量元件之一方電極接上述第2MOS型場效電晶體之閘極，上述第2容量元件之另一方電極介由上述第1 Μ ◦ S型場效電晶體之裝置基板，及第2電阻元件接上述第1 Μ 0 S型場效電晶體之源極。本例示於圖1 2 ( b )。 (8 )本發明第1 1形態之半導體積體電路，其特徵爲：於該半導體積體電路之支持基板具有至少將第1基板領域及第2基板領域作電氣分離之領域’上述第1基板領域具有第1導電型之第1 Μ 0 S型場效電晶體、第1導電型之第2 Μ 0 S型場效電晶體、及第2導電型之第3 Μ 0 S型場效電晶體，上述第2基板領域具有第2導電型之第4 Μ ◦ s型場效電晶體、第2導電型之第5 Μ 〇 s型場效電晶體及第1導電型之第6 Μ Ο S型場效電晶體，以至少具有上述第1至第6 Μ ◦ S型場效電晶體構成1單位之半導體裝置，藉由至少包含上述1單位之半導體裝置的 -------- 裝 — ί— 訂—!-----線 - (請先Μ·'讀背面之注意事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 472396 Α7 ---- Β7 五、發明說明（H) 半導體裝置群構成電路，且上述第2 Μ 0 S型場效電晶體之閘極接上述第1 Μ 0 S型場效電晶體之閘極，上述第2 Μ 0 S型場效電晶體之汲極接上述第1 μ 0 S型場效電晶體之汲極，上述第2 Μ 〇 S型場效電晶體之源極接第1 Μ 0 S型場效電晶體之裝置基板，上述第2 Μ 0 S型場效電晶體和第1 Μ 0 S型場效電晶體共用裝置基板，且上述第4 Μ 0 S型場效電晶體之閘極接上述第1 Μ 0 S型場效電晶體之閘極’上述第4 Μ 0 S型場效電晶體之汲極接上述第1 Μ 0 S型場效電晶體之汲極，且上述第5 Μ 0 S型場效電晶體之閘極接第1 Μ 0 S型場效電晶體之閘極，上述第5 Μ 0 S型場效電晶體之汲極接第4 Μ 0 S型場效電晶體之裝置基板，上述第5 Μ 0 S型場效電晶體之源極接上述第4 Μ 0 S型場效電晶體之源極。本例示於圖1 8 ( b )。 (9 )本發明第1 2形態爲，上述1 1形態之半導體積體電路中，上述第3M0S型場效電晶體爲第1導電型，上述第 3電晶體之閘極接第1電晶體之汲極，且上述第6 Μ〇S 型場效電晶體爲第2導電型，上述第6電晶體之閘極接上述第1電晶體之汲極。 (10)本發明第13〜16型態爲’上述9〜12 形態之半導體積體電路中，上述各半導體裝置，係由該半導體積體電路之支持基板被以絕緣膜分離，而且互相以絕緣膜分離而構成。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -14 - n I · ϋ 1· n n n I^OJ Βϋ i··· _n n n n I (請先閱讀背面之注意事項再填寫本頁) 472396 A7 B7 五、發明說明（12 ) 以下爲適用N A N D或N 0 R電路之例。 (1 1 )本發明第1 7形態之半導體積體電路，其特 -------------4 裝— (請先閱讀背面之注意事項再填寫本頁) 徵爲：以1個輸入端連接閘極之第1導電型之第1 M 〇 S型場效電晶體’及第1導電型之第2 Μ 0 S型場效電晶體形成丨組，具有多數輸入端對應之多數組電晶體，上述電晶體之各組中之該第1電晶體群共用基板端子而構成第1串聯連接，上述電晶體之各組中之該第2電晶體群共用基板端子而構成第2串聯連接’上述第1、及第2串聯連接之各個之一方端子同時連接輸出端’上述第1串聯連接之另一方端子連接電源端’上述第2串聯連接之另一方端子介由電阻元件連接上述電源端及基板端而構成N A N D型閘電路或N 0 R型閘電路之一部分。 -線. (1 2 )本發明第1 8形態之半導體積體電路’其特徵爲：經濟部智慧財產局員工消費合作社印製將上述第2或第6形態之半導體裝置多數個串聯連接，上述串聯連接之一方端子接輸出端，另一方端子連接電源端而構成NAND型電路或NOR型電路之1部分。 (1 3 )本發明第1 9形態爲，上述第1 7形態之半導體積體電路中，上述電阻元件係以第2導電型之第3 Μ 0 S型場效電晶體置換而構成，上述第3電晶體之閘極接1個輸入端。 (1 4 )本發明第2 0形態爲，上述第1 9形態之半導體積體電路中，本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） 472396 Α7 Β7 經濟部智慧財產局員工消費合作社印製五、發明說明（13 ) 上述第3電晶體係以第1導電型之第3 Μ 0 S型場效電晶體置換而構成，上述第3 Μ 0 S型場效電晶體之閘極接輸出端。 (1 5 )本發明第2 1形態爲，上述第1 7形態之半導體積體電路中，共用裝置基板之端子而呈串聯連接之多數組電晶體群，及電阻元件係由該半導體積體電路之支持基板被以絕緣膜分離，而且由未共用裝置基板之端子之其他半導體裝置被以絕緣膜分離構成。 (1 6)本發明第2 2〜24形態爲，上述第1 8〜 2 0形態之半導體積體電路中，上述各半導體裝置，係由該半導體積體電路之支持基板被以絕緣膜分離，而且互相以絕緣膜分離而構成。 (1 7 )本發明第2 5形態之半導體積體電路，其特徵爲：具有具連接於第1 Μ 0 S型場效電晶體之閘極的閘極之第2、及第3M0S型場效電晶體，上述第2電晶體之源極及汲極分別接上述第1電晶體之源極及基板端子，上述第3電晶體之源極、及汲極分別接上述第1電晶體之基板端子，及汲極。 (1 8 )本發明第2 6形態之半導體積體電路，其特徵爲：具有分別以具第1導電型之第1 Μ 0 S型場效電晶體之源極、及汲極控制之第2導電型的第2及第3電晶體， (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -16 - 472396 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（14 ) 上述第2電晶體之源極介由第1電阻元件連接上述第1電晶體之源極’上述第2電晶體之汲極連接上述第1電晶體之基板端子’上述第3電晶體之源極連接上述第1電晶體之基板端子’上述第3電晶體之汲極介由第2電阻元件連接上述第1電晶體之汲極。 (1 9 )本發明第2 7形態爲，上述第2 6形態之半導體積體電路中，在上述第1電晶體之閘極與基板端子間附加容量元件 0 (2 0 )本發明第2 8形態爲，上述諸半導體積體電路中，上述電阻元件由半導體薄膜構成。 (2 1 )本發明第2 9形態爲，上述諸半導體積體電路中’上述電阻元件由構成電晶體之單晶半.導體層構成。 (2 2 )本發明第3 0形態爲，上述諸半導體積體電路中’上述電阻元件具5 Ο Ο Κ Ω以下，1 Κ Ω以上之値 0 (2 3 )本發明第3 1形態爲，上述第1、5、 17 、或2 1形態之半導體積體電路中，上述第2電晶體之臨界値電壓之絕對値係設定爲較上述第1電晶體之臨界値電壓之絕對値爲低。 (2 4 )本發明第3 2形態爲，上述第3、4、7、 8、 1 9、2 0、2 3〜2 5形態之半導體積體電路中，上述第2及第3電晶體之臨界値電壓之絕對値設定爲較上述第1電晶體之臨界値電壓之絕對値爲低。 • I n i n 1·--. I (請先'閱讀背面之注意事項再填寫本頁) -io · 線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -17- 472396 A7 B7 五、發明說明（15 ) (2 5 )本發明第3 3形態爲，上述第9或1 3形態之半導體積體電路中， (請先閱讀背面之注意事項再填寫本頁) 上述第2及第4電晶體之臨界値電壓之絕對値設定爲較上述第1及第3電晶體之臨界値電壓之絕對値爲低。 (2 6 )本發明第3 4形態爲，上述第1 1、 12、 1 5、或1 6形態之半導體積體電路中，上述第2、第3、第5、及第6電晶體之臨界値電壓之絕對値設定爲較上述第1及第4電晶體之臨界値電壓之絕對値爲低。 (2 7 )本發明第3 5形態爲，上述第1、5、 1 7 或2 1形態之半導體積體電路中，上述第2電晶體之通道寬爲上述第1電晶體之通道寬之1 / 5以下， (2 8 )本發明第3 6形態爲，上述第3、4、7、 8、 1 9、2 0、2 3〜2 5形態之半導體積體電路中，上述第2及第3電晶體之通道寬爲上述第1電晶體之通道寬之1/5以下。經濟部智慧財產局員工消費合作社印製 (2 9 )本發明第3 7形態爲，上述第9或1 3形態之半導體積體電路中，上述第2及第4電晶體之通道寬爲上述第1、及第3 電晶體之通道寬之1 / 5以下。 (3 0 )本發明第3 8形態爲，上述第1 1、 12、 1 5、或1 6形態之半導體積體電路中，上述第2、第3、第5、第6電晶體之通道寬爲上述 -18- 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） 472396 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（16 ) 第1及第4電晶體之通道寬之1 / 5以下。 (3 1 )本發明第3 9形態爲，上述第2 9形態之半導體積體電路中，上述電阻元件係由Μ 0 S型場效電晶體之源·汲極接合及埋入絕緣膜間之單晶半導體層構成。. (3 2 )本發明之製造方法，係包含有：在以厚絕緣膜從支持基板分離之具有第1導電型之單晶半導體層主表面介由薄絕緣膜形成閘極的工程；以上述閘極爲掩罩位置形成第2導電型之淺擴散層的工程；在上述淺擴散層所形成之一部分形成接合底面未及於上述厚絕緣膜之第2導電型之深源·汲極擴散層的工程；在上述僅形成有淺擴散層之單晶半導體層之一部分，及形成有深擴散層之單晶半導體層之一部分設置底部及於上述厚絕緣膜之開口的工程；及在上述開口內形成導電性膜，使第1導電型領域與第2導電型領域短路的工程。上述深擴散層形成爲源或汲極。又，本發明中，重要者爲上述深擴散層之形成爲，其接合底面不及於上述厚絕緣膜。形成於該擴散層底部之電阻R S，於本發明中爲達成主要功能者。藉此簡單之方法，可形成在源極擴散層下部埋入有電阻元件之形態。又’.本發明之半導體裝置中，該電阻元件（r S )爲外設。但是’本項所示方法中，可藉簡便方法形成埋入形態:。此方法就製造方法言，在特性，實用上極有用。 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） A7

472396 五、發明說明（17 ) 以下，（33)〜（36)爲本發明之半導體積體電路適用各種半導體裝置’例如記憶裝置，傳送模式裝置、處理器裝置之具體例。 (3 3 )本發明之其他形態4 1爲，上述第9〜1 6形態中任一項之半導體積體電路係以 2對構成1單位之記憶裝置。 (3 4)本發明其他形態42爲，上述第2 5〜2 7 形態之半導體積體電路中，在Μ 0 S型場效電晶體之1端之節點接容量元件，以構成1單位之記憶裝置。 (3 5 )本發明其他形態4 3爲，藉由上述第1〜3 8形態中任一項之半導體積體電路構成非同步型傳送模式裝置。 (3 6 )本發明第4 4形態爲，藉由上述第1〜3 8形態或1〜3 4形態中任一之半導體積體電路構成處理器裝置。 (3 7 )本發明第4 5形態爲，上述第1、2、5、 6、17、2 1或26之半導體積體電路中，上述電阻元件係由具線性或非線性特性之電阻性功能元件構成，且其電阻値和第1電晶體之導電電阻比較，設定爲較大。 (3 8 )本發明中第4 6形態爲，上述第9、 10、 1 3、或1 4形態之半導體積體電路中，上述電阻元件係由具線性或非線性特性之電阻性功能本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） ----- --裝！----訂------- 線· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -20 - 472396 Α7 Β7 五、發明說明（18) 元件構成，且其電阻値和第1及第3電晶體之導電電阻比較，設定爲較大。 (請先閱讀背面之注意事項再填寫本頁) (3 9 )本發明第4 7形態爲，上述第2、6、 10 、14、 18或22形態之半導體積體電路中，電晶體之源、汲極電流（I D S )、電阻元件之電阻値（R S )、容量元件之容量値（c G )，及驅動之負荷容量（CL)間之關係爲，CG及RS及ISD之積等於或大於C L。 (4 0 )本發明第4 8形態爲，上述第4 7形態之半導體積體電路中，上述C G及R S之積等於或大於動作頻率之倒數。 (4 1 )又，將本發明諸形態之半導體積體電路，及其他半導體積體電路串接或並接，或串、並接，可達成所要目的。此場合下，本發明諸形態之半導體積體電路可發揮其特徵、效果。〔本發明基本形態之動作原理〕經濟部智慧財產局員工消費合作社印製說明本發明基本形態之動作原理。基本形態爲上述第 1實施形態。此處，配合以此基本形態構成互補型半導體積體電路之例作說明。此爲上述項目（1 )及（9 )列舉之形態。此基本形態使用圖1 ( a )之電路圖說明之。此圖爲 η通道MOS (略稱爲nMOS)之電路圖。在臨界値電壓可變之電晶體Μ 1之基板端與汲極間插入控制電晶體 -21 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 472396 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（19 ) Μ 2，在基板端與源極間插入電阻元件R S。電晶體Μ 2 之閘極接電晶體Μ 1之閘極。電晶體Μ 1、及Μ 2之臨界値電壓，雖分別設定爲正値，但較好是前者設爲一般値’ 後者爲Ο V附近之値。電晶體Μ 2之通道寬爲電晶體Μ 1 之通道寬之1 / 5以下’較好是1 / 1 0以下。圖1 ( a )之構成中，當電晶體Μ 1導通，閘極施力口正電壓時，Μ 2亦成導通狀態。此時，Μ 1之基板電位成爲，將汲極電壓以電晶體Μ 2之導通狀態之電阻及電阻 Κ予以分割之電位。此處’將電阻R S設爲數Κ Ω以上及控制電晶體Μ 2之導通電阻以上之大，則Μ 1之基板電位大略等於汲極電壓。此基板電位之上昇係令電晶體之臨界値電壓朝負方向變化’導致源·汲極電流增大。又，汲極電壓爲Ρ η接合之擴散電位差之〇 . 6 V以下時，產生由汲極介由電晶體Μ 2、及Μ 1之基板端流向順方向狀態之源極擴散層之新的電流路徑。但是，此電流，僅於電晶體Μ 1導通狀態時流入，其作用爲使汲極電流更增加，故不會有不良影響。閘極電壓在電晶體Μ 1設爲非導通時被施加之情況下，電晶體Μ 2亦成爲非導通， Μ 1之基板端由輸出端被切離。電阻R S之存在對本發明有重要意義。即，電阻R S 不存在時，因電晶體Μ 2之非導通使Μ 1之基板端成爲浮遊狀態，無法消除基板浮遊效應之諸問題。將電阻R S之電阻値設爲數Μ Ω以下，則可使基板電荷於微微秒（ 1 ◦ 1 2秒）以下之短時間常數下快速排至源極端，不致本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -22- — — —— — —---I -----I I I 訂· 1!1! ^^ (請先閱讀背面之注意事項再填寫本頁) 472396 Α7 Β7 五、發明說明（20 ) 產生基板浮遊效應。電阻R S之電阻値較好爲1 Μ Ω以下經濟部智慧財產局員工消費合作社印製〔佔有面積增大之防止及製造方法〕因設電阻R S之配置，導致佔有面積之增大，就高集積化觀點而言不是很好。本發明中，令電阻R S於電晶體 Μ 1、Μ 2相同之S Ο I基板內形成於電晶體Μ 1之源極擴散層。此乃爲防止佔有面積之增大及防止溫度係數差異引起之特性變動。電阻R S與Μ 1源極端之連接，可藉由在源極連接孔加工時於S 0 I層開設及於埋入絕緣膜之開孔，將配線金屬埋入開孔以使S 0 I基板領域與源極擴散層短路而實現〇電阻値之設定可由Μ 1之源極擴散層底部與埋入絕緣膜間領域之S 0 I殘存厚度、雜質濃度、及源極接合端至源極連接孔端之寬度決定。此處，源、汲極擴散層之接合深度之嚴密控制被要求。但以下之注意爲必要。離子植入時，雜質整合於結晶格子，較離子植入能量所決定行程以上爲深之注入，即所謂通道（channeling )現象爲周知者。其造成之低濃度分布之異常擴散，對於接合深度之控制成爲重大障害。本發明中，構成電阻R S之S Ο I領域之精度良好控制手法爲，採用（1 )斜向離子植入法及（2 )短時間之高溫處理。即，斜向離子注入法爲，令電晶體Μ 1之源、 I------------•裝--------訂·------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -23- 472396 A7 B7 五、發明說明（21 ) (請先閱讀背面之注意事項再填寫本頁) 汲極擴散層形成之離子植入角度爲從S ◦ I單晶基板之垂直方向傾斜1 0〜3 0度予以實施者。另一方面，於短時間進行植入離子之活性化高溫處理，係爲防止通道效應現象引起之植入離子之異常擴散，同時，防止植入離子之過渡增速擴散現象者。藉上述斜向離子植入法，及短時間高溫熱處理法之採用，可形成具有在低濃度領域中擴散少之急峻分布之源、汲極擴散層。因此，可在源極擴散層底部控制良好地形成1 0 n m以上之殘置S Ο I層。經濟部智慧財產局員工消費合作社印製源、汲極對稱構造中，電晶體Μ 1之源極擴散層底面下之電阻領域亦同樣形成於汲極擴散層底面下。該領域係介由汲極連接孔接汲極，因此，不受閘極電位影響，介由汲極擴散層底面部產生基扳與汲極短路之貫通孔路徑之可能性存在。爲防止上述短路，使汲極擴散層底部之基板領域因汲極電壓施加而完全空泛化地設定雜質濃度及殘存 S 0 I厚度，及汲極擴散層底部寬。爲消除汲極空乏層引起於汲極擴散層底面部之貫通孔路徑，例如在汲極電壓爲 2 V，殘存S ◦ I膜厚爲2 0 n m，基板濃度爲1 X 1 0 1 7 / c m 3條件下，將汲極擴散層底部寬設爲1 〇〇 n m以上即可。此條件下，汲極漏電流可抑制於1 〇 _ 1 4 A / μ Μ以下之實用上可忽視之電流値。同樣條件下形成於源極擴散層底部之電阻R S，當基板電位爲0 . 5 V時源極擴散層底部寬設爲1 〇 0 n m以上，可實現在源極擴散層底部下埋入電阻元件R S之構造。又，本發明可適用nMOS或p通道MO S (以下稱 -24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 472396 Α7 Β7 經濟部智慧財產局員工消費合作社印製五、發明說明（22 ) p Μ 0 S )。又’以此基本形態爲基礎，以容量元件取代上述電晶體Μ 2 ’或以電晶體Μ Ν 2取代電阻R s之變形形態亦可考慮。該形態之動作特性，可得上述同樣之效果。更具體說明於發明之實施形態之欄。〔互補型電晶體之適用〕圖1 ( b )爲本發明_適用之互補型電晶體（CMO S )之例。此例爲僅變更圖1 ( a )之η Μ 0 S之基本構成爲導電型而適用pMOS者。藉圖1(b)之電路構成， p Μ 0 S亦可實現不致產生基板浮遊現象而使臨界値電壓可變之低電壓大電流化。因此，可實現低電壓、可高速動作之SOI· CMOS。本發明之半導體積體電路，因臨界値電壓從動於閘極電壓可變之效果，即使在低閘極電壓施加狀態下汲極電流亦可急速上昇，可達成大電流化之效果。本例中，伴隨閘極電壓之增加，基板電位亦上昇，閘極漏電流之問題不存在，汲極電流增加。另一方面，該汲極最大電流通常由電晶體特性中之貫穿特性之電流成分界定，絕對値之增加量被限定。關於低電壓動作化，習知電晶體，將臨界値電壓設爲較低時可得同等效果。本發明構成與低臨界値電壓構成之習知型電晶體之根本差異在於，漏電流可隨高臨界値電壓之習知型電晶體同時減低。關於S 0 I · Μ 0 S之基板浮遊效應之消除之上述本 -----—— — — — — I I — I I ! t 11111!_ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- 472396 經濟部智慧財產局員工消費合作社印製 A7 B7_五、發明説明（） 23 發明手法，且可藉由僅組合習知半導體製造方法而實現，不必新開發新的製造技術。因此，依本發明，可廉價提供低電壓動作可能，且可實現超高速動作之半導體裝置。實施發明之最佳形態以下，詳細說明本發明諸實施形態。又，爲容易理解，圖面中，重要部分較其他部分擴大表示。各部之材質、導電型、及製造條件等不限定本欄之實施形態，多種變形爲可能。 <實施形態1 > 第1實施形態之半導體積體電路之電路構成示於圖1 (a )。圖4爲第1實施形態之半導體積體電路之完成平面圖，圖5〜圖7之製程順序之斷面圖。又，圖5〜圖7 爲沿圖4之a b c之斷面。準備在直徑2 0 cm之單晶矽形成之支持基板1上，搭載有厚4 0 0 n m之氧化矽膜（簡單稱氧化膜）2，及厚150±2nm之p導電型、雜質濃度1X1017/ c m 3之面方位（1 0 0 )之單晶矽層（以下稱S Ο I層） 3的S 0 I支持基板。對該S σ I基板選擇性除去活性領域以外領域之S 0 I層，在選擇性除去該S 0 I層之同領域上選擇性殘留元件間分離絕緣膜4。方法使用習知方法即可。又，對該準備之S ◦ I支持基板之主表面藉習知化學機械硏磨法使平坦化。在該狀態之S 0 I支持基板之電本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁} 訂 -26- 472396 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（24 ) 晶體Μ 2之預定形成領域以外之活性領域’選擇性注入B (硼）離子。此時，離子注入量調整爲使電晶體M 1之臨界値電壓最後成爲0 . 5V ° 之後，在S Ο I層3表面部形成厚4 n m之閘極氧化膜，及厚1 5 0 n m之添加高濃度P (磷）之低電阻矽膜。之後，依所要電路構成對上述低電阻矽膜施予圖型化作爲閘極6。此狀態下從閘極6上部注入第1 A s (砷）離子。此場合下，閘極6位於注入阻止掩罩之對應位置。上述離子注入條件設定爲加速能量爲5 K e V ’離子注入量爲1 X 1 0 1 5 / c m 2。之後’爲求離子注入之活性化’ 施予溫度爲9 5 0 °C，5秒之短時間之熱處理，形成淺η 型源、汲極擴散層7。其次，在所準備半導體基板上全面沈積厚1 〇 0 n m 之矽氧化膜，藉矽氧化膜之異方性蝕刻於閘極側壁部選擇性殘留側壁絕緣膜8。此狀態下，將電晶體Μ 1領域部以外以阻劑膜選擇性被覆，注入第2 A s離子。第2 A s離子注入條件如下，加速能量4 0 K e V，注入量2 X 1 0 1 5 / c m 2 ·注入角度爲從S Ο I基板之垂直方向起傾斜1 0度。接著，進行9 5 0 °C溫度，5秒之注入離子之活性化熱處理，作成深之源極擴散層9，汲極擴散層 1 0 (圖 5 )。作成對依本實施形態製程之熱處理條件處理之施加試料，測定上述深源極擴散層9，汲極擴散層1 0之接合深度。結果，該諸試料中，一般離子注入法之接合形成所出 ---I---II 丨訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -27- 472396 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（25 ) 現之通道現象大幅減低。具體爲，2 X 1 0 1 7 / c m 3之接合深度時爲1 0 0 n m，可實現極陡峭之雜質分布。依此，本實施形態之半導體裝置之源·汲極接合下以P導電型殘留之單晶矽層3之厚度爲3 0 nm。以上述P導電型殘留之單晶矽層3之雜質濃度可用離子注入法設定爲所要濃度即可。殘存之S 0 I層之厚度因製程途中之洗淨化處理S Ο I層3之厚度減少結果被包含。又，上述製程中之臨界値電壓離子注入中，在矽形成之裝置基板側使基板材料變薄殘存以形成電阻元件。一般，在A s之場合，雜質濃度由1 〇 2 1 c m — 3減爲 1 0 1 7 c m 3。作爲電阻元件，只需確保雜質濃度爲 1 0 1 7 c m 3以下。另外，藉所要之計數離子注入（ counter-ion-implation )形成電阻元件亦可。在圖5狀態之半導體基板全面沈積閘極保護絕緣膜 1 4，於該保護絕緣膜1 4開設源、汲極連接用孔1 3。在孔1 3底面使S 0 I層表面露出。閘極保護絕緣膜1 4 之開孔之後’在其下部之S 0 I層3亦開設孔1 1、 12 、及1 3。S 0 I層之蝕刻時使用埋入氧化膜2作爲蝕刻終點。本實施形態之電晶體，閘極端至孔1 1、 12、 1 3之間隔爲2 0 0 n m (圖6 )。在圖6狀態之半導體基板之孔部1 1、 2、 13, 選擇性沈積由厚2 0 n m之T 1 N (氮化鈦）膜及厚5 0 n m之W (鎢）膜形成之積層膜1 5。又，圖7中省略細積層狀態之圖示。藉T i N膜及W膜之積層膜1 5，使源 — I!—— — — '-· · I I I I I I I ^ « — — —I — — — — (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 -28 - 472396 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（26 ) 極擴散層9及源極擴散層底部之S Ο I殘存基板領域作電連接。藉此狀態，將以A 1爲主材料之配線金屬膜全面被著，依所要電路構成，施予圖型化，形成包含源極1 8，汲極1 9之電極及配線。上述製程製作之本實施形態之半導體積體電路之平面圖示於圖4，電路構成圖示於圖1 ( a )。但是，電晶體 Μ 2，在圖4僅以深汲極擴散層1 0之延長領域及折曲之閘極6、及淺η型擴散層7構成之領域表示。圖7之斷面圖對應右半部之電晶體部分。又，上述平面圖，圖4中之符號同樣表示對應各斷面之部位。由斷面圖可知，電晶體Μ係當閘極6施加正電壓電晶體Μ 1成導通狀態時成爲導通狀態。汲極電位由汲極擴散層1 0介由電晶體Μ 2之通道及淺η型源極擴散層7施加於其底部之S Ο I基板3。電晶體Μ 2之源極底部之 S 0 I基板領域，係介由閘極底部之S 0 I層部分接電晶體Ml之SOI基板領域。因此，電晶體ΜΙ、 M2導通時，汲極電壓截至擴散電位差之電位止施加於電晶體M 1 之基板端。本實施形態之半導體積體電路中，習知S 〇 I電晶體存在之致命之基板浮游效應之問題完全被消除。即’（1 )本實施形態之電晶體之源·汲極間耐壓爲5 . 7 V ’和同一尺寸之習知S ◦ I · Μ 0 S比較’源汲極間耐壓提昇 2 . 5 V。結果，於半導體基板，可確保和依一般方法製造之同一尺寸Μ〇S同等之耐壓特性。（2 )’電流·電 — — — — — — — — — — 111 i ·1111111 ·11111111 i (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -29- 472396 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（27 ) 壓特性中，觀察不到稱爲曲折特性之異常瘤狀特性，顯現正常之特性。（3 )、源·汲極’電流之閘極電壓依存性中之斜率、次臨界係數爲6 2 m V /位，和同一閘極尺寸之習知構造之S Ο I · Μ 0 S之値8 0 m V /位相比’可實現極小之特性。（4 )、源·汲極電流之閘極電壓依存性中，習知構造之S ◦ I · Μ ◦ S被觀察到之低閘極電壓之漏電流之存在，在本實施形態之半導體積體電路中觀察不到。又，習知S Ο I · Μ ◦ S觀察到之臨界値電壓依存於汲極電壓而變化之特性，於本實施形態之半導體裝置亦未被看到。上述未觀察到漏電流之事實，可記明汲極擴散層 1 0底面之汲極基板連接路徑之存在因汲極空泛層之作用而未給電晶體特性帶來任何壞影響。由以上可知，本實施形態之半導體裝置可完全消除習知構造之S Ο I · Μ 0 S之基板浮遊效應等問題。 <實施形態2 > 圖8爲本發明第2實施形態之半導體積體電路之完成平面圖，圖9爲斷面圖，圖1(b)爲電路構成圖。圖 10、1 1分別爲本實施形態之半導體積體電路所得時序輸出特性及延遲時間特性。 _ 本實施形態2，爲具C Μ 0 S反相器機能之半導體積體電路之例。製造方法基本上同實施形態1 ，另加上構成 C Μ Ο S之順.序。參考圖8及圖9。僅形成PMOS之工程有變更，基 ---- - - - I I I I I — I I 訂 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（2〗0 X 297公釐） -30- 472396 Α7 Β7 經濟部智慧財產局員工消費合作社印製五、發明說明（28 ) 本製造方法同實施形態1說明之方法。依所要電路構成形成實施形態1之元件間分離絕緣膜 4後，在形成p Μ 0 S之S ◦ I層3之領域選擇性注入P 離子，將該領域變換爲η型S Ο I層3 1。又，在電晶體 Μ Ρ 1及Μ Ν 1領域依所要注入臨界値電壓控制之Ρ或Β (硼）離子。之後，和實施形態1之製造方法同樣地，進行至η Μ ◦ S之閘極6之形成工程。此處，ρ Μ〇S之閘極6 1之加工係和η Μ 0 S之閘極6之加工同時進行。閘極6及6 1形成後，於Ρ Μ 0 S領域以閘極6 1作爲阻止掩罩注入B F 2離子，於η Μ 0 S領域選擇性注入 A s離子。該離子注入條件，對於B F 2離子，設爲加速能量3KeV，注入量lxl015/cm2，另一方面，對於A s離子，設爲離子注入量2 X 1 0 1 5 / c m 2，加速能量5 K e V之條件。之後，施予9 0 0 °C，5秒之短時間熱處理，分別於淺P型高濃度擴散層7 1及淺η型高濃度擴散層7形成Ρ Μ 0 S領域及η Μ 0 S領域。藉此狀態，在和1實施形態1相同條件下，形成閘極側壁絕緣膜8後，形成源極領域及汲極領域。S卩，於 η Μ 0 S領域選擇性注入A s ，於ρ Μ 0 S領域選擇性注入B F 2離子。對於A s爲加速能量4 0 K e V，注入量 2 X 1 015/cm2注入角度2 0度之條件下，另一方面，BF2爲加速能量5KeV，注入量2xl015/cm2 之條件。之後，施予9 0 0 °C，5秒之第2短時間熱處理，形成深、高濃度擴散層形成之η型源極擴散層9、η型 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -31 - 472396 Α7 Β7 五、發明說明（29 ) 汲極擴散層1 0、p型汲極擴散層1 〇 1、及P型源極擴散層1 0 2。 (請先閱讀背面之注意事項再填寫本頁) 之後，藉和實施形態1相同之方法，選擇性形成閘極保護絕緣膜1 4之沈積及所要位置之開孔、開孔部中之 S Ο I層3及3 1之蝕刻及該開部之積層金屬膜1 5、 16、17、 151、1 6 1及1 7 1。又，配線保護絕緣膜2 0之沈積及所要位置之連接孔形成後，依所要電路構成進行包含接地電位配線1 8、輸出端配線2 2、電源電位配線2 3之金屬配線（圖9 )。又，圖8之平面圖中，構成M2之電晶體設於裝置之一方端部。該電晶體亦可設於裝置平面圖兩端。〔C Μ ◦ S反相器之機能〕經濟部智慧財產局員工消費合作社印製實施形態2之半導體積體/電路具有CMO S反相器之機能。圖1 0爲反相器輸出特性。於圖1 0，爲比較起見示出在一般之S i基板、及S ◦ I基板上製造且同一閘極尺寸之反相器之輸出特性（圖1 0中分別標記爲一般基板，及SOI之曲線）》pMOS電晶體MP1、 nMOS 電晶體Μ N 1均爲，閘極幅〇 . 3 5 // m，閘極長1 〇 # m。Μ P 2、Μ N 2之閘極幅及閘極長分別爲0 · 5 μ m及0 . 3 5 μ m。Μ Ν 1、Μ Ρ 1之臨界値電壓分別爲 0 . 5 6 V、— 0 . 5 6 V，Μ Ν 2、Μ. Ρ 2 之臨界値電壓爲0 V。又，圖1 0中，爲參考之用，亦示出ΜΡ 1之基板端 -32- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 472396 Α7 _ Β7 經濟部智慧財產局員工消費合作社印製五、發明說明（30 ) 子B P之電位波形（圖1 0爲以Μ P 1基板B P標記之曲線）及Μ Ν 1之基板端子Β Ν之電位波形（Η 1 0爲以 Μ Ν 1基板β Ν標記之曲線）。此特性之測定，係於測定之反相器前段設一段之反相器’作爲輸出待測定之反相器之輸入。待測定之反相器之輸入波形爲在0 n s狀態下由1 V降至0 V，1 0 n s起由0V上昇至IV。電源電壓（V。·：)爲IV，負荷容量 (C L )爲1 p F。待測定之反相器之輸入端由1 V降至 0 V，Μ Ρ 1成爲導通狀態，Μ Ν 1成爲非導通狀態過程中，Μ Ρ 2亦呈導通狀態，Μ Ν 2亦成非導通狀態。依此 ’ Μ Ρ 1之基板端Β Ρ之電位較輸出電位降低1 V至〇 · 4 V。此時Μ Ν 1之基板端Β Ν之電位亦降至負電位。即，當流入Μ Ρ 1之電流越成爲大電流時，Μ Ν 1之非導通狀態，其各臨界値電壓係朝使漏電流減少之方向變化。結果，本實施形態之反相器之輸出特性，和一般S i基板及S 0 I基板上製造之習知反相器比較，可得高速上昇之特性。又，和本發明雖無直接關係，但一般S i基板，及 S〇I基板上製造之習知反相器間之上昇特性，雖可視爲大略同特性，但嚴格說，S ◦ I基板上製造之反相器具5 %程度高速之特性。待測定之反相器之輸入端由0 V上昇至1 V，Μ Ν 1 呈導通狀態，Μ Ρ 1成非導通狀態過程中，Μ Ν 2亦成導通狀態，Μ Ρ 2成非導通狀態。因此，Μ Ν 1之基板端 (請先閱讀背面之注意事項再填寫本頁) .^1 n 1^1 n n 1 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -33- 472396 A7 __ _ B7 經濟部智慧財產局員工消費合作社印製五、發明說明（31 ) B N之電位較輸出電位上昇〇 v〜〇 · 6 v。此時μ p丄之基板端Β Ρ之電位亦上昇1 V以上之電位。依此，當流入Μ Ν 1之電流越大時’ Μ Ρ 1之非導通狀態，其各臨界値電壓係朝漏電流減少方向變化。結果，本實施形態之反相器輸出特性’和--般s i基板及s ο I基板上製造之習知反相描：比較’可侍尚速之上昇特性。驅動1 p F之大負荷容量之條件時，依本實施形態之反相器，因Μ N 2、 Μ Ρ 2之附加，以通道寬換算僅增加5 %左右之專用面積，即可實現高速、高驅動能力特性。又，本實施形態中未附加電阻元件R S Ν及R S Ρ之電路中’圖1 0之基板端電位未從動於輸出電位，衰減或上昇之時間常數爲極長之特性，可得未從動於輸力波形變化之結果。此乃因基板電位爲浮遊狀態，處於不能任意控制之狀態之結果。圖1 1爲本實施形態之反相器之輸出特性和一·般S i 基板，及S 0 I基板上製造之習知反相器特性比較，以更定量檢討之結果。本發明之特性爲以黑點表示之曲線。圖 1 1之縱軸爲延遲時間，橫軸爲負荷容量値。該延遲時間，係由圖1 0之上昇時間與下降時間之平均算出。由圖 1 1可知，本實施形態之延遲時間係與負荷容量成比例關係，但不受負荷容量影響，和一般S i基板形成之習知反相器之延遲時間比較，可縮短至6 0 %以下。又’僅以未附加負荷容量之反相器構成之電路之延遲時間’基本延遲時間，和一般S i基板構成之習知反相器比較’大略可縮 -------------1-裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -34 - 472396 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（32 ) 短至4 0 %，顯著改善。 <實施形態3 > 圖1 2 ( a )爲本發明第3實施形態之半導體積體電路之電路構成圖，圖1 3爲其完成平面圖，圖1 4爲其完成斷面圖。又，圖1 3僅示出主要部位。上述平面圖，即圖1 3中之符號表示對應斷面圖，即圖1 4之同樣部位。實施形態3爲未設置上述實施形態1中之電晶體Μ 2 之形態。此形態爲具有容量元件以取代上述電晶體Μ 2。即，具體而言，本形態爲具有一方電極接第1電晶體之閘極，另一方電極介由上述第1電晶體之基板端及第1電阻元件接上述第1電晶體之源極的容量元件。實施形態3之半導體積體電路，基本上係依上述實施形態1製造。將閘極6之1部分延長，在與S ◦ I層3之活性領域之一部分之間新設容量元件C G。因此，本實施形態中，在上述實施形態1之閘極絕緣膜5形成工程前對活性領域之一部分選擇性注入Β離子’以該領域構成和 S Ο I層3同傳導型且高濃度之領域6。以後之製程則依實施形態1實施。附加上述容量元件之目的在於使基板電位從動於閘極電位上昇或下降，而非改變電晶體之直流特性者。就電阻元件R S爲1 Μ Ω以下之條件下，基板電位可充分從動於輸入波形之觀點來看，容量値較好是1 〇 f F以下。電晶體之通道領域中原理上亦被附加基板閘間容量，但此係以 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） -35 - 472396 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（33 ) 閘極絕緣膜之容量及空乏層之容量串接構成，故無法如具有使基板電位從動於閘極輸入電位之效果之無直流特性無關地構成上述値之容量値。因此，本實施形態中，和電晶體之閘極容量成分並聯地，另外以高濃度P型擴散層與閘極絕緣膜，及閘極構成之容量元件。爲得1 0 f F之容量値，相對於3 . 5 n m之閘極絕緣膜，1 μ m 2之活性領域即可。依本實施形態製造之電晶體，係具有和上述實施形態 1製造之電晶體完全一樣之直流特性。此例中，習知 S 0 I電晶體觀測到之基板浮遊效應等諸現象完全未出現。又，源·汲極電流之閘極電壓依存性之斜率，次臨界係數以1 0 n s寬脈沖測定時爲6 2 m v /位，和同一閘極尺寸之習知構造SOI· MOS之値80mv/位比較可實現極小之特性。直流測定顯示和習知構造S 0 I · Μ〇S之値完全一樣之特性。即，本實施形態之構成僅對於過渡特性改善發揮極大效果。 <實施形態4 > 圖1 2 ( b )爲本發明第4實施形態之半導體積體電路之電路構成圖，圖1 5爲其完成平面圖，圖1 6爲完成斷面圖，圖1 7爲本實施形態之半導體積體電路所得反相器電路之延遲時間特性。又，上述平面圖，即圖1 5之符號表示對應斷面圖，即圖1 6之同樣部位。實施形態4，爲取代實施形態2之電晶體Μ N而設容本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -36- — — ιίϊιιι — — 夂 ' · I I I 丨 I I 訂- 11!1 — - i (請先閱讀背面之注意事項再填寫本頁) 472396 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（34 ) 量元件之C Μ 0 S之例。於實施形態4，係依實施形態2製造半導體積體電路。及形成上述容量元件’實施形態4採用以下工程。即’ 在實施形態2之閘極絕緣膜5形成工程前，（1 )對 η Μ ◦ S活性領域之一部分選擇性注入Β離子將該領域設爲與S Ο I層3同傳導型且高濃度之領域6。（ 2 )對 ρ Μ 0 S活性領域之一部分選擇性注入Ρ離子形成η型高濃度領域，並將之設於η型S ◦ I層3 1內。以後之基本製程則依實施形態2實施。本實施形態之半導體積體電路之反相器特性示於圖 1 7。於圖1 7，縱軸爲由C Μ 0 S反相器時間與下降時間之平均算出之反相器延遲時間，橫軸爲電源電壓。負荷容量C L爲1 p F。本實施形態中，R S之電阻値及 CGB之容量値分別設爲100ΚΩ、200ΚΩ、及5 f F、1 0 f F。本實施形態之反相器之延遲特性和一般之S i基板及S 0 I基板上製造之習知型反相器比較，可得高速之延遲時間特性。因此，當電源電壓越低，該延遲間越獲得高速。就定量而言，在電源電壓2 V時，爲一般 S 1基板上之習知型反相器之延遲時間之8 0 %，在 0 . 8 V之電源電壓時可實現一般S i基板上之習知型反相器之延遲時間之6 0 %之高速化。另一方面，爲方便比較，以S ◦ I基板爲例，S 0 I基板上之習知型反相器，當負荷容量爲1 P F大時，不受電源電壓影響，僅能改善至一般S l基板上之反相器之延遲時間之9 5 %程度。 I — III.I - I'l I I ^ ^ * I I I--II ----— II--i (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -37- 472396 A7 _________ B7 經濟部智慧財產局員工消費合作社印製五、發明說明（35 ) 本實施形態之反相器中，容量元件C G B P及 C G B N ’係使基板電位從動於閘極輸入電位上昇或下降以使臨界値電壓爲過渡可變。界定過渡可變之時間常數，於nMOS係由RSN及CGBN之積決定，於PMOS 係由R S P及C G B P之積決定。最大電流値等直流動作特性均爲觀察到有任何影響。就動態特性而言，電阻或容量値太大時，基板電位之變動無法從動於輸入過程，導致依存於使用頻率，延遲時間變化等不穩定性。不致產生不穩定性之容量値，在電阻R S爲1 Μ Ω以下時爲2〜1 ◦ f F左右。爲得1 〇 f F之容量値，對3 . 5 n m之閘極絕緣膜只要有1 μ m 2之活性領域即可。即，依本實施形態，爲實現高速之延遲特性所需佔有面積之增加分可抑制於 1 0 %以下。又，本實施形態中，電阻R S N及R S P ’對於過渡動作，直流動作之基板電位控制均爲必需。於電晶體之通道領域，原理上附加有基板閘間容量，但此爲由閘極絕緣膜容量與空乏層容量之串接構成，因此無法構成爲具有使基板電位從動於閘極輸入電位效果之使上述値之容量値不受直流特性影響者。因此，與上述容量成分並聯配置’對直流特性不具影響之容量元件C G B N、C G B P之存在，對於實現大負荷驅動能力之本實施形態之構成爲必需者〇於本實施形態及上述實施形態3 ’爲有效控制基板電位，達成低電壓、高速動作，容.量元件、電阻元件、及基 I ϋ 1— n >·1 n 1_· 11 n n λ I 0 1 n n .^1 I n^OJ 1· 1 ϋ i— n I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -38- 472396 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（36 ) 本電晶體之間需維持以下關係。即，相對於將待驅動之負荷容量C L以電晶體之源·汲極電流I 〇 s除之之驅動時間常數’基板電位控制時間常數C G . R S積（或C G N _ RSN、及CGP_ RSP積）需設爲較大。此條件爲相對開關時間將基板電位被控制之時間加長設定，使高速動作機能更有效之條件。又，動作頻率之倒數，即相對於動作時間，C G . R S積（或C G N · R S N、及C G P • R S P積）被要求小於動作頻率之倒數。如此乃因，當基板電位控制時間常數C G . R S積（或C G N · R S N 、及C G P · R S P積）變大時，相對於次一開關輸入將產生過程之故。 <實施形態5 > 圖1 8 ( a )爲本發明第5實施形態之半導體積體電路之電路構成，圖1 9爲完成平面圖，圖2 0〜圖2 1爲製程斷面圖。各斷面圖爲沿平面圖（圖1 9)之a b c之斷面。圖2 2爲完成斷面圖。又，圖1 9之平面圖之符號對應各斷面圖之同樣部位。實施形態5爲取代實施形態1之電阻元件R S，改配置p Μ 0 S電晶體Μ P 3之例。η Μ 0 S電晶體Μ N 2之配置同實施形態1 ，達成相同效果。Μ Ρ 3係同實施形態 1之電阻元件R S，作爲將處於非導通狀態之電晶體 Μ Ν 1之基板所儲存電荷快速放至接地電位線者。關於電荷放電，依本實施形態之構成，和上述實施形態比較’可 II I I —----I I I ' - ----I I I 訂--------- (請先閱讀背面之注意事項再填寫本頁) 表紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚) _ 39 : 472396 A7 B7 五、發明說明（37 ) (請先閱讀背面之注意事項再填寫本頁) 從動於閘極輸入信號，更高速地，穩定性良好地從動於基板電位，使臨界値電壓可變。此乃因電荷放電路徑電阻可構成爲更低電阻。本實施形態之半導體積體電路，除p Μ 0 S電晶體 Μ Ρ 3之形成以外，均依上述實施形態之製造。於實施形態5，在與構成η Μ 0 S活性領域之S Ο I 層3爲同一之S Ο I層領域之一部分選擇性形成η型 S 〇 I領域3 1。此場合下，離子注入條件和實施形態2 之條件相同即可。接著，依實施形態2製造淺高濃度η型擴散層7、Ρ型S Ο I層3領域中之深高濃度η型擴散層 1 0及η型S Ο I層3 1領域之深高濃度Ρ型擴散層 1 0 3及1 0 4。淺高濃度η型擴散層7，係和閘極絕緣膜5、閘極6、η型S Ο I層3領域之閘極6以自動整合之關係構成。Ρ型S Ο I層3領域之深濃度η型擴散層 1 0係和閘極側壁絕緣膜8以自動整合之關係構成。經濟部智慧財產局員工消費合作社印製此處，最終預定爲與電晶體Μ Ν 1之基板端Β Ν之連接用之領域中，係不形成上述深高濃度η型擴散層1 0，僅配置淺高濃度η型擴散層7 (圖2 0 )。由圖2 0之狀態起，繼續實施形態2之製程，實施聞極保護絕緣膜1 4之沈積’所要位置之開孔1 2 ' 13、 1 3 1。開孔形成後，對S Ο I層3及3 1選擇性蝕刻。開孔1 2、13、1 3 1分別配置於汲極擴散層領域、基板端子Β Ν連接領域、源極領域。開孔1 2、1 3 1中’ 看情況亦可省略S Ο I層之蝕刻（圖2 1 )。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） .4〇 - 472396 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（38 ) 圖2 1之狀態之後，和實施形態2同樣地，形成包含配線保護絕緣膜2 0、汲極1 9、源極1 8之電極配線，製成本實施形態之半導體積體電路（圖22)。本實施形態製造之半導體積體電路，和實施形態1之電晶體同樣，於直流及脈沖測定中可消除基板浮遊效應引起之不穩定性、耐壓降低等諸現象。又，源·汲極電流之閘極電壓依存特性之斜率，亦大略可達成理論値之6 2 m v /位之極小値。本例可實現低電壓、低漏電流特性。 <實施形態6 > 圖1 8 ( b )爲本發明第6實施形態之半導體積體電路之電路構成，圖2 3爲完成平面圖。實施形態6，亦適用將η Μ 0 S構成之實施形態5變更爲相反傳導型之PMOS，而構成爲CMOS反相器。本實施形態中，電晶體Μ N 1及Μ P 1構成之反相器之輸入端由1 V下降爲0 V，Μ Ρ 1成爲導通狀態， ΜΝ1成爲非導通狀態之過程中，ΜΡ2、 MP3亦成導通狀態，Μ Ν 2、Μ Ν 3成爲非導通狀態。據此，Μ Ρ 1 之基板端Β Ρ之電位，因輸出電位而由1 V降至0 . 4 V 。此時Μ Ν 1之基板端Β Ν之電位亦偏移降至負電位。即，當流入Μ Ρ 1之霄流越是大電流時，Μ Ν 1之非導通狀態係朝漏電流減少之方向變化各個臨界値電壓。結果，本實施形態之反相器之輸出特性，和一般S i基板、及 S 0 I基板上製造之習知型反相器比較，可得高速之上昇 (請先閱讀背面之注意事項再填寫本頁) 裝------ 訂---------線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 -41 - 472396 A7 B7 五、發明說明（39 ) 特性。待測定反相器之輸入端由Ο V上昇至1 V，Μ N 1成導通狀，ΜΡ1成非導通狀過程中，ΜΝ2、 ΜΝ3亦成導通狀，Μ Ρ 2、Μ Ρ 3成非導通狀態。據此，Μ Ν 1之基板端Β Ν之電位由Ο V上昇至0 . 6 V。此時Μ Ρ 1之基板端Β Ρ之電位亦偏移上昇至1 V以上之電位。因此’ 流入Μ Ν 1之電流越是大電流時，Μ Ρ 1之非導通狀態朝漏電流減少之方向改變各臨界値電壓。結果，本實施形態之反相器之輸出特性，和一般S i基板、及S 0 I基板上製造之習知反相器比較，可得高速下降特性。在驅動1 P F之大負荷容量之條件下，依本實施形態之反相器’藉由MN2、 MN3、 MP2、 MP3之附加，僅帶來通道寬換算爲1 0 %以下佔有面積之增加即可實現高速、高驅動能力之特性。又，本實施形態之Μ N 3、Μ P 3，在Μ Ρ 1、 Μ Ν 1成爲非導通階段，係作爲使基板端Β Ρ、或Β Ν之儲存電荷放電之用。此舉可使非導通狀態之臨界値電壓絕對値上昇，使漏電流減少。本實施形態之反相器，和實施形態2之反相器比較，基本上直流特性’及脈沖動作中之低電壓、高速動作特性不變，且僅以電晶體取代電阻元件進行基板儲存電荷之放電即可改善高速動作特性。實施形態6之半導體積體電路之製造方法，係和實施形態2相同。佈局因Μ Ν 3及Μ Ρ 3之附加而需如圖2 3 所示變更。上述變更，關於η Μ 0 S領域係同實施形態5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ - (請先閱讀背面之注意事項再填寫本頁) -裝 ----訂----- 經濟部智慧財產局員工消費合作社印製 472396 A7 B7 五、發明說明（40 ) ’關於p Μ 0 S領域只需將該η Μ 0 S領域之傳導型構成爲相反之配置即可。 (請先閱讀背面之注意事項再填寫本頁) <實施形態7 > 圖2 4 ( a )爲本發明第7實施形態之半導體積體電路之電路構成，圖2 5係完成平面圖，圖2 6爲沿平面圖之ab之完成斷面圖。又，圖24(a)、圖25中以相同符號表示相同部位。實施形態7中，以η Μ 0 S電晶體Μ N 3取代實施形態5之ρ Μ 0 S電晶體Μ Ρ 3。上述Μ Ν 3之閘極取代電晶體Μ Ν 1之閘極而接汲極端。即，本實施形態中，係在構成基本電晶體Μ Ν 1之同一 S Ο I層3活性領域之一部分以η Μ ◦ S取代ρ Μ ◦ S。經濟部智慧財產局員工消費合作社印製實施形態7之半導體積體電路之製造方法係同實施形態1之製造方法。本實施形態中，以電晶體Μ Ν 3之配置取代電子元件R S，爲將Μ Ν 3之閘極6 1連接Μ Ν 1之汲極擴散層1 0而於閘極6 1上之開孔1 7 2，及對該開孔部之積層膜之塡充、配線金屬膜1 9 0、 1 9 1之與源極之連接等被依所要之電路構成實施。依上述製造方法，及配置構成製造之實施形態7之半導體積體電路，在電晶體Μ Ν 1之高性能化有效。本例可得和實施形態5之電晶體相同之改善效果。和實施形態5 之不同效果在於’不必在同一 S Ο I活性領域將η Μ 0 S 及ρ Μ 0 S混合配置，不必要嚴密之定位控制。 -43 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 472396 Α7 Β7 經濟部智慧財產局員工消費合作社印製五、發明說明（41 ) <實施形態8 > 圖2 4 ( b )爲本發明第8實施形態之半導體積體電路之電路構成圖，圖27爲完成平面圖。圖24 (b)、圖2 7之和以前相同之符號表示相同部位。實施形態8，亦適用於將η Μ ◦ S相關之上述實施形態7之構成變更爲相反傳導型之ρ Μ 0 S，而設計成 CMO S反相器構成者。本實施形態中，電晶體Μ Ν 1及Μ Ρ 1構成之反相器之輸入端由1 V下降爲〇 V，Μ Ρ 1成爲導通狀態， Μ Ν 1成爲非導通狀態之過程中，因輸出電力由1 V遷移至Ο V之途中，Μ Ρ 2成導通狀態，Μ Ρ 3成非導通狀態。又，Μ Ν 2成爲非導通狀態，Μ Ν 3成爲導通狀態。據此，Μ Ρ 1之基板端Β Ρ之電位，因輸出電位而由1 V降至0 . 4 V。此時Μ Ν 1之基板端Β Ν之電位亦偏移降至負電位。即，當流入Μ Ρ 1之電流越是大電流時，Μ Ν 1 之非導通狀態係朝漏電流減少之方向變化各個臨界値電壓。結果，本實施形態之反相器之輸出特性，和一般S 1基板、及S ◦ I基板上製造之習知型反相器比較，可得低電壓動作且高速之上昇特性。基本反相器之輸入端由Ο V上昇至1 V，Μ Ν 1成導通狀，Μ Ρ 1成非導通狀過程中，因輸出電位由〇 V遷移至1 V之途中，故Μ Ν 2亦成導通狀，Μ Ν 3成非導通狀態。又，Μ Ρ 2成非導通狀態，Μ Ρ 3成導通狀態。據此，ΜΝ1之基板端ΒΝ之電位由0V上昇至〇 · 6V。此 (請先閲讀背面之注意事項再填寫本頁) 裝--------訂---------線..！本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -44 - 472396 Α7 Β7 五、發明說明（42 ) 時Μ P 1之基板端B P之電位亦偏移上昇至1 V以上之電位。因此，流入Μ N 1之電流越是大電流時，Μ P 1之非導通狀態朝漏電流減少之方向改變各臨界値電壓。結果，本實施形態之反相器之輸出特性，和一般S :基板、及 S 0 I基板上製造之習知反相器比較，可得低電壓動作且高速下降特性。上述低電壓且高速之反相器特性係和實施形態6之反相器特性爲同一特性。和實施形態6之反相器之差異點爲，不必在同一 S Ο I活性領域將η Μ 0 S及 Ρ Μ 0 S混合配置，嚴密之定位控制不必要。 <實施形態9 > 圖2 8爲本發明第9實施形態之半導體積體電路說明之電路構成路，本實施形態，係將實施形態2之半導體積體電路適用於N A N D電路或Ν 0 R電路之例。於實施形態9，係以3輸入N A N D電路爲例。取代 nMO S之串接而將pMO S串接所得之NAND電路亦完全同樣適用。於實施形態9，於閘極施加1個輸入，互爲串接之基本電晶體群配置於同一 S 0 I層活性領域。閘極共用之各ρ Μ 0 S基本電晶體配置於互爲獨立之S 0 I 層活性領域。此處，係於各S 0 I層活性領域介由1個電阻元件將電晶體之基板端與接地電位線予以連接之構成。本例係依實施形態2之構成及製造方法。又，依據實施形態2，於各S 0 I層活性領域將輸出端與該基板端連接般令1個補助電晶體於上述各基本電晶體並列配置。補助電 (靖先閱讀背面注意事項再填寫本頁」 Μ------ 訂---------, 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -45- 472396 Α7 Β7 五、發明說明（43 ) 晶體之閘極接並聯之基本電晶體之閘極。在基本電晶體串接之領域將該補助電晶體串接，兩端接基板端及輸出端。上述補助電晶體，和基本電晶體之通道長比較爲1 / 1 0 以下之構成一事，就寄生容量增加之抑制、及高速動作保證之觀點而言爲較好。實施形態9之半導體積體電路係作爲N A N D電路動作，但是，和實施形態2之反相器同樣地，基本電晶體之臨界値電壓因各補助電晶體之動作，於導通電晶體朝降低，於非導通電晶體朝上昇般從動於輸入電位而爲可變。依此，即使於低電源電壓條件下，亦可實現大電流化，可實現和實施形態2記載之反相器之高性能化同程度之極高速且漏電流少之N A N D電路動作。就直流特性言，可同時實現大電流特性及低漏電流特性。 <實施形態1 0 > 圖2 9爲本發明第1 0實施形態之半導體積體電路說明之電路構成圖。本實施形態係將實施形態4之半導體積體電路適用於NAND電路或NOR電路之例。實施形態1 0，和實施形態9同樣爲3 N A N D電路之例。關於取代η Μ 0 S之串接而將p Μ 0 S串接所得之 N A N D電路亦完全同樣適用。本實施形態中η Μ 0 S及 ρ Μ 0 S，於各基本電晶體均依互爲分離之每一 S ◦ I層活性領域配置。於各S 0 I層活性領域，基本電晶體之基板端介由電阻元件接源極端，介由容量元件接閘極輸入端本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -1, , ---— II I I ·1111111· 經濟部智慧財產局員工消費合作社印製 -46- 472396 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（44 ) 而構成1單位。此處’上述容量元件係如實施形態3及4 記載般與基本電晶體之閘極容量成分爲不同成分，對基本電晶體之直流特性不致有影響。實施形態1 0之半導體積體電路，係作爲N A N D電路動作，但和實施形態4之反相器同樣地，基本電晶體之臨界値電壓因容量元件之作用而從動於閘極電位，藉由基板電位上昇或下降，使導通電晶體朝降低方向，非導通電晶體朝上昇般僅於過渡狀態爲可變。依此，即使於低電源電壓條件下亦可實現大電流化，實現和實施形態2之反相器之高性能化同程度之極高速且漏電流少之N A N D電路動作。支配基板電位之過渡變動時間常數的容量電阻積之最適條件可爲實施形態3或4之條件。 <實施形態1 1〉圖3 0爲本發明第1 1實施形態之半導體積體電路之電路構成圖。實施形態1 1，係於實施形態1 0之半導體積體電路中，將電阻元件置換爲與基本電晶體爲相反導電型之補助電晶體之構成，適用N A N D電路或N 0 R電路之例。補助電晶體之閘極接並接之各基本電晶體之閘極，上述插入之補助電晶體，當基本電晶體爲導通狀態時成爲非導通，當基本電晶體爲非導通時成爲導通。亦即，本實施形態之補助電晶體，和實施形態1 0之電阻元件同樣地，在基本電晶體切換爲非導通階段時快速將基板儲存電荷排放掉，快速消除開關特性之過程’使更高速之動作爲可 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -47- 472396 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（45 ) 能。本實施形態係以基本電晶體、容量元件及補助電晶體構成1單位，爲適用N A N D電路之例。但是，亦適用於上述1單位不串接，而以PMOS之1單位及nM〇S之 1單位構成反相器之構成。依此，可實現低電壓、且超高速之反相器動作。 <實施形態1 2 > 圖3 1爲本發明第1 2實施形態之半導體積體電路之電路構成圖。實施形態1 2係於實施形態1 1之半導體積體電路中，將補助電晶體以相反導電型置換之構成，爲適用N A N D電路或N 0 R電路之例。補助電晶體之閘極接輸出端。實施形態1 2之N A N D電路開關特性之高速化特性，係藉由從動於閘極輸入信號使基板電位變動之容量元件之作用，來達成和實施形態1 0同樣高速之開關特性。實施形態1 2之補助電晶體，和實施形態1 1之補助電晶體爲相同作用，藉由快速排出開關後之基板儲存電荷，快速消除開曜特性之經歷，使更高速動作爲可能。又，實施形態1 2中，和實施形態1 1比較，改善之點在於不必於同一 S Ο I活性領域混合配置η Μ 0 S及p Μ 0 S，嚴密之定位控制不需要。 <實施形態1 3 > 圖3 2爲本發明第1 3實施形態之半導體積體電路之電路圖。實施形態1 3係將實施形態5及6之半導體積體本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -48- I — — — — — — — — I I I I — β ·111—111 ^^ - (請先閱讀背面之注意事項再填寫本頁) 472396 A7 B7 五、發明說明（46 ) (請先閱讀背面之注意事項再填寫本頁) 電路適用於N A N D電路或N 0 R電路之例。實施形態 1 3，係於實施形態9之半導體積體電路中，取代電阻元件而改配置與基本電晶體爲相反導電型之補助電晶體。補助電晶體之閘極接基本電晶體之輸入閘極端，補助電晶體，係和實施形態1 2之半導體積體電路中之補助電晶體同樣作用，將開關後之基板儲存電荷快速排出，快速消除開關特性之經歷，而使更高速動作爲可能。本實施形態之半導體積體電路係作爲N A N D電路動作，但和實施形態6 之反相器同樣地，基本電晶體之臨界値電壓因各補助電晶體之作用，於導通電晶體係朝降低，於非導通電晶體係朝上昇般從動於輸入電位而可變。據此，即使於低電源電壓條件亦可實現大電流化，實現和實施形態6之反相器之高性能化同程度之極高速且漏電流少之N A N D電路之動作。直流特性亦可同時實現大電流，及低漏電流特性。 <實施形態1 4 > 經濟部智慧財產局員工消費合作社印製圖3 3爲本發明第1 4實施形態之半導體積體電路之電路構成圖。本實施形態係將實施形態7、及8之半導體積體電路適用於N A N D電路或N 0 R電路之例。於實施形態1 3之半導體積體電路中，附加之補助電晶體爲與基本電晶體相反導電型之電晶體，相對於此，實施形態1 4係構成爲同一導電性電晶體，將該附加電晶體之閘極接輸出端者。實施形態1 4之半導體積體電路係作爲N A N D電路 -49 - 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） 472396 A7 B7 五、發明說明（47 ) (請先閱讀背面之注意事項再填寫本頁) 動作，但和實施形態1 3之N A N D電路同樣地，基本電晶體之臨界値電壓因補助電晶體之作用，於導通電晶體朝降低方向’非導通電晶體朝上昇方向從動於輸入電位而可變。依此，即使於低電源電壓條件下亦可實現大電流化，實現和實施形態8之反相器之高性能化同程度之極高速且漏電流少之N A N D電路動作。對於直流特性，可同時實現大電流、及低漏電流特性。又，和實施形態1 3比較，實施形態1 4改善之點爲，在同一 S Ο I活性領域不必混入η Μ 0 S及p Μ 0 S之配置，嚴密之定位控制不必要。 <實施形態1 5 > 圖3 4爲本發明第1 5實施形態之半導體積體電路之電路構成圖，圖3 5爲完成平面圖。實施形態1 5係將本發明之基本槪念適用於具開關機能，源·汲極關係可任入置換之傳送電路，以實現低電壓、高速動作化者。相對於實施形態1爲源·汲極非對稱構造，本實施形態爲源•汲極對稱構造，爲可適用傳送電路者。經濟部智慧財產局員工消費合作社印製圖3 4中，附加於基本電晶體Μ Ν 1之補助電晶體 Μ Ν 3、電阻元件R S Ν 2係和圖1之Μ 2及R S爲相同者。爲使本發明之基本槪念適用於傳送電路，本實施形態中於源極側附加補助電晶體Μ Ν 2，於汲極側附加電阻元件R S Ν 1成爲源·汲極對稱構成。於實施形態1，補助電晶體Μ Ν 3係構成圖4之配置於b c間之鍵型閘極之一部分，本實施形態中，補助電晶 -50- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 472396 Α7 Β7 五、發明說明（48 ) (請先閱讀背面之注意事項再填寫本頁) 體Μ N 2及Μ N 3係分別由配置於圖3 5之c d間及a c 間之T字型閘極之一部分構成。補助電晶體M n 2及 Μ Ν 3之附加產生之佔有面積增加爲1 〇 %以下，通道寬爲基本電晶體之通道寬之1/1 〇以下即可。與ΜΝ 1之基板端之連接，可依實施形態1，藉由及於埋入絕緣膜之 s 〇 I層3之開孔1 3及1 3 7以及埋入該開孔部之積層金屬膜使淺η型高濃度擴散層7與S Ο I層3短路予以實施。電阻元件R S Ν 2及R S Ν 3，係以實施形態1之源極擴散層底面及埋入絕緣膜間之S ◦ I層爲電流路徑，形成於及於源極連接孔之領域的電阻成分。經濟部智慧財產局員工消費合作社印.製又，傳送電路中源極及汲極之作用因端子信號而成爲可變，因此，信號爲低電位側之高濃度擴散層被識別爲源極’僅源極側之電阻元件作用，汲極側之電阻元件被忽視般進自動切換被要求。滿足上述規格之手法爲，本實施形態之半導體積體電路中，施加有高電位之汲極擴散層底部之電阻元件路徑因汲極空乏層之擴散自動被遮斷。與圖 3 5之基本電晶體ΜΝ 1爲相反導電型之接合型場效電晶體係將上述電阻元件路徑之汲極側路徑自動遮斷作用以等效表示者，源極側之電阻元件與接合型場效電晶體之串接電阻之電氣特性可單純僅以電阻元件之特性決定。圖3 4表示之實施形態1 5之傳送電路中，基本電晶體Μ Ν 1設爲導通，閘極施加有輸入之階段，補助電晶體 ΜΝ 2及ΜΝ 3亦成導通，ΜΝ 1之基板端電位上昇至源 •汲極電壓之1 / 2電位，臨界値電壓被降低，即使於低 -51 - 本纸張尺度適用中國國家標準（CNS)A4規格（2丨Ο X 297公釐） 472396 Α7 Β7 五、發明說明（49 ) (請先閱讀背面之注意事項再填寫本頁) 閘極電壓亦可流通大電流。當基本電晶體Μ N 1成非導通狀態時，補助電晶體Μ Ν 2、Μ Ν 3亦成非導通，有必要使Μ Ν 1之基板端儲存之電荷快速排出，除去輸入信號之經歷過程。基板電荷之排出係介由連接低電位之源/汲極端之任一端之電阻元件R S Ν 2或R S Ν 3施行，可消除基板浮遊現象。即，依本實施形態，藉由補助電晶體 Μ Ν 2、Μ Ν 3之作用，可使基本電晶體之臨界値電壓從動於輸入信號而爲可變，實現低電壓，且具超高速延遲特性之傳送電路，且可完全消除S 0 I電晶體特有之基板浮遊效應之產生。 <實施形態1 6 > 經濟部智慧財產局員工消費合作社印製圖3 6爲本發明第1 6實施形態之半導體積體電路之電路構成。和實施形態1 5同樣，實施形態1 6爲適用傳送電路之例。本實施形態爲源·汲極對稱構造，爲使電晶體之臨界値電壓可變，係使用實施形態3之閘極基板端子間容量元件之附加使閘極輸入從動之基板電位可變構造。容量元件C G Β Ν依實施形態3製造。和圖3 6之電阻元件R S Ν 2及R S Ν 3等效電路表示之接合場效電晶體係和實例1 5爲同一。即，本實施形態中’源極端及汲極端之任一中電位低者自動作爲源極，僅接該源極端之電阻元件之路徑對基板儲存電荷之排出有效’另一電阻元件路徑則因汲極空乏層之擴散自動被遮斷。本實施形.態之傳送電路’基本電晶體之臨界値電壓因 -52- 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） 472396 Α7 Β7 經濟部智慧財產局員工消費合作社印製五、發明說明（50 ) 容量元件C G B N之存在而可變，可實現低電壓且具超高速延遲特性之傳送電路，且S 0 I傳送特有之基板浮遊效應之產生亦完全消除。 <實施形態1 7 > 圖3 7及圖3 8爲本發明第1 7實施形態之半導體積體電路之電路構成圖，及第1 7實施形態說明用之隨機動態存取記憶體（D R A Μ )之構成圖。依實施形態1 6，製造由構成傳送電路之基本電晶體QT、及使QT之基板電位從動於字元線輸入而可變之容量元件C G Β、及公知之D R A Μ製造方法製造之記憶儲存用容量元件C S構成之D R A Μ之主要部分，即1記憶單位（記憶格）。亦即，記憶格係由本發明之1個半導體裝置Q Τ及1個容量元件C S之串接構成，連接資傳傳送線之位兀線5 2、及輸出入控制之字元線5 1。此D R A Μ，其記憶格係以行列狀配置之記憶格陣列5 6，及控制用周邊電路構成，而周邊電路亦由本發明第1〜第1 6實施形態之半導體積體電路構成。爲減少記憶格選擇之位址信號端子數，將列位址信號及行位址信號移離或多重化。R A s及c A S分別爲脈沖信號，控制時脈產生器5 3及5 4將位址信號分送至行解碼器6 3及列解碼器6 1。依據經由緩衝電路之位址緩衝器5 7、5 8分送至行解碼器6 3及列解碼器6 1之位址信號，來選擇特定字元線及位元線。各位元線接正反器型放大器之感測放大器6 2，將由記憶格讀出之信號放 ---------- I I ------I I I I I 訂·111111 ^^· (請先，閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A‘l規格（210 X 297公釐） -53- 472396 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（51 ) 大。藉由脈沖信號W E控制寫入時脈產生器來控制寫入與讀出之切換。D爲寫入、讀出之信號。本實施形態之半導體積體電路中，控制用周邊電路，及記憶格陣列均可消除基板浮遊效應。決定D R A Μ之消費電力的記憶格之再生特性，於1 6 M b i t (百萬位元 )d彳思體構成下’最壞爲Ο · 8秒，和習知比較，約提昇 1 0倍。又，關於電源電壓，與一般S i基板製造之習知型D R A Μ以1 . 8 V動作時之存取時間同等之特性，本實施形態之D R A Μ可以1 . 2 V之低電源電壓實現。以 1 · 8 V之同一電源電壓比較時，和S Ο I基板製造之習知D R A Μ比較，可實現存取時間減少3 0 %以上之高速性特性。上述高速動作化可考慮爲起因於可變效果構成之電晶體之大電流化產生者。 <實施形態1 8 > 圖3 9及4 0分別爲本發明第1 8形態之半導體積體電路之電路構成圖，及第1 8實施形態說明用之S R A Μ (靜態隨機存取記憶體）之構成圖。依實施形態2製造包含以2組反相器爲1對之S R A Μ之記憶格的S R A Μ。此S R A Μ中，1記憶單位之記憶格如圖3 9所示，係由本發明之2組互補型Μ 0 S及信號之輸出入控制之2 個Μ 〇 S (稱爲傳送Μ 0 S )構成。此S R A Μ ’記憶格 6 7、6 8係由行列狀配置之記憶格陣列7 4及控制用周邊電路構成，但周邊電路亦由本發明之半導體積體電路構 --------Ί — 丨！ --I-----訂·1111 — 11_ ^^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -54- 472396 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（52 ) 成。本實施形態之構成基本上和實施形態1 7爲相同，但爲圖S R A Μ之高速性、低消費電力性，設位址遷移檢測器7 〇 ’藉產生之脈沖控制內部電路。又，爲圖位址緩衝器6 9至解碼器7 8止之電路之高速化，行解碼器由前置解碼器7 1及主解碼器7 6等2段構成。又，7 2、73 爲等化器。晶片選擇器7 9，係爲回避信號C S及W Ε之資訊寫入、及讀出時之資料競合，且使寫入與讀出之週期時間大略相等以實現高速性之電路者。又，7 7及7 8爲列解碼器，8 0爲輸入緩衝器，8 1爲感測放大器，8 2 爲輸出緩衝器，8 3爲列位址緩衝器。圖3 9中，傳送Μ ◦ S之Μ Τ 1、Μ Τ 2係以一般構造之η Μ 0 S構成，但就製程之一貫性，及基板浮遊效應之消除，甚而低電壓高速動作化之觀點而言，以圖3 6所示實施形態1 6之電晶體構成爲較好。以實施形態1 6之電晶體構成傳送Μ 0 S之S R A Μ亦同時製造。又，圖3 9中，6 4爲字元線，6 5、6 6爲位元線，6 7、6 8爲記憶格領域。本實施形態之半導體積體電路中，Ρ Μ 0 S、 η Μ 0 S之任一均未觀測到基板浮遊效應引起之諸問題。而且，關於電源電壓，和一般S 1基板製造之習知 .S R A Μ以1 · 8 V動作時之存取時間相同之特性，於本實施形態之S R A Μ可以1 · 2 V之低電源電壓實現。以 1 . 8 V之同一電源電壓比較時，和S Ο I基板製造Ζ習知S R A Μ比較’存取時間可減少3 0 %以上，可實現高 _本紙張尺度適用中國國家標準（CNS)A4規格（2.10 X 297公釐） .55 - I II I ! I I I . I----1 — 訂--------- (請先_閱讀背面之注意事項再填寫本頁) 472396 Α7 Β7 五、發明說明（53 ) 速化。上述高速動作化可考慮爲臨界値電壓可變效果之構成電晶體之大電流化產生者。 (請先閱讀背面之注意事項再填寫本頁) 〈寶施形態1 9 > 因此爲本發明其他實施形態之半導體積體電路之電路構成。本實施形態關於以本發明之半導體積體電路構成之信號傳送處理裝置者。特別是關於非同步傳送方式（ A T Μ交換器）之信號傳送處理裝置。本發明之半導體積體電路’使用於請求項第1〜16及18項記載之半導體積體電路。圖4 1中’藉光纖8 4以超高速、且序列傳送之資訊信號，於圖中8 5表示部分轉換爲電氣信號（〇 / Ε轉換 )’且介由並列化（S / Ρ轉）裝置導入半導體積體電路 (BFMLS I ) 86。該 BFMLS I 86 較好爲本發明之形態1〜8之任一記載之半導體積體電路。經濟部智慧財產局員工消費合作社印製於此半導體積體電路附加號碼處理之電氣信號被序列化（P / S轉換）、及光信號化（Ε / 0轉換），於光纖 9 0輸出。上述B F M L S I由多工器（M U X )、緩衝記憶體（B F Μ )、及分離器（D M U X )構成。該 B F M L S I係由具記憶體控制L S I 8 6及空位址分割控制機能之L S I (空位址F I F 〇記憶體L S I ) 8 9 控制。本信號傳送處理裝置係具將與待傳送地址無關被傳送之超高速傳送信號以超高速傳送至所要地址之開關機能的裝置。和輸入光信號之傳送速度比較，B F M L S I之 -56 - 本紙張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公釐） 472396 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（54 ) 動作速度顯著緩慢，無法將輸入信號直接切換，而採用將輸入信號暫時記憶，將記憶之信號切換後轉換爲超高速光信號並傳送至所要地址之方式。 B F M L S I之動作速度慢時，需要求大之記憶容量。本實施形態之A Τ Μ交換器中，B F M L S I由上述本發明之半導體積體電路構成，故和習知B F M L S I比較，動作速度提昇3倍。因此，和習知比較，B F M L S I 之記憶容量可減至約1 / 3。又，依本發明之適用，可減低A ΤΜ交換器之製造成本。 <實施形態2 0 > 以圖4 2之計算機構成圖說明本發明其他實施形態。本實施形態爲將本發明之半導體積體電路適用高速大型計算機之例。該高速大型計算機，處理指令或運算之處理器 5 0 0以多數個並接而成。本發明之半導體積體電路係使用請求項1〜1 8項中任一項記載之半導體積體電路。依本實施形態，因本發明之半導體積體電路較習知使用雙極性電晶體之積體電路有更高集積度，更便宜，處理指令或運算之處理器5 0 0，系統控制裝置5 〇 1 ，及主記憶裝置5 0 2等以1因爲1 0 m m〜3 0 m m之本發明之半導體積體電路構成，將由處理指令或運算之處理器 5 0 0，系統控制裝置5 0 1，及化合物半導體裝置構成之資料通信介面5 0 3實裝於同一陶瓷基板5 0 6。又’ 將資料通信介面5 0 3，及資料通信控制裝置5 0 4實裝本紙張尺度適用中國國家標準（CNSM4規格（210 X 297公釐〉 -57- n m ^^1 n n ί I I n n i anil n n 1^1 ^^1 一-0、 n n ^^1 I I (請先'閲讀背面之注意事項再填寫本頁) 472396 A7 B7 五、發明説明（） 55 於同一陶瓷基板5 0 7。將實裝有該陶瓷基板5 0 6、 5 0 7，及主記憶裝置5 0 2之陶瓷基板，實裝於尺寸1 邊約5 0 c m程度，或以下之基板，構成計算機之中央處理單元5 0 8。該中央處理單元5 0 8內之資料通信’或多數中央處理單元間資料通信，或與實裝有資料通信介面 5 0 3及輸出入處理器5 0 5之基板5 0 9間之資料通信，係介由圖中雙箭頭粗線所示光纖5 1 0進行。此計算機中，處理指令或運算之處理器5 0 0、系統控制裝置5 0 1、及主記憶裝置5 0 2等之本發明之半導體積體電路被並接，且低電壓化之消費電力減低、及高速動作爲可能。又，資料通信藉由光媒體進行，1秒間之指令處理次數可大幅增加。 <實施形態2 1 > 圖4 3爲本發明其他實施形態之電路構成圖。本實施形態2 1 ，係將本發明請求項1〜4 8項中任一項之半導體積體電路9 2及基板電位未控制之習知構成之半導體積體電路9 1連接構成半導體系統。此習知構成之半導體積體電路，其基板電位未被控制。圖4 3所示爲在負荷容量驅動部分使用本發明之反相器，邏輯電路部分以習知半導體積體電路構成之例。供連接關係相反之場合’或使用本發明之半導體積體電路作並接亦可。任一場合’僅於需要低消費電力、高速動作特性之電路構成部分使用本發明之半導體積體電路，另一方面，超高密度電路，例如附加面本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ~ -58- (請先閱讀背面之注意事項再填寫本頁) 、1Τ' 經濟部智慧財產局員工消費合作社印製 472396 經濟部智慧財產局員工消費合作社印製 A7 ____B7_____五、發明説明（） 56 積極力抑制必要之電路領域則使用習知電路構成。如此即可構築同時滿足超高密度半導體積體電路及超高速性、超低消費電力性之半導體系統。又，習知電路構成不必限定於邏輯電路、記憶電路、類比電路亦可。又，該習知電路不限定Μ 0 S型場效電晶體，以雙極性電晶體構成之半導體積體電路亦可。 <本發明之補充事項> 上述之本發明之2 0實施形態之例，係關於將作爲從基本電晶體之基板端排放儲存電荷之電阻元件或補助電晶體，一體構成於和基本電晶體爲同一半導體層領域之例。但是，上述各元件，依其製造方法、或系統構成之狀況不爲一體構成，而依另外之製程以等效電路方式形成爲和本發明同一構成，予以連接完成亦可。特別是，關於源極接合底部與埋入絕緣膜間之S 0 I層領域構成之電阻元件，和習知半導體積體電路製造方法相同地藉由半導體基板上領域之多晶半導體膜等構成亦未脫離本發明之精神，亦屬於本發明之適用範圍內。上述本發明各實施形態係針對從支持基板以埋入絕緣膜分離之單晶半導體（S 0 I )層所構成之半導體積體電路之說明例。_此乃因令臨界値電壓可變之半導體裝置或半導體積體電路之基本單位互相分離’’具獨立機能爲極容易之事，且佔有面積之增加可抑制在最小限之優位性所致。 .但是，依適用系統之規模，本發明亦適用在取代S 0 I層本紙張尺度適用中國國家標準（CNS > Α4規格（210X297公釐） ' -59 - (請先聞讀背面之注意事項再填寫本頁) 訂 472396 經濟部智慧財產局員工消費合作社印製 A7 B7_五、發明説明（） 57 而使用習知半導體基板內構成之ρ η接合分離產生之所謂 #分離使臨界値電壓可變之半導體裝置或半導體積體電路之基本單位互相分離之情況。依本發明，不存在有閘極.源極間電流路徑等不良漏電流路徑，可使S Ο I · Μ 0 s電晶體之臨界値電壓在導通狀態朝更大電流流通之方向，於非導通狀態則朝漏電流減少方向變化。因此，和習知S Ο I · Μ 0 S電晶體比較 ’本發明可實現大電流特性、且低電壓動作特性。又，本發明廣泛適用於單體電晶體構成之反相器、傳送電路、NAND電路、NOR電路、SRAM、 D R A Μ等半導體積體電路，可達成系統全體之低電壓化、低消費電力低、高速動作化。又，依本發明，相對於直流、脈沖之任一輸入，基板電位可控制於所要電位，因此，S 0 I基板上構成之半導體裝置之最大缺點之基板浮遊效應引起之臨界値電壓變動、電流電壓特性異常等瘤狀特性之產生、源·汲極耐壓降低現象等，在不變更既存半導體裝置之製造方法前提下可予以迴避。基本上不必變更製造方法一事，具有廉價製造半導體積體電路之大優點。因此，依本發明，藉廉價之製造方法可完全消除S 0 I基板上之c Μ 0 S之基板浮遊效應。依本發明，可提供具臨界値電壓可變特性，且可確保高速動作，更低電壓動作可能之s 0 I . Μ 0 S。 .依本發明，可以廉價製造方法提供滿足上述諸特性之本紙張尺度適用中國國家揉準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) -a -60 - 472396 Α7 Β7 經濟部智慧財產局員工消費合作社印製五、發明説明（） 58 所要半導體積體電路。圖面之簡單說明圖1 :本發明第1及第2實施形態之半導體積體電路之電路構成圖。 @ 2 :習知半導體積體電路之電路構成圖。 H3:習知半導體積體電路之平面配置圖。 Η 4 :本發明第1實施形態之半導體積體電路之完成平面圖。圖5 :本發明第1實施形態之半導體積體電路之斷面圖以製程順序表示之圖。圖6 :本發明第1實施形態之半導體積體電路之斷面圖以製程順序表示之圖。圖7 :本發明第1實施形態之半導體積體電路之斷面圖。圖8 :本發明第2實施形態之半導體積體電路之平面圖。圖9 :本發明第2實施形態之半導體積體電路之斷面圖。圖1 0 :本發明第2實施形態之半導體積體電路之時序輸出特性圖。圖1 1 :本發明第2實施形態之半導體積體電路之延遲時間特性圖。圖1 2 :本發明第2及第3實施形態之半導體積體電 (請先閲讀背面之注意事項再填寫本頁) -'β 本紙張尺度適用中國國豕標準（CNS ) Α4規格（210Χ297公釐） -61 - 472396 A7 B7 五、發明説明（） 59 經濟部智慧財產局員工消費合作社印製路之電路構成圖〇圖 1 3 :本發明第 3 實面圖 0 圖 1 4 :本發明第 3 實面圖 0 圖 1 5 :本發明第 4 實面圖〇圖 1 6 :本發明第 4 實面圖〇圖 1 7 :本發明第 4 實遲時間特性圖。圖 1 8 :本發明第 5 及路之電路構成圖〇圖 1 9 :本發明第 5 實面圖 0 圖 2 0 :本發明第 5 實面圖依製程順序表示之圖〇圖 2 1 :本發明第 5 實面圖依製程順序表示之圖 0 圖2 2 :本發明第 5 實面圖〇圖 2 3 :本發明第 6 實面圖〇圖 2 4 :本發明第 7 及本紙張尺度適用中國國豕標準（CNS ) A4規格（210 X 297公董）施形態之半導體積體電路之平施形態之半導體積體電路之斷施形態之半導體積體電路之平施形態之半導體積體電路之斷施形態之半導體積體電路之延第6實施形態之半導體積體電施形態之半導體積體電路之平施形態之半導體積體電路之斷施形態之半導體積體電路之斷施形態之半導體積體電路之斷施形態之半導體積體電路之平第8實施形態之半導體積體電 (請先閲讀背面之注意事項再填寫本頁) -62- 472396 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明説明（） 60 路之電路構成圖。圖2 5 :本發明第7實施形態之半導體積體電路之平面圖。圖2 6 :本發明第7實施形態之半導體積體電路之斷面圖。圖2 7 ··本發明第8實施形態之半導體積體電路之平面圖。、國2 8 :本發明第9實施形態之半導體積體電路之電路構成圖。圖2 9 :本發明第1 〇實施形態之半導體積體電路之電路構成圖。圖3 0 :本發明第1 1實施形態之半導體積體電路之電路構成圖。圖3 1 :本發明第1 2實施形態之半導體積體電路之電路構成圖。圖3 2 :本發明第1 3實施形態之半導體積體電路之電路構成圖。圖3 3 :本發明第1 4實施形態之半導體積體電路之電路構成圖。圖3 4 :本發明第1 5實施形態之半導體積體電路之電路構成圖。圖3 5 :本發明第1 5賓施形態之半導體積體電路之平面圖。圖3 6 :本發明第Ί 6實施形態之半導體積體電路之本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） · -63- (請先閲讀背面之注意事項再填寫本頁) 訂 472396 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明説明（） 61 電路構成圖。圖3 7 :本發明第1 7實施形態之動態隨機存取記憶單位格之電路構成圖。圖3 8 :本發明第1 7實施形態之動態隨機存取記憶裝置之構成圖。圖3 9 .本發明第1 8實施形態之靜態隨機存取記憶單位格之電路構成圖。圖4 0 :本發明第1 8實施形態之靜態隨機存取記憶裝置之構成圖。圖4 1 :本發明第1 9實施形態之非同步傳送模式系統之構成圖。圖4 2 :本發明第2 0實施形態之計算機之構成圖。圖4 3 :本發明第2 1實施形態之包含邏輯電路之電路構成圖。主要元件對照表 1 支持基板 2 矽氧化膜 3 單晶矽層 4 元件間分離絕緣膜 6 閘極 7 η型擴散層 · 8 側壁絕緣膜 9 源極擴散層 . (請先閱讀背面之注意事項再填寫本頁) 訂本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -64- 472396 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明説明（） 62 1 0 汲極擴散層 1 1 孔 1 2 孔 1 3 孔 1 4 保護絕緣膜 1 5 積層金屬膜 1 6 積層金屬膜 1 7 積層金屬膜 1 8 源極 1 9 汲極 2 0 配線保護絕緣膜 2 3 電源電位配線 2 2 輸出端配線 3 1 η型S 0 I層 5 1 字元線 5 2 位元線 5 3 時脈產生器 5 4 時脈產生器 5 5 行位址緩衝器 5 6 記憶格陣列 5 7 位址緩衝器 5 8 位址緩衝器 5 9 時脈產生器 6 0 列位址緩衝器 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -65- 472396 A7 B7 五、發明説明（）經濟部智慧財產局員工消費合作社印製 63 6 1 列解碼器 6 2 感測放大器 6 3 行解碼器 6 4 字元線 6 5 位元線 6 6 位元線 6 7 記憶格 6 8 記憶格 6 9 行位址緩衝器 7 0 位址遷移檢出器 7 1 等化器 7 2 等化器 7 3 等化器 7 4 記憶格陣列 7 5 記憶格陣列 7 6 行主解碼器 7 7 列解碼器 7 8 列解碼器 7 9 晶片選擇器 8 0 輸入緩衝器 8 L· 感測放大器 8 2 輸出緩衝器 8 3 位址緩衝器 8 4 光纖 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -66 - 472396 A7 B7五、發明説明（） 64 8 5 光纖 8 6 半導體積體電路 8 8 記憶體控制L S I 8 9 空位址F I F 0記憶體L S I 9 0 光纖 91 習知構造邏輯電路 9 2 本發明驅動器經濟部智慧財產局員工消費合作社印製 1 3 1 孔 1 7 2 孔 1 9 0 配線金屬膜 1 9 1 配線金屬膜 5 0 0 處理器 5 0 1 系統控制裝置 5 0 2 主記憶裝置 5 0 3 通信介面 5 0 4 通信控制裝置 5 0 5 輸出入處理器 5 0 6 陶瓷基板 5 0 7 陶瓷基板 5 0 8 中央處理單- 元 5 0 9 基板 5 1 0 光纖 Μ Ν 1 基本電晶體 Μ Ν 2 補助電晶體 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -67- 472396 A7 B7 五、發明説明（） 65 Μ N 3 補助電晶體 R S Ν 2 電阻元件 R S Ν 3 電阻元件 CGBN 容量元件 C S 容量元件 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -68 -

Claims

472396 ΑΒ Β8 C8 D8 經濟部智慧財產局員工消費合作社印製六、申請專利範圍 1 . 一種半導體積體電路，其特徵爲：具有第1導電型之第1 Μ ◦ s型場效電晶體，及第1 導電型之第2 Μ 0 S型場效電晶體而構成1單位之半導體裝置 > 上述1單位之半導體裝置之裝置基板係與其他半導體裝置分離，藉由至少包含上述1單位之半導體裝置的半導體裝置群構成電路，且上述第2 Μ 0 S型場效電晶體之閘極接上述第1 Μ 0 S型場效電晶體之閘極，上述第2 Μ 0 S型場效電晶體之汲極接上述第1 Μ 0 S型場效電晶體之汲極，上述第2 Μ 0 S型場效電晶體之源極介由第1 Μ 0 S型場效電晶體之裝置基板，及電阻元件連接上述第 1 Μ ◦ S型場效電晶體之源極。 2 · —種半導體積體電路”其特徵爲：具有1個Μ 0 S型場效電晶體，及容量元件而構成1 單位之半導體裝置，上述1單位之半導體裝置之裝置基板係與其他半導體裝置分離，藉由包含至少上述1單位之半導體裝置之半導體裝置群構成電路，且上述容量元件之一方電極接上述Μ 0 S型場效電晶體之閘極，上述容量元件之另一方電極介由上述Μ 0 S型場效電晶體之裝置基板，及電阻元件連接上述Μ 0 S型場效電晶體之源極。 3 . —種半導體積體電路，其特徵爲：具有第1導電型之第1 Μ 0 S型場效電晶體，第1導電型之第2 Μ 0 S型場效電晶體及第2導電型之第3 Μ 0 S型場效電晶體而構成1單位之半導體裝置，上述1 單位之半導體裝置之裝置基板係與其他半導體裝置分離， (請先閲讀背面之注意事項再填寫本頁) 訂- 本紙張尺度適用中國國家標準（CNS ) Α4规格（210Χ297公釐） -69- 472396 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍藉由至少包含上述1單位之半導體裝置的半導體裝置群構成電路，且上述第2 Μ 0 S型場效電晶體之閘極接上述第 1 Μ ◦ S型場效電晶體之閘極，上述第2 μ 0 S型場效電晶體之汲極接上述第1 Μ 0 S型場效電晶體之裝置基板，上述第3 Μ 0 S型場效電晶體之閘極接上述第2 Μ 0 S型場效電晶體之閘極，上述第3 Μ 0 S型場效電晶體之汲極接上述第1 Μ 0 S型場效電晶體之裝置基板，上述第3 Μ 0 S型場效電晶體之源極接上述第1 μ 0 S型場效電晶體之源極。 4 .如申請專利範圍第3項之半導體積體電路，其中上述第3M0S型場效電晶體爲第1導電型，上述第 3電晶體之閘極接上述第1 μ 0 S型場效電晶體之汲極。 5 .如申請專利範圍第1項之半導體裝置電路，其中上述各半導體裝置，係由該半導體積體電路之支持基板被以絕緣膜分離，而且互相以絕緣膜分離而構成。 6 .如申請專利範圍第2項之半導體裝置電路，其中上述各半導體裝置，係由該半導體積體電路之支持基板被以絕緣膜分離，而且互相以絕緣膜分離而構成。 7 .如申請專利範圍第3項之半導體裝置電路’其中上述各半導體裝置，係由該半導體積體電路之支持基板被以絕緣膜分離，_而且亙相以絕緣膜分離而構成。 8 ·如申請專利範圍第4項之半導體裝置電路，其中上述各半導體裝置，係由該半導體積體電路之支持基板被以絕緣膜分離，而且互相以絕緣膜分離而構成。本紙張尺度適用中國國家標準（CNS > Α4規格（210X297公釐） i n^— j i i m· ί I (請先閲讀背面之注^'項再填寫本頁) -70- 472396 Α8 Β8 C8 D8 六、申請專利範圍 9 . 一種半導體積體電路，其特徵爲：於該半導體積體電路之支持基板具有至少將第1基板領域及第2基板領域作電氣分離之領域，上述第1基板領域具有第1 Μ 0 S型場效電晶體及第2 Μ 0 S型場效電晶體，上述第2基板領域具有第3 Μ 0 S型場效電晶體及第 4 Μ 0 S型場效電晶體，以至少具有上述第1至第4 Μ 0 S '型場效電晶體而構成1單位之半導體裝置’藉由至少包含上述1單位之半導體裝置的半導體裝置群構成電路，且上述第2 Μ 0 S型場效電晶體之閘極接上述第1 Μ 0 S型場效電晶體之閘極，上述第2 Μ 0 S型場效電晶體之汲極接上述第1 Μ 0 S型場效電晶體之汲極，上述第 2 Μ 0 S型場效電晶體之源極介由第1 Μ 0 S型場效電晶體之裝置基板，及第1電阻元件連接上述第1 Μ 0 S型場效電晶體之源極，且上述第4 Μ 0 S型場效電晶體之閘極接上述第3 Μ 0 S型場效電晶體之閘極，上述第4 Μ 0 S 型場效電晶體之汲極接上述第3 Μ 0 S型場效電晶體之汲極，上述第4 Μ ◦ S型場效電晶體之源極介由上述第3 Μ〇S型場效電晶體之裝置基板及第2電阻元件接上述第 3 Μ 0 S型場效電晶體之源極。 1 0 · —種半導體積體電路，其特徵爲：於該半導體積體電路之支持基板具有至少將第1基板領域及第2基板領域作電氣分離之領域，上.述第1基板領域具有第1導電型之第1 Μ 0 S型場效電晶體及第1容量元件，上述第2基板領域具有第2導電型之第2 Μ 0 S型本紙張尺度適用中國國家揉準（CNS ) Α4規格（210Χ2?7公釐） --------.裝-- (請先閲讀背面之注意事項再填寫本頁) 訂經濟部智慧財產局員工消費合阼钍印製 -71 - 472396 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作杜印製六、申請專利範圍場效電晶體及第2容量元件，以至少具有上述第1、第2 Μ 0 S型場效電晶體及第1、第2容量元件構成1單位之半導體裝置’藉由至少包含上述1單位之半導體裝置的半導體裝置群構成電路，且上述第1容量元件之一方電極接上述第1 Μ 0 S型場效電晶體之閘極，上述第1容量元件之另一方電極介由上述第1 Μ 0 S型場效電晶體之裝置基板’及第1電阻元件接上述第1 Μ 0 S型場效電晶體之源極’且上述第2.容量元件之一方電極接上述第2Μ0 S型場效電晶體之閘極，上述第2容量元件之另一方電極介由上述第1 Μ 0 S型場效電晶體之裝置基板，及第2電阻元件接上述第1 Μ 0 S型場效電晶體之源極。 1 1 . 一種半導體積體電路，其特徵爲：於該半導體積體電路之支持基板具有至少將第1基板領域及第2基板領域作電氣分離之領域，上述第1基板領域具有第1導電型之第1 Μ 0 S型場效電晶體、第1導電型之第2 Μ 0 S型場效電晶體、及第2導電型之第3 Μ 0 S型場效電晶體，上述第2基板領域具有第2導電型之第4M0S型場效電晶體、第2導電型之第5M0S型場效電晶體及第1導電型之第6 Μ 0 S型場效電晶體’以至少具有上述第1至第6 Μ 0 S型場效電晶體構成1單位之半導體裝置，藉由至少包含上述1單位之半導體裝置的半導體裝置群構成電路，且上述第2 Μ 〇 S型場效電晶體之閘極接上述第1 Μ 0 S型場效電晶體之閘極’上述第2 Μ〇S型場效電晶體之汲極接上述第1 Μ 0 S型場效電晶 (請先閱讀背面之注意事項再填寫本頁) 裝. -0. 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -72- 472396 A8 B8 C8 ____ D8 六、申請專利範圍體之汲極’上述第2 Μ 〇 s型場效電晶體之源極接第1 Μ 0 S型場效電晶體之裝置基板，上述第2 μ 〇 S型場效電晶體和第1 Μ 0 S型場效電晶體共用裝置基板，且上述第4 Μ 0 S型場效電晶體之閘極接上述第1 μ 〇 S型場效電晶體之間極’上述第4 Μ 0 S型場效電晶體之汲極接上述第1 Μ 0 S型場效電晶體之汲極，且上述第5 μ 0 S型場效電晶體之閘極接第1 Μ 0 S型場效電晶體之閘極，上述第5 Μ 0 S型場效電晶體之汲極接第4 μ 0 S型場效電晶體之裝置基板’上述第5 Μ 0 S型場效電晶體之源極接上述第4 Μ 0 S型場效電晶體之源極。 1 2 ·如申請專利範圍第1 1項之半導體積體電路，其中上述第3M0S型場效電晶體爲第〗導電型，上述第 3電晶體之閘極接第1電晶體之汲極，且上述第6 Μ 0 S 型場效電晶體爲第2導電型，上述第6電晶體之閘極接上述第1電晶體之汲極。 . 經、滑部智慧財產局員工消費合作社印製 l^n In - 1 I - I .^^1^1 m n I 1^1 mi ^^ (請先聞讀背面之注意事項再填寫本頁) 1 3 .如申請專利範圍第9項之半導體積體電路，其中上述各半導體裝置，係由該半導體積體電路之支持基板被以絕緣膜分離，而且互相以絕緣膜分離而構成。 1 4 .如申請專利範圍第1 0項之半導體積體電路， .其中上述各半導體裝置，係由該半導體積體電路之支持基板被以絕緣膜分離，而且互相以絕緣膜分離而構成。本紙張尺度適用中國國家祿準（CNS ) Α4規格（210 X 297公釐） ' -73- 6 9 3 2 7 4 ABCD 經濟部智慧財產局員工.消費合作社印製六、申請專利範圍 1 5 .如申請專利範圍第1 1項之半導體積體電路，其中上述各半導體裝置，係由該半導體積體電路之支持基板被以絕緣膜分離，而且互相以絕緣膜分離而構成。 1 6 .如申請專利範圍第1 2項之半導體積體電路，其中上述各半導體裝置，係由該半導體積體電路之支持基板被以絕緣膜分離，而且互相以絕緣膜分離而構成。 1 7 · —種半導體積體電路，其特徵爲：以1個輸入端連接閘極之第1導電型之第1 Μ 0 S型場效電晶體，及第1導電型之第2 Μ 0 S型場效電晶體形成1組，具有多數輸入端對應之多數組電晶體，上述電晶體之各組中之該第1電晶體群共用基板端子而構成第1串聯連接，上述電晶體之各組中之該第2電晶體群共用基板端子而構成第2串聯連接，上述第1、及第2串聯連接之各個之一方端子同時連接輸出端，上述第1串聯連接之另 —方端子連接電源端，上述第2串聯連接之另一方纟而f力由電阻元件連接上述電源端及基板端而構成N A N D型鬧電路或N 0 R型閘電路之一部分。 1 8 . —種半導體積體電路，其特徵爲：將申請專利範圍第2或6項之半導體裝置多數個串聯連接，上述串聯連接之一方端子接輸出端，另一方端子連接電源端而構成N A N D型電路或N 0 R型電路之1部分 -------!'裝------訂------狄 (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家樣準（CNS > A4規格（210X297公嫠） -74- 472396 經濟部智慧財產局員工消費合作社印製 A8 B8§__六、申請專利範圍 1 9 ·如申請專利範圍第1 7項之半導體積體電路，其中上述電阻元件係以第2導電型之第3 Μ 0 S型場效電晶體置換而構成，上述第3電晶體之閘極接1個輸入端。 2 0 ·如申請專利範圍第1 9項之半導體積體電路，其中上述第3電晶體係以第1導電型之第3 Μ ◦ S型場效電晶體置換而構成，上述第3. Μ 0 S型場效電晶體之閘極接輸出端。 2 1 ·如申請專利範圍第1 7項之半導體積體電路，其中共用裝置基板之端子而呈串聯連接之多數組電晶體群，及電阻元件係由該半導體積體電路之支持基板被以絕緣膜分離，而且由未共用裝置基板之端子之其他半導體裝置被以絕緣膜分離構成。 2 2 .如申請專利範圍第1 8項之半導體積體電路，其中上述各半導體裝置，係由該半導體積體電路之支持基板被以絕緣膜分離，而且互相以絕緣膜分離而構成。 2 3 .如申請專利範圍第1 9項之半導體積體電路，其中上述各半導體裝置，係由該半導體積體電路之支持基板被以絕緣膜分離，而且互相以絕緣膜分離而構成。 2 4 ,如申請專利範圍第2 0項之半導體積體電路， n I - ,( - I - n .. 裝— I I I I I 訂 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家梯準（CNS ) A4規格（210X297公釐） -75- 472396 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作社印製六、申請專利範圍其中上述各半導體裝置，係由該半導體積體電路之支持基板被以絕緣膜分離，而且互相以絕緣膜分離而構成。 2 5 . —種半導體積體電路，其特徵爲：具有具連接於第1 Μ 0 S型場效電晶體之閘極的閘極之第2、及第3 Μ 0 S型場效電晶體，上述第2電晶體之源極及汲極分別接上述第1電晶體之源極及基板端子，上述第3電晶體之源極、及汲極分別接上述第1電晶體之基板端子，及汲極。 2 6 · —種半導體積體電路，其特徵爲：具有分別以具第1導電型之第1 Μ ◦ S型場效電晶體之源極、及汲極控制之第2導電型的第2及第3電晶體，上述第2電晶體之源極介由第1電阻元件連接上述第1電晶體之源極，上述第2電晶體之汲極連接上述第1電晶體之基板端子，上述第3電晶體之源極連接上述第1電晶體之基板端子，上述第3電晶體之汲極介由第2電阻元件連接上述第1電晶體之汲極。 2 7 .如申請專利範圍第2 6項之半導體積體電路，其中在上述第1電晶體之閘極與基板端子間附加容量元件〇 2 8 .如申請專利範圍第1、2、5、6、 9、 10 、13、 14、 17、 18、 21、 22,或26項中任一項之半導體積體電路，其中 (請先閱讀背面之注意事項再填寫本貰) 裝· -*· 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -76- 472396 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 _____________ D8、申請專利範圍上述電阻元件係以半導體薄膜構成。 2 9 .如申請專利範圍第5、6、 13、 14、2 1 、2 2 ’或2 6項中任一項之半導體積體電路，其中上述電阻元件係由構成電晶體之單晶半導體層構成。 3 〇 ·如申請專利範圍第1、2、5、6、9、 10 、13、 14、 17、 18、 21、 22，或26項中任一項之半導體積體電路，其中上述電阻元件具有5 0 0. Κ Ω以下，1 Κ Ω以上之値〇 3 1 .如申請專利範圍第1、5、 1 7或2 1項之半導體積體電路，其中上述第2電晶體之臨界値電壓之絕對値係設定爲較上述第1電晶體之臨界値電壓之絕對値爲低。 3 2 .如申請專利範圍第3、4、7、8、 19、 2〇、 23、 24或25項之半導體積體電路，其中上述第2及第3電晶體之臨界値電壓之絕對値設定爲較上述第1電晶體之臨界値電壓之絕對値爲低。 3 3 .如申請專利範圍第9或1 3項之半導體積體電路，其中上述第2及第4電晶體之臨界値電壓之絕對値設定爲較上述第1及第3電晶體之臨界値電壓之絕對値爲低。 3 4 ·如申請專利範圍第1 1、 12、 1 5、或1 6 項之半導體積體電路，其中上述第2、第3、第5、及第6電晶體之臨界値電壓本紙張尺度適用中國Ϊ家標準（CNS ) A4規格（210X297公釐） ---------Μ------訂.------i (請先閲讀背面之注意事項再填寫本頁) -77- 472396 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作杜印製々、申請專利範圍之絕對値設定爲較上述第1及第4電晶體之臨界値電壓之絕對値爲低。 3 5 .如申請專利範圍第1、 5、 1 7或2 1項Z半導體積體電路，其中上述第2電晶體之通道寬爲上述第1電晶體之通道寬之1 / 5以下， 3 6 .如申請專利範圍第3、4、7、8、 19、 2 0、2 3〜2. 5項中任一項之半導體積體電路，其中上述第2及第3電晶體之通道寬爲上述第1電晶體之通道寬之1/5以下。 3 7 .如申請專利範圍第9或1 3項之半導體積體電路，其中上述第2及第4電晶體之通道寬爲上述第1、及第3 電晶體之通道寬之1 / 5以下。 3 8 ·如申請專利範圍第1 ]_、 12、 1 5或1 6項中任一項之半導體積體電路，其中上述第2、第3、第5、第6電晶體之通道寬爲上述第1及第4電晶體之通道寬之1 / 5以下。 3 9 .如申請專利範圍第2 9項之半導體積體電路’ 其中上述電阻元件係由Μ ◦ S型場效電晶體之源·汲極接合及埋入絕緣膜間之單晶半導體層構成。 4 〇 . —種半導體積體電-路之製造方法，其特徵爲包含有： (請先閱讀背面之注意事項再填寫本頁) 裝- 、-'0. 本紙張尺度適用中國國家梯準（CNS ) Α4規格（2Ι0Χ297公釐） -78 - 472396 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合阼杜印製六、申請專利範圍在以厚絕緣膜從支持基板分離之具有第1導電型之單晶半導體層主表面介由薄絕緣膜形成閘極的工程；以上述閘極爲掩罩位置形成第2導電型之淺擴散層的工程；在上述淺擴散層所形成之一部分形成接合底面未及於上述厚絕緣膜之第2導電型之深源·汲極擴散層的工程；在上述僅形成有淺擴散層之單晶半導體層之一部分，及形成有深擴散層之單晶半導體層之一部分設置底部及於上述厚絕緣膜之開α的工程；.及在上述開口內形成導電性膜，使第1導電型領域與第2導電型領域短路的工程。 4 1 . 一種半導體積體電路，其特徵爲：申請專利範圍第9〜1 6項中任一項之半導體積體電路係以2對構成1單位之記憶裝置。 4 2 ·如申請專利範圍第2 5〜2 7項中任一項之半導體積體電路，其中在Μ 0 S型場效電晶體之1端之節點接容量元件，以構成1單位之記億裝置。 4 3 . 一種半導體積體電路，其特徵爲：藉由申請專利範圍第1〜3 8項中任一項之半導體積體電路構成非同步型傳送模式裝置。 4 4 . 一種半導體積體電路’其特徵爲：藉由申請專利範園第1〜3 8項或4 1〜4 2項中任一項之半導體積體電路構成處理器裝置。 4 5 .如申請專利範圍第1、2、 5、6、 17、 2 1、或2 6項中任一項之半導體積體電路’其中 ---------.1 .表------ΐτ------/\ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ29?公釐） -79- 472396 A8 Βδ C8 D8 六、申請專利範圍上述電阻7C件係由具線性或非線性特性之電阻性功能元件構成，且其電阻値和第丨電晶體之導電電阻比較’設定爲較大。 4 6 .如申請專利範圍第9、；[ 〇、 1 3，或1 4項中任一項之半導體積體電路，其中上述電阻元件係由具線性或非線性特性之電阻性功能元件構成’且其電阻値和第1及第3電晶體之導電電阻比較，設定爲較大.。 4 7 .如申請專利範圍第2、6、 10、 14、18 或2 2項中任一項之半導體積體電路，其中電晶體之源、汲極電流（I D S )、電阻元件之電阻値（R S )、容量元件之容量値（C G )，及驅動之負荷容量（C L )間之關係爲，C G及R S及I S D之積等於或大於C L。 4 8 .如申請專利範園第4 7項之半導體積體電路， -------,ίκ---^------訂------：知 (請先聞讀背面之注意事項再填寫本頁) 數倒之率頻作 -51^ 於大或於等積之 S R 及 G C 述上 ώι 其經濟部智慧財產局員工消費合阼杜印製本紙張尺度適用中國國家榇準（CNS ) Α4規格（210Χ297公釐） -80-