KR100345531B1 - 절연체 상 실리콘 cmos 회로의 기생 바이폴라 트랜지스터 영향 제거 회로 및 영향 제거 방법 - Google Patents

절연체 상 실리콘 cmos 회로의 기생 바이폴라 트랜지스터 영향 제거 회로 및 영향 제거 방법 Download PDF

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Abstract

본 발명은 SOI(silicon-on-insulator) CMOS로 구현되는 회로를 제공하기 위한 것으로, 이 회로는 활성화된 레벨로 기충전되는 제1 노드, 제1 노드 및 제2 노드 사이에 접속되는 제1 트랜지스터, 제2 노드 및 접지 전위 사이에 접속되는 제2 트랜지스터, 및 제2 노드에 연결되며 제2 노드가 상기 활성화된 레벨로 상승하지 못하도록 동작할 수 있는 제3 트랜지스터를 포함한다. 제3 트랜지스터는 제2 노드가 활성화된 레벨로 상승하지 못하도록 기생 바이폴라 영향을 방지한다. 기본적으로, 제3 트랜지스터는 제2 노드를 거의 접지 레벨로 유지한다.

Description

절연체 상 실리콘 CMOS 회로의 기생 바이폴라 트랜지스터 영향 제거 회로 및 영향 제거 방법{ELIMINATION OF SOI PARASITIC BIPOLAR EFFECT}
본 발명은 전자 회로에 관한 것으로, 보다 구체적으로, 절연체 상 실리콘(SOI) CMOS 회로에 관한 것이다.
n형 웰(well) 벌크 CMOS(상보형 금속 산화막 반도체)에서 n형 웰 트랜지스터의 소스 및 드레인은 p형 기판에 이온 주입되어 형성되고, p형 트랜지스터는 n형 웰에 이온 주입되어 형성된다. n형 웰은 p형 기판에 미리 이온 주입되어 형성된다. 소스의 확산 정전 용량은 소스 주변의 정전 용량 및 이온 주입층과 기판 사이의 영역의 정전 용량의 합으로 이루어지고, 드레인의 경우도 확산 정전 용량은 드레인 주변의 정전 용량 및 이온 주입층과 기판 사이의 영역의 정전 용량의 합으로 이루어진다.
절연체 상 실리콘(SOI) CMOS 구조에서, 매립 산화막은 트랜지스터 하부에 위치된다. 소스, 드레인 및 벌크는 기판 상의 매립 산화막에 의해 경계가 형성되고, 벌크(보디)는 플로팅(floating)된다. 이러한 구조형태(topology)는 소스 및 드레인의 확산 정전용량을 현저히 감소시킨다. 따라서, 상기 SOI CMOS 소자는 고속 및 저전력으로 동작할 수 있다. 또한, 상기 SOI CMOS 소자의 구조로 인해, 소프트 에러 민감도(soft error susceptibility)가 감소되고, 래치-업(latch-up)이 제거되며, 단채널 영향이 개선되어 상기 CMOS 소자의 문턱 전압이 낮게 설계될 수 있으며, 이로 인해 상기 소자의 동작 속도가 보다 증가된다.
SOI CMOS 기술이 이용 가능해짐에 따라, 고속 프로세서는 성능의 증가를 도모할 수 있다. 하지만, SOI와 관련하여 회로 설계 기술에 의해 극복되어야만 하는 몇 가지 문제가 있다. 기생 바이폴라 영향이 상기 SOI 관련 문제 중 하나이다. 도 1은 NMOS SOI 트랜지스터(100)의 단면도를 예시하고 있다. 매립 산화막(102)이 기판(101) 상에 증착된다. 다음에 p형 도핑 실리콘층(103)이 매립 산화막(102) 상에 증착되고 NMOS SOI 트랜지스터(100)의 벌크층으로 사용된다. 중앙의 p형 벌크 층(103) 및 산화막(107) 사이에 n+ 소스층(106)이 형성되며, n+ 드레인층(104)은 p형 벌크층(103) 및 산화막(105) 사이에 형성된다. p형 벌크층(103)의 상부에 게이트 산화막(108)이 증착되고, 다음에 게이트 전극(109)으로 동작하는 물질이 게이트 산화막(108)의 상부에 증착된다.
p형 벌크가 접지(ground)에 연결되는 벌크 CMOS 회로와 달리, 상기 p형 물질로 이루어지는 벌크층(103)은 플로팅되어 있다. 상기 SOI NMOS 소자(100)의 게이트는 도시되는 바와 같이 접지가 되면, 상기 SOI NMOS 소자(100)는 오프된다. Vdd가 드레인(104)에 인가되고, 소스는 플로팅된 상태를 유지한다. 이러한 조건이 장시간 지속되는 경우, 드레인(104)과 보디(103) 접합 누설 전류, 및 드레인 게이트 영역 근처의 충돌 이온화 발생은 결국 벌크층(103)을 Vdd로 충전시키고, 또한 소스(106)는 또한 소정 시간 이후에 Vdd로 플로팅된다. 스위치(S1)가 닫히는 경우, 소스(106)는 갑자기 접지 전위로 떨어진다. 이러한 순방향 바이어스가 벌크/소스 접합에 인가된다. 결과적으로, 드레인(104)(콜렉터), 벌크(103)(베이스), 및 소스 (106)(이미터)로 이루어지는 기생 바이폴라 트랜지스터가 턴온(turn on)되고, 게이트(109)가 접지에 연결되어 있어도 상기 SOI NMOS 트랜지스터(100)를 통해 전류가 흐르게 된다.
다음으로 도 2를 참조하면, SOI CMOS로 구현되는 레지스터 파일(register file) 내의 n 비트의 열(column)에 대한 종래 기술의 분산형 출력 멀티플렉서(200)가 예시된다. 간략하게, 단지 하나의 열 만이 도시된다. 범용 레지스터 파일은 64개 이상의 열 및 128개 이상의 행(row)을 구비할 수 있다.
동적 노드(dynamic node; 211)는 비트 라인(bit line)을 나타낸다. 판독 및 기록 포트의 수가 훨씬 많을 수 있지만, 단일 기록 및 단일 판독 포트의 메모리 셀(250)이 상세히 도시된다. 예시되는 다른 메모리 셀(217, 218)은 단지 블록도 형태로 도시된다.
레지스터 파일에서 포트 당 단지 하나의 행이 1회 판독 중에 액세스된다.예를 들면, 레지스터 파일이 행 당 64비트, 128 엔트리 및 6 판독 포트를 구비하는 경우, 임의의 판독 사이클 동안 1개 내지 6개의 행(상이한 포트는 동일 어드레스로부터 판독될 수 있음)이 판독될 수 있다. 개별 행은 각 사이클 마다 액세스될 수 있거나 또는 장시간 동안 액세스되지 않을 수 있다. 하지만, 개별 행은 판독 동작과 무관하게 기록될 수 있다.
메모리 소자는 트랜지스터들(203∼206)로 이루어진다. 메모리 셀(cell 0; 250)에 패스 트랜지스터(201, 202)를 턴온시키는 기록 어드레스(wr0_addr)가 발행되어 기록이 이루어진다. 참(true) 및 보수(complement) 기록 데이터는 각각 wrdata0 및입력단자에 제공되고 각각 패스 트랜지스터(201, 202)를 통해 상기 메모리 셀(250)에 전송된다. 차동 기록 동작이 수행된 후, PFET(207) 및 NFET(208)로 이루어지는 인버터(inverter)가 상보 데이터를 반전시키고, '1'이 상기 메모리 셀(250)에 기록되면 이후 분산형 출력 멀티플렉서(200)의 NFET(209)가 턴온된다.
분산형 출력 멀티플렉서(200)의 노드(211)는이 로우 논리값이기 때문에, PFET(223)를 턴온시키면서 하이 논리값으로 미리 충전된다(도 4의 동작 타이밍도 참조). 인버터(221)는 출력(dout)을 로우 논리값으로 만든다. 로우 논리값인 출력(dout)은 트랜지스터(222)를 턴온시키는데, 트랜지스터(222)는 일단 상기신호가 하이 논리값이 되면 노드(211)에 대한 기충전 상태를 유지한다. 나중에 판독 어드레스(rd_addr0)가 하이 논리값이 되는 경우, '1'이 이전의 기록 동작으로부터 메모리 셀(cell0; 250)에 표시되면, 노드(211)는 풀 다운(pull down) 되고 출력(dout)은 하이 논리값이 된다.
'0'이 메모리 셀(250)에 기록된 경우, 트랜지스터 소자(210)를 통한 풀 다운 경로는 트랜지스터 소자(209)가 턴오프되었기 때문에 차단된다. 판독 어드레스가 하이 논리값이 되는 경우, 노드(211)는 하이 논리값을 유지하고 출력(dout)은 로우 논리값을 유지한다. 트랜지스터 소자(209, 210)가 메모리 셀(cell0; 250)의 풀 다운 멀티플렉서를 나타내고, 트랜지스터 소자(215, 216)는 메모리 셀(cell1)에 대한 풀 다운 멀티플렉서를 나타내며, 트랜지스터 소자(220, 219)는 n번째 메모리 셀의 풀 다운 멀티플렉서를 나타낸다(모든 셀은 동일 열에 존재함). 인버터(207, 208) 와 연결되는 cell0_column0와 풀 다운 멀티플렉서(210, 209)만이 개시된다. 어레이 내의 모든 셀이 동일하게 작용하는 점이 이해되어야 한다.
이러한 설명에 대해, 트랜지스터 소자(210, 209)의 게이트 전극은 모두 로우 논리값이 되고, 이로 인해 트랜지스터가 모두 오프('0'이 메모리(cell0)에 기록되어 있음)되고, 노드(211)는 Vdd로 미리 충전된다. 이하 셀 데이터는 장시간 동안(500 피코초; 도 4 참조) '1'로 기록되지 않고, 판독 동작이 수행되지 않은 것으로 가정한다. 소자(210)의 벌크는 Vdd로 천천히 충전되고, 노드(212)는 Vdd 레벨로 드리프트 업(drift up) 된다. '1'이 메모리(cell0)에 기록되어 트랜지스터 소자(209)가 갑자기 턴온되면(도 4 참조), 노드(212)가 접지로 떨어진다. 결과적으로, 소자(210)의 벌크와 소스 사이의 pn 접합은 순방향으로 바이어스 되고 드레인(콜렉터), 벌크(베이스), 및 소스(이미터)로 이루어지는 소자(210)의 기생 바이폴라 트랜지스터를 턴온시킨다. 결과적으로 전류가 동적 노드(211)로부터 접지로 흐르게 된다.
단독 기생 바이폴라 트랜지스터는 너무 미약해서 동적 노드(211)를 방전시킬 수 없다. 하지만, 다수의 포트가 노드(211)에 연결되는 경우, 단독 기록 사이클에서 턴온된 이후 모든 포트가 기생 바이폴라 트랜지스터 영향을 동시에 나타낼 수 있다. 반 래치(half latch; 222)는 현재 너무 작아서 노드(211)의 기충전 상태를 유지하는데 충분한 전류를 공급할 수 없고, 출력(dout)이 '1' 레벨로 상승될 수 있다. 기충전 상태가 유지되어도, 노이즈 마진(noise margin)이 거의 감소된다. 그 결과로 주요 관심 사항이 되는 추가 전력 소모가 발생한다. 따라서, 본 기술 분야에는 기생 바이폴라 영향을 SOI 회로에서 제거하는 개선된 회로가 필요하다.
본 발명은 SOI(silicon-on-insulator) CMOS로 구현되는 회로에 있어서, 활성화된 레벨로 기충전되는 제1 노드, 제1 노드 및 제2 노드 사이에 연결되는 제1 트랜지스터, 제2 노드 및 접지 전위 사이에 연결되는 제2 트랜지스터, 및 제2 노드에 연결되며, 제2 노드가 상기 활성화된 레벨로 상승하지 못하도록 동작할 수 있는 제3 트랜지스터를 포함하는 회로를 개시한다. 제3 트랜지스터는 제2 노드가 활성화된 레벨로 상승하지 못하도록 기생 바이폴라 영향을 방지한다. 기본적으로, 제3 트랜지스터는 제2 노드를 거의 접지 레벨(접지 레벨 위의 문턱 전압일 수 있음)로 유지한다.
동적 회로 내의 본 발명의 다른 실시예에 있어서, 본 발명은 기충전된 노드를 제1 SOI CMOS 트랜지스터에 연결하는 단계, 제1 SOI CMOS 트랜지스터를 제2 노드에 연결하는 단계, 제2 노드를 제3 SOI CMOS를 통해 접지 전위에 연결하는 단계, 및 제2 노드가 기충전된 노드의 레벨로 상승하는 것을 방지하는 단계를 포함한다. 상기 방지 단계는 제2 노드를 기충전된 노드 레벨로 상승시키지는 기생 바이폴라 영향을 방지하도록 제3 트랜지스터를 제2 노드에 연결하는 단계를 포함한다.
본 발명의 또 다른 실시예에서, 분산형 멀티플렉서가 상기 기술된 방법에 따라 동작하도록 구성된다.
전술한 부분은 본 발명의 특징 및 기술적 장점을 보다 광의적으로 약술하였으므로 후속하는 본 발명의 상세한 설명이 양호하게 이해될 수 있다. 이하 본 발명의 청구범위의 요지를 형성하는 본 발명의 추가 특징 및 장점이 기술된다.
본 발명 및 그 장점의 보다 완벽한 이해를 위해, 첨부되는 도면을 참조하여 참조부호가 이하의 설명에 사용된다.
도 1은 SOI 트랜지스터를 예시하는 도면.
도 2는 종래 기술에 따른 분산형 출력 멀티플렉서를 예시하는 도면.
도 3은 본 발명에 따라 구성되는 분산형 멀티플렉서를 예시하는 도면.
도 4는 본 발명에 따른 동작 타이밍도를 예시하는 도면.
이하의 설명에서, 본 발명의 철저한 이해를 위해 여러 구체적인 상세한 설명이 개시된다. 하지만, 본 발명이 이러한 구체적인 상세 설명없이 실시될 수 있다는 점은 당업자에게는 명백하다. 달리 말하면, 공지의 회로가 불필요한 상세 설명으로 본 발명을 불명료하게 하지 않도록 블록도 형태로 도시된다. 대부분의 경우, 타이밍 고려 사항 등에 관한 상세한 설명은 본 발명의 완벽한 이해를 얻는데 불필요하고 관련 기술의 당업자 기술 범위 내에 있으므로 생략된다.
이하 도시된 구성 요소가 반드시 등축척으로 도시되지 않았고, 유사하거나비슷한 구성 요소는 여러 도면을 통해 동일한 참조 부호로 표시되는 도면을 참조하여 설명한다.
도 3을 참조하면, 본 발명에 따라 구성되는 분산형 멀티플렉서(300)가 예시된다. p 채널 소자(325)가 메모리 셀(cell0)에 부가되고, p 채널 소자(326)가 메모리 셀(cell1)에 부가되며, p 채널 소자(327)가 메모리 셀(celln)에 부가된다. 트랜지스터(325∼327)의 게이트 전극이 각각 rd_addr0 내지 rd_addrn 신호에 연결된다. 트랜지스터 소자(325∼327)의 소스 전극이 각각 접지에 연결되고, 드레인 전극은 각각 노드(312∼314)에 연결된다. 나머지 트랜지스터 소자(301∼323)는 이하 기술되는 점 이외에는 트랜지스터 소자(201∼223)와 마찬가지로 동작된다.
열이 판독 동작동안 활성화되지 않는 경우, rd_addr0 내지 rd_addrn 신호는 '0' 레벨에 있고, p 채널 소자(325∼327)는 온이 되어, 노드(312∼314)를 접지 전위 이상의 문턱 전압으로 유지한다. n 채널 소자가 인버터를 갖는 p 채널 소자로 대체할 수 있는데, n 채널 소자는 노드(312∼314)를 접지 레벨로 유지시킨다.
판독 어드레스 펄스의 지속 기간은 200 ∼400 피코초이므로 p 채널 소자는 대부분의 시간에 온이 된다. 이것은 노드(312∼314)가 Vdd로 플로팅될 수 없고, 1이 각각의 개별 셀에 기록되어 트랜지스터(309, 316, 및 319)를 턴온시켜도 소자(310, 315, 및 320) 내의 기생 바이폴라 트랜지스터가 턴온될 수 없는 것을 의미하는데, 어떠한 트랜지스터도 노드(312∼314)를 풀 다운시킬 수 없기 때문이다.
이 구성의 부가적인 긍정적 효과는 중간 노드(312∼314)가 이미 접지 전위에 가깝기 때문에 판독 동작 중 멀티플렉서 트리(tree)의 풀 다운을 가속시킨다는 점이다. 따라서, 판독 액세스 시간이 감소된다.
전술한 설명이 레지스터 파일 출력 멀티플렉서를 참조하였지만, 동일한 방법이 임의의 동적 회로에 적용된다.
본 발명 및 그 장점이 상세하게 기술되었지만, 다양한 수정, 대체 및 변경이 첨부되는 청구범위에 의해 한정되는 본 발명의 정신 및 범위를 벗어남이 없이 본 명세서에서 이루어질 수 있다는 점이 이해되어야 한다.
본 발명에 따르면 기생 바이폴라 영향을 방지하는 개선된 회로를 제공할 수 있다.

Claims (12)

  1. a) 활성화된 레벨로 기충전된 제1 노드와,
    b) 제2 노드와 상기 제1 노드 사이에 접속되고 오프 상태인 제1 트랜지스터와,
    c) 상기 제2 노드와 접지 전위 사이에 접속된 제2 트랜지스터와,
    d) 상기 제2 노드에 접속되어 상기 제2 노드의 활성화된 레벨로의 상승을 방지하는 제3 트랜지스터
    를 포함하고,
    상기 제3 트랜지스터는 기생 바이폴라 영향을 방지하여 상기 제2 노드가 활성화된 레벨로 상승하는 것을 방지하는 것인 절연체 상 실리콘(silicon-on-insulator; SOI) CMOS로 구현된 회로.
  2. 삭제
  3. a) 활성화된 레벨로 기충전된 제1 노드와,
    b) 제2 노드와 상기 제1 노드 사이에 접속된 제1 트랜지스터와,
    c) 상기 제2 노드와 접지 전위 사이에 접속된 제2 트랜지스터와,
    d) 상기 제2 노드에 접속되어 상기 제2 노드의 활성화된 레벨로의 상승을 방지하는 제3 트랜지스터
    를 포함하고,
    상기 제3 트랜지스터는 기생 바이폴라 영향을 방지하여 상기 제2 노드가 활성화된 레벨로 상승하는 것을 방지하는 것인 절연체 상 실리콘(silicon-on-insulator; SOI) CMOS로 구현된 회로.
  4. 제1항에 있어서, 상기 제2 트랜지스터는 오프 상태인 것인 절연체 상 실리콘 CMOS로 구현된 회로.
  5. a) 활성화된 레벨로 기충전된 제1 노드와,
    b) 제2 노드와 상기 제1 노드 사이에 접속된 제1 트랜지스터와,
    c) 상기 제2 노드와 접지 전위 사이에 접속된 제2 트랜지스터와,
    d) 상기 제2 노드에 접속되어 상기 제2 노드의 활성화된 레벨로의 상승을 방지하는 제3 트랜지스터
    를 포함하고,
    상기 제3 트랜지스터는 상기 제2 노드를 대략 접지 전위로 유지시키는 것인 절연체 상 실리콘(silicon-on-insulator; SOI) CMOS로 구현된 회로.
  6. 제4항에 있어서, 상기 제1 트랜지스터는 NFET이고, 상기 제2 트랜지스터는 NFET이며, 상기 제3 트랜지스터는 PFET로서, 상기 제3 트랜지스터의 게이트 전극은 상기 제1 NFET의 게이트 전극에 접속되고, 상기 제3 트랜지스터의 소스 전극은 접지 전위에 접속되며, 상기 제3 트랜지스터의 드레인 전극은 상기 제2 노드에 접속되는 것인 절연체 상 실리콘(silicon-on-insulator; SOI) CMOS로 구현된 회로.
  7. a) 활성화된 레벨로 기충전된 노드를 제1 SOI CMOS 트랜지스터에 접속시키는 단계와,
    b) 상기 제1 SOI CMOS 트랜지스터를 제2 노드에 접속시키는 단계와,
    c) 제3 SOI CMOS 트랜지스터를 통하여 상기 제2 노드를 접지 전위에 접속시키는 단계와,
    d) 상기 제2 노드가 기충전된 노드의 레벨로 상승하는 것을 방지하는 단계
    를 포함하고,
    상기 방지 단계는 제3 트랜지스터를 상기 제2 노드에 접속시키는 단계를 포함하며, 상기 제3 트랜지스터는 기생 바이폴라 영향을 방지하여 상기 제2 노드가 활성화된 레벨로 상승하는 것을 방지하는 것인 절연체 상 실리콘(silicon-on-insulator; SOI) CMOS 회로의 기생 바이폴라 트랜지스터 영향 제거 방법.
  8. 삭제
  9. a) 활성화된 레벨로 기충전된 제1 노드와,
    b) 제2 노드와 상기 제1 노드 사이에 접속된 제1 트랜지스터와,
    c) 상기 제2 노드와 접지 전위 사이에 접속된 제2 트랜지스터와,
    d) 상기 제2 노드에 접속되어 상기 제2 노드의 활성화된 레벨로의 상승을 방지하는 제3 트랜지스터
    를 포함하고,
    상기 제3 트랜지스터는 기생 바이폴라 영향을 방지하여 상기 제2 노드가 활성화된 레벨로 상승하는 것을 방지하는 것인 절연체 상 실리콘(silicon-on-insulator; SOI) CMOS로 구현된 멀티플렉서(MUX).
  10. 제9항에 있어서, 상기 제1 트랜지스터는 NFET이고, 상기 제2 트랜지스터는 NFET이며, 상기 제3 트랜지스터는 PFET로서, 상기 제3 트랜지스터의 게이트 전극은 상기 제1 NFET의 게이트 전극에 접속되고, 상기 제3 트랜지스터의 소스 전극은 접지 전위에 접속되며, 상기 제3 트랜지스터의 드레인 전극은 상기 제2 노드에 접속되는 것인 절연체 상 실리콘(silicon-on-insulator; SOI) CMOS로 구현된 멀티플렉서(MUX).
  11. 제10항에 있어서, 상기 제2 트랜지스터의 게이트 전극에 접속된 메모리 셀을 추가로 포함하는 것인 절연체 상 실리콘(silicon-on-insulator; SOI) CMOS로 구현된 멀티플렉서(MUX).
  12. 제11항에 있어서, 상기 제1 NFET의 게이트 전극은 판독 신호를 수신하고, 상기 제1 노드는 상기 멀티플렉서의 출력에 접속되는 것인 절연체 상 실리콘(silicon-on-insulator; SOI) CMOS로 구현된 멀티플렉서(MUX).
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