JP6369272B2 - 電源制御回路と半導体装置 - Google Patents

Description

本発明は、電源制御回路と半導体装置に関する。

半導体装置の消費電力を抑えるため、所定の回路ブロックへの電力供給を遮断するパワーゲーティングと呼ばれる手法が知られている（例えば、特許文献１を参照）。また、トランジスタのバックゲートにバイアス電圧を印加する技術が知られている（例えば、特許文献２，３，４を参照）。

特開２００８−３００６９６号公報 特開２００１−２３０６６４号公報 特開２００８−１０３９２７号公報 特開平７−２１２２１７号公報

図１は、回路ブロック２への電力供給をスイッチ１によって遮断するパワーゲーティングが行われる半導体装置１００の一例を示す構成図である。回路ブロック２内のトランジスタ３のバックゲートＢＧには、電源電圧ＶＤＤＬよりも高いバイアス電圧ＶＤＤＨが印加されている。スイッチ１がオンすると、疑似電源電圧ＶＶＤＤが電源電圧ＶＤＤＬと等しくなり、電源電圧ＶＤＤＬの電力が回路ブロック２に供給される（パワーゲーティング機能がオフ）。一方、スイッチ１がオンからオフに切り替わることによりパワーゲーティング機能がオンすると、回路ブロック２に印加される疑似電源電圧ＶＶＤＤが略零ボルトになるため、回路ブロック２への電力供給が遮断される。

しかしながら、トランジスタ３のバックゲートＢＧにはバイアス電圧ＶＤＤＨが印加されているため、疑似電源電圧ＶＶＤＤが略零ボルトになると、トランジスタ３のバックゲートＢＧとソースＳ又はドレインＤとの間に印加される電圧が大きくなる。その結果、トランジスタ３のバックゲートＢＧとソースＳ又はドレインＤとの間を流れるリーク電流が増大するため、パワーゲーティング機能がオンしていても、半導体装置の消費電力が大きくなる。

そこで、バックゲートにバイアス電圧が印加されるトランジスタを有する回路ブロックにパワーゲーティングを行う場合でも、低消費電力化が可能な、電源制御回路及び半導体装置の提供を目的とする。

一つの案では、
第１の電源部と、所定の回路ブロックに接続される第１のノードとの間に挿入される第１のスイッチと、
前記第１の電源部とは電圧値が異なる第２の電源部と、前記回路ブロック内のトランジスタのバックゲートに接続される第２のノードとの間に挿入される第２のスイッチと、
前記第１のノードと前記第２のノードとの間に挿入される第３のスイッチと、
前記第１のスイッチをオンするときは前記第２のスイッチをオンし且つ前記第３のスイッチをオフし、前記第１のスイッチをオフするときは前記第２のスイッチをオフし且つ前記第３のスイッチをオンする制御部とを備え、
前記第１のノードが、前記所定の回路ブロックの回路電流が流入する高電位側の電流経路に接続される疑似電源部、または前記所定の回路ブロックの回路電流が流出する低電位側の電流経路に接続される疑似電源部である、電源制御回路が提供される。

一態様によれば、半導体装置の消費電力の低減が可能である。

半導体装置の一例を示す構成図である。 半導体装置の一例を示す構成図である。 半導体装置の一例を示す構成図である。 半導体装置の動作の一例を示すタイミングチャートである。 半導体装置の一例を示す構成図である。 半導体装置の一例を示す構成図である。 トランジスタの特性の一例を示す図である。 トランジスタの特性の一例を示す図である。 トランジスタの特性の一例を示す図である。 半導体装置の一例を示す構成図である。 半導体装置の動作の一例を示すタイミングチャートである。 半導体装置の一例を示す構成図である。 半導体装置の一例を示す構成図である。

以下、実施形態を図面に従って説明する。

図２は、半導体装置１０１の一例を示す構成図である。半導体装置１０１は、例えば、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）である。半導体装置１０１は、回路ブロック１０と、電源制御回路２０とを備える。

回路ブロック１０は、パワーゲーティングの対象回路であり、少なくとも一つの電界効果トランジスタ１１を有する。電界効果トランジスタ１１は、例えば、ゲートＧと、ソースＳと、ドレインＤと、バックゲートＢＧとを有するＰチャネル型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである。

電源制御回路２０は、回路ブロック１０への電力供給を遮断するパワーゲーティングを制御する回路である。電源制御回路２０は、スイッチ３１と、スイッチ３２と、スイッチ３３と、制御部４０とを備える。

スイッチ３１は、電源５０とノード５１との間に挿入される第１のスイッチの一例である。スイッチ３１は、例えば、電源５０とノード５１との間に直列に接続される半導体スイッチング素子である。

電源５０は、第１の電源部の一例であり、例えば、電源電圧ＶＤＤＬの直流電力を供給可能な低電源電位部である。電源５０は、例えば、電源端子、電源配線又は電源パターン等の導電部である。電源電圧ＶＤＤＬは、電源５０と接地電源５２との間の電位差である。

接地電源５２は、接地電圧ＶＧＮＤを有するグランドであり、例えば、接地端子、接地配線又は接地パターン等の導電部である。接地電源５２は、回路ブロック１０から流出する回路電流が流れる低電位側の電流経路に接続され、例えば、電界効果トランジスタ１１のドレインＤに直接又は間接的に接続される。

ノード５１は、所定の回路ブロック１０に接続される第１のノードの一例である。ノード５１は、例えば、回路ブロック１０に接続される疑似電源部であり、疑似電源端子、疑似電源配線又は疑似電源パターン等の疑似導電部である。ノード５１は、回路ブロック１０に流入する回路電流が流れる高電位側の電流経路に接続され、例えば、電界効果トランジスタ１１のソースＳに直接又は間接的に接続される。回路ブロック１０は、ノード５１と接地電源５２との間に接続される。

スイッチ３２は、高バイアス電源５３とノード５４との間に挿入される第２のスイッチの一例である。スイッチ３２は、例えば、高バイアス電源５３とノード５４との間に直列に接続される半導体スイッチング素子である。

高バイアス電源５３は、電源５０とは電圧値が異なる第２の電源部の一例である。高バイアス電源５３は、例えば、電源５０よりも電圧値が高い高電源電位部であり、高バイアス電源電圧ＶＤＤＨの直流電力を供給する。高バイアス電源５３は、例えば、電源端子、電源配線又は電源パターン等の導電部である。高バイアス電源電圧ＶＤＤＨは、高バイアス電源５３と接地電源５２との間の電位差であり、電源電圧ＶＤＤＬよりも高い電圧である。

ノード５４は、回路ブロック１０内の電界効果トランジスタ１１のバックゲートＢＧに接続される第２のノードの一例である。ノード５４は、例えば、電界効果トランジスタ１１のバックゲートＢＧにバイアス電圧ＶＢＧを印加可能な電圧印加部であり、端子、配線又は導電パターン等の導電部である。

スイッチ３３は、ノード５１とノード５４との間に挿入される第３のスイッチの一例である。スイッチ３３は、例えば、ノード５１とノード５４との間に直列に接続される半導体スイッチング素子である。

制御部４０は、スイッチ３１をオンするときはスイッチ３２をオンし且つスイッチ３３をオフし、スイッチ３１をオフするときはスイッチ３２をオフし且つスイッチ３３をオンする制御部の一例である。制御部４０は、スイッチ３１，３２，３３のそれぞれをオンオフする制御信号を出力する回路である。

スイッチ３１のオンにより、ノード５１の疑似電源電圧ＶＶＤＤは、電源電圧ＶＤＤＬになるので、回路ブロック１０には電源電圧ＶＤＤＬが印加される。これにより、電源電圧ＶＤＤＬの電力が回路ブロック１０に供給されるので、回路ブロック１０に対するパワーゲーティング機能はオフする。また、スイッチ３１がオンするときは、スイッチ３２はオンし、且つ、スイッチ３３はオフする。したがって、ノード５４のバイアス電圧ＶＢＧは、高バイアス電源電圧ＶＤＤＨになるので、電界効果トランジスタ１１のバックゲートＢＧに高バイアス電源電圧ＶＤＤＨをバイアスすることができる。

一方、スイッチ３１のオフにより、ノード５１の疑似電源電圧ＶＶＤＤは、接地電圧ＶＧＮＤになるので、回路ブロック１０には略零ボルトが印加される。これにより、回路ブロック１０には給電されないので、回路ブロック１０に対するパワーゲーティング機能はオンする。また、スイッチ３１がオフするときは、スイッチ３２はオフし、且つ、スイッチ３３はオンする。これにより、ノード５４のバイアス電圧ＶＢＧは、疑似電源電圧ＶＶＤＤと等しい電圧になる。スイッチ３１のオフにより、疑似電源電圧ＶＶＤＤは、接地電圧ＶＧＮＤになるので、バイアス電圧ＶＢＧは、接地電圧ＶＧＮＤになる。したがって、電界効果トランジスタ１１のバックゲートＢＧに接地電圧ＶＧＮＤをバイアスすることができる。

このように、スイッチ３１のオフにより回路ブロック１０に対するパワーゲーティング機能がオンしているときは、電界効果トランジスタ１１において、ソースＳおよびドレインＤは、接地電圧ＶＧＮＤになり、バックゲートＢＧも、同じ接地電圧ＶＧＮＤとなる。よって、バックゲートＢＧとソースＳとの間の電圧及びバックゲートＢＧとドレインＤとの間の電圧は略零ボルトになるので、バックゲートＢＧとソースＳとの接合部及びバックゲートＢＧとドレインＤとの間の接合部に流れるリーク電流を抑えることができる。したがって、半導体装置１０１の低消費電力化が可能である。

また、スイッチ３２のオフのとき、スイッチ３３はオンであるため、電界効果トランジスタ１１のバックゲートＢＧは、フローティング電位とはならずに、疑似電源電圧ＶＶＤＤ（この場合、スイッチ３１がオフのため、接地電圧ＶＧＮＤ）に固定される。したがって、ノイズが電界効果トランジスタ１１のバックゲートＢＧ又はノード５４に重畳しにくくなり、当該ノイズによるラッチアップの発生を抑えることができる。

図３は、半導体装置１０２の一例を示す構成図である。上述の半導体装置１０１と同様の構成及び効果についての説明は、上述の説明を援用する。半導体装置１０２は、回路ブロック１２と、電源制御回路２１とを備える。

回路ブロック１２は、図２の回路ブロック１０の具体例である。回路ブロック１２は、ＰＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１４とを有する組み合わせ回路の一例である。なお、ＰＭＯＳトランジスタとは、Ｐチャネル型のＭＯＳ電界効果トランジスタであり、ＮＭＯＳトランジスタとは、Ｎチャネル型のＭＯＳ電界効果トランジスタである。

ＰＭＯＳトランジスタ１３は、ノード５１に接続されるソースと、ＮＭＯＳトランジスタ１４のドレインに接続されるドレインと、ノード５４に接続されるバックゲートＢＧとを有する。

ＮＭＯＳトランジスタ１４は、接地電源５２に接続されるソースと、ＰＭＯＳトランジスタ１３のドレインに接続されるドレインと、低バイアス電源５５に接続されるバックゲートＢＧとを有する。

低バイアス電源５５は、接地電源５２よりも電圧値が低い低電源電位部であり、ＮＭＯＳトランジスタ１４のバックゲートＢＧに印加される低バイアス電源電圧ＶＳＳＬを有する。低バイアス電源５５は、例えば、電源端子、電源配線又は電源パターン等の導電部である。低バイアス電源電圧ＶＳＳＬは、低バイアス電源５５と接地電源５２との間の電位差であり、接地電圧ＶＧＮＤと同じ又は接地電圧ＶＧＮＤよりも低い負電圧である。

電源制御回路２１は、回路ブロック１２への電力供給を遮断するパワーゲーティングを制御する回路である。電源制御回路２１は、ＰＭＯＳトランジスタ６１と、ＰＭＯＳトランジスタ６２と、ＮＭＯＳトランジスタ６３と、制御部４１と、制御部４２とを備える。

ＰＭＯＳトランジスタ６１、ＰＭＯＳトランジスタ６２、ＮＭＯＳトランジスタ６３は、それぞれ、図２に示した、スイッチ３１、スイッチ３２、スイッチ３３の具体例である。ＰＭＯＳトランジスタ６２及びＮＭＯＳトランジスタ６３は、ＣＭＯＳインバータ６４に含まれるトランジスタである。なお、ＣＭＯＳとは、「Complementary MOS」の略である。

ＰＭＯＳトランジスタ６１は、制御部４１に接続されるゲートと、電源５０に接続されるソース及びバックゲートと、ノード５１に接続されるドレインとを有する。ＰＭＯＳトランジスタ６２は、制御部４２に接続されるゲートと、高バイアス電源５３に接続されるソース及びバックゲートと、ノード５４に接続されるドレインとを有する。ＮＭＯＳトランジスタ６３は、制御部４２に接続されるゲートと、ノード５１に接続されるソース及びバックゲートと、ノード５４に接続されるドレインとを有する。

制御部４１，４２は、図２の制御部４０の一例である。制御部４１は、ＰＭＯＳトランジスタ６１を駆動する制御信号Ｓ１を出力する回路であり、制御部４２は、ＣＭＯＳインバータ６４を駆動する制御信号Ｓ２を出力する回路である。

制御部４１は、例えば、電源５０から給電されるＰＭＵ（Power Management Unit）であり、電源電圧ＶＤＤＬで動作する。制御部４１は、高バイアス電源電圧ＶＤＤＨで動作するのではなく電源電圧ＶＤＤＬで動作するので、電源電圧ＶＤＤＬをハイレベルとする制御信号Ｓ１を、ＰＭＯＳトランジスタ６１のゲートに向けて出力する。制御部４１が電源電圧ＶＤＤＬで動作する場合、制御信号Ｓ１のハイレベルは電源電圧ＶＤＤＬになる。したがって、制御部４１が電源電圧ＶＤＤＬで動作することによって、ＰＭＯＳトランジスタ６１に要求されるゲート耐圧を高バイアス電源電圧ＶＤＤＨよりも下げることができる。

制御部４２は、例えば、高バイアス電源５３から給電されるＰＭＵであり、高バイアス電源電圧ＶＤＤＨで動作する。制御部４２は、高バイアス電源電圧ＶＤＤＨで動作するので、高バイアス電源電圧ＶＤＤＨをハイレベルとする制御信号Ｓ２を、ＰＭＯＳトランジスタ６２のゲート及びＮＭＯＳトランジスタ６３のゲートに向けて出力する。

図４は、半導体装置１０２の動作の一例を示すタイミングチャートである。図３を参照して、図４について説明する。なお、制御信号Ｓ２がローレベルからハイレベルに切り替わる期間ｔ１−ｔ２と、制御信号Ｓ１がローレベルからハイレベルに切り替わる期間ｔ３−ｔ４は、重複していてもよいし、図示のように重複していなくてもよい。

例えば、電源電圧ＶＤＤＬが１．０ボルト、高バイアス電源電圧ＶＤＤＨが１．５ボルト、接地電圧ＶＧＮＤが０ボルト、各トランジスタのゲート閾値電圧が０．６ボルトである。

制御信号Ｓ１の電圧レベルがローレベルの接地電圧ＶＧＮＤである場合、ＰＭＯＳトランジスタ６１はオンするので、ノード５１の疑似電源電圧ＶＶＤＤは、電源電圧ＶＤＤＬである。また、制御信号Ｓ２の電圧レベルがローレベルの接地電圧ＶＧＮＤである場合、ＰＭＯＳトランジスタ６２はオン、ＮＭＯＳトランジスタ６３はオフするので、ノード５４のバイアス電圧ＶＢＧは、高バイアス電源電圧ＶＤＤＨである。

つまり、制御信号Ｓ１の電圧レベルがローレベルの接地電圧ＶＧＮＤであるタイミングｔ１までの期間では、回路ブロック１２に給電されるので、パワーゲーティング機能はオフする。

制御信号Ｓ２の電圧レベルがローレベルの接地電圧ＶＧＮＤからハイレベルの高バイアス電源電圧ＶＤＤＨまで遷移すると、ＰＭＯＳトランジスタ６２はオフし、ＮＭＯＳトランジスタ６３はオンする。これにより、ノード５４のバイアス電圧ＶＢＧは、高バイアス電源電圧ＶＤＤＨから電源電圧ＶＤＤＬに低下する。

一方、制御信号Ｓ１の電圧レベルがハイレベルの電源電圧ＶＤＤＬである場合、ＰＭＯＳトランジスタ６１はオフするので、ノード５１の疑似電源電圧ＶＶＤＤは、接地電圧ＶＧＮＤである。ＰＭＯＳトランジスタ６１のリーク電流Ｉ１と回路ブロック１２のリーク電流Ｉ２とがＰＭＯＳトランジスタ６１によって平衡するが、ＰＭＯＳトランジスタ６１のコンダクタンスは回路ブロック１２のコンダクタンスよりも小さい。そのため、ＰＭＯＳトランジスタ６１のソース−ドレイン間の電圧が電源電圧ＶＤＤＬに近づき、回路ブロック１２の両端電圧が接地電圧ＶＧＮＤに近づくため、ノード５１の疑似電源電圧ＶＶＤＤは、ほぼ接地電圧ＶＧＮＤとなる。

また、制御信号Ｓ２の電圧レベルがハイレベルの高バイアス電源電圧ＶＤＤＨである場合、ＰＭＯＳトランジスタ６２はオフ、ＮＭＯＳトランジスタ６３はオンするので、ノード５４のバイアス電圧ＶＢＧは、疑似電源電圧ＶＶＤＤと等しい電圧（この場合、接地電圧ＶＧＮＤ）である。

つまり、制御信号Ｓ１の電圧レベルがハイレベルの電源電圧ＶＤＤＬであるタイミングｔ４以降の期間では、回路ブロック１２には給電されないので、パワーゲーティング機能はオンする。

したがって、回路ブロック１２に対するパワーゲーティング機能がオンしているときは、ＰＭＯＳトランジスタ１３において、ソース又はドレインは、接地電圧ＶＧＮＤになり、バックゲートＢＧも、同じ接地電圧ＶＧＮＤとなる。よって、バックゲートＢＧとソースとの間の電圧及びバックゲートＢＧとドレインとの間の電圧は略零ボルトになるので、バックゲートＢＧとソースとの接合部及びバックゲートＢＧとドレインとの間の接合部に流れるリーク電流を抑えることができる。したがって、半導体装置１０２の低消費電力化が可能である。

図５は、半導体装置１０３の一例を示す構成図である。上述の半導体装置１０１，１０２と同様の構成及び効果についての説明は、上述の説明を援用する。

制御部４１は、ＰＭＯＳトランジスタ６１とＣＭＯＳインバータ６４を駆動する共通の制御信号Ｓ１を出力する。制御信号Ｓ１の共通化により、電源５０からノード５１への電流の流れを遮断する制御と、高バイアス電源５３からノード５４への電流の流れを遮断する制御とを一つの共通の制御部４１によって実行可能である。つまり、電力供給を遮断すべき系統が複数あっても、制御部の個数を抑えることができるため、半導体装置１０３の低消費電力化が可能である。

また、半導体装置１０３は、レベルシフト回路６５を制御部４１とＣＭＯＳインバータ６４との間に備える。レベルシフト回路６５は、ＣＭＯＳインバータ６４に入力される制御信号Ｓ１のハイレベルの電圧を電源電圧ＶＤＤＬから高バイアス電源電圧ＶＤＤＨにシフトする。これにより、ＣＭＯＳインバータ６４のＰＭＯＳトランジスタ６２のゲート電位が低すぎるために、ＰＭＯＳトランジスタ６１がオフのとき、ＰＭＯＳトランジスタ６２が誤ってオンすることを防止できる。よって、ＰＭＯＳトランジスタ１３のバックゲートＢＧに流れるリーク電流がＰＭＯＳトランジスタ６２の誤オンによって増大することを抑制可能である。

図６は、半導体装置１０４の一例を示す構成図である。上述の半導体装置１０１，１０２，１０３と同様の構成及び効果についての説明は、上述の説明を援用する。

半導体装置１０４の電源制御回路２３は、レベルシフト回路を有さない点で、図５の電源制御回路２２と異なる。疑似電源電圧ＶＶＤＤが可変であることを利用し、トランジスタの最適化（例えば、ＮＭＯＳトランジスタ６３の低閾値化など）がされることで、レベルシフト回路が無くても、制御部４１によってＣＭＯＳインバータ６４の制御が可能となる。

図７は、ＣＭＯＳインバータに使用されるＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方のトランジスタの特性の一例を示す図である。図７の（Ａ）は、ＰＭＯＳトランジスタがオンする際の特性の一例を示し、図７の（Ｂ）は、ＮＭＯＳトランジスタがオフする際の特性の一例を示す。Ｖｔｈは、トランジスタのゲート閾値電圧、Ｖｇｓは、トランジスタのゲート−ソース間に印加される電圧、Ｉｄｓは、トランジスタのドレイン−ソース間に流れる電流、Ｌｏｇは、常用対数、１．Ｅ−ｎは（ｎは正の整数）、１．０×１０^−ｎを表す。なお、図示の具体的な数値は、トランジスタのオンオフの動作を説明しやすくするための便宜的な値である。

制御信号Ｓ１の電圧レベルがローレベルの接地電圧ＶＧＮＤである場合、ＣＭＯＳインバータ６４のＰＭＯＳトランジスタ６２の電圧Ｖｇｓは、ゲート閾値電圧Ｖｔｈよりも高い電圧（ＶＧＮＤ−ＶＤＤＨ）であるため、ＰＭＯＳトランジスタ６２は、オンする（図７の（Ａ）参照）。また、制御信号Ｓ１の電圧レベルがローレベルの接地電圧ＶＧＮＤである場合、ＣＭＯＳインバータ６４のＮＭＯＳトランジスタ６３の電圧Ｖｇｓは、ゲート閾値電圧Ｖｔｈよりも低い負電圧（ＶＧＮＤ−ＶＤＤＬ）であるため、ＮＭＯＳトランジスタ６３は、オフする（図７の（Ｂ）参照）。したがって、パワーゲーティング機能のオフ時に、ＮＭＯＳトランジスタ６３の電圧Ｖｇｓを負電圧にできるため、図７の（Ｂ）に示されるように、電圧Ｖｇｓが例えば零である場合に比べて、ＮＭＯＳトランジスタ６３の電流Ｉｄｓのリーク量を減らすことができる。また、パワーゲーティング機能のオフ時に、ＮＭＯＳトランジスタ６３の電圧Ｖｇｓを負電圧にできるため、ＮＭＯＳトランジスタ６３を低閾値化しても、ＮＭＯＳトランジスタ６３を低消費電力でオフさせることができる。したがって、半導体装置１０４の低消費電力化が可能となる。

図８は、ＣＭＯＳインバータに使用されるＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方のトランジスタの特性の一例を示す図である。図８の（Ａ）は、ＰＭＯＳトランジスタがオフする際の特性の一例を示し、図８の（Ｂ）は、ＮＭＯＳトランジスタがオンする際の特性の一例を示す。Ｖｔｈは、トランジスタのゲート閾値電圧、Ｖｇｓは、トランジスタのゲート−ソース間に印加される電圧、Ｉｄｓは、トランジスタのドレイン−ソース間に流れる電流、Ｌｏｇは、常用対数、１．Ｅ−ｎは（ｎは正の整数）、１．０×１０^−ｎを表す。なお、図示の具体的な数値は、トランジスタのオンオフの動作を説明しやすくするための便宜的な値である。

制御信号Ｓ１の電圧レベルがハイレベルの電源電圧ＶＤＤＬである場合、ＣＭＯＳインバータ６４のＰＭＯＳトランジスタ６２の電圧Ｖｇｓは、ゲート閾値電圧Ｖｔｈよりも低い電圧（ＶＤＤＬ−ＶＤＤＨ）であるため、ＰＭＯＳトランジスタ６２は、オフする（図８の（Ａ）参照）。また、制御信号Ｓ１の電圧レベルがハイレベルの電源電圧ＶＤＤＬである場合、ＣＭＯＳインバータ６４のＮＭＯＳトランジスタ６３の電圧Ｖｇｓは、ゲート閾値電圧Ｖｔｈよりも高い電圧（ＶＤＤＬ−ＶＧＮＤ）であるため、ＮＭＯＳトランジスタ６３はオンする（図８の（Ｂ）参照）。

しかしながら、ＰＭＯＳトランジスタ６２の電圧Ｖｇｓは、ゲート閾値電圧Ｖｔｈよりも低い電圧（ＶＤＤＬ−ＶＤＤＨ）であるが、零ではない。そのため、ＰＭＯＳトランジスタ６２の電流Ｉｄｓのリーク量は、電圧Ｖｇｓが零である場合に比べて多い。

そこで、ＰＭＯＳトランジスタ６２のゲート閾値電圧Ｖｔｈの絶対値を、ＮＭＯＳトランジスタ６３のゲート閾値電圧Ｖｔｈよりも高くする。これにより、ＰＭＯＳトランジスタ６２のオフ時の特性は図９に示されるように変化する。

図９において、実線は、ＰＭＯＳトランジスタ６２のゲート閾値電圧Ｖｔｈの絶対値とＮＭＯＳトランジスタ６３のゲート閾値電圧Ｖｔｈとが同じ電圧値（例えば、０．６Ｖ）である場合を示す。破線は、ＰＭＯＳトランジスタ６２のゲート閾値電圧Ｖｔｈの絶対値がＮＭＯＳトランジスタ６３のゲート閾値電圧Ｖｔｈよりも高い場合（例えば、ＰＭＯＳトランジスタ６２のゲート閾値電圧Ｖｔｈの絶対値が０．９Ｖであり、ＮＭＯＳトランジスタ６３のゲート閾値電圧Ｖｔｈが０．６Ｖである場合）を示す。

このように、ＰＭＯＳトランジスタ６２の電圧Ｖｇｓが同じであっても、ＰＭＯＳトランジスタ６２のゲート閾値電圧Ｖｔｈの絶対値を、ＮＭＯＳトランジスタ６３のゲート閾値電圧Ｖｔｈよりも高くすることによって、ＰＭＯＳトランジスタ６２の電流Ｉｄｓのリーク量を減らすことができる。その結果、半導体装置１０４の低消費電力化が可能となる。

図１０は、半導体装置１０５の一例を示す構成図である。上述の半導体装置１０１〜１０４と同様の構成及び効果の説明については、上述の説明を援用する。

例えば図３の半導体装置１０２では、回路ブロック１２への電力供給を遮断するスイッチ（図３の場合、ＰＭＯＳトランジスタ６１）は、電源５０と回路ブロック１２との間に配置されている。これに対し、図１０の半導体装置１０５では、回路ブロック１２への電力供給を遮断するスイッチ（図１０の場合、ＮＭＯＳトランジスタ７１）は、接地電源８０と回路ブロック１２との間に配置されている。半導体装置１０５は、回路ブロック１２と、電源制御回路２４とを備える。

電源制御回路２４は、回路ブロック１２への電力供給を遮断するパワーゲーティングを制御する回路である。電源制御回路２４は、ＮＭＯＳトランジスタ７１と、ＮＭＯＳトランジスタ７２と、ＰＭＯＳトランジスタ７３と、制御部４３と、制御部４４とを備える。ＮＭＯＳトランジスタ７２及びＰＭＯＳトランジスタ７３は、ＣＭＯＳインバータ７４に含まれるトランジスタである。

ＮＭＯＳトランジスタ７１は、接地電源８０とノード８１との間に挿入される第１のスイッチの一例である。ＮＭＯＳトランジスタ７１は、例えば、接地電源８０とノード８１との間に直列に接続される半導体スイッチング素子である。ＮＭＯＳトランジスタ７１は、制御部４３に接続されるゲートと、接地電源８０に接続されるソース及びバックゲートと、ノード８１に接続されるドレインとを有する。

接地電源８０は、第１の電源部の一例であり、例えば、接地電圧ＶＧＮＤを有するグランドである。接地電源８０は、例えば、接地端子、接地配線又は接地パターン等の導電部である。

ノード８１は、所定の回路ブロック１２に接続される第１のノードの一例である。ノード８１は、例えば、回路ブロック１２に接続される疑似電源部であり、疑似電源端子、疑似電源配線又は疑似電源パターン等の疑似導電部である。ノード８１は、回路ブロック１２から流出する回路電流が流れる低電位側の電流経路に接続され、例えば、ＮＭＯＳトランジスタ１４のソースに直接又は間接的に接続される。回路ブロック１２は、ノード８１と電源８２との間に接続される。

ＮＭＯＳトランジスタ７２は、低バイアス電源８３とノード８４との間に挿入される第２のスイッチの一例である。ＮＭＯＳトランジスタ７２は、例えば、低バイアス電源８３とノード８４との間に直列に接続される半導体スイッチング素子である。ＮＭＯＳトランジスタ７２は、制御部４４に接続されるゲートと、低バイアス電源８３に接続されるソース及びバックゲートと、ノード８４に接続されるドレインとを有する。

低バイアス電源８３は、接地電源８０とは電圧値が異なる第２の電源部の一例である。低バイアス電源８３は、例えば、接地電源８０よりも電圧値が低い低電源電位部であり、低バイアス電源電圧ＶＳＳＬを有する。低バイアス電源８３は、例えば、電源端子、電源配線又は電源パターン等の導電部である。低バイアス電源電圧ＶＳＳＬは、低バイアス電源８３と接地電源８０との間の電位差であり、接地電圧ＶＧＮＤよりも低い負電圧である。

ノード８４は、回路ブロック１２内のＮＭＯＳトランジスタ１４のバックゲートＢＧに接続される第２のノードの一例である。ノード８４は、例えば、ＮＭＯＳトランジスタ１４のバックゲートＢＧにバイアス電圧ＶＢＧを印加可能な電圧印加部であり、端子、配線又は導電パターン等の導電部である。

ＰＭＯＳトランジスタ７３は、ノード８１とノード８４との間に挿入される第３のスイッチの一例である。ＰＭＯＳトランジスタ７３は、例えば、ノード８１とノード８４との間に直列に接続される半導体スイッチング素子である。ＰＭＯＳトランジスタ７３は、制御部４４に接続されるゲートと、ノード８１に接続されるソース及びバックゲートと、ノード８４に接続されるドレインとを有する。

回路ブロック１２は、ＰＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１４とを有する組み合わせ回路の一例である。ＮＭＯＳトランジスタ１４は、ノード８１に接続されるソースと、ＰＭＯＳトランジスタ１３のドレインに接続されるドレインと、ノード８４に接続されるバックゲートＢＧとを有する。ＰＭＯＳトランジスタ１３は、電源８２に接続されるソースと、ＮＭＯＳトランジスタ１４のドレインに接続されるドレインと、高バイアス電源８５に接続されるバックゲートＢＧとを有する。

電源８２は、例えば、電源電圧ＶＤＤＬの直流電力を供給可能な低電源電位部である。電源８２は、例えば、電源端子、電源配線又は電源パターン等の導電部である。電源電圧ＶＤＤＬは、電源８２と接地電源８０との間の電位差である。

高バイアス電源８５は、電源８２よりも電圧値が高い高電源電位部であり、ＰＭＯＳトランジスタ１３のバックゲートＢＧに印加される高バイアス電源電圧ＶＤＤＨを有する。高バイアス電源８５は、例えば、電源端子、電源配線又は電源パターン等の導電部である。高バイアス電源電圧ＶＤＤＨは、高バイアス電源８５と接地電源８０との間の電位差であり、電源電圧ＶＤＤＬよりも高い電圧である。

制御部４３は、ＮＭＯＳトランジスタ７１を駆動する制御信号Ｓ３を出力する回路であり、制御部４４は、ＣＭＯＳインバータ７４を駆動する制御信号Ｓ４を出力する回路である。制御部４４は、制御部４３がＮＭＯＳトランジスタ７１をオンするときは、ＮＭＯＳトランジスタ７２をオンし且つＰＭＯＳトランジスタ７３をオフする。一方、制御部４４は、制御部４３がＮＭＯＳトランジスタ７１をオフするときは、ＮＭＯＳトランジスタ７２をオフし且つＰＭＯＳトランジスタ７３をオンする。

制御部４３は、例えば、電源８２と接地電源８０から給電されるＰＭＵであり、電源電圧（ＶＤＤＬ−ＶＧＮＤ）で動作する。制御部４３は、高バイアス電源電圧ＶＤＤＨで動作するのではなく電源電圧（ＶＤＤＬ−ＶＧＮＤ）で動作するので、電源電圧ＶＤＤＬをハイレベルとする制御信号Ｓ３を、ＮＭＯＳトランジスタ７１のゲートに向けて出力する。制御部４３が電源電圧（ＶＤＤＬ−ＶＧＮＤ）で動作する場合、制御信号Ｓ３のハイレベルは電源電圧ＶＤＤＬになる。したがって、制御部４３が電源電圧（ＶＤＤＬ−ＶＧＮＤ）で動作することによって、ＮＭＯＳトランジスタ７１に要求されるゲート耐圧を高バイアス電源電圧ＶＤＤＨよりも下げることができる。

制御部４４は、例えば、電源８２と低バイアス電源８３から給電されるＰＭＵであり、電源電圧（ＶＤＤＬ−ＶＳＳＬ）で動作する。制御部４４は、電源電圧（ＶＤＤＬ−ＶＳＳＬ）で動作するので、電源電圧ＶＤＤＬをハイレベルとする制御信号Ｓ４を、ＮＭＯＳトランジスタ７２のゲート及びＰＭＯＳトランジスタ７３のゲートに向けて出力する。

ＮＭＯＳトランジスタ７１のオンにより、ノード８１の疑似電源電圧ＶＶＳＳは、接地電圧ＶＧＮＤになるので、回路ブロック１２には電源電圧ＶＤＤＬが印加される。これにより、電源電圧ＶＤＤＬの電力が回路ブロック１２に供給されるので、回路ブロック１２に対するパワーゲーティング機能はオフする。また、ＮＭＯＳトランジスタ７１がオンするときは、ＮＭＯＳトランジスタ７２はオンし、且つ、ＰＭＯＳトランジスタ７３はオフする。したがって、ノード８４のバイアス電圧ＶＢＧは、低バイアス電源電圧ＶＳＳＬになるので、ＮＭＯＳトランジスタ１４のバックゲートＢＧに低バイアス電源電圧ＶＳＳＬをバイアスすることができる。

一方、ＮＭＯＳトランジスタ７１のオフにより、ノード８１の疑似電源電圧ＶＶＳＳは、電源電圧ＶＤＤＬになるので、回路ブロック１２には略零ボルトが印加される。これにより、回路ブロック１２には給電されないので、回路ブロック１２に対するパワーゲーティング機能はオンする。また、ＮＭＯＳトランジスタ７１がオフするときは、ＮＭＯＳトランジスタ７２はオフし、且つ、ＰＭＯＳトランジスタ７３はオンする。これにより、ノード８４のバイアス電圧ＶＢＧは、疑似電源電圧ＶＶＳＳと等しい電圧になる。ＮＭＯＳトランジスタ７１のオフにより、疑似電源電圧ＶＶＳＳは、電源電圧ＶＤＤＬになるので、バイアス電圧ＶＢＧは、電源電圧ＶＤＤＬになる。したがって、ＮＭＯＤトランジスタ１４のバックゲートＢＧに電源電圧ＶＤＤＬをバイアスすることができる。

このように、ＮＭＯＳトランジスタ７１のオンにより回路ブロック１２に対するパワーゲーティング機能がオンしているときは、ＮＭＯＳトランジスタ１４において、ソース又はドレインは、電源電圧ＶＤＤＬになり、バックゲートＢＧも、同じ電源電圧ＶＤＤＬとなる。よって、バックゲートＢＧとソースとの間の電圧及びバックゲートＢＧとドレインとの間の電圧は略零ボルトになるので、バックゲートＢＧとソースとの接合部及びバックゲートＢＧとドレインとの間の接合部に流れるリーク電流を抑えることができる。したがって、半導体装置１０５の低消費電力化が可能である。

また、ＮＭＯＳトランジスタ７２のオフのとき、ＰＭＯＳトランジスタ７３はオンであるため、ＮＭＯＳトランジスタ１４のバックゲートＢＧは、フローティング電位とはならずに、疑似電源電圧ＶＶＳＳ（この場合、ＮＭＯＳトランジスタ７１がオフのため、電源電圧ＶＤＤＬ）に固定される。したがって、ノイズがＮＭＯＳトランジスタ１４のバックゲートＢＧ又はノード８４に重畳しにくくなり、当該ノイズによるラッチアップの発生を抑えることができる。

図１１は、半導体装置１０５の動作の一例を示すタイミングチャートである。図１０を参照して、図１１について説明する。

例えば、電源電圧ＶＤＤＬが１．０ボルト、接地電圧ＶＧＮＤが０ボルト、低バイアス電源電圧ＶＳＳＬが−０．５ボルト、各トランジスタのゲート閾値電圧が０．６ボルトである。

図３の場合と同様に、制御信号Ｓ３の電圧レベルがハイレベルの電源電圧ＶＤＤＬであるタイミングｔ１までの期間では、回路ブロック１２に給電されるので、パワーゲーティング機能はオフする。一方、制御信号Ｓ３の電圧レベルがローレベルの接地電圧ＶＧＮＤであるタイミングｔ４以降の期間では、回路ブロック１２には給電されないので、パワーゲーティング機能はオンする。

したがって、回路ブロック１２に対するパワーゲーティング機能がオンしているときは、ＮＭＯＳトランジスタ１４において、ソース又はドレインは、電源電圧ＶＤＤＬになり、バックゲートＢＧも、同じ電源電圧ＶＤＤＬとなる。よって、バックゲートＢＧとソースとの間の電圧及びバックゲートＢＧとドレインとの間の電圧は略零ボルトになるので、バックゲートＢＧとソースとの接合部及びバックゲートＢＧとドレインとの間の接合部に流れるリーク電流を抑えることができる。したがって、半導体装置１０５の低消費電力化が可能である。

図１２は、半導体装置１０６の一例を示す構成図である。上述の半導体装置１０１〜１０５の同様の構成及び効果についての説明は、上述の説明を援用する。

制御部４３は、ＮＭＯＳトランジスタ７１とＣＭＯＳインバータ７４を駆動する共通の制御信号Ｓ３を出力する。制御信号Ｓ３の共通化により、電源８２からノード８１への電流の流れを遮断する制御と、ノード８４から低バイアス電源８３への電流の流れを遮断する制御とを一つの共通の制御部４３によって実行可能である。つまり、電流の流れを遮断すべき系統が複数あっても、制御部の個数を抑えることができるため、半導体装置１０６の低消費電力化が可能である。

また、半導体装置１０６は、レベルシフト回路７５を制御部４３とＣＭＯＳインバータ７４との間に備える。レベルシフト回路７５は、ＣＭＯＳインバータ７４に入力される制御信号Ｓ３のローレベルの電圧を接地電圧ＶＧＮＤから低バイアス電源電圧ＶＳＳＬにシフトする。これにより、ＣＭＯＳインバータ７４のＮＭＯＳトランジスタ７２のゲート電位が高すぎるために、ＮＭＯＳトランジスタ７１がオフのとき、ＮＭＯＳトランジスタ７２が誤ってオンすることを防止できる。よって、ＮＭＯＳトランジスタ１４のバックゲートＢＧに流れるリーク電流がＮＭＯＳトランジスタ７２の誤オンによって増大することを抑制可能である。

図１３は、半導体装置１０７の一例を示す構成図である。上述の半導体装置１０１〜１０６と同様の構成及び効果についての説明は、上述の説明を援用する。

半導体装置１０７の電源制御回路２６は、レベルシフト回路を有さない点で、図１２の電源制御回路２５と異なる。疑似電源電圧ＶＶＳＳが可変であることを利用し、トランジスタの最適化（例えば、ＰＭＯＳトランジスタ７３の低閾値化など）がされることで、レベルシフト回路が無くても、制御部４３によってＣＭＯＳインバータ７４の制御が可能となる。

制御信号Ｓ３の電圧レベルがローレベルの接地電圧ＶＧＮＤである場合、ＣＭＯＳインバータ７４のＮＭＯＳトランジスタ７２の電圧Ｖｇｓは、ゲート閾値電圧Ｖｔｈよりも低い電圧（ＶＧＮＤ−ＶＳＳＬ）であるため、ＮＭＯＳトランジスタ７２は、オフする。また、制御信号Ｓ３の電圧レベルがローレベルの接地電圧ＶＧＮＤである場合、ＣＭＯＳインバータ７４のＰＭＯＳトランジスタ７３の電圧Ｖｇｓは、ゲート閾値電圧Ｖｔｈよりも高い電圧（ＶＧＮＤ−ＶＤＤＬ）であるため、ＰＭＯＳトランジスタ７３はオンする。

しかしながら、ＮＭＯＳトランジスタ７２の電圧Ｖｇｓは、ゲート閾値電圧Ｖｔｈよりも低い電圧（ＶＧＮＤ−ＶＳＳＬ）であるが、零ではない。そのため、ＮＭＯＳトランジスタ７２の電流Ｉｄｓのリーク量は、電圧Ｖｇｓが零である場合に比べて多い。

そこで、ＮＭＯＳトランジスタ７２のゲート閾値電圧Ｖｔｈを、ＰＭＯＳトランジスタ７３のゲート閾値電圧Ｖｔｈの絶対値よりも高くする。これにより、ＮＭＯＳトランジスタ７２の電流Ｉｄｓのリーク量を減らすことができる。その結果、半導体装置１０７の低消費電力化が可能となる。

以上、電源制御回路及び半導体装置を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、図３，５，６のうちのいずれか一つの構成と、図１０，１２，１３のうちのいずれか一つの構成とを組み合わせてもよい。すなわち、パワーゲーティングの対象である回路ブロックの上流側と下流側の両方で、当該回路ブロックへの電力の供給と遮断とが切り替えられてもよい。

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
第１の電源部と、所定の回路ブロックに接続される第１のノードとの間に挿入される第１のスイッチと、
前記第１の電源部とは電圧値が異なる第２の電源部と、前記回路ブロック内のトランジスタのバックゲートに接続される第２のノードとの間に挿入される第２のスイッチと、
前記第１のノードと前記第２のノードとの間に挿入される第３のスイッチと、
前記第１のスイッチをオンするときは前記第２のスイッチをオンし且つ前記第３のスイッチをオフし、前記第１のスイッチをオフするときは前記第２のスイッチをオフし且つ前記第３のスイッチをオンする制御部とを備える、電源制御回路。
（付記２）
前記第２のスイッチ及び前記第３のスイッチは、ＣＭＯＳインバータに含まれるトランジスタである、付記１に記載の電源制御回路。
（付記３）
前記制御部は、前記第１のスイッチと前記ＣＭＯＳインバータと駆動する共通の制御信号を出力する、付記２に記載の電源制御回路。
（付記４）
前記制御信号のレベルをシフトするレベルシフト回路を、前記制御部と前記ＣＭＯＳインバータとの間に備える、付記２又は３に記載の電源制御回路。
（付記５）
前記第３のスイッチは、ＮＭＯＳトランジスタであり、
前記第２のスイッチは、ゲート閾値電圧の絶対値が前記ＮＭＯＳトランジスタのゲート閾値電圧よりも高いＰＭＯＳトランジスタである、付記２から４のいずれか一つに記載の電源制御回路。
（付記６）
前記第３のスイッチは、ＰＭＯＳトランジスタであり、
前記第２のスイッチは、ゲート閾値電圧が前記ＰＭＯＳトランジスタのゲート閾値電圧の絶対値よりも高いＮＭＯＳトランジスタである、付記２から４のいずれか一つに記載の電源制御回路。
（付記７）
前記第２の電源部の電源電圧は、前記第１の電源部の電源電圧よりも高く、
前記第２のスイッチは、ＰＭＯＳトランジスタであり、前記第３のスイッチは、ＮＭＯＳトランジスタである、付記１から５のいずれか一つに記載の電源制御回路。
（付記８）
前記第２の電源部の電源電圧は、前記第１の電源部の電源電圧よりも低く、
前記第２のスイッチは、ＮＭＯＳトランジスタであり、前記第３のスイッチは、ＰＭＯＳトランジスタである、付記１，２，３，４，６のいずれか一つに記載の電源制御回路。
（付記９）
所定の回路ブロックと、
第１の電源部と、前記回路ブロックに接続される第１のノードとの間に挿入される第１のスイッチと、
前記第１の電源部とは電圧値が異なる第２の電源部と、前記回路ブロック内のトランジスタのバックゲートに接続される第２のノードとの間に挿入される第２のスイッチと、
前記第１のスイッチと前記第２のスイッチとの間に挿入される第３のスイッチと、
前記第１のスイッチをオンするときは前記第２のスイッチをオンし且つ前記第３のスイッチをオフし、前記第１のスイッチをオフするときは前記第２のスイッチをオフし且つ前記第３のスイッチをオンする制御部とを備える、半導体装置。
（付記１０）
前記第２の電源部の電源電圧は、前記第１の電源部の電源電圧よりも高く、
前記第２のスイッチは、ＰＭＯＳトランジスタであり、前記第３のスイッチは、ＮＭＯＳトランジスタであり、
前記回路ブロック内のトランジスタは、ＰＭＯＳトランジスタである、付記９に記載の半導体装置。
（付記１１）
前記第２の電源部の電源電圧は、前記第１の電源部の電源電圧よりも低く、
前記第２のスイッチは、ＮＭＯＳトランジスタであり、前記第３のスイッチは、ＰＭＯＳトランジスタであり、
前記回路ブロック内のトランジスタは、ＮＭＯＳトランジスタである、付記９に記載の半導体装置。

１０，１２ 回路ブロック
１１ 電界効果トランジスタ
２０，２１，２２，２３，２４，２５，２６ 電源制御回路
３１，３２，３３ スイッチ
４０，４１，４２，４３，４４ 制御部
５０，８２ 電源
５１，５４，８１，８４ ノード
５２，８０ 接地電源
５３，８５ 高バイアス電源
５５，８３ 低バイアス電源
６１，６２，７３ ＰＭＯＳトランジスタ
６３，７１，７２ ＮＭＯＳトランジスタ
６４，７４ ＣＭＯＳインバータ
６５，７５ レベルシフト回路
１００，１０１，１０２，１０３，１０４，１０５，１０６，１０７ 半導体装置

Claims (16)

1. 第１の電源部と、所定の回路ブロックに接続される第１のノードとの間に挿入される第１のスイッチと、
   前記第１の電源部とは電圧値が異なる第２の電源部と、前記回路ブロック内のトランジスタのバックゲートに接続される第２のノードとの間に挿入される第２のスイッチと、
   前記第１のノードと前記第２のノードとの間に挿入される第３のスイッチと、
   前記第１のスイッチをオンするときは前記第２のスイッチをオンし且つ前記第３のスイッチをオフし、前記第１のスイッチをオフするときは前記第２のスイッチをオフし且つ前記第３のスイッチをオンする制御部とを備え、
   前記第１のノードが、前記所定の回路ブロックの回路電流が流入する高電位側の電流経路に接続される疑似電源部、または前記所定の回路ブロックの回路電流が流出する低電位側の電流経路に接続される疑似電源部である、電源制御回路。
2. 前記第２のスイッチ及び前記第３のスイッチは、ＣＭＯＳインバータに含まれるトランジスタである、請求項１に記載の電源制御回路。
3. 前記制御部は、前記第１のスイッチと前記ＣＭＯＳインバータを駆動する共通の制御信号を出力する、請求項２に記載の電源制御回路。
4. 前記第１のノードが、前記所定の回路ブロックの回路電流が流入する高電位側の電流経路に接続される疑似電源部であり、
   前記第３のスイッチは、ＮＭＯＳトランジスタであり、
   前記第２のスイッチは、ゲート閾値電圧の絶対値が前記ＮＭＯＳトランジスタのゲート閾値電圧よりも高いＰＭＯＳトランジスタである、請求項１から３のいずれか一項に記載の電源制御回路。
5. 前記第１のノードが、前記所定の回路ブロックの回路電流が流出する低電位側の電流経路に接続される疑似電源部であり、
   前記第３のスイッチは、ＰＭＯＳトランジスタであり、
   前記第２のスイッチは、ゲート閾値電圧が前記ＰＭＯＳトランジスタのゲート閾値電圧の絶対値よりも高いＮＭＯＳトランジスタである、請求項１から３のいずれか一項に記載の電源制御回路。
6. 前記第１のノードが、前記所定の回路ブロックの回路電流が流入する高電位側の電流経路に接続される疑似電源部であり、
   前記第２の電源部の電源電圧は、前記第１の電源部の電源電圧よりも高く、
   前記第２のスイッチは、ＰＭＯＳトランジスタであり、前記第３のスイッチは、ＮＭＯＳトランジスタである、請求項１から４のいずれか一項に記載の電源制御回路。
7. 前記第１のノードが、前記所定の回路ブロックの回路電流が流出する低電位側の電流経路に接続される疑似電源部であり、
   前記第２の電源部の電源電圧は、前記第１の電源部の電源電圧よりも低く、
   前記第２のスイッチは、ＮＭＯＳトランジスタであり、前記第３のスイッチは、ＰＭＯＳトランジスタである、請求項１，２，３，５のいずれか一項に記載の電源制御回路。
8. 所定の回路ブロックと、
   第１の電源と、前記回路ブロックに接続される第１のノードとの間に挿入される第１のスイッチと、
   前記第１の電源とは電圧値が異なる第２の電源と、前記回路ブロック内のトランジスタのバックゲートに接続される第２のノードとの間に挿入される第２のスイッチと、
   前記第１のスイッチと前記第２のスイッチとの間に挿入される第３のスイッチと、
   前記第１のスイッチをオンするときは前記第２のスイッチをオンし且つ前記第３のスイッチをオフし、前記第１のスイッチをオフするときは前記第２のスイッチをオフし且つ前記第３のスイッチをオンする制御部とを備え、
   前記第１のノードが、前記所定の回路ブロックの回路電流が流入する高電位側の電流経路に接続される疑似電源部、または前記所定の回路ブロックの回路電流が流出する低電位側の電流経路に接続される疑似電源部である、半導体装置。
9. 第１の電源部と、所定の回路ブロックに接続される第１のノードとの間に挿入される第１のスイッチと、
   前記第１の電源部とは電圧値が異なる第２の電源部と、前記回路ブロック内のトランジスタのバックゲートに接続される第２のノードとの間に挿入される第２のスイッチと、
   前記第１のノードと前記第２のノードとの間に挿入される第３のスイッチと、
   前記第１のスイッチをオンするときは前記第２のスイッチをオンし且つ前記第３のスイッチをオフし、前記第１のスイッチをオフするときは前記第２のスイッチをオフし且つ前記第３のスイッチをオンする制御部とを備え、
   前記第１のノードが、前記所定の回路ブロックの回路電流が流入する高電位側の電流経路に接続される疑似電源部、または前記所定の回路ブロックの回路電流が流出する低電位側の電流経路に接続される疑似電源部であり、
   前記第１のスイッチは、バックゲートに前記第１の電源部が接続されるトランジスタである、電源制御回路。
10. 前記第２のスイッチ及び前記第３のスイッチは、ＣＭＯＳインバータに含まれるトランジスタである、請求項９に記載の電源制御回路。
11. 前記制御部は、前記第１のスイッチと前記ＣＭＯＳインバータを駆動する共通の制御信号を出力する、請求項１０に記載の電源制御回路。
12. 前記第１のノードが、前記所定の回路ブロックの回路電流が流入する高電位側の電流経路に接続される疑似電源部であり、
    前記第３のスイッチは、ＮＭＯＳトランジスタであり、
    前記第２のスイッチは、ゲート閾値電圧の絶対値が前記ＮＭＯＳトランジスタのゲート閾値電圧よりも高いＰＭＯＳトランジスタである、請求項９から１１のいずれか一項に記載の電源制御回路。
13. 前記第１のノードが、前記所定の回路ブロックの回路電流が流出する低電位側の電流経路に接続される疑似電源部であり、
    前記第３のスイッチは、ＰＭＯＳトランジスタであり、
    前記第２のスイッチは、ゲート閾値電圧が前記ＰＭＯＳトランジスタのゲート閾値電圧の絶対値よりも高いＮＭＯＳトランジスタである、請求項９から１１のいずれか一項に記載の電源制御回路。
14. 前記第１のノードが、前記所定の回路ブロックの回路電流が流入する高電位側の電流経路に接続される疑似電源部であり、
    前記第２の電源部の電源電圧は、前記第１の電源部の電源電圧よりも高く、
    前記第２のスイッチは、ＰＭＯＳトランジスタであり、前記第３のスイッチは、ＮＭＯＳトランジスタである、請求項９から１２のいずれか一項に記載の電源制御回路。
15. 前記第１のノードが、前記所定の回路ブロックの回路電流が流出する低電位側の電流経路に接続される疑似電源部であり、
    前記第２の電源部の電源電圧は、前記第１の電源部の電源電圧よりも低く、
    前記第２のスイッチは、ＮＭＯＳトランジスタであり、前記第３のスイッチは、ＰＭＯＳトランジスタである、請求項９，１０，１１，１３のいずれか一項に記載の電源制御回路。
16. 所定の回路ブロックと、
    第１の電源と、前記回路ブロックに接続される第１のノードとの間に挿入される第１のスイッチと、
    前記第１の電源とは電圧値が異なる第２の電源と、前記回路ブロック内のトランジスタのバックゲートに接続される第２のノードとの間に挿入される第２のスイッチと、
    前記第１のスイッチと前記第２のスイッチとの間に挿入される第３のスイッチと、
    前記第１のスイッチをオンするときは前記第２のスイッチをオンし且つ前記第３のスイッチをオフし、前記第１のスイッチをオフするときは前記第２のスイッチをオフし且つ前記第３のスイッチをオンする制御部とを備え、
    前記第１のノードが、前記所定の回路ブロックの回路電流が流入する高電位側の電流経路に接続される疑似電源部、または前記所定の回路ブロックの回路電流が流出する低電位側の電流経路に接続される疑似電源部であり、
    前記第１のスイッチは、バックゲートに前記第１の電源が接続されるトランジスタである、半導体装置。
    

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