JP2011018210A - バイアス回路 - Google Patents

Abstract

【課題】動作中におけるノイズの侵入によって、回路動作が停止しても、起動回路を再度駆動させることなく、また、外部からリセット信号を入力させることなく、回路動作を復帰可能とし、起動回路における消費電流の低減を図る。
【解決手段】一定の電流を外部へ供給する基準電流供給部１００と、基準電流供給部１００からの電流供給を受け、供給された電流に電流を生成する定電流供給部１１０と、基準電流供給部１００と定電流供給部１１０の動作開始のための電流を供給する起動用定電流供給部１２０とを有し、起動用定電流供給部１２０からの電流が基準電流供給部１００の起動用のアイドリング電流として供給されることでノイズの影響を受けること無く、従来に比して起動時間の短縮が可能となっている。
【選択図】図３

Description

本発明は、半導体装置内の回路にバイアス電圧を供給するバイアス回路に係り、特に、消費電流の低減と共に起動時における信頼性の向上等を図ったものに関する。

従来、電源電圧に依存しない一定電圧を出力することのできるバイアス回路としては、例えば、図３５に基本回路構成例が、図３６にその具体回路構成例がそれぞれ示されたようなものがある。
以下、これらの図を参照しつつ、この従来回路について説明する。
まず、図３５に示された基本回路構成例について説明すれば、この従来のバイアス回路は、所定の基準電流を発生する基準電流発生部１００Ａと、この基準電流発生部１００Ａに一定の電流を供給する定電流供給部１１０Ａとを有してなるものである。

基準電流発生部１００Ａは、定電流源Ｘ１００Ａとインピーダンス素子Ｚ１００Ａとを主たる構成要素として構成されてなる一方、定電流供給部１１０Ａは、カレントミラー回路Ｘ１１０Ａを用いて構成されたものとなっている。そして、基準電流発生部１００Ａにより第１のバイアス電圧Vbias1が、定電流供給部１１０Ａにより第２のバイアス電圧Vbias2が得られるようになっている。

図３６には、より具体的な構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。
この具体回路構成例において、定電流源Ｘ１００Ａは、Ｎチャンネル型ＭＯＳ ＦＥＴ（以下「Ｎ型ＭＯＳトランジスタ」と称する）であるＭＮ１００Ｂと、これに直列接続された抵抗器Ｒ１００とから構成されたものとなっている。
また、インピーダンス素子Ｚ１００Ａとして、Ｎ型ＭＯＳトランジスタＭＮ１００Ａが用いられており、このＮ型ＭＯＳトランジスタＭＮ１００Ａと先のＮ型ＭＯＳトランジスタＭＮ１００Ｂとは、相互にゲートが接続されており、カレントミラー回路を構成するものとなっている。そして、Ｎ型ＭＯＳトランジスタＭＮ１００Ｂのソースは、抵抗器Ｒ１００を介して、また、Ｎ型ＭＯＳトランジスタＭＮ１００Ａのソースは直接、共通電位（接地）ＶＳＳが印加されるものとなっている。

一方、カレントミラー回路Ｘ１１０Ａは、Ｐチャンネル型ＭＯＳ ＦＥＴ（以下「Ｐ型ＭＯＳトランジスタ」と称する）であるＭＰ１1０ＡとＭＰ１1０Ｂとを用いて構成されたものとなっており、基板とソースに電源電圧ＶＤＤが印加されるようになっている。
しかして、Ｐ型ＭＯＳトランジスタＭＰ１1０Ａのドレインから流出する電流とＰ型ＭＯＳトランジスタＭＰ１1０Ｂのドレインから流出する電流は、それぞれの素子の形状により決定される一定の比を有する関係となっている。

かかる構成において、電源電圧ＶＤＤが供給されている状態にあっては、第１のバイアス電圧Vbias1は、Ｎ型ＭＯＳトランジスタＭＮ１００Ａのゲート・ソース間電圧に等しくなる。また、第１のバイアス電圧Vbias1は、抵抗器Ｒ１００に生ずる電圧とＮ型ＭＯＳトランジスタＭＮ１００Ｂのゲート・ソース間電圧との和にも等しい。すなわち、このバイアス回路の出力電圧は、Ｎ型ＭＯＳトランジスタＭＮ１００ＡとＭＮ１００Ｂにおけるチャンネル長とチャンネル幅との比と抵抗器Ｒ１００の抵抗値とで決定される一定値となる。
このようなバアイス回路は、動作開始時に電源電圧を印加するだけでは回路は直ちに起動されないという欠点がある。

例えば、図４２には、かかる従来回路における電源投入時における主要部の波形例が示されており、第１のバイアス電圧Vbias1が起動時から大凡３３ｍｓｅｃ後に所定の電圧に達していることが確認でき（図４２（Ａ）及び図４２（Ｃ）参照）、回路の起動に時間が必要なことが解る。

このような不都合を解消する方策としては、例えば、図３７に示されたように、Ｐ型ＭＯＳトランジスタによるリセットスイッチ１２０Ａを設け、リセット端子Ｔｒに入力されるリセット信号によって起動を行うようにした構成が知られている。なお、図３７においては、図３６に示された構成要素については、同一の符号を付して、その詳細な説明を省略する。
また、図３８に示されたように、バイアス回路の出力側にバイアス電圧のフィードバックによるリセット動作を行う起動回路１２０Ｂを設け、電源投入時にリセット信号を発生し、回路のリセットを図るようにしたものが提案されている（例えば、特許文献１等参照）。

また、図３９に示されたように、バイアス回路の内部ノードと電源間に、起動用のコンデンサＣｓ１、Ｃｓ２を用いたリセット回路１２０Ｃを設けたものが提案されている（例えば、特許文献２等参照）。
またさらに、図４０に示されたように、バイアス回路の出力側に、バイアス電圧のフィードバックによる電流と、バイアス回路内の電流との比較を行い、所定の比率以下の場合にバイアス回路に起動電流を流してリセットを行うように構成されたリセット回路１２０Ｄを設けたものが提案されている（例えば、特許文献３等参照）。

また、図４１には、基準電流発生部１００Ａ内のＮ型ＭＯＳトランジスタＭＮ１００Ｂのソース電圧をモニタして、所望の電圧以下の場合に、Ｎ型ＭＯＳトランジスタＭＮ１００Ｂのソース・ドレイン間に電流を流すように構成されたリセット回路１２０Ｅを設けたものが提案されている（例えば、特許文献４等参照）。

特開２００２−１２４６３７号公報（第３−６頁、図１−図４） 特開２００２−３２８７３２号公報（第４−７頁、図１−図１４） 特開２００２−２８７８３４号公報（第４−６頁、図１−図５） 特許第３０６８５８０号公報（第５−６頁、図１）

Gray Meyer、"Analysis and Design of Analog Intergrated Circuits Second Edition""、12. MOS AMPLIFIER DESIGN、PROBLEMS 12.9、p.761

しかしながら、特許文献１、２や非特許文献１等に示された従来回路にあっては、動作中にノイズの影響により基準電流発生部の電流が流れなくなるようなことがあり、その場合、電源を再投入しなければ動作復帰できないとうい問題がある。
また、特許文献３、４等に示された従来回路にあっては、動作中にノイズの影響により基準電流発生部の電流が流れなくなっても自動復帰するが、そのために設けられた起動回路（リセット回路）における消費電流が増えるため、バイアス回路を含めた全体としての消費電流の増加を招くという問題がある。

本発明は、上記実状に鑑みてなされたもので、動作中におけるノイズの侵入によって、回路動作が停止しても、起動回路を再度駆動させることなく、また、外部からリセット信号を入力させることなく、回路動作を復帰させることができ、しかも、起動回路における消費電流の増加を抑圧できるバイアス回路を提供するものである。

上記本発明の目的を達成するため、本発明に係るバイアス回路は、
一定の電流を外部へ供給する基準電流供給部と、
前記基準電流供給部からの電流供給を受け、供給された電流に電流を生成する定電流供給部と、
前記基準電流供給部と前記定電流供給部の動作開始のための電流を供給する起動用定電流供給部とを有し、
前記基準電流供給部から第１のバイアス電圧が、前記定電流供給部から第２のバイアス電圧が、前記起動用定電流供給部から第３のバイアス電圧が、それぞれ出力可能に構成されてなるものである。
かかる構成において、前記基準電流供給部は、カレントミラー接続された第１及び第２のＮチャンネル型ＭＯＳ電界効果トランジスタを有し、前記第２のＮチャンネル型ＭＯＳ電界効果トランジスタは、抵抗器を介してそのソースに低電源電圧が印加されてなり、
前記定電流供給部は、ゲートとドレインが前記第２のＮチャンネル型ＭＯＳ電界効果トランジスタのドレインに接続された第１のＰチャンネル型ＭＯＳ電界効果トランジスタと、前記第１のＰチャンネル型ＭＯＳ電界効果トランジスタとカレントミラー接続されると共に、ドレインが前記第１のＮチャンネル型ＭＯＳ電界効果トランジスタのドレインに接続された第２のＰチャンネル型ＭＯＳ電界効果トランジスタとを有してなり、
前記起動用定電流供給部は、カレントミラー接続された起動用定電流供給部用第１及び第２のＰチャンネル型ＭＯＳ電界効果トランジスタを有し、
前記起動用定電流供給部用第１のＰチャンネル型ＭＯＳ電界効果トランジスタは、そのドレイン及びゲートが、インピーダンス素子を介して前記第１のＮチャンネル型ＭＯＳ電界効果トランジスタのドレイン及びゲートと、前記第２のＰチャンネル型ＭＯＳ電界効果トランジスタのドレインに接続される一方、前記起動用定電流供給部用第２のＰチャンネル型ＭＯＳ電界効果トランジスタは、そのドレインが、前記第２のＮチャンネル型ＭＯＳ電界効果トランジスタのドレインと、前記第１のＰチャンネル型ＭＯＳ電界効果トランジスタのドレイン及びゲートに接続されてなり、
前記起動用定電流供給部用第１のＰチャンネル型ＭＯＳ電界効果トランジスタにより前記インピーダンス素子を介して前記第１のＮチャンネル型ＭＯＳ電界効果トランジスタへ定常電流を供給可能とすることにより、前記起動用定電流供給部用第２のＰチャンネル型ＭＯＳ電界効果トランジスタよる前記基準電流供給部へ対する電流供給を可能に構成されてなるものが好適である。

本発明によれば、動作中にノイズ等の原因により基準電流源の電流が流れなくなった場合に、起動用の回路を再駆動させることなく、かつ、基準電流源の電流の一部を流用して起動回路を駆動できるようにしたので、従来と異なり、起動回路用の電流を常時必要とせず、そのため、消費電流の低減を図ることができる。
また、従来と異なり、起動回路に対してオン・オフ動作を与える必要が無いため、安定した回路動作が確保できる。
また、従来に比して回路の簡素化が図れているため、シリコン基板上に回路を形成した場合においては、チップ面積の縮小化が可能となり、ひいては資源の節約に資するという効果を奏するものである。

本発明の実施の形態におけるバイアス回路の第１の基本構成例を示す構成図である。 本発明の実施の形態におけるバイアス回路の第２の基本構成例を示す構成図である。 本発明の実施の形態におけるバイアス回路の第１の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第２の具体回路構成例を示す回路図である。 図４に示された第２の具体回路構成例における主要部の波形図である。 本発明の実施の形態におけるバイアス回路の第３の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第４の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第５の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第６の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第７の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第８の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第９の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第１０の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第１１の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第１２の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第１３の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第１４の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第１５の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第１６の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第１７の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第１８の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第１９の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第２０の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第２１の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第２２の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第２３の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第２４の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第２５の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第２６の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第２７の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第２８の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第２９の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第３０の具体回路構成例を示す回路図である。 本発明の実施の形態におけるバイアス回路の第３１の具体回路構成例を示す回路図である。 従来回路の第１の構成例を示す構成図である。 図３５に示された構成例の具体回路例を示す回路図である。 起動機能を付加した従来回路の構成例を示す回路図である。 起動機能を付加した第２の従来回路構成例を示す回路図である。 リセット回路を付加した従来回路構成例を示す回路図である。 リセット回路を付加した第２の従来回路構成例を示す回路図である。 リセット回路を付加した第３の従来回路構成例を示す回路図である。 図３６に示された従来回路における主要部の波形図である。

以下、本発明の実施の形態について、図１乃至図３４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の基本構成例について、図１を参照しつつ説明する。
第１の基本構成例におけるバイアス回路は、基準電流供給部１００と、定電流供給部１１０と、起動用定電流供給部１２０とを具備して構成されたものとなっている。
基準電流供給部１００と定電流供給部１１０は、高電源電圧ＶＤＤと低電源電圧ＶＳＳとの間に縦続接続されたものとなっている。

基準電流供給部１００は、第１の電流源（図１においては「Ｘ１００」と表記）９４と、第１のインピーダンス素子（図１においては「Ｚ１００」と表記）９７とを主たる構成要素として構成されてなり、第１のバイアス出力端子１３１に第１のバイアス電圧Vbias1が出力されるようになっている。
定電流供給部１１０は、第１のカレントミラー回路（図１においては「Ｘ１１０」と表記）９５を用いて構成されており、第２のバイアス出力端子１３２に第２のバイアス電圧Vbias2が出力されるようになっている。

また、起動用定電流供給部１２０は、第２のカレントミラー回路（図１においては「Ｘ１２０」と表記）９６と第２のインピーダンス素子（図１においては「Ｚ１２０」と表記）９８とを主たる構成要素として構成されてなり、第３のバイアス出力端子１３３に第３のバイアス電圧Vbias3が出力されるようになっている。
かかる起動用定電流供給部１２０は、高電源電圧ＶＤＤと低電源電圧ＶＳＳ間において縦続接続された上述の定電流供給部１１０と基準電流供給部１００に対して並列接続されたものとなっている。換言すれば、高電源電圧ＶＤＤと低電源電圧ＶＳＳ間において、起動用定電流供給部１２０は、基準電流供給部１００と縦続接続されたものとなっている。

かかる構成において、基準電流供給部１００の第１のインピーダンス素子９７には、定電流供給部１１０からの低電源電圧ＶＳＳ側へ電流が流れ、第１のインピーダンス素子９７に繋がる第１のバイアス出力端子１３１には、その電流に応じた第１のバイアス電圧Vbias1が生ずるものとなっている。
また、第１のバイアス出力端子１３１に繋がる基準電流供給部１００の第１の電流源９４は、第１のバイアス電圧Vbias1の大きさによって低電源電圧ＶＳＳ側へ流れる電流を制御するようになっている。

定電流供給部１１０は、第１のカレントミラー回路９５により、高電源電圧ＶＤＤ側から端子Ａ１１０へ流れる電流に応じて、高電源電圧ＶＤＤ側から端子Ｂ１１０へ流れる電流が比例関係となるように構成されたものとなっている。
起動用定電流供給部１２０は、第２のカレントミラー回路９６により、高電源電圧ＶＤＤ側から第２のインピーダンス素子９８を介して端子Ａ１２０へ流れる電流に応じて、高電源電圧ＶＤＤ側から端子Ｂ１２０へ流れる電流が比例関係となるように構成されたものとなっている。

次に、かかる構成におけるバイアス回路の起動について説明する。
例えば、第２のカレントミラー回路９６がＰチャンネル型ＭＯＳ型電界効果トランジスタ（以下「Ｐ型ＭＯＳトランジスタ」と称する）を用いて構成されていることを前提とし、Ｐ型ＭＯＳトランジスタのしきい値電圧をＶthpとすると、起動用定電流供給部１２０の端子Ａ１２０の電圧ＶＡ１２０が、ＶＡ１２０＜ＶＤＤ＋Ｖthpとなると電流が流れ出す。この電流ＩＡ１２０は、ＩＡ１２０＝（ＶＤＤ＋Ｖthp−ＶＡ１２０）／Ｚ１２０と求められるものである。ここで、Ｚ１２０は、第２のインピーダンス素子９８のインピーダンスであるとする。

しかして、電流ＩＡ１２０は、端子Ａ１００から基準電流供給部１００へ流れ込み、第１のインピーダンス素子９７を介して低電源電圧ＶＳＳ側へ至る。
第１のインピーダンス素子９７に電流が流れ込むと、第１のバイアス電圧Vbias1が発生して、第１の電流源９４が起動され、端子Ｂ１００に流れる電流が生ずる。
一方、定電流供給部１１０においては、端子Ｂ１００へ電流が流れ込むことによって、第１のカレントミラー回路９５が起動され、起動用定電流供給部１２０と定電流供給部１１０の間に形成される閉ループに電流が流れ、所望の電流となるよう帰還回路として機能する。

このように、起動用定電流供給部１２０において発生される電流が、起動用のアイドリング電流として基準電流供給部１００へ流されることによって、バイアス回路の起動時間が短縮されるものとなっている。
そして、定電流供給部１１０と起動用定電流供給部１２０は、それぞれカレントミラー回路に構成されたものとなっているため、基準電流供給部１００の端子Ａ１００に流れる電流と端子Ｂ１００に流れる電流の比が、アイドリング電流によって崩されることがなく、高精度の電流源としての機能を保持できるものとなっている。

図２には、第２の基本構成例が示されており、以下、同図について説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の基本構成例は、図１に示された第１の基本構成例における電源電圧と逆の関係となるように、電源との接続を入れ替えたものである。

すなわち、高電源電圧ＶＤＤと低電源電圧ＶＳＳとの間に、基準電流供給部１００と定電流供給部１１０が縦続接続された点は、図１に示された第１の基本構成例と同一であるが、基準電流供給部１００が高電源電圧ＶＤＤ側に、定電流供給部１１０が低電源電圧ＶＳＳ側に、それぞれ位置するよう設けられた点が異なるものである。
また、起動用定電流供給部１２０は、図１に示された第１の基本構成例と異なり、低電源電圧ＶＳＳ側に接続された構成となっている。
なお、かかる構成における動作は、先の図１に示された第１の基本構成例で説明した動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。

図３には、図１に示された第１の基本構成例の具体回路例が示されており、以下、同図を参照しつつこの具体回路例について説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
まず、基準電流供給部１００において、第１のインピーダンス素子９７は、第１のＮチャンネル型ＭＯＳ ＦＥＴ（以下「Ｎ型ＭＯＳトランジスタ」と称する）１を用いて構成されている。
また、第１の電流源９４は，第２のＮ型ＭＯＳトランジスタ（図３においては「ＭＮ１００Ｂ」と表記）２と抵抗器（図３においては「Ｒ１００」と表記）８１ａを有して構成されたものとなっている。

第１のＮ型ＭＯＳトランジスタ（図３においては「ＭＮ１００Ａ」と表記）１と第２のＮ型ＭＯＳトランジスタ２は、カレントミラー回路を構成したものとなっている。
すなわち、第１及び第２のＮ型ＭＯＳトランジスタ１，２は、各々のゲートが相互に接続されると共に、第１のＮ型ＭＯＳトランジスタ１のドレインに接続されたものとなっている。そして、第１のＮ型ＭＯＳトランジスタ１のドレインは、第１のバイアス出力端子１３１及び端子Ａ１００に接続されている。

また、第２のＮ型ＭＯＳトランジスタ２のソースは、抵抗器８１ａを介して、第１のＮ型ＭＯＳトランジスタ１のソースと共に、低電源電圧ＶＳＳ（接地）が印加されるようになっている一方、第２のＮ型ＭＯＳトランジスタ２のドレインは、端子Ｂ１００に接続されている。

定電流供給部１１０においては、第１のカレントミラー回路９５が、第１及び第２のＰチャンネル型ＭＯＳ ＦＥＴ（以下「Ｐ型ＭＯＳトランジスタ」と称する）２１，２２を用いて構成されたものとなっている。
すなわち、第１及び第２のＰ型ＭＯＳトランジスタ（図３においては、それぞれ「ＭＰ１１０Ａ」、「ＭＰ１１０Ｂ」と表記）２１，２２は、各々のゲートが相互に接続されると共に、第１のＰ型ＭＯＳトランジスタ２１のドレインに接続されたものとなっている。そして、第１のＰ型ＭＯＳトランジスタ２１のドレインは、第２のバイアス出力端子１３２及び端子Ａ１１０に接続されている。

一方、第１及び第２のＰ型ＭＯＳトランジスタ２１，２２のソースは、共に高電源電圧ＶＤＤが印加されるようになっている。
また、第２のＰ型ＭＯＳトランジスタ２２のドレインは、端子Ｂ１１０に接続されている。
かかる構成において、第１のＰ型ＭＯＳトランジスタ２１のドレインから流れ出る電流と第２のＰ型ＭＯＳトランジスタ２２のドレインから流れ出る電流は、これら素子の形状により決定される一定の比を有する関係となっている。
そして、定電流供給部１１０の端子Ａ１１０は、基準電流供給部１００の端子Ｂ１００に、定電流供給部１１０の端子Ｂ１１０は、基準電流供給部１００の端子Ａ１００に、それぞれ接続されたものとなっている。

起動用定電流供給部１２０においては、第２のカレントミラー回路９６が、第３及び第４のＰ型ＭＯＳトランジスタ（図３においては、それぞれ「ＭＰ１２０Ａ」、「ＭＰ１２０Ｂ」と表記）２３，２４を用いて構成されたものとなっている。
すなわち、第３及び第４のＰ型ＭＯＳトランジスタ２３，２４は、各々のゲートが相互に接続されると共に、第１のＰ型ＭＯＳトランジスタ２３のドレイン及び第３のバイアス出力端子１３３に接続されたものとなっている。

また、第３及び第４のＰ型ＭＯＳトランジスタ２３，２４のソースは、共に高電源電圧ＶＤＤが印加されるようになっている。
さらに、第３のＰ型ＭＯＳトランジスタ２３のドレインは、第２のインピーダンス素子９８を介して端子Ａ１２０に接続される一方、第４のＰ型ＭＯＳトランジスタ２４のドレインは、端子Ｂ１２０に接続されている。
かかる構成において、第３のＰ型ＭＯＳトランジスタ２３のドレインから流れ出る電流と第４のＰ型ＭＯＳトランジスタ２４のドレインから流れ出る電流は、これら素子の形状により決定される一定の比を有する関係となっている。

そして、端子Ａ１２０は、基準電流供給部１００の端子Ａ１００及び定電流供給部１１０の端子Ｂ１１０に接続され、また、端子Ｂ１２０は、基準電流供給部１００の端子Ｂ１００及び定電流供給部１１０の端子Ａ１１０に接続されたものとなっている。
かかる構成における動作は、先に図１に示された第１の基本構成例で説明した動作と基本的に同一であるので、再度の詳細な説明は省略するが、概略を以下に説明することとする。

まず、起動用定電流供給部１２０において、第３及び第４のＰ型ＭＯＳトランジスタ２３，２４のしきい値電圧をＶthpとすると、起動用定電流供給部１２０の端子Ａ１２０の電圧ＶＡ１２０が、ＶＡ１２０＜ＶＤＤ＋Ｖthpとなると電流が流れ出す。この電流ＩＡ１２０は、ＩＡ１２０＝（ＶＤＤ＋Ｖthp−ＶＡ１２０）／Ｚ１２０と求められものである。ここで、Ｚ１２０は、第２のインピーダンス素子９８のインピーダンスであるとする。

しかして、電流ＩＡ１２０は、端子Ａ１００から第１のインピーダンス素子９７を介して低電源電圧ＶＳＳ側へ至る。そして、第１のインピーダンス素子９７に電流が流れることによって、第１のバイアス電圧Vbias1が発生して、第１の電流源９４が起動され、端子Ｂ１００に流れる電流が生ずる。
一方、定電流供給部１１０においては、端子Ｂ１００へ電流が流れ込むことによって、第１のカレントミラー回路９５が起動され、起動用定電流供給部１２０と定電流供給部１１０の間に形成される閉ループに電流が流れ、所望の電流となるよう帰還回路として機能する。

それに対応して、第２及び第３のバイアス電圧Vbias2，Vbias3が発生することとなる。
このように、起動用定電流供給部１２０において発生される電流が、起動用のアイドリング電流として基準電流供給部１００へ流されることによって、バイアス回路の起動時間が短縮されるものとなっている。

図４には、図２に示された第２の基本構成例の具体回路例が示されており、以下、同図を参照しつつこの具体回路例について説明する。なお、図２、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この具体回路例は、図３に示された具体回路例における電源電圧と逆の関係となるように、電源との接続を入れ替え、それに対応してトランジスタの種類を変えたものであり、この点を除けば、基本的には図３に示された回路と同一の構成の回路である。

以下、回路接続の異なる点について説明することとする。
まず、基準電流供給部１００において、第１のインピーダンス素子９７は、基準電流供給部用第１のＰ型ＭＯＳトランジスタ（図４においては「ＭＰ１００Ａ」と表記）２９を用いて構成されている。
また、第１の電流源９４は，基準電流供給部用第２のＰ型ＭＯＳトランジスタ（図４においては「ＭＰ１００Ｂ」と表記）３０と抵抗器８１ａを有して構成されたものとなっている。

そして、基準電流供給部用第１及び第２のＰ型ＭＯＳトランジスタ２９，３０は、各々のゲートが相互に接続されると共に、基準電流供給部用第１のＰ型ＭＯＳトランジスタ２９のドレインに接続されたものとなっている。また、基準電流供給部用第１のＰ型ＭＯＳトランジスタ２９のドレインは、第１のバイアス出力端子１３１及び端子Ａ１００に接続されている。
一方、基準電流供給部用第２のＰ型ＭＯＳトランジスタ３０のソースは、抵抗器８１ａを介して、基準電流供給部用第１のＰ型ＭＯＳトランジスタ２９のソースと共に、高電源電圧ＶＤＤが印加されるようになっている一方、基準電流供給部用第２のＰ型ＭＯＳトランジスタ３０のドレインは、端子Ｂ１００に接続されている。

定電流供給部１１０においては、第１のカレントミラー回路９５が、定電流供給部用第１及び第２のＮ型ＭＯＳトランジスタ（図４においては、それぞれ「ＭＮ１１０Ａ」、「ＭＮ１１０Ｂ」と表記）９，１０を用いて構成されたものとなっている。
すなわち、定電流供給部用第１及び第２のＮ型ＭＯＳトランジスタ９，１０は、各々のゲートが相互に接続されると共に、第１のＮ型ＭＯＳトランジス９１のドレイン及び第２のバイアス出力端子１３２並びに端子Ａ１１０に接続されている。

一方、定電流供給部用第１及び第２のＮ型ＭＯＳトランジスタ９，１０のソースは、共に低電源電圧ＶＳＳが印加されるようになっている。
また、第２のＮ型ＭＯＳトランジスタ１０のドレインは、端子Ｂ１１０に接続されている。

起動用定電流供給部１２０においては、第２のカレントミラー回路９６が、起動用定電流供給部用第１及び第２のＮ型ＭＯＳトランジスタ（図４においては、それぞれ「ＭＮ１２０Ａ」、「ＭＮ１２０Ｂ」と表記）３，４を用いて構成されたものとなっている。
すなわち、起動用定電流供給部用第１及び第２のＮ型ＭＯＳトランジスタ３，４は、各々のゲートが相互に接続されると共に、起動用定電流供給部用第１のＮ型ＭＯＳトランジスタ３のドレイン及び第３のバイアス出力端子１３３に接続されたものとなっている。

また、起動用定電流供給部用第１及び第２のＮ型ＭＯＳトランジスタ３，４のソースは、共に低電源電圧ＶＳＳが印加されるようになっている。
さらに、起動用定電流供給部用第１のＮ型ＭＯＳトランジスタ３のドレインは、第２のインピーダンス素子９８を介して端子Ａ２１０に接続される一方、起動用定電流供給部用第２のＮ型ＭＯＳトランジスタ４のドレインは、端子Ｂ１２０に接続されている。
かかる構成における動作は、図１や図３で説明した動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。

図５には、上述の図４に示された構成例における主要部の動作波形例が示されており、図４２に示された従来回路の同様な波形図を参照しつつ、本発明の実施の形態におけるバイアス回路の特性を従来回路と比較して説明する。
まず、図４２の波形図は、図３６に示された従来回路における主要部の波形例である。すなわち、従来回路においては、高電源電圧ＶＤＤが零から所定の電圧に立ち上がると（図４２（Ａ）参照）、トランジスタのリーク電流によって、基準電流供給部１００Ａを構成するトランジスタ（図示せず）の内部容量に充電されてゆき、第１のバイアス電圧Vbias1が徐々に上昇し、トランジスタの閾値電圧に近づきリーク電流が更に増加する。このリーク電流の増加によって第１のバイアス電圧Vbias1は加速度的に上昇する（図４２（Ｃ）参照）。

この例では、高電源電圧ＶＤＤが零から所定電圧に立ち上がってから第１のバイアス電圧Vbias1が加速度的に上昇するまで大凡３３μｓｅｃ程の時間を要していることが確認できる。なお、図４２（Ｂ）は、カレントミラー回路Ｘ１１０Ａを構成するＰ型ＭＯＳトランジスタＭＰ１００Ａの電流変化を示す波形図である。

一方、本発明の実施の形態においては、高電源電圧ＶＤＤが零から所定電圧に立ち上がってから第１のバイア電圧Vbias1第１のバイア電圧Vbias1が所定の電圧に立ち上がるまで、大凡１１μｓｅｃ程の時間となっており（図５（Ｄ）参照））、従来に比して格段の時間短縮がなされていることが確認できる。
これは、上述した従来回路のリーク電流に代えて、起動用定電流供給部１２０によって積極的に電流供給を行うようにしたことによるものである。
すなわち、具体的には、高電源電圧ＶＤＤと低電源電圧ＶＳＳとの間に、Ｐ型ＭＯＳトランジスタ９６、インピーダンス素子９８、及び、Ｎ型ＭＯＳトランジスタ１を直列に設け、Ｐ型ＭＯＳトランジスタ９６のソース・ドレイン間、インピーダンス素子９８、Ｎ型ＭＯＳトランジスタ１のドレイン・ソース間の経路に電流を定常的に流すようにしたことで、第１のバイア電圧Vbias1の立ち上がり時間の短縮が可能となっている。

また、バイアス回路が一定電流を保つようにするには、起動用定電流供給部１２０が、定電流回路として動作する必要がある。そのため、本発明の実施の形態においては、起動用定電流供給部１２０を構成する起動用定電流供給部用第１のＮ型ＭＯＳトランジスタ３のソース・ゲート間電圧が、定電流供給部１１０を構成するＮ型ＭＯＳトランジスタ９のソース・ゲート間電圧よりも低く設定され、かつ、基準電流供給部用第１及び第２のＰ型ＭＯＳトランジスタ２９，３０がカレントミラー回路として一定電流を流す条件、すなわち、基準電流供給部用第第２のＰ型ＭＯＳトランジスタ３０を飽和領域で動作させることで実現されたものとなっている。

次に、第３の構成例について、図６を参照しつつ説明する。
なお、図１、図２、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
かかる第３の構成例においては、定電流供給部１１０の第１のカレントミラー回路９５が、バイポーラトランジスタを用いて構成された点が、先の図３に示された回路と異なるものとなっている。

すなわち、第１のカレントミラー回路９５は、ＰＮＰ型の定電流供給部用第１及び第２のトランジスタ（図６においては、それぞれ「ＱＰ１１０Ａ」、「ＱＰ１１０Ｂ」と表記）４１，４２と、ＮＰＮ型の定電流供給部用第３のトランジスタ（図６においては「ＱＮ１１０」と表記）６９と、定電流供給部用第１及び第２の抵抗器（図６においては、それぞれ「Ｒ１１０Ａ」、「Ｒ１１０Ｂ」と表記）８２，８３を用いて構成されたものとなっている。

定電流供給部用第１及び第２のトランジスタ４１，４２は、各々のベースが相互に接続されると共に、定電流供給部用第３のトランジスタ６９のコレクタに接続されたものとなっている。
定電流供給部用第３のトランジスタ６９は、ベースが定電流供給部用第１のトランジスタ４１のコレクタと共に、第２のバイアス電圧出力端子１３２及び端子Ａ１１０に接続されたものとなっている。また、定電流供給部用第３のトランジスタ６９のエミッタは、低電源電圧ＶＳＳが印加されるようになっている。
かかる定電流供給部用第３のトランジスタ６９は、電流増幅を行って定電流供給部用第１及び第２のトランジスタ４１，４２のベース電流補償を行うようになっている。

一方、定電流供給部用第１のトランジスタ４１のエミッタは、定電流供給部用第１の抵抗器８２を介して、また、定電流供給部用第２のトランジスタ４２のエミッタは、定電流供給部用第２の抵抗器８３を介して、共に高電源電圧ＶＤＤが印加されるようになっている。このように定電流供給部用第１及び第２の抵抗器８２，８３を用いることで、熱暴走が防止されるものとなっている。
そして、定電流供給部用第２のトランジスタ４２のコレクタは、端子Ｂ１１０に接続されたものとなっている。
かかる構成における基本的動作は、図１、図３で説明した回路動作と同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第４の構成例について、図７を参照しつつ説明する。
なお、図６に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
かかる第４の構成例は、図６に示された構成例における電源電圧と逆の関係となるように、電源の接続を入れ替え、それに対応してトランジスタの種類を変えたものであり、この点を除けば、基本的には図６に示された構成例と同一の構成を有する回路である。
かかる第４の構成例は、別言すれば、その基本的な構成は、先の図２に示された構成例と同一となるものである。

以下、具体的に異なる点について説明する。
定電流供給部１１０の第１のカレントミラー回路９５は、ＮＰＮ型の定電流供給部用第１及び第２のトランジスタ（図７においては、それぞれ「ＱＮ１１０Ａ」、「ＱＮ１１０Ｂ」と表記）６１，６２と、ＰＮＰ型の定電流供給部用第３のトランジスタ（図７においては「ＱＰ１１０」と表記）４７と、定電流供給部用第１及び第２の抵抗器８２，８３を用いて構成されたものとなっている。

定電流供給部用第１及び第２のトランジスタ６１，６２は、各々のベースが相互に接続されると共に、定電流供給部用第３のトランジスタ４７のコレクタに接続されたものとなっている。
定電流供給部用第３のトランジスタ４７は、ベースが定電流供給部用第１のトランジスタ６１のコレクタと共に、第２のバイアス電圧出力端子１３２及び端子Ａ１１０に接続されたものとなっている。また、定電流供給部用第３のトランジスタ４７のエミッタは、高電源電圧ＶＤＤが印加されるようになっている。

一方、定電流供給部用第１のトランジスタ６１のエミッタは、定電流供給部用第１の抵抗器８２を介して、また、定電流供給部用第２のトランジスタ６２のエミッタは、定電流供給部用第２の抵抗器８３を介して、共に低電源電圧ＶＳＳが印加されるようになっている。そして、定電流供給部用第２のトランジスタ６２のコレクタは、端子Ｂ１１０に接続されたものとなっている。
かかる構成における基本的動作は、図１、図３で説明した回路動作と同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第５の構成例について、図８を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第５の構成例は、起動用定電流供給部１２０を、バイポーラトランジスタを用いて構成した例を示したものである。
すなわち、起動用定電流供給部１２０において、第２のカレントミラー回路９６が、ＰＮＰ型の起動用定電流供給部用第１及び第２のトランジスタ（図８においては、それぞれ「ＱＰ１２０Ａ」、「ＱＰ１２０Ｂ」と表記）４３，４４と、ＮＰＮ型の起動用定電流供給部用第３のトランジスタ（図８においては「ＱＮ１２１」と表記）６５と、起動用定電流供給部用第１及び第２の抵抗器（図８においては、それぞれ「Ｒ１２０Ａ」、「Ｒ１２０Ｂ」と表記）８４，８５とを用いて構成されたものとなっている。

具体的には、まず、起動用定電流供給部用第１及び第２のトランジスタ４３，４４は、各々のベースが相互に接続されると共に、起動用定電流供給部用第３のトランジスタ６５のコレクタに接続されたものとなっている。
また、起動用定電流供給部用第１のトランジスタ４３のエミッタは、起動用定電流供給部用第１の抵抗器８４を介して、起動用定電流供給部用第２のトランジスタ４４のエミッタは、起動用定電流供給部用第２の抵抗器８５を介して、共に、高電源電圧ＶＤＤが印加されることで、熱暴走の防止が図られている。

一方、起動用定電流供給部用第１のトランジスタ４３のコレクタ及び起動用定電流供給部用第３のトランジスタ６５のベースは、第３のバイアス電圧出力端子１３３に接続されると共に、第２のインピーダンス素子９８を介して端子Ａ１２０に接続されたものとなっている。
また、起動用定電流供給部用第２のトランジスタ４４のコレクタは、端子Ｂ１２０に接続されている。
そして、起動用定電流供給部用第３のトランジスタ６５のエミッタは、低電源電圧ＶＳＳが印加されるようになっている。かかる起動用定電流供給部用第３のトランジスタ６５は、電流増幅を行って起動用定電流供給部用第１及び第２のトランジスタ４３，４４のベース電流補償を行うようになっている。
かかる構成における基本的動作は、図１、図３で説明した回路動作と同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第６の構成例について、図９を参照しつつ説明する。
なお、図１、図８に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
かかる第６の構成例は、図８に示された構成例における電源電圧と逆の関係となるように、電源の接続を入れ替え、それに対応して、特に起動用定電流供給部１２０を構成するトランジスタの種類を変えたものであり、この点を除けば、基本的には図８に示された構成例と同一構成の回路である。
かかる第６の構成例は、起動用定電流供給部１２０の具体的な構成を除けば、その基本的な構成は、先の図２に示された構成例と同一となるものである。

この第６の構成例において、起動用定電流供給部１２０の第２のカレントミラー回路９６は、ＮＰＮ型の起動用定電流供給部用第１及び第２のトランジスタ（図９においては、それぞれ「ＱＮ１２０Ａ」、「ＱＮ１２０Ｂ」と表記）６３，６４と、ＰＮＰ型の起動用定電流供給部用第３のトランジスタ（図９においては「ＱＰ１２１」と表記）４６と、起動用定電流供給部用第１及び第２の抵抗器８４，８５とを用いて構成されたものとなっている。

具体的には、まず、起動用定電流供給部用第１及び第２のトランジスタ６３，６４は、各々のベースが相互に接続されると共に、起動用定電流供給部用第３のトランジスタ４６のコレクタに接続されたものとなっている。
また、起動用定電流供給部用第１のトランジスタ６３のエミッタは、起動用定電流供給部用第１の抵抗器８４を介して、起動用定電流供給部用第２のトランジスタ６４のエミッタは、起動用定電流供給部用第２の抵抗器８５を介して、共に、低電源電圧ＶＳＳが印加されるようになっている。

一方、起動用定電流供給部用第１のトランジスタ６３のコレクタ及び起動用定電流供給部用第３のトランジスタ４６のベースは、第３のバイアス電圧出力端子１３３に接続されると共に、第２のインピーダンス素子９８を介して端子Ａ１２０に接続されたものとなっている。
また、起動用定電流供給部用第２のトランジスタ６４のコレクタは、端子Ｂ１２０に接続されている。
そして、起動用定電流供給部用第３のトランジスタ４６のエミッタは、高電源電圧ＶＤＤが印加されるようになっている。
かかる構成における基本的動作は、図１、図３で説明した回路動作と同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第７の構成例について、図１０を参照しつつ説明する。
なお、図１、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第７の構成例は、基準電流供給部１００の第１のインピーダンス素子９７が、基準電流供給部用第１のＮ型ＭＯＳトランジスタ１と、ＰＮＰ型の基準電流供給部用トランジスタ（図１０においては「ＱＰ１００Ａ」と表記）４５とを用いて構成されたものとなっている点が図３に示された構成例と異なるものであり、他の回路部分は、基本的に図１に示された基本構成例と同様のものである。

すなわち、具体的には、基準電流供給部用第１のＮ型ＭＯＳトランジスタ１のソースには、基準電流供給部用トランジスタ４５のエミッタが接続され、この基準電流供給部用トランジスタ４５のコレクタは、ベースと相互に接続されると共に、低電源電圧ＶＳＳが印加されるようになっている。
かかる構成における基本的動作は、図１、図３で説明した回路動作と同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第８の構成例について、図１１を参照しつつ説明する。
なお、図１、図４に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
かかる第８の構成例は、図１０に示された構成例における電源電圧と逆の関係となるように、電源の接続を入れ替え、それに対応してトランジスタの種類を変えたものであり、この点を除けば、基本的には図１０に示された構成例と同一の構成を有する回路である。
かかる第８の構成例は、別言すれば、その基本的な構成は、先の図２に示された構成例と同一となるものである。

以下、具体的に異なる点について説明する。
この第８の構成例において、基準電流供給部１００の第１のインピーダンス素子９７は、基準電流供給部用第１のＰ型ＭＯＳトランジスタ２９と、ＮＰＮ型の基準電流供給部用第１のトランジスタ（図１１においては「ＱＮ１００Ａ」と表記）６６とを用いて構成されたものとなっている点が、図４に示された構成例と異なるものであり、他の回路部分は、基本的に図２に示された基本構成例と同様のものである。

すなわち、具体的には、基準電流供給部用第１のＰ型ＭＯＳトランジスタ２９のソースには、基準電流供給部用トランジスタ６６のエミッタが接続され、この基準電流供給部用トランジスタ６６のコレクタは、ベースと相互に接続されると共に、高電源電圧ＶＤＤが印加されるようになっている。
かかる構成における基本的動作は、図１、図３で説明した回路動作と同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第９の構成例について、図１２を参照しつつ説明する。
なお、図１、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第９の構成例は、基準電流供給部１００の第１の電流源９４及び第１のインピーダンス素子９７を、それぞれＭＯＳトランジスタとバイポーラトランジスタを用いて構成した点が図３に示された構成例と異なるものであり、他は基本的に図１に示された基本構成例と同様のものである。

以下、具体的に説明すれば、まず、第１のインピーダンス素子９７は、図１０に示された構成例と同一の構成であるので、ここでの再度の詳細な説明は省略する。
一方、第１の電流源９４は、基準電流供給部用第２のＮ型ＭＯＳトランジスタ２と、ＰＮＰ型の基準電流供給部用第２のトランジスタ（図１２においては「ＱＰ１００Ｂ」と表記）４９と、抵抗器８１ａを有して構成されたものとなっている。

すなわち、まず、基準電流供給部用第２のＮ型ＭＯＳトランジスタ２のゲートは、基準電流供給部用第１のＮ型ＭＯＳトランジスタ１のゲートと相互に接続されると共に、基準電流供給部用第１のＮ型ＭＯＳトランジスタ１のドレイン、第１のバイアス出力端子１３１及び端子Ａ１００に接続されたものとなっており、この点は、図３に示された構成例と変わるところはないものとなっている。
また、図３に示された構成例同様、基準電流供給部用第２のＮ型ＭＯＳトランジスタ２のドレインは、端子Ｂ１００に接続されたものとなっている。

一方、基準電流供給部用第２のＮ型ＭＯＳトランジスタ２のソースは、抵抗器（図１２においては「Ｒ１００Ｂ」と表記）８１ｂを介してＰＮＰ型の基準電流供給部用第２のトランジスタ４９のエミッタに接続されている。そして、基準電流供給部用第２のトランジスタ４９のベースはコレクタと相互に接続されると共に、低電源電圧ＶＳＳが印加されるようになっている。
かかる構成における基本的動作は、図１、図３で説明した回路動作と同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第１０の構成例について、図１３を参照しつつ説明する。
なお、図１、図４及び図１１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
かかる第１０の構成例は、図１２に示された構成例における電源電圧と逆の関係となるように、電源の接続を入れ替え、それに対応してトランジスタの種類を変えたものであり、この点を除けば、基本的には図１２に示された構成例と同一構成の回路である。
かかる第１０の構成例は、別言すれば、その基本的な構成は、先の図２に示された構成例と同一となるものである。

以下、具体的に異なる点について説明する。
この第１０の構成例において、第１の電流源９４は、基準電流供給部用第２のＰ型ＭＯＳトランジスタ３０と、ＮＰＮ型の基準電流供給部用第２のトランジスタ（図１３においては「ＱＮ１００Ｂ」と表記）６７と、抵抗器８１ｂを有して構成されたものとなっている。

すなわち、まず、基準電流供給部用第２のトランジスタ６７のベースとコレクタは、相互に接続されると共に、高電源電圧ＶＤＤが印加されるようになっている。
一方、基準電流供給部用第２のトランジスタ６７のエミッタは、抵抗器８１ｂを介して基準電流供給部用第２のＰ型ＭＯＳトランジスタ３０のソースに接続され、基準電流供給部用第２のＰ型ＭＯＳトランジスタ３０のドレインは、端子Ｂ１００に接続されたものとなっている。
なお、基準電流供給部用第２のＰ型ＭＯＳトランジスタ３０のゲートは、図１１に示された構成例と同一であるので、ここでの再度の詳細な説明は省略する。

次に、第１１の構成例について、図１４を参照しつつ説明する。
なお、図１、図１０に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第１１の構成例は、図１０に示された構成例において、バイアス電圧に依存した電圧を得ることができるよう電圧変換回路１０５を付加したものである。

この構成例における電圧変換回路１０５は、第２及び第３のバイアス出力電圧Vbias2，Vbias3に依存した変換電圧ＶＢＧＲが得られるものとなっている。
かかる電圧変換回路１０５は、電圧変換回路用第１及び第２のＰ型ＭＯＳトランジスタ（図１４においては、それぞれ「ＭＰ４１」、「ＭＰ４２」と表記）２５，２６と、抵抗器（図１４においては「Ｒ４０」と表記）８７と、ＰＮＰ型の電圧変換回路用トランジスタ（図１４においては「ＱＰ４０」と表記）４８とを有して構成されたものとなっている。

具体的には、まず、電圧変換回路用第１のＰ型ＭＯＳトランジスタ２５は、ソースに高電源電圧ＶＤＤが印加されるようになっている一方、ゲートは、第２のバイアス出力端子１３２に接続されている。第２のバイアス出力端子１３２は、第１のカレントミラー回路９５に接続されているものであるが、第１のカレントミラー回路９５は、具体的には、例えば、図２に示された構成例の如く構成され、第２のバイアス出力端子１３２は、カレントミラー回路を構成する定電流供給部用第１及び第２のＰ型ＭＯＳトランジスタ２１，２２のゲートに接続されるものであるので、上述の電圧変換回路用第１のＰ型ＭＯＳトランジスタ２５は、上述のような接続によって、これら定電流供給部用第１及び第２のＰ型ＭＯＳトランジスタ２１，２２と共にカレントミラー回路を構成するものとなっていると言うことができる。

そして、電圧変換回路用第１のＰ型ＭＯＳトランジスタ２５のドレインは、変換電圧出力端子１３４及び抵抗器８７の一端に接続され、この抵抗器８７の他端は、ＰＮＰ型の電圧変換回路用トランジスタ４８のエミッタに接続されたものとなっている。
また、電圧変換回路用トランジスタ４８は、ベースとコレクタが相互に接続されると共に、低電源電圧ＶＳＳが印加されるようになっている。

一方、電圧変換回路用第２のＰ型ＭＯＳトランジスタ２６は、起動用定電流供給部１２０の第２のカレントミラー回路９６とカレントミラー回路を構成するように設けられたものとなっている。
すなわち、電圧変換回路用第２のＰ型ＭＯＳトランジスタ２６は、ソースに高電源電圧ＶＤＤが印加されるようになっている一方、ゲートは、第３のバイアス出力端子１３２に接続されている。
そして、電圧変換回路用第２のＰ型ＭＯＳトランジスタ２６のドレインは、変化電圧出力端子１３４に接続されたものとなっている。

かかる構成によって、変化電圧出力端子１３４には、第２及び第３のバイアス電圧Vbias2，Vbias3に比例した定電圧が得られることとなる。
なお、電圧変換回路１０５の動作を除けば、図１、図１０に示された構成例における動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第１２の構成例について、図１５を参照しつつ説明する。
なお、図２、図１１、図１４に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
かかる第１２の構成例は、図１４に示された構成例における電源電圧と逆の関係となるように、電源の接続を入れ替え、それに対応して、トランジスタの種類を変えたものであり、この点を除けば、基本的には図１４に示された構成例と同一構成の回路である。

以下、具体的に異なる点を中心に説明する。
この第１２の構成例において、電圧変換回路１０５は、電圧変換回路用第１及び第２のＮ型ＭＯＳトランジスタ（図１５においては、それぞれ「ＭＮ４１」、「ＭＮ４２」と表記）５，６と、抵抗器８７と、ＮＰＮ型の電圧変換回路用トランジスタ（図１５においては「ＱＮ４０」と表記）６８とを有して構成されたものとなっている。

具体的には、まず、電圧変換回路用第１のＮ型ＭＯＳトランジスタ５は、ソースに低電源電圧ＶＳＳが印加されるようになっている一方、ゲートは、第２のバイアス出力端子１３２に接続されている。
また、電圧変換回路用第１のＮ型ＭＯＳトランジスタ５のドレインは、変換電圧出力端子１３４及び抵抗器８７の一端に接続され、この抵抗器８７の他端は、ＮＰＮ型の電圧変換回路用トランジスタ８７のエミッタに接続されたものとなっている。
そして、電圧変換回路用トランジスタ８７のコレクタは、ベースと相互に接続されると共に、高電源電圧ＶＤＤが印加されるようになっている。

一方、電圧変換回路用第２のＮ型ＭＯＳトランジスタ６は、ソースに低電源電圧ＶＳＳが印加されるようになっている一方、ゲートは、第３のバイアス出力端子１３２に接続され、また、ドレインは、変換電圧出力端子１３４に接続されたものとなっている。
かかる構成における基本的動作は、図１４で説明した回路動作と同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第１３の構成例について、図１６を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第１３の構成例は、先に図１に示された構成例における第２のインピーダンス素子９８を、具体的に、抵抗器（図１６においては「Ｒ１２０」と表記）８８で実現した例を示すものである。
かかる点を除けば、その基本的な動作は、図１において説明した通りであるので、ここでの再度の詳細な説明は省略することとする。

次に、第１４の構成例について、図１７を参照しつつ説明する。
なお、図２、図１６に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第１４の構成例は、先に図２に示された構成例における第２のインピーダンス素子９８を、具体的に、抵抗器８８で実現した例を示すものである。
かかる点を除けば、その基本的な動作は、図２において説明した通りであるので、ここでの再度の詳細な説明は省略することとする。

次に、第１５の構成例について、図１８を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第１５の構成例は、先に図１に示された構成例における第２のインピーダンス素子９８を、具体的に、Ｐ型ＭＯＳトランジスタ（図１８においては「ＭＰ１２０」と表記）２７で実現した例を示すものである。

すなわち、Ｐ型ＭＯＳトランジスタ２７は、そのソースが第２のカレントミラー回路９６が接続される一方、ドレインは、端子Ａ１２０に接続されたものとなっている。
そして、Ｐ型ＭＯＳトランジスタ２７のゲートには、低電源電圧ＶＳＳが印加されるものとなっている。
かかる点を除けば、その基本的な動作は、図１において説明した通りであるので、ここでの再度の詳細な説明は省略することとする。

次に、第１６の構成例について、図１９を参照しつつ説明する。
なお、図２、図１８に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第１６の構成例は、先に図２に示された構成例における第２のインピーダンス素子９８を、Ｎ型ＭＯＳトランジスタ（図１９においては「ＭＮ１２０」と表記）７で実現した例を示すものである。
かかる点を除けば、その基本的な動作は、図２において説明した通りであるので、ここでの再度の詳細な説明は省略することとする。

次に、第１７の構成例について、図２０を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第１７の構成例は、先に図１に示された構成例における第２のインピーダンス素子９８を、具体的に、直列接続された複数のＰ型ＭＯＳトランジスタにより実現した例を示すものである。
すなわち、起動用定電流供給部用第１のＰ型ＭＯＳトランジスタ３１のソースは、第２のカレントミラー回路９６に接続される一方、そのドレインは、起動用定電流供給部用第２のＰ型ＭＯＳトランジスタ３２のソースに接続されたものとなっている。

そして、起動用定電流供給部用第２のＰ型ＭＯＳトランジスタ３２のドレインは、起動用定電流供給部用第３のＰ型ＭＯＳトランジスタ３３のソースに接続され、起動用定電流供給部用第３のＰ型ＭＯＳトランジスタ３３のドレインは、端子Ａ１２０に接続され、起動用定電流供給部用第１乃至第３のＰ型ＭＯＳトランジスタ３１乃至３３は、直列接続されたものとなっている。
なお、起動用定電流供給部用第１乃至第３のＰ型ＭＯＳトランジスタ３１乃至３３のゲートは、低電源電圧ＶＳＳが印加されるようになっている。
かかる構成において、その基本的な動作は、図１において説明した通りであるので、ここでの再度の詳細な説明は省略することとする。

次に、第１８の構成例について、図２１を参照しつつ説明する。
なお、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第１８の構成例は、先に図２に示された構成例における第２のインピーダンス素子９８を、具体的に、直列接続された複数のＮ型ＭＯＳトランジスタにより実現した例を示すものである。

すなわち、起動用定電流供給部用第１のＮ型ＭＯＳトランジスタ１１のドレインは、第２のカレントミラー回路９６に接続される一方、そのソースは、起動用定電流供給部用第２のＮ型ＭＯＳトランジスタ１２のドレインに接続されたものとなっている。
そして、起動用定電流供給部用第２のＮ型ＭＯＳトランジスタ１２のソースは、起動用定電流供給部用第３のＮ型ＭＯＳトランジスタ１３のドレインに接続され、起動用定電流供給部用第３のＮ型ＭＯＳトランジスタ１３のソースは、端子Ａ１２０に接続され、起動用定電流供給部用第１乃至第３のＮ型ＭＯＳトランジスタ１１乃至１３は、直列接続されたものとなっている。

なお、起動用定電流供給部用第１乃至第３のＰ型ＭＯＳトランジスタ１１乃至１３のゲートは、高電源電圧ＶＤＤが印加されるようになっている。
かかる構成において、その基本的な動作は、図１において説明した通りであるので、ここでの再度の詳細な説明は省略することとする。

次に、第１９の構成例について、図２２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第１９の構成例は、図１に示された構成において、第１のバイアス出力端子１３１と低電源電圧ＶＳＳとの間に、コンデンサ（図２２においては「Ｃ１００」と表記）９２を設けたものであり、他の構成は、図１に示された構成と同一のものである。

かかる構成例においては、コンデンサ９２により、特に、第１のバイアス電圧Vbias1の安定化を図ることができるものとなっている。
かかる点を除けば、基本的な動作は、図１において説明した通りであるので、ここでの再度の詳細な説明は省略することとする。

次に、第２０の構成例について、図２３を参照しつつ説明する。
なお、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２０の構成例は、図２に示された構成において、第１のバイアス出力端子１３１と高電源電圧ＶＤＤとの間に、コンデンサ９２を設けたものであり、他の構成は、図２に示された構成と同一のものである。

かかる構成においては、図２２に示された第１９の構成例同様、コンデンサ９２による第１のバイアス電圧Vbias1の安定化を図ることができるもので、かかる点を除けば、基本的な動作は、図１において説明した通りであるので、ここでの再度の詳細な説明は省略することとする。

次に、第２１の構成例について、図２４を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２１の構成例は、図２２に示された構成例におけるコンデンサ９２に変えて、Ｎ型ＭＯＳトランジスタ（図２４においては「ＭＮ１００」と表記）８を用いて、コンデンサ９２を用いたと同様の機能の実現を図ったものである。

すなわち、Ｎ型ＭＯＳトランジスタ８のゲートは、第１のバイアス出力端子１３１に接続される一方、ドレイン及びソースは、共に低電源電圧ＶＳＳが印加されるようになっており、Ｎ型ＭＯＳトランジスタ８の容量が用いられるようになっている。
かかる構成における動作は、図２２に示された第１９の構成例と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第２２の構成例について、図２５を参照しつつ説明する。
なお、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２２の構成例は、図２に示された構成において、第１のバイアス出力端子１３１と高電源電圧ＶＤＤとの間に、Ｐ型ＭＯＳトランジスタ（図２５においては「ＭＰ１００」と表記）２８を設けたものであり、他の構成は、図２に示された構成と同一のものである。

すなわち、Ｐ型ＭＯＳトランジスタ２８のゲートは、第１のバイアス出力端子１３１に接続される一方、ドレイン及びソースは、共に高電源電圧ＶＤＤが印加されるようになっている。
かかる構成における動作は、図２３に示された第１９の構成例と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第２３の構成例について、図２６を参照しつつ説明する。
なお、図１、図１０に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２３の構成例は、図１に示された構成例において、バイアス電圧に依存した電流出力を得ることができるようにＰ型及びＮ型ＭＯＳトランジスタが付加されて構成されたものである。

すなわち、Ｐ型ＭＯＳトランジスタ３４とＰ型ＭＯＳトランジスタ３５は、共にソースに高電源電圧ＶＤＤが印加されるようになっている一方、各々のドレインは共に電流出力端子（図２６においては「ＩＯＵＴＰ１−Ａ」と表記）１４１に接続されたものとなっている。そして、Ｐ型ＭＯＳトランジスタ３４のゲートは、第２のバイアス出力端子１３２に、また、Ｐ型ＭＯＳトランジスタ３５のゲートは、第３のバイアス出力端子１３３に、それぞれ接続されたものとなっている。

また、Ｐ型ＭＯＳトランジスタ３６とＰ型ＭＯＳトランジスタ３７は、共にソースに高電源電圧ＶＤＤが印加されるようになっている一方、各々のドレインは共に電流出力端子（図２６においては「ＩＯＵＴＰｎ−Ａ」と表記）１４２に接続されたものとなっている。そして、Ｐ型ＭＯＳトランジスタ３６のゲートは、第２のバイアス出力端子１３２に、また、Ｐ型ＭＯＳトランジスタ３７のゲートは、第３のバイアス出力端子１３３に、それぞれ接続されたものとなっている。

一方、Ｎ型ＭＯＳトランジスタ１４，１５は、各々のゲートが共に第１のバイアス出力端子１３１に接続される一方、各々のソースは、低電源電圧ＶＳＳが印加されるようになっている。
そして、Ｎ型ＭＯＳトランジスタ１４のドレインは、電流出力端子（図２６においては「ＩＯＵＴＰ１−Ｂ」と表記）１４３に接続される一方、Ｎ型ＭＯＳトランジスタ１５のドレインは、電流出力端子（図２６においては「ＩＯＵＴＰｎ−Ｂ」と表記）１４４に接続されたものとなっている。
かかる構成においては、電流出力端子１４１〜１４４の増設によって電流出力が得られる点を除けば、図１に示された構成例における動作と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第２４の構成例について、図２７を参照しつつ説明する。
なお、図１、図２６に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２４の構成例は、先に図２６に示された構成例におけるトランジスタの種類を一部変えたもので、基本的な回路構成は、図２６に示された構成例と同一のものである。

ＰＮＰ型トランジスタ５１，５２は、各々のコレクタが共に電流出力端子１４１に接続される一方、ＰＮＰ型トランジスタ５１のエミッタは、抵抗器８９ａを介して、ＰＮＰ型トランジスタ５２のエミッタは、抵抗器８９ｂを介して、共に高電源電圧ＶＤＤが印加されるようになっている。
そして、ＰＮＰ型トランジスタ５１のベースは、第２のバイアス出力端子１３２に、ＰＮＰ型トランジスタ５２のベースは、第３のバイアス出力端子１３３に、それぞれ接続されたものとなっている。

また、ＰＮＰ型トランジスタ５３，５４は、各々のコレクタが共に電流出力端子１４２に接続される一方、ＰＮＰ型トランジスタ５３のエミッタは、抵抗器８９ｃを介して、ＰＮＰ型トランジスタ５４のコレクタは、抵抗器８９ｄを介して、共に高電源電圧ＶＤＤが印加されるようになっている。
そして、ＰＮＰ型トランジスタ５３のベースは、第２のバイアス出力端子１３２に、ＰＮＰ型トランジスタ５４のベースは、第３のバイアス出力端子１３３に、それぞれ接続されたものとなっている。

また、Ｎ型ＭＯＳトランジスタ１４のドレインは、電流出力端子１４３に接続される一方、ソースはＰＮＰ型トランジスタ５５のエミッタに接続されたものとなっている。そして、ＰＮＰ型トランジスタ５５のベース及びコレクタは、共に低電源電圧ＶＳＳが印加されるようになっている。
さらに、Ｎ型ＭＯＳトランジスタ１５のドレインは、電流出力端子１４４に接続される一方、ソースはＰＮＰ型トランジスタ５６のエミッタに接続されたものとなっている。そして、ＰＮＰ型トランジスタ５６のベース及びコレクタは、共に低電源電圧ＶＳＳが印加されるようになっている。
かかる構成における動作は、図１、図２６に示された構成例と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第２５の構成例について、図２８を参照しつつ説明する。
なお、図２、図２６に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２５の構成例は、図２６に示された構成例における電源電圧と逆の関係となるように、電源との接続を入れ替え、それに対応してトランジスタの種類を変えたものであり、この点を除けば、基本的には同一の構成を有する回路である。

以下、図２、図２６に示された構成例と異なる点を中心に説明する。
まず、Ｎ型ＭＯＳトランジスタ１６，１７は、ドレイン同士が共に電流出力端子１４２に接続される一方、ソースは、共に低電源電圧ＶＳＳが印加されるようになっている。
そして、Ｎ型ＭＯＳトランジスタ１６のゲートは、第３のバイアス出力端子１３３に接続される一方、Ｎ型ＭＯＳトランジスタ１７のゲートは、第２のバイアス出力端子１３２に接続されたものとなっている。

また、Ｐ型ＭＯＳトランジスタ３６，３７は、ドレイン同士が共に電流出力端子１４１に接続される一方、ソースは、共に低電源電圧ＶＳＳが印加されるようになっている。
そして、Ｐ型ＭＯＳトランジスタ３６のゲートは、第２のバイアス出力端子１３２に接続される一方、Ｐ型ＭＯＳトランジスタ３７のゲートは、第３のバイアス出力端子１３３に接続されたものとなっている。
かかる構成における動作は、図２、図２６に示された構成例と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第２６の構成例について、図２９を参照しつつ説明する。
なお、図２、図２７に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２６の構成例は、図２７に示された構成例における電源電圧と逆の関係となるように、電源との接続を入れ替え、それに対応してトランジスタの種類を変えたものであり、この点を除けば、基本的には同一の構成を有する回路である。

以下、異なる点を中心に説明すれば、まず、ＮＰＮ型トランジスタ７３，７４は、各々のコレクタが共に電流出力端子１４１に接続される一方、ＮＰＮ型トランジスタ７３のエミッタは、抵抗器８９ｃを介して、また、ＮＰＮ型トランジスタ７４のエミッタは、抵抗器８９ｄを介して、共に低電源電圧ＶＳＳが印加されるようになっている。
そして、ＮＰＮ型トランジスタ７３のベースは、第２のバイアス出力端子１３２に接続される一方、ＮＰＮ型トランジスタ７４のベースは、第３のバイアス出力端子１３３に接続されたものとなっている。

また、ＮＰＮ型トランジスタ７１，７２は、各々のコレクタが共に電流出力端子１４２に接続される一方、ＮＰＮ型トランジスタ７１のエミッタは、抵抗器８９ａを介して、また、ＮＰＮ型トランジスタ７２のエミッタは、抵抗器８９ｂを介して、共に低電源電圧ＶＳＳが印加されるようになっている。
そして、ＮＰＮ型トランジスタ７１のベースは、第２のバイアス出力端子１３２に接続される一方、ＮＰＮ型トランジスタ７２のベースは、第３のバイアス出力端子１３３に接続されたものとなっている。
かかる構成における動作は、図２、図２７に示された構成例と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、第２７の構成例について、図３０を参照しつつ説明する。
この第２７の構成例は、バイアス回路の動作停止を行い、消費電流の低減を行うためスイッチ素子を設けたものである。
すなわち、スイッチ素子としてＰ型ＭＯＳトランジスタ（図３０においては「ＭＰ１２４」と表記）３８が、そのソースに、高電源電圧ＶＤＤよりも高い第２の高電源電圧ＶＤＤ２が印加される一方、ドレインには高電源電圧ＶＤＤが印加されるように設けられ、ゲートには、パワーダウン信号(図３０においては「Power Down 」と表記）が入力されるようになっている。

この例の場合、バイアス回路は、第２の高電源電圧ＶＤＤ２が供給された場合に比動作状態、すなわち、いわゆる待機状態となるよう回路が設定されており、高電源電圧ＶＤＤが供給される場合に、回路が正常動作となるものである。
パワーダウン信号は、バイアス回路を非動作状態とする場合には、論理値Ｈｉｇｈに相当するレベルでＰ型ＭＯＳトランジスタ３８のゲートに入力されるようになっている。すなわち、この場合、Ｐ型ＭＯＳトランジスタ３８は、導通状態となり、バイアス回路は、Ｐ型ＭＯＳトランジスタ３８を介して第２の高電源電圧ＶＤＤ２が供給されることで、非動作状態となる。

一方、パワーダウン信号が論理値Ｌｏｗに相当するレベルでＰ型ＭＯＳトランジスタ３８のゲートに入力される場合には、Ｐ型ＭＯＳトランジスタ３８は非導通状態となり、バイアス回路には高電源電圧ＶＤＤが供給されること通常の動作状態となる。
これによって、通常の動作状態に比して回路の消費電流の低減が図られることとなる。

次に、第２８の構成例について、図３１を参照しつつ説明する。
なお、図３０に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
Ｐ型ＭＯＳトランジスタ３８のドレインと低電源電圧ＶＳＳとの間にコンデンサ９３を接続して、回路動作の安定化を図ったものである。

次に、第２９の構成例について、図３２を参照しつつ説明する。
なお、図３１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２９の構成例は、図３１に示された構成例において、Ｐ型ＭＯＳトランジスタ３８に変えて、インピーダンス素子（図３２においては「Ｚ１４０」と表記）９９を設けたものである。かかる構成においては、インピーダンス素子９９が有する寄生容量によってローパスフィルタが形成されるようにし、第２の高電源電圧ＶＤＤ２の高周波ノイズを高電源電圧ＶＤＤへ通過させることで、ノイズの低減と共に回路動作の安定化を図ったものである。

次に、第３０の構成例について、図３３を参照しつつ説明する。
なお、図３１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３０の構成例は、図３２に示された構成例におけるインピーダンス素子９９に代えて、ダイオード接続されたＰ型ＭＯＳトランジスタを設けたものである。
すなわち、Ｐ型ＭＯＳトランジスタ（図３３においては「ＭＰ１４０」と表記）３９は、ソースに第２の電源電圧ＶＤＤ２が印加される一方、ゲートとドレインとが相互に接続されて高電源電圧ＶＤＤが印加されるよう設けられたものとなっている。

次に、第３１の構成例について、図３４を参照しつつ説明する。
なお、図３１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３１の構成例は、図３２に示された構成例におけるインピーダンス素子９９に代えて、抵抗器（図３４においては「Ｒ１４０」と表記）９１を設けたものである。

９４…第１の電流源
９５…第１のカレントミラー回路
９６…第２のカレントミラー回路
１００…基準電流供給部
１１０…定電流供給部
１２０…起動用定電流供給部

Claims (3)

1. 一定の電流を外部へ供給する基準電流供給部と、
   前記基準電流供給部からの電流供給を受け、供給された電流に電流を生成する定電流供給部と、
   前記基準電流供給部と前記定電流供給部の動作開始のための電流を供給する起動用定電流供給部とを有し、
   前記基準電流供給部から第１のバイアス電圧が、前記定電流供給部から第２のバイアス電圧が、前記起動用定電流供給部から第３のバイアス電圧が、それぞれ出力可能に構成されてなることを特徴とするバイアス回路。
2. 前記基準電流供給部は、カレントミラー接続された第１及び第２のＮチャンネル型ＭＯＳ電界効果トランジスタを有し、前記第２のＮチャンネル型ＭＯＳ電界効果トランジスタは、抵抗器を介してそのソースに低電源電圧が印加されてなり、
   前記定電流供給部は、ゲートとドレインが前記第２のＮチャンネル型ＭＯＳ電界効果トランジスタのドレインに接続された第１のＰチャンネル型ＭＯＳ電界効果トランジスタと、前記第１のＰチャンネル型ＭＯＳ電界効果トランジスタとカレントミラー接続されると共に、ドレインが前記第１のＮチャンネル型ＭＯＳ電界効果トランジスタのドレインに接続された第２のＰチャンネル型ＭＯＳ電界効果トランジスタとを有してなり、
   前記起動用定電流供給部は、カレントミラー接続された起動用定電流供給部用第１及び第２のＰチャンネル型ＭＯＳ電界効果トランジスタを有し、
   前記起動用定電流供給部用第１のＰチャンネル型ＭＯＳ電界効果トランジスタは、そのドレイン及びゲートが、インピーダンス素子を介して前記第１のＮチャンネル型ＭＯＳ電界効果トランジスタのドレイン及びゲートと、前記第２のＰチャンネル型ＭＯＳ電界効果トランジスタのドレインに接続される一方、前記起動用定電流供給部用第２のＰチャンネル型ＭＯＳ電界効果トランジスタは、そのドレインが、前記第２のＮチャンネル型ＭＯＳ電界効果トランジスタのドレインと、前記第１のＰチャンネル型ＭＯＳ電界効果トランジスタのドレイン及びゲートに接続されてなり、
   前記起動用定電流供給部用第１のＰチャンネル型ＭＯＳ電界効果トランジスタにより前記インピーダンス素子を介して前記第１のＮチャンネル型ＭＯＳ電界効果トランジスタへ定常電流を供給可能とすることにより、前記起動用定電流供給部用第２のＰチャンネル型ＭＯＳ電界効果トランジスタよる前記基準電流供給部へ対する電流供給を可能に構成されてなることを特徴とするバイアス回路。
3. 前記定電流供給部をバイポーラトランジスタにより構成し、あるいは前記起動用定電流供給部をバイポーラトランジスタにより構成し、あるいは前記基準電流供給部を、ＭＯＳ電界効果トランジスタとバイポーラトランジスタにより構成することを特徴とする請求項１又は請求項２記載のバイアス回路。

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