JPH06309052A - バンドギャップレギュレータ - Google Patents
バンドギャップレギュレータInfo
- Publication number
- JPH06309052A JPH06309052A JP12096593A JP12096593A JPH06309052A JP H06309052 A JPH06309052 A JP H06309052A JP 12096593 A JP12096593 A JP 12096593A JP 12096593 A JP12096593 A JP 12096593A JP H06309052 A JPH06309052 A JP H06309052A
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- determining circuit
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Abstract
(57)【要約】
【目的】 出力ノイズ及び出力インピーダンスが低減化
されたバンドギャップレギュレータを提供する。 【構成】 電流決定回路と電圧発生回路とを分離し、こ
の電流決定回路からカレントミラー回路を介して電圧発
生回路に電流を供給する構成とすることで、電流決定回
路に於けるインピーダンスを下げることができ、正帰還
率を下げることができることから、出力ノイズが低減化
され、出力インピーダンスも低減化する。従って、出力
電圧が安定化する。
されたバンドギャップレギュレータを提供する。 【構成】 電流決定回路と電圧発生回路とを分離し、こ
の電流決定回路からカレントミラー回路を介して電圧発
生回路に電流を供給する構成とすることで、電流決定回
路に於けるインピーダンスを下げることができ、正帰還
率を下げることができることから、出力ノイズが低減化
され、出力インピーダンスも低減化する。従って、出力
電圧が安定化する。
Description
【０００１】
【産業上の利用分野】本発明は、電源電圧よりも低い基
準電圧を発生するためのバンドギャップレギュレータに
関するものである。
準電圧を発生するためのバンドギャップレギュレータに
関するものである。
【０００２】
【従来の技術】従来から、例えば５Ｖ単一電源によるＡ
／Ｄコンバータ等に於ては、電源電圧よりも低い基準電
圧が必要となり、この基準電圧を発生させるための回路
として、所謂バンドギャップレギュレータが用いられて
いた。例えばＣＭＯＳプロセスからなる回路中に設けら
れたバンドギャップレギュレータの回路構成を図３に示
す。バーチカル型のＰＮＰトランジスタＱ１のコレクタ
はサブストレートに接続され、ベースは基準電位に接続
されている。また、エミッタは電圧発生用の抵抗Ｒ１を
介してＮｃｈトランジスタＱ４のソースに接続されてい
る。ＮｃｈトランジスタＱ４のゲートは、同様なＮｃｈ
トランジスタＱ５のゲートに接続されている。Ｎｃｈト
ランジスタＱ５のソースは抵抗Ｒ２を介してＰＮＰトラ
ンジスタＱ２のエミッタに接続されている。このＰＮＰ
トランジスタＱ２のベースは基準電位に接続され、コレ
クタはサブストレートに接続されている。尚、Ｎｃｈト
ランジスタＱ５と抵抗Ｒ２との間には出力端子１が設け
られている。
／Ｄコンバータ等に於ては、電源電圧よりも低い基準電
圧が必要となり、この基準電圧を発生させるための回路
として、所謂バンドギャップレギュレータが用いられて
いた。例えばＣＭＯＳプロセスからなる回路中に設けら
れたバンドギャップレギュレータの回路構成を図３に示
す。バーチカル型のＰＮＰトランジスタＱ１のコレクタ
はサブストレートに接続され、ベースは基準電位に接続
されている。また、エミッタは電圧発生用の抵抗Ｒ１を
介してＮｃｈトランジスタＱ４のソースに接続されてい
る。ＮｃｈトランジスタＱ４のゲートは、同様なＮｃｈ
トランジスタＱ５のゲートに接続されている。Ｎｃｈト
ランジスタＱ５のソースは抵抗Ｒ２を介してＰＮＰトラ
ンジスタＱ２のエミッタに接続されている。このＰＮＰ
トランジスタＱ２のベースは基準電位に接続され、コレ
クタはサブストレートに接続されている。尚、Ｎｃｈト
ランジスタＱ５と抵抗Ｒ２との間には出力端子１が設け
られている。
【０００３】ここで、ＰＮＰトランジスタＱ２のエミッ
タ面積はＰＮＰトランジスタＱ１のエミッタ面積のＮ倍
（Ｎ＝２〜３０）となっている。抵抗Ｒ１は抵抗Ｒ２よ
りもやや大きくなっている。また、各ＰＮＰトランジス
タＱ１、Ｑ２のエミッタ周辺のフィールドプレートに
は、チャネル電流が発生しないようにエミッタ電圧が印
加されている。
タ面積はＰＮＰトランジスタＱ１のエミッタ面積のＮ倍
（Ｎ＝２〜３０）となっている。抵抗Ｒ１は抵抗Ｒ２よ
りもやや大きくなっている。また、各ＰＮＰトランジス
タＱ１、Ｑ２のエミッタ周辺のフィールドプレートに
は、チャネル電流が発生しないようにエミッタ電圧が印
加されている。
【０００４】一方、ＮｃｈトランジスタＱ４のドレイン
は、ＰｃｈトランジスタＱ７のドレイン、ゲート及びＰ
ｃｈトランジスタＱ８のゲートに接続されている。Ｐｃ
ｈトランジスタＱ５のドレインはそのゲート、Ｎｃｈト
ランジスタＱ８のドレイン及びＮｃｈトランジスタＱ４
のゲートに接続されると共にＰｃｈトランジスタＱ９の
ドレインに接続されている。また、Ｐｃｈトランジスタ
Ｑ７、Ｑ８、Ｑ９のソースは、電源２に接続されてお
り、Ｑ９のゲートは起動回路３に接続されている。
は、ＰｃｈトランジスタＱ７のドレイン、ゲート及びＰ
ｃｈトランジスタＱ８のゲートに接続されている。Ｐｃ
ｈトランジスタＱ５のドレインはそのゲート、Ｎｃｈト
ランジスタＱ８のドレイン及びＮｃｈトランジスタＱ４
のゲートに接続されると共にＰｃｈトランジスタＱ９の
ドレインに接続されている。また、Ｐｃｈトランジスタ
Ｑ７、Ｑ８、Ｑ９のソースは、電源２に接続されてお
り、Ｑ９のゲートは起動回路３に接続されている。
【０００５】上記したようなバンドギャップレギュレー
タを作動させるには、まず起動回路２によってＰｃｈト
ランジスタＱ９のゲートに電圧を印加して回路全体を起
動させる。すると、出力端子１を介して外部に基準電圧
が供給されるようになる。
タを作動させるには、まず起動回路２によってＰｃｈト
ランジスタＱ９のゲートに電圧を印加して回路全体を起
動させる。すると、出力端子１を介して外部に基準電圧
が供給されるようになる。
【０００６】上記したようなバンドギャップレギュレー
タに於ては、ＮｃｈトランジスタＱ４、Ｑ５の部分で正
帰還をかけるようになっており、トランジスタＱ１、Ｑ
２及び抵抗Ｒ１、Ｒ２のインピーダンスが正帰還される
際にノイズとして出力信号に影響する。ここで、Ｋをボ
ルツマン定数、Ｔを温度（゜Ｋ）、Ｂをバンド幅とし
て、抵抗Ｒ１の雑音電圧ＶnR1、ＶnR2は、
タに於ては、ＮｃｈトランジスタＱ４、Ｑ５の部分で正
帰還をかけるようになっており、トランジスタＱ１、Ｑ
２及び抵抗Ｒ１、Ｒ２のインピーダンスが正帰還される
際にノイズとして出力信号に影響する。ここで、Ｋをボ
ルツマン定数、Ｔを温度（゜Ｋ）、Ｂをバンド幅とし
て、抵抗Ｒ１の雑音電圧ＶnR1、ＶnR2は、
【０００７】
【数１】
【０００８】となる。これは正帰還により増幅されて出
力端子１に於ける雑音電圧Ｖnはｑを電荷の値として、
力端子１に於ける雑音電圧Ｖnはｑを電荷の値として、
【０００９】
【数２】
【００１０】となる。例えば、Ｒ１＝６６ｋΩ、Ｒ２＝
６０ｋΩ、Ｎ＝１０、Ｔ＝３００゜Ｋとすると、
６０ｋΩ、Ｎ＝１０、Ｔ＝３００゜Ｋとすると、
【００１１】
【数３】
【００１２】となり、出力インピーダンスＲoutは、
【００１３】
【数４】
【００１４】と非常に高い値となっていた。従って、こ
のノイズ及び出力インピーダンスを低減するための構造
が望まれていた。
のノイズ及び出力インピーダンスを低減するための構造
が望まれていた。
【００１５】
【発明が解決しようとする課題】本発明は上記したよう
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、出力ノイズ及び出力インピーダンスが低減化
されたバンドギャップレギュレータを提供することにあ
る。
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、出力ノイズ及び出力インピーダンスが低減化
されたバンドギャップレギュレータを提供することにあ
る。
【００１６】
【課題を解決するための手段】上記した目的は本発明に
よれば、電源電圧よりも低い基準電圧を得るためのバン
ドギャップレギュレータであって、帰還回路を有する電
流決定回路と、前記電流決定回路により決定された電流
を受けて電圧を発生するべく、前記電流決定回路に対し
てミラー回路を介して接続された電圧発生回路とを有
し、前記電圧発生回路から外部に前記基準電圧を供給す
ることを特徴とするバンドギャップレギュレータを提供
することにより達成される。
よれば、電源電圧よりも低い基準電圧を得るためのバン
ドギャップレギュレータであって、帰還回路を有する電
流決定回路と、前記電流決定回路により決定された電流
を受けて電圧を発生するべく、前記電流決定回路に対し
てミラー回路を介して接続された電圧発生回路とを有
し、前記電圧発生回路から外部に前記基準電圧を供給す
ることを特徴とするバンドギャップレギュレータを提供
することにより達成される。
【００１７】
【作用】このように、電流決定回路と電圧発生回路とを
分離し、電流決定回路からカレントミラー回路を介して
供給された電流をもって電圧を発生させることにより、
電圧発生用に用いられる抵抗を電流決定回路から取り除
くことができるため、該部分のインピーダンスが低減化
する。
分離し、電流決定回路からカレントミラー回路を介して
供給された電流をもって電圧を発生させることにより、
電圧発生用に用いられる抵抗を電流決定回路から取り除
くことができるため、該部分のインピーダンスが低減化
する。
【００１８】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【００１９】図１は、本発明が適用された第１の実施例
を示すバンドギャップレギュレータの構成回路図であ
る。このバンドギャップレギュレータは、正帰還回路を
含む電流決定回路１１と、この電流決定回路１１により
決定された電流を受けて電圧を発生するべくカレントミ
ラー回路１２を介して接続された電圧発生回路１３とを
有している。
を示すバンドギャップレギュレータの構成回路図であ
る。このバンドギャップレギュレータは、正帰還回路を
含む電流決定回路１１と、この電流決定回路１１により
決定された電流を受けて電圧を発生するべくカレントミ
ラー回路１２を介して接続された電圧発生回路１３とを
有している。
【００２０】具体的には、バーチカル型のＰＮＰトラン
ジスタＱ１のコレクタはサブストレート、ベースは基準
電位、エミッタは抵抗Ｒ１を介してＮｃｈトランジスタ
Ｑ４のソースに接続されている。ＮｃｈトランジスタＱ
４のゲートはＮｃｈトランジスタＱ５のゲートに接続さ
れている。ＮｃｈトランジスタＱ５のソースはＰＮＰト
ランジスタＱ２のエミッタに接続されている。このＰＮ
ＰトランジスタＱ２のベースは基準電位に、コレクタは
サブストレートに接続されている。
ジスタＱ１のコレクタはサブストレート、ベースは基準
電位、エミッタは抵抗Ｒ１を介してＮｃｈトランジスタ
Ｑ４のソースに接続されている。ＮｃｈトランジスタＱ
４のゲートはＮｃｈトランジスタＱ５のゲートに接続さ
れている。ＮｃｈトランジスタＱ５のソースはＰＮＰト
ランジスタＱ２のエミッタに接続されている。このＰＮ
ＰトランジスタＱ２のベースは基準電位に、コレクタは
サブストレートに接続されている。
【００２１】ＮｃｈトランジスタＱ４のドレインは、Ｐ
ｃｈトランジスタＱ７のドレイン、ゲート及びＰｃｈト
ランジスタＱ８のゲートに接続されると共に同様なＰｃ
ｈトランジスタＱ６のゲートに接続されている。Ｐｃｈ
トランジスタＱ６のドレインは、抵抗Ｒ３を介してＰＮ
ＰトランジスタＱ３のエミッタに接続されている。この
ＰＮＰトランジスタＱ３のベースは基準電位に、コレク
タはサブストレートに接続されている。尚、Ｐｃｈトラ
ンジスタＱ６のドレインと抵抗Ｒ３との間には出力端子
１が設けられている。
ｃｈトランジスタＱ７のドレイン、ゲート及びＰｃｈト
ランジスタＱ８のゲートに接続されると共に同様なＰｃ
ｈトランジスタＱ６のゲートに接続されている。Ｐｃｈ
トランジスタＱ６のドレインは、抵抗Ｒ３を介してＰＮ
ＰトランジスタＱ３のエミッタに接続されている。この
ＰＮＰトランジスタＱ３のベースは基準電位に、コレク
タはサブストレートに接続されている。尚、Ｐｃｈトラ
ンジスタＱ６のドレインと抵抗Ｒ３との間には出力端子
１が設けられている。
【００２２】一方、ＰｃｈトランジスタＱ５のドレイン
は、そのゲート、ＮｃｈトランジスタＱ４のゲート及び
ＰｃｈトランジスタＱ８のドレインに接続されると共に
ＰｃｈトランジスタＱ９のドレインに接続されている。
また、ＰｃｈトランジスタＱ６、Ｑ７、Ｑ８、Ｑ９のソ
ースは電源２に接続されており、Ｑ９のゲートは起動回
路３に接続されている。
は、そのゲート、ＮｃｈトランジスタＱ４のゲート及び
ＰｃｈトランジスタＱ８のドレインに接続されると共に
ＰｃｈトランジスタＱ９のドレインに接続されている。
また、ＰｃｈトランジスタＱ６、Ｑ７、Ｑ８、Ｑ９のソ
ースは電源２に接続されており、Ｑ９のゲートは起動回
路３に接続されている。
【００２３】ここで、ＰＮＰトランジスタＱ２は、ＰＮ
ＰトランジスタＱ１及びＱ３に対してそのエミッタ面積
が約１０倍程度となっている。また、抵抗Ｒ１は抵抗Ｒ
３に対して１０倍程度、実際には抵抗Ｒ１が６０ｋΩ、
抵抗Ｒ３が６ｋΩ程度となっている。
ＰトランジスタＱ１及びＱ３に対してそのエミッタ面積
が約１０倍程度となっている。また、抵抗Ｒ１は抵抗Ｒ
３に対して１０倍程度、実際には抵抗Ｒ１が６０ｋΩ、
抵抗Ｒ３が６ｋΩ程度となっている。
【００２４】次に、本実施例に於けるバンドギャップレ
ギュレータの出力ノイズ及び出力インピーダンスを求め
る。まず、抵抗Ｒ１及びＲ３にて発生する雑音電圧ＶnR
1、ＶnR3は
ギュレータの出力ノイズ及び出力インピーダンスを求め
る。まず、抵抗Ｒ１及びＲ３にて発生する雑音電圧ＶnR
1、ＶnR3は
【００２５】
【数５】
【００２６】となる。従って、出力端子１に於ける雑音
電圧Ｖnは、
電圧Ｖnは、
【００２７】
【数６】
【００２８】となる。ここで、ＶgsはＮｃｈトランジス
タＱ４、Ｑ５のゲート・ソース間電圧、Ｖthは閾値電圧
である。また、ＮはＰＮＰトランジスタＱ１、Ｑ３に対
するＰＮＰトランジスタＱ２のエミッタ面積の比（２倍
〜３０倍）である。ここで、Ｒ１＝６ｋΩ、Ｒ３＝６０
ｋΩ、Ｎ＝１０、Ｔ＝３００°Ｋ、Ｖgs＝０．７Ｖ、Ｖ
th＝０．１Ｖとすると、
タＱ４、Ｑ５のゲート・ソース間電圧、Ｖthは閾値電圧
である。また、ＮはＰＮＰトランジスタＱ１、Ｑ３に対
するＰＮＰトランジスタＱ２のエミッタ面積の比（２倍
〜３０倍）である。ここで、Ｒ１＝６ｋΩ、Ｒ３＝６０
ｋΩ、Ｎ＝１０、Ｔ＝３００°Ｋ、Ｖgs＝０．７Ｖ、Ｖ
th＝０．１Ｖとすると、
【００２９】
【数７】
【００３０】となり、従来の雑音電圧Ｖnに比較して約
１／７となっている。また、出力インピーダンスＲout
は、
１／７となっている。また、出力インピーダンスＲout
は、
【００３１】
【数８】
【００３２】となり、従来の出力インピーダンスＲout
に比較して約１／１０になっている。
に比較して約１／１０になっている。
【００３３】図２は、本発明が適用された第２の実施例
に於けるバンドギャップレギュレータの構成を示す回路
図であり、第１の実施例と同様な部分には同一の符号を
付しその詳細な説明は省略する。
に於けるバンドギャップレギュレータの構成を示す回路
図であり、第１の実施例と同様な部分には同一の符号を
付しその詳細な説明は省略する。
【００３４】本実施例では、ＰｃｈトランジスタＱ６の
ソースがＰｃｈトランジスタＱ１０のドレインに接続さ
れ、ＰｃｈトランジスタＱ７のソースがＰｃｈトランジ
スタＱ１１のソースに接続され、ＰｃｈトランジスタＱ
８のソースがＰｃｈトランジスタＱ１２のドレインに接
続されている。また、ＰｃｈトランジスタＱ１１のドレ
イン、即ちＰｃｈトランジスタＱ７のソースは、Ｐｃｈ
トランジスタＱ１０、Ｑ１１、Ｑ１２のゲートに各々接
続されている。
ソースがＰｃｈトランジスタＱ１０のドレインに接続さ
れ、ＰｃｈトランジスタＱ７のソースがＰｃｈトランジ
スタＱ１１のソースに接続され、ＰｃｈトランジスタＱ
８のソースがＰｃｈトランジスタＱ１２のドレインに接
続されている。また、ＰｃｈトランジスタＱ１１のドレ
イン、即ちＰｃｈトランジスタＱ７のソースは、Ｐｃｈ
トランジスタＱ１０、Ｑ１１、Ｑ１２のゲートに各々接
続されている。
【００３５】一方、ゲートが起動回路３に接続されたＰ
ｃｈトランジスタＱ９のドレインはＰｃｈトランジスタ
Ｑ１２のドレイン、即ちＰｃｈトランジスタＱ８のソー
スに接続されている。尚、ＰｃｈトランジスタＱ９、Ｑ
１０、Ｑ１１、Ｑ１２のソースは電源２に接続されてい
る。
ｃｈトランジスタＱ９のドレインはＰｃｈトランジスタ
Ｑ１２のドレイン、即ちＰｃｈトランジスタＱ８のソー
スに接続されている。尚、ＰｃｈトランジスタＱ９、Ｑ
１０、Ｑ１１、Ｑ１２のソースは電源２に接続されてい
る。
【００３６】本実施例では、カレントミラー回路を構成
するＰｃｈトランジスタＱ６、Ｑ７、Ｑ８のソース・ド
レイン間電圧を近付けることによりその電流比をより正
確にするためにＰｃｈトランジスタＱ１０、Ｑ１１、Ｑ
１２が設けられている。それ以外の構成は第１の実施例
と同様であり、その出力ノイズや出力インピーダンスに
関しても同様である。
するＰｃｈトランジスタＱ６、Ｑ７、Ｑ８のソース・ド
レイン間電圧を近付けることによりその電流比をより正
確にするためにＰｃｈトランジスタＱ１０、Ｑ１１、Ｑ
１２が設けられている。それ以外の構成は第１の実施例
と同様であり、その出力ノイズや出力インピーダンスに
関しても同様である。
【００３７】
【発明の効果】以上の説明により明らかなように、本発
明によるバンドギャップレギュレータによれば、電流決
定回路と電圧発生回路とを分離し、この電流決定回路か
らカレントミラー回路を介して電圧発生回路に電流を供
給する構成とすることで、電流決定回路に於けるインピ
ーダンスを下げることができ、正帰還率を下げることが
できることから、出力ノイズが低減化され、出力インピ
ーダンスも低減化する。従って、出力電圧が安定化する
ようになる。
明によるバンドギャップレギュレータによれば、電流決
定回路と電圧発生回路とを分離し、この電流決定回路か
らカレントミラー回路を介して電圧発生回路に電流を供
給する構成とすることで、電流決定回路に於けるインピ
ーダンスを下げることができ、正帰還率を下げることが
できることから、出力ノイズが低減化され、出力インピ
ーダンスも低減化する。従って、出力電圧が安定化する
ようになる。
【図１】本発明が適用されたバンドギャップレギュレー
タの第１の実施例の構成を示す回路図である。
タの第１の実施例の構成を示す回路図である。
【図２】本発明が適用された、バンドギャップレギュレ
ータの第２の実施例の構成を示す図１と同様な回路図で
ある。
ータの第２の実施例の構成を示す図１と同様な回路図で
ある。
【図３】従来のバンドギャップレギュレータの構成を示
す回路図である。
す回路図である。
１ 出力端子 ２ 電源 ３ 起動回路
Claims (1)
- 【請求項１】 電源電圧よりも低い基準電圧を得るた
めのバンドギャップレギュレータであって、 帰還回路を有する電流決定回路と、 前記電流決定回路により決定された電流を受けて電圧を
発生するべく、前記電流決定回路に対してミラー回路を
介して接続された電圧発生回路とを有し、 前記電圧発生回路から外部に前記基準電圧を供給するこ
とを特徴とするバンドギャップレギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12096593A JPH06309052A (ja) | 1993-04-23 | 1993-04-23 | バンドギャップレギュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12096593A JPH06309052A (ja) | 1993-04-23 | 1993-04-23 | バンドギャップレギュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309052A true JPH06309052A (ja) | 1994-11-04 |
Family
ID=14799396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12096593A Withdrawn JPH06309052A (ja) | 1993-04-23 | 1993-04-23 | バンドギャップレギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309052A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005316530A (ja) * | 2004-04-27 | 2005-11-10 | Fuji Electric Holdings Co Ltd | 定電流源回路 |
| US7034514B2 (en) | 2003-10-27 | 2006-04-25 | Fujitsu Limited | Semiconductor integrated circuit using band-gap reference circuit |
| JP2008015925A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 基準電圧発生回路 |
| JP2011018210A (ja) * | 2009-07-09 | 2011-01-27 | New Japan Radio Co Ltd | バイアス回路 |
| US9910452B2 (en) | 2012-03-22 | 2018-03-06 | Sii Semiconductor Corporation | Reference-voltage circuit |
-
1993
- 1993-04-23 JP JP12096593A patent/JPH06309052A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7034514B2 (en) | 2003-10-27 | 2006-04-25 | Fujitsu Limited | Semiconductor integrated circuit using band-gap reference circuit |
| JP2005316530A (ja) * | 2004-04-27 | 2005-11-10 | Fuji Electric Holdings Co Ltd | 定電流源回路 |
| JP4677735B2 (ja) * | 2004-04-27 | 2011-04-27 | 富士電機システムズ株式会社 | 定電流源回路 |
| JP2008015925A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 基準電圧発生回路 |
| JP2011018210A (ja) * | 2009-07-09 | 2011-01-27 | New Japan Radio Co Ltd | バイアス回路 |
| US9910452B2 (en) | 2012-03-22 | 2018-03-06 | Sii Semiconductor Corporation | Reference-voltage circuit |
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