JP2002042487A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 組み立て後での合理的な被救済ビットの隣接
ビットの不良を可能にした半導体記憶装置を提供する。 【解決手段】 メモリ回路の欠陥ワード線又は欠陥ビッ
ト線を含む複数のワード線又は複数のビット線の単位で
冗長ワード線又は冗長ビット線に切り替えるようにした
第１欠陥救済回路に加えて、上記複数のワード線又は複
数のビット線に物理的に隣接して配置された第１ワード
線又は第１ビット線の選択信号を、変更信号により上記
複数のワード線又はビット線のうち上記第１ワード線又
は第１ビット線とは物理的に隣接しないいずれか１つの
ワード線又はビット線に伝えるようにする第２欠陥救済
回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にワード線又はビット線の欠陥救済技術に利
用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体メモリでは、プローブ検査で欠陥
アドレスを摘出し、欠陥アドレスを含むワード線または
データ線をのみ救済する。ただし、製品によっては隣接
ワード線および隣接データ線に関しても数本単位で救済
するものもある。

【０００３】

【発明が解決しようとする課題】被救済ビットの隣接ビ
ットが不良となり易い傾向にあるが、プローブ検査時に
隣接ビットが不良化していなくては救済は行なわれな
い。しかしながら、この種類の不良はプローブ検査時の
選別時には不良が顕在化せずに組み立て後の強制不良加
速試験のストレスや、顧客納入後に不良が見つかる場合
があり問題である。上記の対策として、プローブ検査時
での救済不良ビットの隣接周辺ビットをまとめて救済す
れば問題ないが救済先エリアは限られており、周辺他の
ビットヘの影響がないサンプルに関して不良ビットと同
時に周辺ビットを救済する事は、無駄なビット救済法で
あり効率的でない。

【０００４】この発明の目的は、組み立て後での合理的
な被救済ビットの隣接ビットの不良を可能にした半導体
記憶装置を提供することある。この発明の他の目的は、
合理的な不良救済を可能にした半導体記憶装置を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。メモリ回路の欠陥ワード線又は欠陥ビ
ット線を含む複数のワード線又は複数のビット線の単位
で冗長ワード線又は冗長ビット線に切り替えるようにし
た第１欠陥救済回路に加えて、上記複数のワード線又は
複数のビット線に物理的に隣接して配置された第１ワー
ド線又は第１ビット線の選択信号を、変更信号により上
記複数のワード線又はビット線のうち上記第１ワード線
又は第１ビット線とは物理的に隣接しないいずれか１つ
のワード線又はビット線に伝えるようにする第２欠陥救
済回路を設ける。

【０００６】

【発明の実施の形態】図１には、この発明に係る半導体
記憶装置の欠陥救済方法を説明するための一実施例のフ
ローチャート図が示されている。この実施例では、プロ
ーブ検査時に救済されない、被救済ビットの隣接ビット
を選別試験や、組み立て後の強制不良加速試験で不良化
したときには、簡単な信号入力によりもとの被救済ビッ
トを活用して新たに不良化したビットを救済させるよう
にするものである。

【０００７】ステップ（１）では、半導体メモリがウェ
ハ上に完成された時点で行なわれるプローブ検査であ
り、かかるプローブ検査によってステップ（２）により
欠陥を検出したときに救済可能か判定し、救済が可能な
らステップ（３）において欠陥ビットを冗長ビットに置
き換え、ステップ（４）によりウェハ上から上記欠陥救
済されたチップを含めて良品チップを取り出し組み立て
る。もしも、救済不可能ならステップ（１２）により不
良品として廃棄される。

【０００８】ステップ（５）では、不良加速試験（エー
ジング又はバーイン）が行なわれるて、初期不良の洗い
出しが行なわれる。つまり、不良になりかかっいるビッ
トに対してストレスを与えて不良化させる。ステップ
（６）では、その選別が行なわれる。ステップ（７）で
は、上記選別において欠陥の有無を判定し、ステップ
（（１１）において出荷される。

【０００９】もしも、欠陥が発見されたなら（ＦＡＩ
Ｌ）、ステップ（８）において救済アドレスシフト信号
の入力が行なわれる。このような信号設定より、ステッ
プ（９）では、半導体メモリに組み込まれているアドレ
スシフト動作が行なわれて、２次選別試験が行なわれ
る。この２次選別試験において、ステップ（１０）によ
り良品（ＰＡＳＳ）と判定されてなら良品としてステッ
プ（１１）により出荷され、不良品（ＦＡＩＬ）と判定
されたならステップ（１２）おいて不良品として廃棄さ
れる。

【００１０】このようにステップ（３）における欠陥救
済（チップ内部のヒューズ切断）は通常のフローに従い
実施し、組み立て後の選別試験等により不良化した隣接
ビットを確認したなら、従来のように不良品として廃棄
するのではなく、内部に設けられた救済アドレスシフト
回路を動作させるというステップ（８）での二次救済を
実施して、その結果により救済が行なわれた否かをステ
ップ（９）と（１０）で判定して救済されたものを良品
として出荷することにより、製品歩留りを向上させる。

【００１１】この実施例では、プローブ検査等の簡易試
験では発見できない、被救済ビットと隣接した来救済ビ
ットとの組み立て後に表面化するセル間リーク等による
不良の救済が可能になる。つまり、欠陥救済を確実に実
施するには、被救済ビットの前後数ビットについてどの
ビットも同じに救済を行えば良い。しかし、救済先エリ
ア容量（冗長回路）は限定されており、被救済ビットの
前ビットのみ同時に救済すれば良い場合、被救済ビット
の後ビットのみ同時に救済すれば良い場合、被救済ビッ
トのみ救済すれば良い場合のいずれかは、欠陥救済完了
後で前記組み立て後の不良加速試験の選別時以降に判明
することなので、かかる選別後に被救済ビットの前ビッ
トあるいは被救済ビットの後ビット等の切り替えを行な
うようにすることにより製品不良率低減が可能となる。

【００１２】図２には、この発明が適用される半導体記
憶装置のメモリアレイ部の一実施例の回路図が示されて
いる。。この実施例は、特に制限されないが、ダイナミ
ック型ＲＡＭのような半導体メモリ回路に向けられてい
る。メモリセルは、アドレス選択ＭＯＳＦＥＴと記憶キ
ャパシタから構成される。アドレス選択ＭＯＳＦＥＴの
ゲートはワード線に接続され、かかるＭＯＳＦＥＴのソ
ース−ドレイン経路の一方はビット線に接続され、他方
は記憶キャパシタに接続される。

【００１３】２つのメモリセルのアドレス選択ＭＯＳＦ
ＥＴは、上記ビット線に接続される一方のソース−ドレ
イン経路が共通にされてビット線に接続される。それ
故、かかる共通化されたソース−ドレインに対応して設
けられる２つのワード線を含むように４本のワード線を
Ｘアドレス救済単位とされる。つまり、４つのワード線
のうちいずれか１つでも不良ビットが存在するものは、
不良ビットの存在しない他の３本のワード線とともに、
４つのワード線からなる冗長ワード線に切替られる。

【００１４】例えば、Ｘアドレス＝７，Ｙアドレス＝２
のメモリセルに不良ビットが存在した場合、かかるＸ＝
７のワード線とともに、１つのＸアドレス救済単位を構
成するＸ＝４，５，６の各ワード線もまとめて冗長ワー
ド線に切替られる。それ故、上記Ｘ＝４，５，６，７の
４本のワード線は非救済ワード線とされ、メモリアクセ
スでは選択されない、いわば脱け殻ワード線とされる。

【００１５】ビット線は、２つのビット線が対とされて
センスアンプの入出力ノードに接続されるという、いわ
ゆる２交点方式あるいは折り返しビット線方式とされ
る。センスアンプには、上記一対のビット線のうちワー
ド線の選択動作によってメモリセルからビット線に現れ
た微小読み出し信号を、他方のビット線のハーフプリチ
ャージ電圧を参照電圧としてセンス増幅するものであ
る。センスアンプは、かかるセンス回路の他にカラム選
択回路やハーフプリチャージ回路が設けられており、上
記カラム選択回路には、Ｙ＝０，１，２，３等のＹアド
レスに対応したカラム選択信号が供給される。

【００１６】図３には、この発明が適用される半導体記
憶装置のメモリアレイ部の一実施例のレイアウト図が示
されている。この実施例は、前記図２のメモリアレイを
平面的に示したものであり、メモリセルは、前記のよう
に一方のソース−ドレイン経路が共通にされたものが１
組として示されている。被救済ワード線のメモリセルに
はハッチングが付加されている。

【００１７】図４には、組み立て後の不良加速試験によ
つて、新たに不良となったメモリセルを示している。つ
まり、前記のプローブ検査によって、元々の不良アドレ
スＸ＝７に隣接するＸ＝８番地が不良化したと仮定す
る。この不良メモリセルは、プロープ検査時に不良とな
ったメモリセルに隣接しているが、プローブ検査時には
不良化しておらず、前記ステップ（３）での救済は不可
である。従来は、このような不良メモリセルが発生した
場合には廃棄処分となる。

【００１８】図５には、組み立て後の不良加速試験によ
つて、新たに不良となったメモリセルの不良原因の一例
を示している。つまり、プローブ検査時に不良となつた
メモリセルとの間に欠陥があり、強制不良加速試験によ
つて発生したメモリセル間のリーク経路を抵抗素子の形
態で表現するものである。

【００１９】図６は、この発明に係る欠陥救済方法を説
明するための一実施例のレイアウト図が示されている。
つまり、前記図５のようにＸ＝８、Ｙ＝３のアドレスの
メモリセルが加速試験で不良化した場合において、その
救済先として前記プローブ検査でのＸアドレス（＝７）
救済にて使用しなくなった救済元アドレスには、不良が
存在しないＸ＝４，５，６があることに着目し、かかる
ワード線のうちいずれか１つ、この例ではＸ＝４のワー
ド線を救済代用ワード線として新たに不良となった隣接
ワード線（Ｘ＝８）にアクセスする場合の救済アドレス
として使用するものである。

【００２０】Ｘ＝８が新たに不良となった場合、被救済
ビットＸ＝４、５、６、７のどのワード線にも選択変更
することが可能である。しかしながら、上記加速試験に
より不良化したメモリセルの不良原因が、上記被救済ビ
ット線の中に存在することから、Ｘ＝８に隣接するＸ＝
７を割り当てることは得策でない。つまり、Ｘ＝７に不
良が発生した結果として、Ｘ＝８が不良化することの可
能性が高いからである。また、Ｘ＝６を救済代用ワード
線とすることも得策でない。つまり、前記のように４本
のワード線をＸアドレス救済単位としたのは、上記ビッ
ト線に接続される一方のソース−ドレイン経路を共通と
する２つのメモリセルのうち、一方に欠陥があるときに
は他方にも欠陥が生じやすいからである。

【００２１】そこで、この実施例では上記不良化したワ
ード線（Ｘ＝８）から最も離れたワード線（Ｘ＝４）を
救済代用ワード線として用いるようにするものである。
これにより、上記加速試験により不良化したメモリセル
の不良原因を考慮して、格別な冗長回路を設けことな
く、最も救済効率のよい２次救済を行なうようすること
ができる。

【００２２】図７には、この発明に係る半導体記憶装置
のワード線選択回路の一実施例の回路図が示されてい
る。この実施例では、前記図６の実施例に対応し、Ｘ＝
８のワード線をＸ＝４のワード線を救済代用ワード線と
して切り替える回路の例が示されている。前記のような
プローブ検査において、Ｘ＝７のワード線が不良とな
り、その救済によってＸ＝４、５、６、７のワード線が
同時に４つの冗長ワード線に切替られる。Ｘ＝８が新た
に不良化し、被救済ビットの中のＸ＝４の被救済ワード
線ヘアクセスヘ変更させる回路例を以下に示す。

【００２３】被救済ワード線４本のレベルは―定の電圧
に固定させる。つまり、前記プローブ検査時での欠陥ビ
ット救済処理において、この実施例では全て電圧ハイレ
ベルヘ固定させる。上記電圧ハイレベルは、ワード線の
選択レベルであり、通常は１本のワード線のみが選択さ
れるものであり、ワード線４本が同時にハイレベルルヘ
固定される事はなく、被救済ワードの集合であることを
救済ビット変更時認識させる信号として利用する。

【００２４】この実施例では、Ｘ＝４を救済代用ワード
線として使用するために、Ｘ＝５、６、７の３つの上記
ハイレベルとされる救済情報信号および全ビット共通の
救済ビット変更信号をナンド（ＮＡＮＤ）ゲート回路Ｇ
１に供給し、その出力信号のロウレベルによりＰチャン
ネル型ＭＯＳＦＥＴＱ１をオン状態にして、Ｘ＝８番地
のワード線の選択信号をＸ＝４番地のワード線の選択信
号として用いる。また、上記ゲート回路Ｇ１の出力信号
のロウレベルによりＮチャンネル型ＭＯＳＦＥＴＱ２を
オフ状態にして、不良セルが存在するＸ＝８のワード線
の選択が禁止される。なお、Ｘ＝８のワード線は、それ
と隣接する図示しないブロックのワード線（Ｘ１３）の
代用救済ワード線として使用されることがあるのでＭＯ
ＳＦＥＴＱ３が設けられて、上記切断用のＭＯＳＦＥＴ
Ｑ２と直列形態に接続される。

【００２５】このように全ビット共通の救済ビット変更
信号は、通常はロウレベルの信号が出力されており、ど
のビットに関してもアドレス変更は行われない。しか
し、全ビット共通の救済ビット変更信号が出力され、尚
かつ、隣接ビットが救済されている場合にアドレス変更
が行われる。

【００２６】上記全ビット共通の救済ビット変更信号
は、組み立て完了後に外部から特殊信号を入力した場合
のみ発生する切替可能であり、以降その特殊信号を再度
入力時意外に変更することが出来ない。特殊信号は、通
常動作では使用しないモード時のみ発生する特殊信号で
あり、内部にある電気的に書き換え可能な最小１ビット
のメモリ（電気的な切断可能なヒューズや不揮発性メモ
リ等）のオン／オフによって発生される。そのため、特
殊モードを使用しない通常動作時には、ビット切替をす
るために特殊な使用方法を必要としないため、製品使用
者は、特別な意識をしないで問題なく使用できる。

【００２７】図８には、この発明に係る半導体記憶装置
のワード線選択回路の一実施例の回路図が示されてい
る。この実施例では、前記図７の実施例に対応してＸ＝
８のワード線をＸ＝４のワード線を救済代用ワード線と
して切り替えた場合の回路が示されている。つまり、プ
ローブ検査時での欠陥ビット救済によって被救済ワード
線とされたワード線（Ｘ＝４，５，６，７）のうち、上
記組み立て後の加速試験やシステムに実装された後に発
生したＸ＝８のワード線を、上記救済代用ワード線（Ｘ
＝４）に切替られる。これにより、実質的に被救済ワー
ド線は、Ｘ＝５，６，７，８の４本とされる。

【００２８】図９には、この発明に係る欠陥救済方法を
説明するための一実施例のレイアウト図が示されてい
る。この実施例では、図７及び図８で示した回路が動作
した後の欠陥救済アドレスを変化させた後のメモリセル
平面図の例が示されている。前記のようにプローブ検査
時での欠陥ビット救済によって被救済ワード線とされた
ワード線（Ｘ＝４，５，６，７）のうち、上記組み立て
後の加速試験やシステムに実装された後に発生したＸ＝
８のワード線を、上記救済代用ワード線（Ｘ＝４）に切
替られる。これにより、実質的に被救済ワード線は、Ｘ
＝５，６，７，８の４本とされる。

【００２９】図１０と図１１には、この発明に係る半導
体記憶装置の欠陥救済回路の他の一実施例の回路図が示
されている。通常、外部アドレスと内部アドレスのメモ
リセル配置が同一な為、隣接しあうビットどうしを、連
続して使用する実機（システム）の使用環境では、プロ
ービング検査や組み立て後の加速試験等の短時間の選別
では検出されないビット間の干渉等で、断続的に不良と
なる事がまれにある。実機実装後にこのような使用環境
で使用した場合にのみ検出される条件を回避するため、
外部アドレス入力と内部のアドレスの動きを異ならせる
ことが出来るスクランプラ発生回路が設けられる。

【００３０】しかし、スクランプラの動きが一定である
と、不具合の摘出されるサンプルの種類が変わっても、
不具合発生サンプル数事体は変わらない。今回提案する
回路は、スクランプラの種類は制限することなく、製品
サンプルと搭載実機製品の相性に一番適した、スクラン
プラを選び、顧客での不具合発生率を極力抑えようとす
る場合に非常に有効な手段となる。

【００３１】この救済回路は、組み立て後のアドレスス
クランプラ変更技術に応用して、顧客システムとの相性
による不良発生要因の低減等に利用することができる。
例えば、図１０のように隣接ビット間の微少リークやノ
イズを誘発するような使用方法により発生頻度は低いも
のの断続的に発生する不良の発生を、図１１のように外
部アドレスの動きと内部アドレスの動きを、その搭載シ
ステムの使用法に最も適した不良発生頻度の低いアドレ
ス動作に変更することが出来れば、搭載システムの信頼
度は飛躍的に上昇する。

【００３２】上記の対象品は、より短時間で効率的な選
別を要求されている量産品のうち、顧客スペツクは十分
に満足しているけれども、顧客システムに搭載させた場
合に、ある特定の動作を長時間試験した場合に、まれに
不具合をおこすサンプルの救済を考えたものである。外
部アドレスの動きと、チップ内部のアドレスの動きを替
える。組み立て後に、何種類かのアドレススクランブラ
動作を選択する事ができる。

【００３３】つまり、図１０のように隣接するワード線
（Ｘ＝７と８）に集中アクセスが行なわれるときにのみ
不良が顕在化するものでは、図１１のように第１変更信
号をハイレベル（Ｈ）にし、第２変更信号をロウレベル
（Ｌ）とする。これにより、ワード線のＸアドレス＝
２，３，１，８，６，７，５，１２，１０，１１，９の
ように物理的なワード線の配置に対して飛び飛びのアド
レスが割り当てられる。したがって、上記Ｘ＝７と８に
アクセスが集中しても、内部のワード線は前記のように
隣接したものではなく、ワード線（Ｘ＝６）を挟んで離
れたものが選択されるから上記のような不良が発生しな
いようにすることができる。

【００３４】つまり、１つのワード線の選択信号をスイ
ッチＭＯＳＦＥＴにより物理的に隣接しないワード線の
組み合わせで２つのワード線間で替え、それを２段構成
とすることにより、上記第１変更信号と第２変更信号の
ハイレベル／ロウレベルの組み合わせに対応してメモリ
アレイのワード線に対して４通りのＸアドレスを割り当
てることができる。

【００３５】上記の実施例から得られる作用効果は、下
記の通りである。 （１） メモリ回路の欠陥ワード線又は欠陥ビット線を
含む複数のワード線又は複数のビット線の単位で冗長ワ
ード線又は冗長ビット線に切り替えるようにした第１欠
陥救済回路に加えて、上記複数のワード線又は複数のビ
ット線に物理的に隣接して配置された第１ワード線又は
第１ビット線の選択信号を、変更信号により上記複数の
ワード線又はビット線のうち上記第１ワード線又は第１
ビット線とは物理的に隣接しないいずれか１つのワード
線又はビット線に伝えるようにする第２欠陥救済回路を
設けることにより、組み立て後での合理的な被救済ビッ
トの隣接ビットの不良を可能にすることができるという
効果が得られる。

【００３６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図７
の実施例において、Ｘ＝８の救済代用ワード線をＸ＝４
に代えてＸ＝５とするものであってもよい。ワード線の
救済単位は２本以上であればよい。ワード線と同様にビ
ット線の救済にも同様に適用することができる。前記の
ようなダイナミック型ＲＡＭの他に、スタティック型メ
モリセルを用いたメモリ回路、電気的に書き込み、又は
消去も可能にされた各種不揮発性メモリ等の各種半導体
記憶装置に広く利用することができる。

【００３７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。メモリ回路の欠陥ワード線又は欠陥ビ
ット線を含む複数のワード線又は複数のビット線の単位
で冗長ワード線又は冗長ビット線に切り替えるようにし
た第１欠陥救済回路に加えて、上記複数のワード線又は
複数のビット線に物理的に隣接して配置された第１ワー
ド線又は第１ビット線の選択信号を、変更信号により上
記複数のワード線又はビット線のうち上記第１ワード線
又は第１ビット線とは物理的に隣接しないいずれか１つ
のワード線又はビット線に伝えるようにする第２欠陥救
済回路を設けることにより、組み立て後での合理的な被
救済ビットの隣接ビットの不良を可能にすることができ
る。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の欠陥救済方法
を説明するための一実施例のフローチャート図である。

【図２】この発明が適用される半導体記憶装置のメモリ
アレイ部の一実施例を示す回路図である。

【図３】この発明が適用される半導体記憶装置のメモリ
アレイ部の一実施例を示すレイアウト図である。

【図４】この発明が適用される半導体記憶装置のメモリ
アレイ部の組み立て後の不良加速試験によつて新たに不
良となったメモリセルを含むレイアウト図である。

【図５】この発明が適用される半導体記憶装置のメモリ
アレイ部の組み立て後の不良加速試験によつて新たに不
良となったメモリセルの不良原因の一例のレイアウト図
である。

【図６】この発明に係る欠陥救済方法を説明するための
一実施例を示すレイアウト図である。

【図７】この発明に係る半導体記憶装置のワード線選択
回路の一実施例を示す回路図である。

【図８】この発明に係る半導体記憶装置のワード線選択
回路の一実施例を示す回路図である。

【図９】この発明に係る欠陥救済方法を説明するための
一実施例を示すレイアウト図である。

【図１０】この発明に係る半導体記憶装置の欠陥救済回
路の他の一実施例を示す回路図である。

【図１１】この発明に係る半導体記憶装置の欠陥救済回
路の他の一実施例を示す回路図である。

【符号の説明】

Ｇ１…ゲート回路、Ｑ１〜Ｑ３…ＭＯＳＦＥＴ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ワード線とビット線及びメモリセルを備
   えたメモリ回路と、 上記メモリ回路の欠陥ワード線又は欠陥ビット線を含む
   複数のワード線又は複数のビット線の単位で冗長ワード
   線又は冗長ビット線に切り替える第１欠陥救済回路と、 上記複数のワード線又は複数のビット線に物理的に隣接
   して配置された第１ワード線又は第１ビット線の選択信
   号を、変更信号により上記複数のワード線又はビット線
   のうち上記第１ワード線又は第１ビット線とは物理的に
   隣接しないいずれか１つのワード線又はビット線に伝え
   る第２欠陥救済回路とを備えてなることを特徴とする半
   導体記憶装置。