JP2003337627A - レギュレータ回路 - Google Patents
レギュレータ回路Info
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Abstract
(57)【要約】
【課題】 本発明は、負荷の接続時に発振のおそれのな
いレギュレータ回路を提供することを目的とする。 【解決手段】 出力端子２６と入力端子２０にドレイン
とソースを接続された出力用ＭＯＳトランジスタＭ１１
のゲートをエラー電圧に応じて駆動し、出力端子２６の
電圧を一定とするよう制御するレギュレータ回路におい
て、出力用ＭＯＳトランジスタＭ１１のゲート，ソース
間に、出力端子２６に負荷２８が接続されたときオンし
て出力用ＭＯＳトランジスタＭ１１のゲートのインピー
ダンス低下させるインピーダンス低下ＭＯＳトランジス
タＭ１３，Ｍ１４を設けたことにより、出力端子２６に
負荷２８が接続されたとき、出力端子２６におけるゲイ
ンが０となる周波数で位相の回転が正となり発振を防止
することができる。
いレギュレータ回路を提供することを目的とする。 【解決手段】 出力端子２６と入力端子２０にドレイン
とソースを接続された出力用ＭＯＳトランジスタＭ１１
のゲートをエラー電圧に応じて駆動し、出力端子２６の
電圧を一定とするよう制御するレギュレータ回路におい
て、出力用ＭＯＳトランジスタＭ１１のゲート，ソース
間に、出力端子２６に負荷２８が接続されたときオンし
て出力用ＭＯＳトランジスタＭ１１のゲートのインピー
ダンス低下させるインピーダンス低下ＭＯＳトランジス
タＭ１３，Ｍ１４を設けたことにより、出力端子２６に
負荷２８が接続されたとき、出力端子２６におけるゲイ
ンが０となる周波数で位相の回転が正となり発振を防止
することができる。
Description
【０００１】
【発明の属する技術分野】本発明はレギュレータ回路に
関し、特に、ＭＯＳトランジスタを用いて直流電源を安
定化し出力するレギュレータ回路に関する。
関し、特に、ＭＯＳトランジスタを用いて直流電源を安
定化し出力するレギュレータ回路に関する。
【０００２】
【従来の技術】従来より、ＭＯＳトランジスタを用いて
直流電圧を安定化し出力するレギュレータ回路がある。
図５は、従来のレギュレータ回路の一例の回路構成図を
示す。同図中、入力端子１０には外部から直流の入力電
圧Ｖｉｎが供給され、端子１１は接地されている。端子
１０，１１間には基準電圧発生回路１２が接続されてお
り、基準電圧発生回路１２で発生した基準電圧Ｖｒｅｆ
はエラーアンプ１４の非反転入力端子に供給される。
直流電圧を安定化し出力するレギュレータ回路がある。
図５は、従来のレギュレータ回路の一例の回路構成図を
示す。同図中、入力端子１０には外部から直流の入力電
圧Ｖｉｎが供給され、端子１１は接地されている。端子
１０，１１間には基準電圧発生回路１２が接続されてお
り、基準電圧発生回路１２で発生した基準電圧Ｖｒｅｆ
はエラーアンプ１４の非反転入力端子に供給される。
【０００３】また、入力端子１０には出力用Ｐチャネル
ＭＯＳトランジスタＭ１のソース及びバックゲートが接
続されている。ＭＯＳトランジスタＭ１はゲートにエラ
ー電圧を供給されており、ドレインを出力端子１６に接
続されている。出力端子１６は直列接続された抵抗Ｒ
１，Ｒ２を介して接地されており、抵抗Ｒ１，Ｒ２の接
続点はエラーアンプ１４の反転入力端子に接続されてい
る。
ＭＯＳトランジスタＭ１のソース及びバックゲートが接
続されている。ＭＯＳトランジスタＭ１はゲートにエラ
ー電圧を供給されており、ドレインを出力端子１６に接
続されている。出力端子１６は直列接続された抵抗Ｒ
１，Ｒ２を介して接地されており、抵抗Ｒ１，Ｒ２の接
続点はエラーアンプ１４の反転入力端子に接続されてい
る。
【０００４】エラーアンプ１４は出力電圧Ｖｏｕｔを抵
抗Ｒ１，Ｒ２で分圧した電圧と基準電圧Ｖｒｅｆとを差
動増幅してエラー電圧を生成する。このエラー電圧はＮ
チャネルＭＯＳトランジスタＭ２のゲートに供給され
る。ＭＯＳトランジスタＭ２はソースを接地され、ドレ
インをＭＯＳトランジスタＭ１のゲートに接続されると
共に抵抗Ｒ３を介して入力端子１０に接続されている。
ＭＯＳトランジスタＭ２はエラー電圧を反転してＭＯＳ
トランジスタＭ１のゲートに供給する。出力端子１６は
電圧安定化のためのコンデンサＣｏｕｔを介して接地さ
れると共に、負荷１８が接続される。
抗Ｒ１，Ｒ２で分圧した電圧と基準電圧Ｖｒｅｆとを差
動増幅してエラー電圧を生成する。このエラー電圧はＮ
チャネルＭＯＳトランジスタＭ２のゲートに供給され
る。ＭＯＳトランジスタＭ２はソースを接地され、ドレ
インをＭＯＳトランジスタＭ１のゲートに接続されると
共に抵抗Ｒ３を介して入力端子１０に接続されている。
ＭＯＳトランジスタＭ２はエラー電圧を反転してＭＯＳ
トランジスタＭ１のゲートに供給する。出力端子１６は
電圧安定化のためのコンデンサＣｏｕｔを介して接地さ
れると共に、負荷１８が接続される。
【０００５】ここで、例えば出力端子１６の電圧が上昇
すると抵抗Ｒ１，Ｒ２による分圧電圧が上昇し、エラー
電圧が低下して反転エラー電圧は上昇するため、ＭＯＳ
トランジスタＭ１のドレイン電流が減少して出力電圧Ｖ
ｏｕｔは低下するように制御が行われ、出力端子１６の
電圧が一定に保たれる。
すると抵抗Ｒ１，Ｒ２による分圧電圧が上昇し、エラー
電圧が低下して反転エラー電圧は上昇するため、ＭＯＳ
トランジスタＭ１のドレイン電流が減少して出力電圧Ｖ
ｏｕｔは低下するように制御が行われ、出力端子１６の
電圧が一定に保たれる。
【０００６】
【発明が解決しようとする課題】図５の従来回路では、
出力用ＭＯＳトランジスタＭ１のゲートに寄生容量Ｃ１
が存在する。このため、負荷１８が接続されていない場
合は、出力電圧Ｖｏｕｔにおけるカットオフ周波数が充
分に低いため、図６に実線Ｉｃで示す出力端子１６にお
けるゲインが０となる周波数で、図６に破線Ｉｄで示す
位相の回転は正であるため発振のおそれはない。なお、
図６の破線Ｉａ，Ｉｂそれぞれは、ＭＯＳトランジスタ
Ｍ２，Ｍ１それぞれのゲートにおけるゲインを示す。
出力用ＭＯＳトランジスタＭ１のゲートに寄生容量Ｃ１
が存在する。このため、負荷１８が接続されていない場
合は、出力電圧Ｖｏｕｔにおけるカットオフ周波数が充
分に低いため、図６に実線Ｉｃで示す出力端子１６にお
けるゲインが０となる周波数で、図６に破線Ｉｄで示す
位相の回転は正であるため発振のおそれはない。なお、
図６の破線Ｉａ，Ｉｂそれぞれは、ＭＯＳトランジスタ
Ｍ２，Ｍ１それぞれのゲートにおけるゲインを示す。
【０００７】しかし、負荷１８が接続されている場合
は、ＭＯＳトランジスタＭ１のゲートにおけるインピー
ダンスが低くなるため、出力電圧Ｖｏｕｔにおけるカッ
トオフ周波数が高くなる。このとき、ＭＯＳトランジス
タＭ１のゲートとＭＯＳトランジスタＭ２のゲートのカ
ットオフ周波数が近接しているため位相が急激に回転す
る。従って、図７に実線IIｃで示す出力端子１６におけ
るゲインが０となる周波数で、図７に破線IIｄで示す位
相の回転は負となるため、発振のおそれが生じるという
問題があった。なお、図７の破線IIａ，IIｂそれぞれ
は、ＭＯＳトランジスタＭ２，Ｍ１それぞれのゲートに
おけるゲインを示す。
は、ＭＯＳトランジスタＭ１のゲートにおけるインピー
ダンスが低くなるため、出力電圧Ｖｏｕｔにおけるカッ
トオフ周波数が高くなる。このとき、ＭＯＳトランジス
タＭ１のゲートとＭＯＳトランジスタＭ２のゲートのカ
ットオフ周波数が近接しているため位相が急激に回転す
る。従って、図７に実線IIｃで示す出力端子１６におけ
るゲインが０となる周波数で、図７に破線IIｄで示す位
相の回転は負となるため、発振のおそれが生じるという
問題があった。なお、図７の破線IIａ，IIｂそれぞれ
は、ＭＯＳトランジスタＭ２，Ｍ１それぞれのゲートに
おけるゲインを示す。
【０００８】本発明は、上記の点に鑑みなされたもの
で、負荷の接続時に発振のおそれのないレギュレータ回
路を提供することを目的とする。
で、負荷の接続時に発振のおそれのないレギュレータ回
路を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１に記載の発明
は、出力端子（２６）の電圧に基づく電圧と基準電圧発
生回路（２２）で発生した基準電圧とからエラー電圧を
生成し、前記出力端子（２６）と入力端子（２０）にド
レインとソースを接続された出力用ＭＯＳトランジスタ
（Ｍ１１）のゲートを前記エラー電圧に応じて駆動し、
前記出力端子（２６）の電圧を一定とするよう制御する
レギュレータ回路において、前記出力用ＭＯＳトランジ
スタ（Ｍ１１）のゲート，ソース間に、前記出力端子
（２６）に負荷（２８）が接続されたときオンして前記
出力用ＭＯＳトランジスタ（Ｍ１１）のゲートのインピ
ーダンス低下させるインピーダンス低下ＭＯＳトランジ
スタ（Ｍ１３，Ｍ１４）を設けたことにより、出力端子
（２６）に負荷（２８）が接続されたとき、出力端子
（２６）におけるゲインが０となる周波数で位相の回転
が正となり発振を防止することができる。
は、出力端子（２６）の電圧に基づく電圧と基準電圧発
生回路（２２）で発生した基準電圧とからエラー電圧を
生成し、前記出力端子（２６）と入力端子（２０）にド
レインとソースを接続された出力用ＭＯＳトランジスタ
（Ｍ１１）のゲートを前記エラー電圧に応じて駆動し、
前記出力端子（２６）の電圧を一定とするよう制御する
レギュレータ回路において、前記出力用ＭＯＳトランジ
スタ（Ｍ１１）のゲート，ソース間に、前記出力端子
（２６）に負荷（２８）が接続されたときオンして前記
出力用ＭＯＳトランジスタ（Ｍ１１）のゲートのインピ
ーダンス低下させるインピーダンス低下ＭＯＳトランジ
スタ（Ｍ１３，Ｍ１４）を設けたことにより、出力端子
（２６）に負荷（２８）が接続されたとき、出力端子
（２６）におけるゲインが０となる周波数で位相の回転
が正となり発振を防止することができる。
【００１０】なお、上記括弧内の参照符号は、理解を容
易にするために付したものであり、一例にすぎず、図示
の態様に限定されるものではない。
易にするために付したものであり、一例にすぎず、図示
の態様に限定されるものではない。
【００１１】
【発明の実施の形態】図１は、本発明のレギュレータ回
路の第１実施例の回路構成図を示す。同図中、入力端子
２０には外部から直流の入力電圧Ｖｉｎが供給され、端
子２１は接地されている。端子２０，２１間には基準電
圧発生回路２２が接続されており、基準電圧発生回路２
２で発生した基準電圧Ｖｒｅｆはエラーアンプ２４の非
反転入力端子に供給される。
路の第１実施例の回路構成図を示す。同図中、入力端子
２０には外部から直流の入力電圧Ｖｉｎが供給され、端
子２１は接地されている。端子２０，２１間には基準電
圧発生回路２２が接続されており、基準電圧発生回路２
２で発生した基準電圧Ｖｒｅｆはエラーアンプ２４の非
反転入力端子に供給される。
【００１２】また、入力端子２０には出力用Ｐチャネル
ＭＯＳトランジスタＭ１１のソース及びバックゲートが
接続されている。ＭＯＳトランジスタＭ１１はゲートに
エラー電圧を供給されており、ドレインを出力端子２６
に接続されている。出力端子２６は直列接続された抵抗
Ｒ１１，Ｒ１２を介して接地されており、抵抗Ｒ１１，
Ｒ１２の接続点はエラーアンプ２４の反転入力端子に接
続されている。
ＭＯＳトランジスタＭ１１のソース及びバックゲートが
接続されている。ＭＯＳトランジスタＭ１１はゲートに
エラー電圧を供給されており、ドレインを出力端子２６
に接続されている。出力端子２６は直列接続された抵抗
Ｒ１１，Ｒ１２を介して接地されており、抵抗Ｒ１１，
Ｒ１２の接続点はエラーアンプ２４の反転入力端子に接
続されている。
【００１３】エラーアンプ２４は出力電圧Ｖｏｕｔを抵
抗Ｒ１１，Ｒ１２で分圧した電圧と基準電圧Ｖｒｅｆと
を差動増幅してエラー電圧を生成する。このエラー電圧
はＮチャネルＭＯＳトランジスタＭ１２のゲートに供給
される。ＭＯＳトランジスタＭ１２はソースを接地さ
れ、ドレインをＭＯＳトランジスタＭ１１のゲートＸに
接続されると共に抵抗Ｒ１３を介して入力端子２０に接
続されている。ＭＯＳトランジスタＭ１２はエラー電圧
を反転してＭＯＳトランジスタＭ１１のゲートに供給す
る。出力端子２６は電圧安定化のためのコンデンサＣｏ
ｕｔを介して接地されると共に、負荷２８が接続され
る。
抗Ｒ１１，Ｒ１２で分圧した電圧と基準電圧Ｖｒｅｆと
を差動増幅してエラー電圧を生成する。このエラー電圧
はＮチャネルＭＯＳトランジスタＭ１２のゲートに供給
される。ＭＯＳトランジスタＭ１２はソースを接地さ
れ、ドレインをＭＯＳトランジスタＭ１１のゲートＸに
接続されると共に抵抗Ｒ１３を介して入力端子２０に接
続されている。ＭＯＳトランジスタＭ１２はエラー電圧
を反転してＭＯＳトランジスタＭ１１のゲートに供給す
る。出力端子２６は電圧安定化のためのコンデンサＣｏ
ｕｔを介して接地されると共に、負荷２８が接続され
る。
【００１４】また、ＭＯＳトランジスタＭ１２のドレイ
ンにはＰチャネルＭＯＳトランジスタＭ１３のゲート及
びドレインが接続され、ＭＯＳトランジスタＭ１３のソ
ースは入力端子２０に接続されている。インピーダンス
低下ＭＯＳトランジスタＭ１３は出力端子２６に負荷２
８が接続されて出力電流Ｉｏｕｔが流れている状態では
オンし、出力端子２６に負荷２８が接続されてない状態
ではオフする。
ンにはＰチャネルＭＯＳトランジスタＭ１３のゲート及
びドレインが接続され、ＭＯＳトランジスタＭ１３のソ
ースは入力端子２０に接続されている。インピーダンス
低下ＭＯＳトランジスタＭ１３は出力端子２６に負荷２
８が接続されて出力電流Ｉｏｕｔが流れている状態では
オンし、出力端子２６に負荷２８が接続されてない状態
ではオフする。
【００１５】出力用ＭＯＳトランジスタＭ１１のゲート
に寄生容量Ｃ１が存在し、負荷２８が接続されていない
場合は、ＭＯＳトランジスタＭ１３はオフであるもの
の、出力電圧Ｖｏｕｔにおけるカットオフ周波数が充分
に低いため、図２に実線IIIｃで示す出力端子２６にお
けるゲインが０となる周波数で、図２に破線IIIｄで示
す位相の回転は正であるため発振のおそれはない。な
お、図２の破線IIIａ，IIIｂそれぞれは、ＭＯＳトラン
ジスタＭ１２，Ｍ１１それぞれのゲートにおけるゲイン
を示す。
に寄生容量Ｃ１が存在し、負荷２８が接続されていない
場合は、ＭＯＳトランジスタＭ１３はオフであるもの
の、出力電圧Ｖｏｕｔにおけるカットオフ周波数が充分
に低いため、図２に実線IIIｃで示す出力端子２６にお
けるゲインが０となる周波数で、図２に破線IIIｄで示
す位相の回転は正であるため発振のおそれはない。な
お、図２の破線IIIａ，IIIｂそれぞれは、ＭＯＳトラン
ジスタＭ１２，Ｍ１１それぞれのゲートにおけるゲイン
を示す。
【００１６】次に、負荷２８が接続されている場合は、
ＭＯＳトランジスタＭ１３はオンとなってＭＯＳトラン
ジスタＭ１１のゲートにおけるインピーダンスを低下さ
せ、ＭＯＳトランジスタＭ１１のゲートにおけるカット
オフ周波数を従来に比して高くすることができ、図３に
実線IVｃで示す出力端子２６におけるゲインが０となる
周波数で、図３に破線IVｄで示す位相の回転は正となっ
て発振を防止することができる。なお、図３の破線IV
ａ，IVｂそれぞれは、ＭＯＳトランジスタＭ１２，Ｍ１
１それぞれのゲートにおけるゲインを示す。
ＭＯＳトランジスタＭ１３はオンとなってＭＯＳトラン
ジスタＭ１１のゲートにおけるインピーダンスを低下さ
せ、ＭＯＳトランジスタＭ１１のゲートにおけるカット
オフ周波数を従来に比して高くすることができ、図３に
実線IVｃで示す出力端子２６におけるゲインが０となる
周波数で、図３に破線IVｄで示す位相の回転は正となっ
て発振を防止することができる。なお、図３の破線IV
ａ，IVｂそれぞれは、ＭＯＳトランジスタＭ１２，Ｍ１
１それぞれのゲートにおけるゲインを示す。
【００１７】ここで、例えば出力端子２６の電圧が上昇
すると抵抗Ｒ１１，Ｒ１２による分圧電圧が上昇し、エ
ラー電圧が低下して反転エラー電圧は上昇するため、Ｍ
ＯＳトランジスタＭ１１のドレイン電流が減少して出力
電圧Ｖｏｕｔは低下するように制御が行われ、出力端子
２６の電圧が一定に保たれる。
すると抵抗Ｒ１１，Ｒ１２による分圧電圧が上昇し、エ
ラー電圧が低下して反転エラー電圧は上昇するため、Ｍ
ＯＳトランジスタＭ１１のドレイン電流が減少して出力
電圧Ｖｏｕｔは低下するように制御が行われ、出力端子
２６の電圧が一定に保たれる。
【００１８】図４は、本発明のレギュレータ回路の第２
実施例の回路構成図を示す。同図中、図１と同一部分に
は同一符号を付す。図４において、入力端子２０には外
部から直流の入力電圧Ｖｉｎが供給され、端子２１は接
地されている。端子２０，２１間には基準電圧発生回路
２２が接続されており、基準電圧発生回路２２で発生し
た基準電圧Ｖｒｅｆはエラーアンプ２４の非反転入力端
子に供給される。
実施例の回路構成図を示す。同図中、図１と同一部分に
は同一符号を付す。図４において、入力端子２０には外
部から直流の入力電圧Ｖｉｎが供給され、端子２１は接
地されている。端子２０，２１間には基準電圧発生回路
２２が接続されており、基準電圧発生回路２２で発生し
た基準電圧Ｖｒｅｆはエラーアンプ２４の非反転入力端
子に供給される。
【００１９】また、入力端子２０には出力用Ｐチャネル
ＭＯＳトランジスタＭ１１のソース及びバックゲートが
接続されている。ＭＯＳトランジスタＭ１１はゲートに
エラー電圧を供給されており、ドレインを出力端子２６
に接続されている。出力端子２６は直列接続された抵抗
Ｒ１１，Ｒ１２を介して接地されており、抵抗Ｒ１１，
Ｒ１２の接続点はエラーアンプ２４の反転入力端子に接
続されている。
ＭＯＳトランジスタＭ１１のソース及びバックゲートが
接続されている。ＭＯＳトランジスタＭ１１はゲートに
エラー電圧を供給されており、ドレインを出力端子２６
に接続されている。出力端子２６は直列接続された抵抗
Ｒ１１，Ｒ１２を介して接地されており、抵抗Ｒ１１，
Ｒ１２の接続点はエラーアンプ２４の反転入力端子に接
続されている。
【００２０】エラーアンプ２４は出力電圧Ｖｏｕｔを抵
抗Ｒ１１，Ｒ１２で分圧した電圧と基準電圧Ｖｒｅｆと
を差動増幅してエラー電圧を生成する。このエラー電圧
はＮチャネルＭＯＳトランジスタＭ１２のゲートに供給
される。ＭＯＳトランジスタＭ１２はソースを接地さ
れ、ドレインをＭＯＳトランジスタＭ１１のゲートＸに
接続されると共に抵抗Ｒ１３を介して入力端子２０に接
続されている。ＭＯＳトランジスタＭ１２はエラー電圧
を反転してＭＯＳトランジスタＭ１１のゲートに供給す
る。出力端子２６は電圧安定化のためのコンデンサＣｏ
ｕｔを介して接地されると共に、負荷２８が接続され
る。
抗Ｒ１１，Ｒ１２で分圧した電圧と基準電圧Ｖｒｅｆと
を差動増幅してエラー電圧を生成する。このエラー電圧
はＮチャネルＭＯＳトランジスタＭ１２のゲートに供給
される。ＭＯＳトランジスタＭ１２はソースを接地さ
れ、ドレインをＭＯＳトランジスタＭ１１のゲートＸに
接続されると共に抵抗Ｒ１３を介して入力端子２０に接
続されている。ＭＯＳトランジスタＭ１２はエラー電圧
を反転してＭＯＳトランジスタＭ１１のゲートに供給す
る。出力端子２６は電圧安定化のためのコンデンサＣｏ
ｕｔを介して接地されると共に、負荷２８が接続され
る。
【００２１】また、ＭＯＳトランジスタＭ１２のドレイ
ンにはＮチャネルＭＯＳトランジスタＭ１４のドレイン
が接続され、ＭＯＳトランジスタＭ１４のゲート及びソ
ースは入力端子２０に接続されている。インピーダンス
低下ＭＯＳトランジスタＭ１４は出力端子２６に負荷２
８が接続されて出力電流Ｉｏｕｔが流れている状態では
オンし、出力端子２６に負荷２８が接続されてない状態
ではオフする。
ンにはＮチャネルＭＯＳトランジスタＭ１４のドレイン
が接続され、ＭＯＳトランジスタＭ１４のゲート及びソ
ースは入力端子２０に接続されている。インピーダンス
低下ＭＯＳトランジスタＭ１４は出力端子２６に負荷２
８が接続されて出力電流Ｉｏｕｔが流れている状態では
オンし、出力端子２６に負荷２８が接続されてない状態
ではオフする。
【００２２】出力用ＭＯＳトランジスタＭ１１のゲート
に寄生容量Ｃ１が存在する。負荷２８が接続されていな
い場合は、ＭＯＳトランジスタＭ１４はオフであるもの
の、出力電圧Ｖｏｕｔにおけるカットオフ周波数が充分
に低いため、出力端子２６におけるゲインが０となる周
波数で、位相の回転は正であるため発振のおそれはな
い。
に寄生容量Ｃ１が存在する。負荷２８が接続されていな
い場合は、ＭＯＳトランジスタＭ１４はオフであるもの
の、出力電圧Ｖｏｕｔにおけるカットオフ周波数が充分
に低いため、出力端子２６におけるゲインが０となる周
波数で、位相の回転は正であるため発振のおそれはな
い。
【００２３】次に、負荷２８が接続されている場合は、
ＭＯＳトランジスタＭ１４はオンとなってＭＯＳトラン
ジスタＭ１１のゲートにおけるインピーダンスを低下さ
せ、ＭＯＳトランジスタＭ１１のゲートにおけるカット
オフ周波数を従来に比して高くすることができ、出力端
子２６におけるゲインが０となる周波数で、位相の回転
は正となって発振を防止することができる。
ＭＯＳトランジスタＭ１４はオンとなってＭＯＳトラン
ジスタＭ１１のゲートにおけるインピーダンスを低下さ
せ、ＭＯＳトランジスタＭ１１のゲートにおけるカット
オフ周波数を従来に比して高くすることができ、出力端
子２６におけるゲインが０となる周波数で、位相の回転
は正となって発振を防止することができる。
【００２４】ここで、例えば出力端子２６の電圧が上昇
すると抵抗Ｒ１１，Ｒ１２による分圧電圧が上昇し、エ
ラー電圧が低下して反転エラー電圧は上昇するため、Ｍ
ＯＳトランジスタＭ１１のドレイン電流が減少して出力
電圧Ｖｏｕｔは低下するように制御が行われ、出力端子
２６の電圧が一定に保たれる。
すると抵抗Ｒ１１，Ｒ１２による分圧電圧が上昇し、エ
ラー電圧が低下して反転エラー電圧は上昇するため、Ｍ
ＯＳトランジスタＭ１１のドレイン電流が減少して出力
電圧Ｖｏｕｔは低下するように制御が行われ、出力端子
２６の電圧が一定に保たれる。
【００２５】
【発明の効果】上述の如く、出力用ＭＯＳトランジスタ
のゲート，ソース間に、出力端子に負荷が接続されたと
きオンして出力用ＭＯＳトランジスタのゲートのインピ
ーダンス低下させるインピーダンス低下ＭＯＳトランジ
スタを設けたことにより、出力端子に負荷が接続された
とき、出力端子におけるゲインが０となる周波数で位相
の回転が正となり発振を防止することができる。
のゲート，ソース間に、出力端子に負荷が接続されたと
きオンして出力用ＭＯＳトランジスタのゲートのインピ
ーダンス低下させるインピーダンス低下ＭＯＳトランジ
スタを設けたことにより、出力端子に負荷が接続された
とき、出力端子におけるゲインが０となる周波数で位相
の回転が正となり発振を防止することができる。
【図１】本発明のレギュレータ回路の第１実施例の回路
構成図である。
構成図である。
【図２】負荷が接続されていない場合の図１の各部にお
ける周波数特性を示す図である。
ける周波数特性を示す図である。
【図３】負荷が接続されている場合の図１の各部におけ
る周波数特性を示す図である。
る周波数特性を示す図である。
【図４】本発明のレギュレータ回路の第２実施例の回路
構成図である。
構成図である。
【図５】従来のレギュレータ回路の一例の回路構成図で
ある。
ある。
【図６】負荷が接続されていない場合の図５の各部にお
ける周波数特性を示す図である。
ける周波数特性を示す図である。
【図７】負荷が接続されている場合の図５の各部におけ
る周波数特性を示す図である。
る周波数特性を示す図である。
２０ 入力端子
２２ 基準電圧発生回路
２４ エラーアンプ
２６ 出力端子
２８ 負荷
Ｃｏｕｔ コンデンサ
Ｍ１１，Ｍ１３ ＰチャネルＭＯＳトランジスタ
Ｍ１２，Ｍ１４ ＮチャネルＭＯＳトランジスタ
Ｒ１１〜Ｒ１３ 抵抗
Claims (3)
- 【請求項１】 出力端子の電圧に基づく電圧と基準電圧
発生回路で発生した基準電圧とからエラー電圧を生成
し、前記出力端子と入力端子にドレインとソースを接続
された出力用ＭＯＳトランジスタのゲートを前記エラー
電圧に応じて駆動し、前記出力端子の電圧を一定とする
よう制御するレギュレータ回路において、 前記出力用ＭＯＳトランジスタのゲート，ソース間に、
前記出力端子に負荷が接続されたときオンして前記出力
用ＭＯＳトランジスタのゲートのインピーダンス低下さ
せるインピーダンス低下ＭＯＳトランジスタを設けたこ
とを特徴とするレギュレータ回路。 - 【請求項２】 請求項１記載のレギュレータ回路におい
て、 前記インピーダンス低下ＭＯＳトランジスタは、Ｐチャ
ネルＭＯＳトランジスタであることを特徴とするレギュ
レータ回路。 - 【請求項３】 請求項１記載のレギュレータ回路におい
て、 前記インピーダンス低下ＭＯＳトランジスタは、Ｎチャ
ネルＭＯＳトランジスタであることを特徴とするレギュ
レータ回路。
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|---|---|---|---|
| JP2002144635A JP3855844B2 (ja) | 2002-05-20 | 2002-05-20 | レギュレータ回路 |
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| JP2002144635A JP3855844B2 (ja) | 2002-05-20 | 2002-05-20 | レギュレータ回路 |
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| JP2003337627A true JP2003337627A (ja) | 2003-11-28 |
| JP3855844B2 JP3855844B2 (ja) | 2006-12-13 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009116679A (ja) * | 2007-11-07 | 2009-05-28 | Fujitsu Microelectronics Ltd | リニアレギュレータ回路、リニアレギュレーション方法及び半導体装置 |
| JP2014164702A (ja) * | 2013-02-27 | 2014-09-08 | Seiko Instruments Inc | ボルテージレギュレータ |
-
2002
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