JPH04130685A - 半導体レーザ駆動回路 - Google Patents
半導体レーザ駆動回路Info
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- JPH04130685A JPH04130685A JP25249890A JP25249890A JPH04130685A JP H04130685 A JPH04130685 A JP H04130685A JP 25249890 A JP25249890 A JP 25249890A JP 25249890 A JP25249890 A JP 25249890A JP H04130685 A JPH04130685 A JP H04130685A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000001934 delay Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 17
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
光通信システムに使用する半導体レーザ（以下ＬＤと称
す）駆動回路に関し、 低消費電力で高速駆動が出来るＬＤ駆動回路の提供を目
的とし、 ＬＤをコレクタロードとする第１のトランジスタと、抵
抗をコレクタロードとする第２のトランジスタよりなり
、該第２のトランジスタのベースにはディジタル信号を
入力し、該第１のトランジスタのベースには閾値電圧を
入力し、且つ該ＬＤに入力ディジタル信号の１．０に応
じたパルス電流を流す定電流源を持つ差動対と、 該ＬＤにバイアス電流を流すバイアス供給トランジスタ
よりなる半導体レーザ駆動回路において、入力ディジタ
ル信号の１，０を検出し、ｌの時はバイアス電流を閾値
電流とする電圧を選択し、０になった時はバイアス電流
を徐々に減ずる電圧を選択し、該バイアス供給トランジ
スタのベースに与える信号検出電圧付与手段と、入力デ
ィジタル信号を、該信号検出電圧付与手段にて入力ディ
ジタル信号カ月の時の電圧を選択する迄の遅延分を遅延
させ該第２のトランジスタのベースに入力させる遅延回
路とを設けた構成とする。
す）駆動回路に関し、 低消費電力で高速駆動が出来るＬＤ駆動回路の提供を目
的とし、 ＬＤをコレクタロードとする第１のトランジスタと、抵
抗をコレクタロードとする第２のトランジスタよりなり
、該第２のトランジスタのベースにはディジタル信号を
入力し、該第１のトランジスタのベースには閾値電圧を
入力し、且つ該ＬＤに入力ディジタル信号の１．０に応
じたパルス電流を流す定電流源を持つ差動対と、 該ＬＤにバイアス電流を流すバイアス供給トランジスタ
よりなる半導体レーザ駆動回路において、入力ディジタ
ル信号の１，０を検出し、ｌの時はバイアス電流を閾値
電流とする電圧を選択し、０になった時はバイアス電流
を徐々に減ずる電圧を選択し、該バイアス供給トランジ
スタのベースに与える信号検出電圧付与手段と、入力デ
ィジタル信号を、該信号検出電圧付与手段にて入力ディ
ジタル信号カ月の時の電圧を選択する迄の遅延分を遅延
させ該第２のトランジスタのベースに入力させる遅延回
路とを設けた構成とする。
本発明は、高速に駆動出来、且つ消費電力の少ない、光
通信システムに使用する半導体レーザ（以下ＬＤと称す
）駆動回路に関する。
通信システムに使用する半導体レーザ（以下ＬＤと称す
）駆動回路に関する。
第７図は従来例のＬＤ駆動回路の回路図及びパルス電流
を示す図である。
を示す図である。
回路としては、第７図（Ａ）に示す如く、ＬＤｌをコレ
クタロードとするトランジスタＴＩと、抵抗Ｒ１をコレ
クタロードとするトランジスタＴ２にて差動対を構成し
、トランジスタＴ２のベースには、入力ディジタル信号
をノット回路５にて反転して入力し、トランジスタＴＩ
のベースには、電源電圧＋Ｖを抵抗Ｒ２，Ｒ３にて分圧
し、０゜ｌを判別する閾値電圧が印加しである。
クタロードとするトランジスタＴＩと、抵抗Ｒ１をコレ
クタロードとするトランジスタＴ２にて差動対を構成し
、トランジスタＴ２のベースには、入力ディジタル信号
をノット回路５にて反転して入力し、トランジスタＴＩ
のベースには、電源電圧＋Ｖを抵抗Ｒ２，Ｒ３にて分圧
し、０゜ｌを判別する閾値電圧が印加しである。
又トランジスタＴ１．Ｔ２のエミッタには定電流源ＩＯ
より電流を供給するようになっている。
より電流を供給するようになっている。
又ＬＤＩには、抵抗Ｒ４，トランジスタＴ３を介してバ
イアス電流を流すようになっている。
イアス電流を流すようになっている。
ここで、第７図（Ｂ）の（ａ）に示す如くバイアス電流
を流さなくしておき、ディジタル信号の１が入力すると
、パルス電流Ｉ、をＬＤＩに流すようにすると、入力が
０連続の時は、バイアス電流が流れず消費電力は少ない
が、パルス電流ＩＰを立ち上げるのに時間がかかり高速
駆動が出来ない。
を流さなくしておき、ディジタル信号の１が入力すると
、パルス電流Ｉ、をＬＤＩに流すようにすると、入力が
０連続の時は、バイアス電流が流れず消費電力は少ない
が、パルス電流ＩＰを立ち上げるのに時間がかかり高速
駆動が出来ない。
そこで、第７図（Ｂ）（ｂ）に示す如く、トランジスタ
Ｔ３を介してバイアス電流を閾値電流Ｉ１．たけ流して
おき、ｌか入力すると、パルス電流Ｉ、をＬＤＩに流す
ようにして高速駆動が出来るようにしている。
Ｔ３を介してバイアス電流を閾値電流Ｉ１．たけ流して
おき、ｌか入力すると、パルス電流Ｉ、をＬＤＩに流す
ようにして高速駆動が出来るようにしている。
しかしながら、従来のＬＤ駆動回路では、入力信号が０
連続の時でも、バイアス電流が閾値電流だけ流れており
消費電力が大きくなる問題点かある。
連続の時でも、バイアス電流が閾値電流だけ流れており
消費電力が大きくなる問題点かある。
本発明は、低消費電力で高速駆動が出来るＬＤ駆動回路
の提供を目的としている。
の提供を目的としている。
第１図は本発明の原理ブロック図である。
第１図に示す如く、ＬＤＩをコレクタロードとする第１
のトランジスタＴＩと、抵抗Ｒ１をコレクタロードとす
る第２のトランジスタＴ２よりなり、該第２のトランジ
スタＴ２のベースにはディジタル信号を入力し、該第１
のトランジスタＴＩのベースには閾値電圧を入力し、且
つ該ＬＤＩに入力ディジタル信号の１． ０に応じたパ
ルス電流を流す定電流源ｌＯを持つ差動対２と、該ＬＤ
Ｉにバイアス電流を流すバイアス供給トランジスタＴ３
よりなる半導体レーザ駆動回路において、 入力ディジタル信号の１．０を検出し、１の時はバイア
ス電流を閾値電流とする電圧を選択し、０になった時は
バイアス電流を徐々に減ずる電圧を選択し、該バイアス
供給トランジスタＴ３のベースに与える信号検出電圧付
与手段３と、入力ディジタル信号を、該信号検出電圧付
与手段３にて入力ディジタル信号が１の時の電圧を選択
する迄の遅延分を遅延させ該第２のトランジスタＴ２の
ベースに入力させる遅延回路４とを設ける。
のトランジスタＴＩと、抵抗Ｒ１をコレクタロードとす
る第２のトランジスタＴ２よりなり、該第２のトランジ
スタＴ２のベースにはディジタル信号を入力し、該第１
のトランジスタＴＩのベースには閾値電圧を入力し、且
つ該ＬＤＩに入力ディジタル信号の１． ０に応じたパ
ルス電流を流す定電流源ｌＯを持つ差動対２と、該ＬＤ
Ｉにバイアス電流を流すバイアス供給トランジスタＴ３
よりなる半導体レーザ駆動回路において、 入力ディジタル信号の１．０を検出し、１の時はバイア
ス電流を閾値電流とする電圧を選択し、０になった時は
バイアス電流を徐々に減ずる電圧を選択し、該バイアス
供給トランジスタＴ３のベースに与える信号検出電圧付
与手段３と、入力ディジタル信号を、該信号検出電圧付
与手段３にて入力ディジタル信号が１の時の電圧を選択
する迄の遅延分を遅延させ該第２のトランジスタＴ２の
ベースに入力させる遅延回路４とを設ける。
本発明によれば、信号検出電圧付与手段３にて、入力デ
ィジタル信号か、ｌか０かを検出し、１の時はバイアス
電流を閾値電流とす、る電圧を選択し、０になった時は
バイアス電流を徐々に減ずる電圧を選択し、該バイアス
供給トランジスタＴ３のベースに与え、ＬＤＩに流すバ
イアス電流を、入カデ・イジタル信号カ月の時は閾値電
流とし、０になった時は徐々にバイアス電流を減ずる。
ィジタル信号か、ｌか０かを検出し、１の時はバイアス
電流を閾値電流とす、る電圧を選択し、０になった時は
バイアス電流を徐々に減ずる電圧を選択し、該バイアス
供給トランジスタＴ３のベースに与え、ＬＤＩに流すバ
イアス電流を、入カデ・イジタル信号カ月の時は閾値電
流とし、０になった時は徐々にバイアス電流を減ずる。
一方入力ディジタル信号は遅延回路４にて、該信号検出
電圧付与手段３にて入力ディジタル信号がｌの時の電圧
を選択する迄の遅延分を遅延させ、該第２のトランジス
タＴ２のベースに入力させる。
電圧付与手段３にて入力ディジタル信号がｌの時の電圧
を選択する迄の遅延分を遅延させ、該第２のトランジス
タＴ２のベースに入力させる。
即ち、ＬＤＩでは入力ディジタル信号が１の時は、バイ
アス電流は閾値電流となり、パルス電流は閾値電流より
立ち上がるので、高速駆動か可能となり、入力ディジタ
ル信号が０になると、バイアス電流は徐々に減少し、閾
値電流より小さくなるので、消費電力は従来のＬＤ駆動
回路より少なくなる。
アス電流は閾値電流となり、パルス電流は閾値電流より
立ち上がるので、高速駆動か可能となり、入力ディジタ
ル信号が０になると、バイアス電流は徐々に減少し、閾
値電流より小さくなるので、消費電力は従来のＬＤ駆動
回路より少なくなる。
第２図は本発明の実施例のＬＤ駆動回路のブロック図、
第３図は第２図の各部の波形のタイムチャート、第４図
は第２図の場合のバイアス電流パルス電流を示す図、第
５図は本発明の他の実施例のＬＤ駆動回路のブロック図
、第６図は第５図の各部の波形のタイムチャートである
。
第３図は第２図の各部の波形のタイムチャート、第４図
は第２図の場合のバイアス電流パルス電流を示す図、第
５図は本発明の他の実施例のＬＤ駆動回路のブロック図
、第６図は第５図の各部の波形のタイムチャートである
。
第２図で、第７図の従来例と異なる点は、ノット回路５
の出力に遅延回路４を設け、入力信号端子と、バイアス
電流を流すトランジスタＴ３のベース間に、積分回路６
と、ウィンドコンパレータ７を設けた点であるので、こ
の異なる点を中心に以下説明する。
の出力に遅延回路４を設け、入力信号端子と、バイアス
電流を流すトランジスタＴ３のベース間に、積分回路６
と、ウィンドコンパレータ７を設けた点であるので、こ
の異なる点を中心に以下説明する。
第３図（Ａ）に示す如き信号が入力すると、積分回路６
にて平均値電圧を求める。すると第３図（Ｂ）に示す如
き電圧となり、これかウィンドコンパレータ７に入力す
る。
にて平均値電圧を求める。すると第３図（Ｂ）に示す如
き電圧となり、これかウィンドコンパレータ７に入力す
る。
ウィンドコンパレータ７には第３図（Ｂ）に示す如く閾
値電圧としてＶｌ、Ｖ２．Ｖ３が与えられており、平均
値電圧が閾値電圧Ｖｌ、Ｖ２．Ｖ３を越えると、ウィン
ドコンパレータ７よりは、電圧Ｖｌ、Ｖ２．Ｖ３を出力
する。
値電圧としてＶｌ、Ｖ２．Ｖ３が与えられており、平均
値電圧が閾値電圧Ｖｌ、Ｖ２．Ｖ３を越えると、ウィン
ドコンパレータ７よりは、電圧Ｖｌ、Ｖ２．Ｖ３を出力
する。
即ち、平均値電圧が閾値電圧ｖ１以下ては０電圧を、閾
値電圧Ｖｌを越えＶ２までは電圧Ｖｌを、閾値電圧ｖ２
を越えＶ３までは電圧Ｖ２を、閾値電圧Ｖ３を越えると
電圧Ｖ３を出力するので、ウィン下コンパレータ７の出
力電圧は第３図（Ｃ）に示す如くなり、トランジスタＴ
３のベースに加えられる。
値電圧Ｖｌを越えＶ２までは電圧Ｖｌを、閾値電圧ｖ２
を越えＶ３までは電圧Ｖ２を、閾値電圧Ｖ３を越えると
電圧Ｖ３を出力するので、ウィン下コンパレータ７の出
力電圧は第３図（Ｃ）に示す如くなり、トランジスタＴ
３のベースに加えられる。
すると、ＬＤＩに流れるバイアス電流１．は第４図に示
す如く、トランジスタＴ３のベースに入力する電圧が０
の時は０、電圧かＶｌ、Ｖ２．Ｖ３になるに従って大き
くなり、電圧Ｖ３の時に閾値電流ｉ ＋ｂとなる。
す如く、トランジスタＴ３のベースに入力する電圧が０
の時は０、電圧かＶｌ、Ｖ２．Ｖ３になるに従って大き
くなり、電圧Ｖ３の時に閾値電流ｉ ＋ｂとなる。
一方、入力ディジタル信号は、ノット回路５にて反転さ
れ、遅延回路４により、入力ディジタル信号が１の時閾
値電圧ｖ３を越える迄の時間遅延され、トランジスタＴ
２のベースに入力する。
れ、遅延回路４により、入力ディジタル信号が１の時閾
値電圧ｖ３を越える迄の時間遅延され、トランジスタＴ
２のベースに入力する。
従って、トランジスタＴＩを介してＬＤＩに流れるパル
ス電流は第４図に示す如くなり、入力デイジタル信号カ
月の時は閾値電流より立ち上かることになり、高速駆動
が出来ることになる。
ス電流は第４図に示す如くなり、入力デイジタル信号カ
月の時は閾値電流より立ち上かることになり、高速駆動
が出来ることになる。
又入力ディジタル信号が０になると、バイアス電流は徐
々に少なくなるので、閾値電流以下となり、バイアス電
流が常に閾値電流である従来のＬＤ駆動回路の場合より
消費電力は小さくなる。
々に少なくなるので、閾値電流以下となり、バイアス電
流が常に閾値電流である従来のＬＤ駆動回路の場合より
消費電力は小さくなる。
第５図は、第２図の積分回路６とウィンドコンパレータ
７の代わりに、ピーク検出回路８を用いた場合の例で、
この場合は、入力ディジタル信号とピーク検出回路８の
出力の関係は、第６図（Ａ）（Ｂ）に示すごとくなる。
７の代わりに、ピーク検出回路８を用いた場合の例で、
この場合は、入力ディジタル信号とピーク検出回路８の
出力の関係は、第６図（Ａ）（Ｂ）に示すごとくなる。
即ち、入力ディジタル信号か１の時は、トランジスタＴ
３のベースに与える電圧は、第６図（Ｂ）に示す如く、
直ちに閾値電流を流す電圧となり、入力ディジタル信号
がＯになると、バイアス電流を徐々に少なくする電圧と
なる。
３のベースに与える電圧は、第６図（Ｂ）に示す如く、
直ちに閾値電流を流す電圧となり、入力ディジタル信号
がＯになると、バイアス電流を徐々に少なくする電圧と
なる。
従って、この場合は、ノット回路５の出力の遅延回路は
不要となり、入力ディジタル信号か１の時は閾値電流よ
り立ち上がり、高速駆動が可能で、入力ディジタル信号
が０になると、バイアス電流は徐々に小さくなるので、
バイアス電流が常に閾値電流である従来のＬＤ駆動回路
の場合より消費電力は小さくなる。
不要となり、入力ディジタル信号か１の時は閾値電流よ
り立ち上がり、高速駆動が可能で、入力ディジタル信号
が０になると、バイアス電流は徐々に小さくなるので、
バイアス電流が常に閾値電流である従来のＬＤ駆動回路
の場合より消費電力は小さくなる。
以上詳細に説明せる如く本発明によれば、高速駆動が可
能で、消費電力の小さいＬＤ駆動回路か得られる効果が
ある。
能で、消費電力の小さいＬＤ駆動回路か得られる効果が
ある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例の半導体レーザ駆動回路のブロ
ック図、 第３図は第２図の各部の波形のタイムチャート、第４図
は第２図の場合のバイアス電流パルス電流を示す図、 第５図は本発明の他の実施例の半導体レーザ駆動回路の
ブロック図、 第６図は第５図の各部の波形のタイムチャート、第７図
は従来例の半導体レーザ駆動回路の回路図及びパルス電
流を示す図である。 図において、 １は半導体レーザ、 ２ま差動対、 ３ま信号検出電圧付与手段、 ４よ遅延回路、 ５よノット回路、 ６は積分回路、 ７よウィンドコンパレータ、 ８はピーク検出回路、 ｌＯは定電流源、 ＴＩ、Ｔ２はトランジスタ、 Ｔ３はバイアス供給トランジスタ、 Ｒ１−Ｒ４は抵抗を示す。 本発明の厚埋ブロック図 第 図 ら 本発明の実施例の半導レーザ、駆妨口婚のブロック間第 図 第２図の場合のバイアス電夜パルス電夜Σ示す図第斗園 と 本発明の他の尖施例の半導体レープ妊回路のブロック図
第 凹
ック図、 第３図は第２図の各部の波形のタイムチャート、第４図
は第２図の場合のバイアス電流パルス電流を示す図、 第５図は本発明の他の実施例の半導体レーザ駆動回路の
ブロック図、 第６図は第５図の各部の波形のタイムチャート、第７図
は従来例の半導体レーザ駆動回路の回路図及びパルス電
流を示す図である。 図において、 １は半導体レーザ、 ２ま差動対、 ３ま信号検出電圧付与手段、 ４よ遅延回路、 ５よノット回路、 ６は積分回路、 ７よウィンドコンパレータ、 ８はピーク検出回路、 ｌＯは定電流源、 ＴＩ、Ｔ２はトランジスタ、 Ｔ３はバイアス供給トランジスタ、 Ｒ１−Ｒ４は抵抗を示す。 本発明の厚埋ブロック図 第 図 ら 本発明の実施例の半導レーザ、駆妨口婚のブロック間第 図 第２図の場合のバイアス電夜パルス電夜Σ示す図第斗園 と 本発明の他の尖施例の半導体レープ妊回路のブロック図
第 凹
Claims (1)
- 【特許請求の範囲】 半導体レーザ（１）をコレクタロードとする第１のトラ
ンジスタ（Ｔ１）と、抵抗（Ｒ１）をコレクタロードと
する第２のトランジスタ（Ｔ２）よりなり、該第２のト
ランジスタ（Ｔ２）のベースにはディジタル信号を入力
し、該第１のトランジスタ（Ｔ１）のベースには閾値電
圧を入力し、且つ該半導体レーザ（１）に入力ディジタ
ル信号の１、０に応じたパルス電流を流す定電流源（１
０）を持つ差動対（２）と、 該半導体レーザ（１）にバイアス電流を流すバイアス供
給トランジスタ（Ｔ３）よりなる半導体レーザ駆動回路
において、 入力ディジタル信号の１、０を検出し、１の時はバイア
ス電流を閾値電流とする電圧を選択し、０になった時は
バイアス電流を徐々に減ずる電圧を選択し、該バイアス
供給トランジスタ（Ｔ３）のベースに与える信号検出電
圧付与手段（３）と、入力ディジタル信号を、該信号検
出電圧付与手段（３）にて入力ディジタル信号が１の時
の電圧を選択する迄の遅延分を遅延させ該第２のトラン
ジスタ（Ｔ２）のベースに入力させる遅延回路（４）と
を設けたことを特徴とする半導体レーザ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25249890A JPH04130685A (ja) | 1990-09-20 | 1990-09-20 | 半導体レーザ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25249890A JPH04130685A (ja) | 1990-09-20 | 1990-09-20 | 半導体レーザ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04130685A true JPH04130685A (ja) | 1992-05-01 |
Family
ID=17238212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25249890A Pending JPH04130685A (ja) | 1990-09-20 | 1990-09-20 | 半導体レーザ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04130685A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7478972B2 (en) | 2003-09-12 | 2009-01-20 | Omron Corporation | Rotation supporting mechanism and portable terminal |
| JP2011146469A (ja) * | 2010-01-13 | 2011-07-28 | Nippon Telegr & Teleph Corp <Ntt> | 低電力レーザ駆動回路 |
-
1990
- 1990-09-20 JP JP25249890A patent/JPH04130685A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7478972B2 (en) | 2003-09-12 | 2009-01-20 | Omron Corporation | Rotation supporting mechanism and portable terminal |
| JP2011146469A (ja) * | 2010-01-13 | 2011-07-28 | Nippon Telegr & Teleph Corp <Ntt> | 低電力レーザ駆動回路 |
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