JP6306439B2 - シリーズレギュレータ回路 - Google Patents

Description

本発明は、シリーズレギュレータ回路に関し、例えば、入出力間の電位差が小さい低飽和型のシリーズレギュレータ回路に関する。

従来から、負荷に安定した電源供給を行うための回路として、シリーズレギュレータ回路が知られている。特に近年は、入出力間の電位差が小さい低損失・低飽和型のシリーズレギュレータ回路（以下、「ＬＤＯ：Ｌｏｗ ｄｒｏｐ ｏｕｔ」とも称する。）が注目されており、例えば非特許文献１にはＬＤＯの従来技術が開示されている。

T. Wakimoto, "LDO Design Methodology and an Intelligent Power Management Sub-System IC for CDMA Handsets", IEICE TRANS.ELECTRON.,VOL.E93-C,NO.10 OCTOBER 2010.

しかしながら、従来のＬＤＯに代表されるシリーズレギュレータ回路では、負荷の動作状態によってシリーズレギュレータ回路が不安定になるという問題があった。以下、この問題について、図を用いて詳細に説明する。

図２６は、従来のシリーズレギュレータ回路の構成を示す図である。
シリーズレギュレータ回路９０は、出力端子ＯＵＴから一定の出力電圧ＶＯＵＴを出力するとともに、負荷ＬＤに負荷電流ＩＬＯＡＤを供給するものである。同図に示されるように、シリーズレギュレータ回路９０は、Ｐチャネル型の出力トランジスタＭＰ９、電圧モニタ用の抵抗Ｒ１、Ｒ２、ＯＰアンプ９１、および出力容量ＣＯＵＴから構成される。

図２７に、シリーズレギュレータ回路９０の等価回路を示す。同図に示されるように、ＯＰアンプ９１は、Ｇｍアンプ９２、抵抗Ｒ９、および容量Ｃ９によって表すことができる。また、出力トランジスタＭＰ９は、寄生容量ＣＧＳ、ＣＧＤ、ドレイン・ソース間抵抗ＲＤＳ、およびＰチャネル型のトランジスタＭＰＸによって表すことができる。また、負荷ＬＤは定電流源９３によって表すことができる。

図２７に示されるように、シリーズレギュレータ回路９０は、ＯＰアンプ９１から成る増幅段と出力トランジスタＭＰ９から成る増幅段とを備えた２段増幅回路であり、２つの極（ポール）を有する。第１の極Ｐ１は、ＯＰアンプ９１の出力ノードＯＰで発生し、第２の極Ｐ２は、出力端子ＯＵＴ（出力トランジスタＭＰ８００のドレイン電極）で発生する。

図２８に、シリーズレギュレータ回路９０のオープンループゲイン特性と位相特性のシミュレーション結果を示す。
同図において、横軸は周波数〔Ｈｚ〕を表し、縦軸はゲイン〔ｄＢ〕および位相〔ｄｅｇ．〕を表す。また、同図には、負荷電流ＩＬＯＡＤが１μＡであるときのオープンループゲイン特性９００および位相特性９０１と、負荷電流ＩＬＯＡＤが４０ｍＡであるときのオープンループゲイン特性９１０および位相特性９１１とが示されている。更に、図２８において、参照符号９０２は、負荷電流ＩＬＯＡＤが１μＡであるときの第１の極Ｐ１を表し、参照符号９０３は、負荷電流ＩＬＯＡＤが１μＡであるときの第２の極Ｐ２を表し、参照符号９１２は、負荷電流ＩＬＯＡＤが４０ｍＡであるときの第１の極Ｐ１を表し、参照符号９１３は、負荷電流ＩＬＯＡＤが４０ｍＡであるときの第２の極Ｐ２を表す。

参照符号９０２、９１２に示されるように、第１の極Ｐ１は、負荷電流ＩＬＯＡＤに依らず、数ｋＨｚ付近に発生する。しかしながら、第２の極Ｐ２は、参照符号９０３に示されるように負荷電流ＩＬＯＡＤ＝１ｕＡでは１ＭＨｚ付近に発生し、参照符号９１３に示されるように負荷電流ＩＬＯＡＤ＝４０ｍＡでは、２００ＭＨｚ付近に発生する。すなわち、第２の極Ｐ２は、負荷電流ＩＬＯＡＤに依存し、負荷電流ＩＬＯＡＤが大きくなるほど周波数が高くなる。

上記シリーズレギュレータ回路９０のように、第１の極Ｐ１および第２の極Ｐ２が存在する場合、第１の極Ｐ１において信号の位相が９０度変位し、第２の極Ｐ２において更に信号の位相が９０度変位するため、シリーズレギュレータ回路９０の負帰還経路を伝搬する信号の位相は、必ず１８０度変位することになる。信号の位相が１８０度変位するときに、シリーズレギュレータ回路９０のゲイン（増幅率）が０ｄＢ以上であると、シリーズレギュレータ回路９０は不安定となり、回路が発振する虞がある。

一般に、負帰還回路（シリーズレギュレータ回路）の安定性を判断するための指標として、“位相余裕”が知られている。ここで、位相余裕とは、ゲインが０ｄＢとなる周波数での位相をθとしたとき、“１８０＋θ”として定義される指標である。位相余裕が大きいほど負帰還回路の安定性が保証され、位相余裕がゼロに近づくほど回路が不安定になり、回路が発振する可能性が高くなる。一般に、負帰還回路の安定な動作を保証するためには、４５度以上の位相余裕が必要とされている。

図２９に、シリーズレギュレータ回路９０の負荷電流に対する位相余裕の特性を示す。同図において、縦軸は位相余裕〔ｄｅｇ．〕を表し、横軸は負荷電流〔Ａ〕を表している。
例えば、上記シリーズレギュレータ回路８００の場合、負荷電流ＩＬＯＡＤが４０ｍＡであるときには、図２８に示すように第１の極Ｐ１（数ｋＨｚ付近）と第２の極Ｐ２（２００ＭＨｚ付近）とが離れた位置に発生するため、図２９に示すように位相余裕は約９２度となる。これに対し、負荷電流ＩＬＯＡＤが１μＡであるときには、図２８に示すように第１の極Ｐ１（数ｋＨｚ付近）と第２の極Ｐ２（１ＭＨｚ付近）とが近い位置に発生するため、図２９に示すように位相余裕は約８度となり、４５度よりも小さくなる。

図２８および２９から理解されるように、シリーズレギュレータ回路９０の位相余裕を大きくするためには、周波数軸上において第２の極Ｐ２が第１の極Ｐ１から離れるように、負荷電流ＩＬＯＡＤ、すなわち出力トランジスタＭＰ９に流れる電流を大きくする必要がある。例えば、シリーズレギュレータ回路９０の位相余裕を４５度以上確保するためには、約２．３ｍＡ以上の負荷電流ＩＬＯＡＤを流す必要がある。

しかしながら、シリーズレギュレータ回路９０の負荷ＬＤがＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路である場合、ＣＭＯＳ回路の動作状態によっては負荷電流ＩＬＯＡＤが３桁以上変化するため、負荷電流ＩＬＯＡＤが２．３ｍＡよりも小さくなる場合がある。そのため、従来のシリーズレギュレータ回路９０では、負荷ＬＤの動作状態によって位相余裕が４５度よりも小さくなる場合があり、シリーズレギュレータ回路９０の動作が不安定になる虞がある。

本発明は、上記の問題に鑑みてなされたものであり、本発明の目的は、負荷電流に依らず、安定動作が可能なシリーズレギュレータ回路を提供することにある。

本発明に係るシリーズレギュレータ回路（１００〜８００）は、第１直流電圧が供給される第１電源端子（ＶＣＣ）と、前記第１直流電圧よりも低い第２直流電圧が供給される第２電源端子（ＶＳＳ）と、出力端子（ＯＵＴ）と、前記出力端子と前記第２電源端子との間に接続された抵抗分圧回路（１３）と、正相入力端子および逆相入力端子を含む差動入力端子対を有し、差動入力端子の一方に前記第１直流電圧よりも低く前記第２直流電圧よりも高い第１基準電圧（ＶＲＥＦ１）が供給され、他方の差動入力端子に前記抵抗分圧回路によって分圧された電圧（ＶＭ）が供給される第１差動増幅回路（１１）と、第１主電極が前記第１電源端子に接続され、第２主電極が前記出力端子に接続され、制御電極が前記第１差動増幅回路の出力端子に接続された出力トランジスタ（ＭＰＤ、ＭＮＤ）と、正相入力端子および逆相入力端子を含む差動入力端子対を有し、一方の差動入力端子が前記第１差動増幅回路の出力端子に接続され、他方の差動入力端子に前記第１基準電圧とは異なり、かつ、前記第１直流電圧よりも低く前記第２直流電圧よりも高い第２基準電圧（ＶＲＥＦ２）が供給される第２差動増幅回路（１２、２２、４２、６２、８２）と、前記出力端子と前記第２電源端子との間に接続され、前記第２差動増幅回路の出力信号に応じて前記出力端子から前記第２電源端子に流れる電流（ＩＢＩＡＳ）を生成する電流生成回路（１４）とを有し、前記電流生成回路は、制御電極が前記第２差動増幅回路の出力端子に接続される制御トランジスタ（ＭＮＢ、ＭＰＢ）と、前記制御トランジスタと直列に接続される電流生成素子（ＲＢ、１５）とを含むことを特徴とする。

上記シリーズレギュレータ回路（２００、４００、６００、８００）において、前記第２差動増幅回路（２２、４２、６２、８２）は、ヒステリシス特性を有してもよい。
上記シリーズレギュレータ回路（１００、２００）において、前記出力トランジスタは、Ｐチャネル型の電界効果トランジスタ（ＭＰＤ）であり、前記制御トランジスタは、Ｎチャネル型の電界効果トランジスタ（ＭＮＢ）であり、前記第１差動増幅回路の正相入力端子に前記抵抗分圧回路によって分圧された電圧が供給され、前記第１差動増幅回路の逆相入力端子に前記第１基準電圧が供給され、前記第２差動増幅回路の正相入力端子は前記第１差動増幅回路の出力端子に接続され、前記第２差動増幅回路の逆相入力端子に前記第２基準電圧が供給されてもよい。

上記シリーズレギュレータ回路（３００、４００）において、前記出力トランジスタは、Ｎチャネル型の電界効果トランジスタ（ＭＮＤ）であり、前記制御トランジスタは、Ｎチャネル型の電界効果トランジスタ（ＭＮＢ）であり、前記第１差動増幅回路の逆相入力端子に前記抵抗分圧回路によって分圧された電圧が供給され、前記第１差動増幅回路の正相入力端子に前記第１基準電圧が供給され、前記第２差動増幅回路の逆相入力端子は前記第１差動増幅回路の出力端子に接続され、前記第２差動増幅回路の正相入力端子に前記第２基準電圧が供給されてもよい。

上記シリーズレギュレータ回路（５００、６００）において、前記出力トランジスタは、Ｎチャネル型の電界効果トランジスタ（ＭＮＤ）であり、前記制御トランジスタは、Ｐチャネル型の電界効果トランジスタ（ＭＰＢ）であり、前記第１差動増幅回路の逆相入力端子に前記抵抗分圧回路によって分圧された電圧が供給され、前記第１差動増幅回路の正相入力端子に前記第１基準電圧が供給され、前記第２差動増幅回路の正相入力端子は前記第１差動増幅回路の出力端子に接続され、前記第２差動増幅回路の逆相入力端子に前記第２基準電圧が供給されてもよい。

上記シリーズレギュレータ回路（７００、８００）において、前記出力トランジスタは、Ｐチャネル型の電界効果トランジスタ（ＭＰＤ）であり、前記制御トランジスタは、Ｐチャネル型の電界効果トランジスタ（ＭＰＢ）であり、前記第１差動増幅回路の正相入力端子に前記抵抗分圧回路によって分圧された電圧が供給され、前記第１差動増幅回路の逆相入力端子に前記第１基準電圧が供給され、前記第２差動増幅回路の逆相入力端子は前記第１差動増幅回路の出力端子に接続され、前記第２差動増幅回路の正相入力端子に前記第２基準電圧が供給されてもよい。

上記シリーズレギュレータ回路において、前記電流生成素子は、抵抗素子（ＲＢ）であってもよい。

上記シリーズレギュレータ回路において、前記電流生成素子は、定電流源（１５）であってもよい。

なお、上記説明において括弧を付した参照符号は、図面において当該参照符号が付された構成要素の概念に含まれるものを例示するに過ぎない。

本発明によれば、負荷電流に依らず、安定動作が可能なシリーズレギュレータ回路を提供することができる。

図１は、実施の形態１に係るシリーズレギュレータ回路の構成を示す図である。 図２は、実施の形態１に係るシリーズレギュレータ回路の別の構成例を示す図である。 図３は、実施の形態１に係るシリーズレギュレータ回路の負荷電流に対するバイアス電流（ＩＢＩＡＳ）および主要ノードの電圧の特性を示す図である。 図４は、実施の形態１に係るシリーズレギュレータ回路の負荷電流に対する位相余裕の特性を示す図である。 図５は、実施の形態２に係るシリーズレギュレータ回路の構成を示す図である。 図６は、実施の形態２に係るシリーズレギュレータ回路の別の構成例を示す図である。 図７は、実施の形態３に係るシリーズレギュレータ回路の構成を示す図である。 図８は、実施の形態３に係るシリーズレギュレータ回路の別の構成例を示す図である。 図９は、実施の形態３に係るシリーズレギュレータ回路の負荷電流に対するバイアス電流および主要ノードの電圧の特性を示す図である。 図１０は、実施の形態３に係るシリーズレギュレータ回路の負荷電流に対する位相余裕の特性を示す図である。 図１１は、実施の形態４に係るシリーズレギュレータ回路の構成を示す図である。 図１２は、実施の形態４に係るシリーズレギュレータ回路の別の構成例を示す図である。 図１３は、実施の形態５に係るシリーズレギュレータ回路の構成を示す図である。 図１４は、実施の形態５に係るシリーズレギュレータ回路の別の構成例を示す図である。 図１５は、実施の形態５に係るシリーズレギュレータ回路の負荷電流に対するバイアス電流および主要ノードの電圧の特性を示す図である。 図１６は、実施の形態５に係るシリーズレギュレータ回路の負荷電流に対する位相余裕の特性を示す図である。 図１７は、実施の形態６に係るシリーズレギュレータ回路の構成を示す図である。 図１８は、実施の形態６に係るシリーズレギュレータ回路の別の構成例を示す図である。 図１９は、実施の形態７に係るシリーズレギュレータ回路の構成を示す図である。 図２０は、実施の形態７に係るシリーズレギュレータ回路の別の構成例を示す図である。 図２１は、実施の形態７に係るシリーズレギュレータ回路の負荷電流に対するバイアス電流および主要ノードの電圧の特性を示す図である。 図２２は、実施の形態７に係るシリーズレギュレータ回路の負荷電流に対する位相余裕の特性を示す図である。 図２３は、実施の形態８に係るシリーズレギュレータ回路の構成を示す図である。 図２４は、実施の形態８に係るシリーズレギュレータ回路の別の構成例を示す図である。 図２５は、電流生成素子として抵抗の代わりに定電流源を備えるシリーズレギュレータ回路の構成を示す図である。 図２６は、従来のシリーズレギュレータ回路の構成を示す図である。 図２７は、従来のシリーズレギュレータ回路の等価回路を示す図である。 図２８は、従来のシリーズレギュレータ回路のオープンループゲイン特性と位相特性のシミュレーション結果を示す図である。 図２９は、従来のシリーズレギュレータ回路の負荷電流に対する位相余裕の特性を示す図である。

以下、本発明の実施の形態について図を参照して説明する。

≪実施の形態１≫
図１に、本発明の実施の形態１に係るシリーズレギュレータ回路の構成を示す。
同図に示されるシリーズレギュレータ回路１００は、出力端子ＯＵＴから一定の出力電圧ＶＯＵＴを出力するとともに、出力端子ＯＵＴとグラウンドノードとの間に接続された負荷ＬＤに負荷電流ＩＬＯＡＤを供給するものである。負荷ＬＤとしては、例えば、マイクロコントローラ等のディジタル回路（ＣＭＯＳ回路）やアナログ回路等の各種の回路を例示することができる。

シリーズレギュレータ回路１００は、例えば公知のＣＭＯＳ製造プロセスによって半導体基板に形成された半導体集積回路として実現することができる。なお、シリーズレギュレータ回路１００は、全ての回路要素が１チップに形成された半導体装置として実現されても良いし、一部の回路要素が別のチップに形成されたマルチチップ構成の半導体装置として実現されても良く、半導体装置の構成は特に制限されない。

具体的に、シリーズレギュレータ回路１００は、差動増幅回路１１、１２、出力トランジスタＭＰＤ、抵抗分圧回路１３、電流生成回路１４、制御トランジスタＭＮＢ、および複数の外部端子から構成されている。同図には、上記外部端子として、電源電圧ＶＣＣが供給される第１電源端子と、電源電圧よりも低い電源電圧ＶＳＳが供給される第２電源端子と、出力端子ＯＵＴとが一例として示されている。なお、電源電圧を表す参照符号“ＶＣＣ”および“ＶＳＳ”は、それらの電源電圧が供給される第１電源端子および第２電源端子をも表すものとする。以下の説明では、電源電圧ＶＳＳが、グラウンド電圧（０Ｖ）である場合を一例として説明するが、特に限定されるものではない。

出力端子ＯＵＴには、負荷ＬＤと並列に、出力容量ＣＯＵＴが接続される。出力容量ＣＯＵＴは、例えば負荷ＬＤの容量成分（例えばＣＭＯＳ回路の入力容量）であり、図１では、説明の便宜上、負荷ＬＤの外部に図示している。なお、出力容量ＣＯＵＴとしては、上記負荷ＬＤの容量成分の他に、出力トランジスタＭＰＤの寄生容量や出力端子ＯＵＴの寄生容量も含んでもよいし、負荷ＬＤとは別に安定化容量として外付けした容量も含んでもよい。

抵抗分圧回路１３は、出力端子ＯＵＴと第２電源端子ＶＳＳとの間に接続され、出力電圧ＶＯＵＴをモニタする。抵抗分圧回路１３は、例えば、出力端子ＯＵＴと第２電源端子ＶＳＳとの間に直列に接続された抵抗Ｒ１および抵抗Ｒ２とから構成され、抵抗Ｒ１、Ｒ２の抵抗比に応じて出力電圧ＶＯＵＴを分圧する。以下、抵抗分圧回路１３によって出力電圧ＶＯＵＴを分圧した電圧をモニタ電圧ＶＭと表記する。

差動増幅回路１１は、正相入力端子（＋端子）および逆相入力端子（−端子）を含む差動入力端子対を有し、逆相入力端子に基準電圧ＶＲＥＦ１が供給され、正相入力端子に抵抗分圧回路１３によるモニタ電圧ＶＭが供給される。差動増幅回路１１の内部構成は特に限定されない。例えば、差動増幅回路１１は、正相入力端子と逆相入力端子とに入力された信号の差分を増幅する基本差動対から構成された１段増幅回路であっても良いし、上記基本差動対によって増幅された信号を更に別の増幅回路によって増幅して出力する多段増幅回路（例えば２段増幅回路）であっても良い。

基準電圧ＶＲＥＦ１は、直流電圧である。基準電圧ＶＲＥＦ１の大きさは、抵抗Ｒ１、Ｒ２の抵抗比とともに、シリーズレギュレータ回路１００の出力電圧ＶＯＵＴの目標値や差動増幅回路１１の入力可能な電圧範囲等によって決定される。

出力トランジスタＭＰＤは、例えばＰチャネル型の電界効果トランジスタ（例えばＭＯＳトランジスタ）であり、第１主電極としてのソース電極が第１電源端子ＶＣＣに接続され、第２主電極としてのドレイン電極が出力端子ＯＵＴに接続され、制御電極としてのゲート電極が差動増幅回路１１の出力端子に接続される。出力トランジスタＭＰＤのゲート電圧ＶＯＰ１は、差動増幅回路１１によって、モニタ電圧ＶＭが基準電圧ＶＲＥＦ１と等しくなるように制御される。これにより、出力電圧ＶＯＵＴは、負荷電流ＩＬＯＡＤに依らず一定となるように制御される。

差動増幅回路１２は、正相入力端子（＋端子）および逆相入力端子（−端子）を含む差動入力端子対を有し、逆相入力端子に基準電圧ＶＲＥＦ２が供給され、正相入力端子が差動増幅回路１１の出力端子（出力トランジスタＭＰＤのゲート電極）に接続される。差動増幅回路１２は、例えば差動増幅回路１１と同様に、基本差動対から構成された１段増幅回路であっても良いし、多段増幅回路であっても良く、差動増幅回路１２の内部構成は特に限定されない。なお、基準電圧ＶＲＥＦ２については、後で詳述する。

電流生成回路１４は、出力端子ＯＵＴと第２電源端子ＶＳＳとの間に接続され、第２差動増幅回路の出力信号に応じて出力端子ＯＵＴから第２電源端子ＶＳＳに向かって流れる電流を生成する。以下、電流生成回路１４によって生成される電流をバイアス電流ＩＢＩＡＳと表記する。

電流生成回路１４は、電流生成素子としての抵抗ＲＢと、制御トランジスタＭＮＢとを含む。制御トランジスタＭＮＢは、例えばＮチャネル型の電界効果トランジスタ（例えばＭＯＳトランジスタ）である。制御トランジスタＭＮＢは、ドレイン電極が出力端子ＯＵＴに接続され、ソース電極が抵抗ＲＢの一端に接続され、ゲート電極が差動増幅回路１２の出力端子に接続される。抵抗ＲＢの他端は、第２電源端子ＶＳＳに接続される。

制御トランジスタＭＮＢと抵抗ＲＢとは、出力端子ＯＵＴと第２電源端子ＶＳＳとの間に直列に接続されていれば良く、制御トランジスタＭＮＢと抵抗ＲＢとの位置関係は、特に制限されない。例えば、図２に示すように、抵抗ＲＢが出力端子ＯＵＴ側に接続され、制御トランジスタＭＮＢが第２電源電圧ＶＳＳ側に接続されていてもよい。

制御トランジスタＭＮＢがオン／オフすることにより、出力トランジスタＭＰＤに対するバイアス電流ＩＢＩＡＳの供給と停止が制御される。以下、出力トランジスタＭＰＤに対するバイアス電流ＩＢＩＡＳの供給制御について詳細に説明する。

例えば、負荷電流ＩＬＯＡＤが小さい状況を考える。この状況では、出力トランジスタＭＰＤのゲート・ソース間電圧が比較的小さくなるため、出力トランジスタＭＰＤのゲート電圧ＶＯＰ１は高くなる。このとき、ゲート電圧ＶＯＰ１が基準電圧ＶＲＥＦ２よりも高ければ、差動増幅回路１２は制御トランジスタＭＮＢのゲート電圧ＶＯＰ２を上昇させて、制御トランジスタＭＮＢをオンさせる。これにより、出力トランジスタＭＰＤには、負荷電流ＩＬＯＡＤに加えて、バイアス電流ＩＢＩＡＳが流れる。

その後、負荷電流ＩＬＯＡＤが増加すると、出力トランジスタＭＰＤのゲート・ソース間電圧を大きくするために、出力トランジスタＭＰＤのゲート電圧ＶＯＰ１が低下する。そして、出力トランジスタＭＰＤのゲート電圧ＶＯＰ１が基準電圧ＶＲＥＦ２よりも低くなると、差動増幅回路１２は制御トランジスタＭＮＢのゲート電圧ＶＯＰ２を低下させて、制御トランジスタＭＮＢをオフさせる。これにより、出力トランジスタＭＰＤに対するバイアス電流ＩＢＩＡＳの供給が停止し、出力トランジスタＭＰＤには負荷電流ＩＬＯＡＤ（抵抗Ｒ１、Ｒ２に流れる電流も含む）のみが流れる。

すなわち、上述のように、出力トランジスタＭＰＤのゲート電圧ＶＯＰ１の大きさに応じて制御トランジスタＭＮＢのオン・オフを制御することにより、負荷電流ＩＬＯＡＤが小さい場合でも、出力トランジスタＭＰＤに所望の電流を流すことが可能となる。

基準電圧ＶＲＥＦ２の大きさは、出力トランジスタＭＰＤにバイアス電流ＩＢＩＡＳの供給を開始するときの負荷電流ＩＬＯＡＤの値に基づいて決定すればよい。例えば、前述の例のように、シリーズレギュレータ回路１００の安定性を確保するために、シリーズレギュレータ回路１００の動作時に２．３ｍＡ以上の電流を出力トランジスタＭＰＤに流したい場合には、例えば負荷電流ＩＬＯＡＤが２．３ｍＡ以下となったときに制御トランジスタＭＮＢがオンするように、基準電圧ＶＲＥＦ２の値を決定する。より具体的には、シミュレーション等により、負荷電流ＩＬＯＡＤが２．３ｍＡとなるときの出力トランジスタＭＰＤのゲート電圧ＶＯＰ１を算出しておき、算出したゲート電圧ＶＯＰ１に基づいて基準電圧ＶＲＥＦ２を決定する。これによれば、負荷電流ＩＬＯＡＤが２．３ｍＡ以下となった場合に、出力トランジスタＭＰＤにバイアス電流ＩＢＩＡＳを流すことができる。なお、バイアス電流ＩＢＩＡＳの大きさは、主に抵抗ＲＢと出力電圧ＶＯＵＴによって決定される（ＩＢＩＡＳ≒ＶＯＵＴ／ＲＢ）。

シリーズレギュレータ回路１００は、前述した従来のシリーズレギュレータ回路８００と同様に、差動増幅回路１１の出力端子で発生する第１の極Ｐ１と、出力端子ＯＵＴで発生する第２の極Ｐ２とを有し、第２の極Ｐ２は出力トランジスタＭＰＤに流れる電流に依存する。上述したように、シリーズレギュレータ回路１００では、負荷電流ＩＬＯＡＤが減少しても出力トランジスタＭＰＤに電流が流れるので、第２の極Ｐ２は、シリーズレギュレータ回路９０に比べて、周波数軸上の高域側に配置される。これにより、シリーズレギュレータ回路１００の第１の極Ｐ１と第２の極Ｐ２とが、周波数軸上で離れた場所に配置されるため、従来のシリーズレギュレータ回路９０に比べて、位相余裕が確保し易くなる。

図３および図４に、シリーズレギュレータ回路１００のシミュレーション結果を示す。
図３には、図１のシリーズレギュレータ回路１００の負荷電流ＩＬＯＡＤに対するバイアス電流ＩＢＩＡＳおよび主要ノードの電圧の特性のシミュレーション結果が示され、図４には、図１のシリーズレギュレータ回路１００の負荷電流ＩＬＯＡＤに対する位相余裕の特性のシミュレーション結果が示されている。

図３に示されるように、負荷電流ＩＬＯＡＤが４ｍＡ以下の区間では、出力トランジスタＭＰＤのゲート電圧ＶＯＰ１が基準電圧ＶＲＥＦ２よりも大きくなり、約３．３ｍＡのバイアス電流ＩＢＩＡＳが流れる。これにより、前述の出力端子ＯＵＴで発生する第２の極Ｐ２が高域側に移動するので、図４に示されるように、負荷電流ＩＬＯＡＤが４ｍＡ以下の区間であっても４５度以上の位相余裕を確保することができる。

一方、負荷電流ＩＬＯＡＤが４ｍＡよりも大きい区間では、図３に示すように、出力トランジスタＭＰＤのゲート電圧ＶＯＰ１が基準電圧ＶＲＥＦ２よりも小さくなり、バイアス電流ＩＢＩＡＳは流れないが、負荷電流ＩＬＯＡＤが４ｍＡ以上流れる。その結果、図４に示されるように、負荷電流ＩＬＯＡＤが４ｍＡ以上の区間においても４５度以上の位相余裕を確保することができる。

以上、本発明に係るシリーズレギュレータ回路によれば、負荷ＬＤに供給する負荷電流ＩＬＯＡＤが所定値よりも小さい場合に、出力トランジスタＭＰＤにバイアス電流ＩＢＩＡＳを供給するので、シリーズレギュレータ回路の動作時に、負荷電流に依らず、出力トランジスタＭＰＤに所望の電流を流すことができる。これにより、負荷電流ＩＬＯＡＤが小さい場合であっても、シリーズレギュレータ回路の２つの極を周波数軸上の離れた場所に配置することができるので、４５度以上の位相余裕を確保することが可能となる。したがって、本発明に係るシリーズレギュレータ回路によれば、負荷電流に依らず、安定動作が可能となる。

また、本発明に係るシリーズレギュレータ回路によれば、負荷電流ＩＬＯＡＤが所定値より大きい場合には、出力トランジスタＭＰＤに対するバイアス電流ＩＢＩＡＳの供給を停止するので、負荷電流ＩＬＯＡＤが大きい状況での消費電力の増加を抑制することができる。

≪実施の形態２≫
図５に、実施の形態２に係るシリーズレギュレータ回路２００の構成を示す。
同図に示されるシリーズレギュレータ回路２００は、制御トランジスタＭＮＢのオン・オフを制御する差動増幅回路がヒステリシス特性を有する点において、実施に形態１に係るシリーズレギュレータ回路１００と相違し、その他の点においてシリーズレギュレータ回路１００と同様である。なお、シリーズレギュレータ回路２００において、シリーズレギュレータ回路１００と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。

シリーズレギュレータ回路２００は、差動増幅回路１２の代わりに差動増幅回路２２を有する。差動増幅回路２２は、ヒステリシス特性を有する。例えば、差動増幅回路２２は、大きな負荷電流ＩＬＯＡＤが流れ、出力トランジスタＭＰＤのゲート電圧ＶＯＰ１が電圧ＶＡよりも低いとき、制御トランジスタＭＮＢのゲート電圧ＶＯＰ２を低下させて制御トランジスタＭＮＢをオフさせる。その後、負荷電流ＩＬＯＡＤが減少し、ゲート電圧ＶＯＰ１が上昇して電圧ＶＡよりも大きくなったら、差動増幅回路２２は、制御トランジスタＭＮＢのゲート電圧ＶＯＰ２を上昇させて制御トランジスタＭＮＢをオンさせる。その後、再び負荷電流ＩＬＯＡＤが増加し、ゲート電圧ＶＯＰ１が低下して電圧ＶＢ（＜ＶＡ）よりも小さくなったら、差動増幅回路２２は、制御トランジスタＭＮＢのゲート電圧ＶＯＰ２を上昇させて制御トランジスタＭＮＢをオフさせる。

差動増幅回路２２にヒステリシス特性を持たせるための手法としては、例えば、差動増幅回路２２の外部においてＶＲＥＦ２として上記２つの電圧ＶＡ、ＶＢを生成しておき、制御トランジスタＭＮＢのゲート電圧ＶＯＰ２の極性の切り替わりに応じて、二つの電圧ＶＡ、ＶＢを切り替えて差動増幅回路２２に入力する手法が考えられる。また、別の手法としては、差動増幅回路２２に一つの基準電圧ＶＲＥＦ２を入力し、差動増幅回路２２の内部において基準電圧ＶＲＥＦ２を抵抗分圧等することによって上記２つの電圧ＶＡ、ＶＢを生成し、制御トランジスタＭＮＢのゲート電圧ＶＯＰ２の極性の切り替わりに応じて、二つの電圧ＶＡ、ＶＢを切り替えて差動対に入力するようにしても良い。

これによれば、負荷電流ＩＬＯＡＤの変動によって、出力トランジスタＭＰＤのゲート電圧ＶＯＰ１が基準電圧ＶＲＥＦ２の付近で揺らいだとしても、制御トランジスタＭＮＢのオン・オフが不必要に切り替わることを防止することができ、出力トランジスタＭＰＤに対するバイアス電流ＩＢＩＡＳの供給制御の安定性を高めることができる。

以上、シリーズレギュレータ回路２００によれば、実施の形態１に係るシリーズレギュレータ回路１００と同様に、負荷電流に依らず、安定動作が可能となる。また、制御トランジスタＭＮＢのオン・オフを制御する差動増幅回路２２にヒステリシス特性を持たせているので、出力トランジスタＭＰＤに対するバイアス電流ＩＢＩＡＳの供給制御の安定性を高めることができる。

なお、シリーズレギュレータ回路２００において、制御トランジスタＭＮＢと抵抗ＲＢとは、実施の形態１に係るシリーズレギュレータ回路１００と同様に、互いに直列に接続されていれば、それらの位置関係に特に制限はない。例えば、図６に示すように、抵抗ＲＢが出力端子ＯＵＴ側に接続され、制御トランジスタＭＮＢが第２電源電圧ＶＳＳ側に接続されていてもよい。

≪実施の形態３≫
図７に、実施の形態３に係るシリーズレギュレータ回路３００の構成を示す。
同図に示されるシリーズレギュレータ回路３００は、Ｐチャネル型の電界効果トランジスタの代わりＮチャネル型の電界効果トランジスタからなる出力トランジスタを制御する点において、実施に形態１に係るシリーズレギュレータ回路１００と相違し、その他の点ではシリーズレギュレータ回路１００と同様である。なお、シリーズレギュレータ回路３００において、シリーズレギュレータ回路１００と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。

シリーズレギュレータ回路３００は、出力トランジスタＭＮＤを有する。出力トランジスタＭＮＤは、Ｎチャネル型の電界効果トランジスタである。差動増幅回路１１は、正相入力端子に基準電圧ＶＲＥＦ１が供給され、逆相入力端子に抵抗分圧回路１３によるモニタ電圧ＶＭが供給される。差動増幅回路１２は、正相入力端子に基準電圧ＶＲＥＦ２が供給され、逆相入力端子が差動増幅回路１１の出力端子（出力トランジスタＭＮＤのゲート電極）に接続される。

出力トランジスタＭＮＤがＮチャネル型の電界効果トランジスタであることから、負荷電流ＩＬＯＡＤが増加すると、出力トランジスタＭＮＤのゲート電圧ＶＯＰ１は上昇する。出力トランジスタＭＮＤのゲート電圧ＶＯＰ１が基準電圧ＶＲＥＦ２よりも小さい場合、差動増幅回路１２は、制御トランジスタＭＮＢをオンさせて、出力トランジスタＭＰＤにバイアス電流ＩＢＩＡＳを供給する。一方、出力トランジスタＭＮＤのゲート電圧ＶＯＰ１が基準電圧ＶＲＥＦ２よりも大きい場合、差動増幅回路１２は、制御トランジスタＭＮＢをオフさせて、出力トランジスタＭＰＤに対するバイアス電流ＩＢＩＡＳの供給を停止する。

なお、シリーズレギュレータ回路３００において、制御トランジスタＭＮＢと抵抗ＲＢとは、実施の形態１に係るシリーズレギュレータ回路１００と同様に、互いに直列に接続されていれば、それらの位置関係に特に制限はない。例えば、図８に示すように、抵抗ＲＢが出力端子ＯＵＴ側に接続され、制御トランジスタＭＮＢが第２電源電圧ＶＳＳ側に接続されていてもよい。

図９および図１０に、シリーズレギュレータ回路３００のシミュレーション結果を示す。
図９には、図７のシリーズレギュレータ回路３００の負荷電流ＩＬＯＡＤに対するバイアス電流ＩＢＩＡＳおよび主要ノードの電圧の特性のシミュレーション結果が示され、図１０には、図７のシリーズレギュレータ回路３００の負荷電流ＩＬＯＡＤに対する位相余裕の特性のシミュレーション結果が示されている。

図９に示されるように、負荷電流ＩＬＯＡＤが１ｍＡ以下の区間では、出力トランジスタＭＰＤのゲート電圧ＶＯＰ１が基準電圧ＶＲＥＦ２よりも小さくなり、約２３０μＡのバイアス電流ＩＢＩＡＳが流れる。これにより、前述の出力端子ＯＵＴで発生する第２の極Ｐ２が高域側に移動するので、図１０に示されるように、負荷電流ＩＬＯＡＤが１ｍＡ以下の区間であっても４５度以上の位相余裕を確保することができる。

一方、負荷電流ＩＬＯＡＤが１ｍＡよりも大きい区間では、図９に示すように、出力トランジスタＭＮＤのゲート電圧ＶＯＰ１が基準電圧ＶＲＥＦ２よりも大きくなり、バイアス電流ＩＢＩＡＳは流れないが、負荷電流ＩＬＯＡＤが１ｍＡ以上流れる。その結果、図１０に示されるように、負荷電流ＩＬＯＡＤが１ｍＡ以上の区間においても４５度以上の位相余裕を確保することができる。

以上、シリーズレギュレータ回路３００によれば、実施の形態１に係るシリーズレギュレータ回路１００と同様に、負荷電流に依らず、安定動作が可能となる。

≪実施の形態４≫
図１１に、実施の形態４に係るシリーズレギュレータ回路４００の構成を示す。
同図に示されるシリーズレギュレータ回路４００は、制御トランジスタＭＮＢのオン・オフを制御する差動増幅回路がヒステリシス特性を有する点において、実施に形態３に係るシリーズレギュレータ回路３００と相違し、その他の点ではシリーズレギュレータ回路３００と同様である。なお、シリーズレギュレータ回路４００において、シリーズレギュレータ回路３００と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。

シリーズレギュレータ回路４００は、差動増幅回路１２の代わりに、ヒステリシス特性を有する差動増幅回路４２を備える。差動増幅回路４２は、正相入力端子に基準電圧ＶＲＥＦ２が供給され、逆相入力端子が差動増幅回路１１の出力端子（出力トランジスタＭＮＤのゲート電極）に接続される。差動増幅回路４２の具体的な構成は、実施の形態２の差動増幅回路２２と同様である。

以上、シリーズレギュレータ回路４００によれば、実施の形態３に係るシリーズレギュレータ回路３００と同様に、負荷電流に依らず、安定動作が可能となる。また、シリーズレギュレータ回路３００によれば、制御トランジスタＭＮＢのオン・オフを制御する差動増幅回路４２にヒステリシス特性を持たせているので、出力トランジスタＭＮＤに対するバイアス電流ＩＢＩＡＳの供給制御の安定性を高めることができる。

なお、シリーズレギュレータ回路４００において、制御トランジスタＭＮＢと抵抗ＲＢとは、実施の形態１に係るシリーズレギュレータ回路１００と同様に、互いに直列に接続されていれば、それらの位置関係に特に制限はない。例えば、図１２に示すように、抵抗ＲＢが出力端子ＯＵＴ側に接続され、制御トランジスタＭＮＢが第２電源電圧ＶＳＳ側に接続されていてもよい。

≪実施の形態５≫
図１３に、実施の形態５に係るシリーズレギュレータ回路５００の構成を示す。
同図に示されるシリーズレギュレータ回路５００は、Ｎチャネル型の電界効果トランジスタの代わりＰチャネル型の電界効果トランジスタからなる制御トランジスタを制御する点において、実施に形態３に係るシリーズレギュレータ回路３００と相違し、その他の点ではシリーズレギュレータ回路３００と同様である。なお、シリーズレギュレータ回路５００において、シリーズレギュレータ回路３００と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。

シリーズレギュレータ回路５００は、制御トランジスタＭＰＢを有する。制御トランジスタＭＰＢは、Ｐチャネル型の電界効果トランジスタである。差動増幅回路１２は、逆相入力端子に基準電圧ＶＲＥＦ２が供給され、正相入力端子は差動増幅回路１１の出力端子（出力トランジスタＭＮＤのゲート電極）に接続される。

出力トランジスタＭＮＤのゲート電圧ＶＯＰ１が基準電圧ＶＲＥＦ２よりも小さい場合、差動増幅回路１２は、制御トランジスタＭＰＢのゲート電圧ＶＯＰ２を低下させることにより制御トランジスタＭＰＢをオンさせて、出力トランジスタＭＮＤにバイアス電流ＩＢＩＡＳを供給する。一方、出力トランジスタＭＮＤのゲート電圧ＶＯＰ１が基準電圧ＶＲＥＦ２よりも大きい場合、差動増幅回路１２は、制御トランジスタＭＰＢのゲート電圧ＶＯＰ２を上昇させることにより制御トランジスタＭＰＢをオフさせて、出力トランジスタＭＮＤに対するバイアス電流ＩＢＩＡＳの供給を停止する。

なお、シリーズレギュレータ回路５００において、制御トランジスタＭＰＢと抵抗ＲＢとは、実施の形態３に係るシリーズレギュレータ回路３００と同様に、互いに直列に接続されていれば、それらの位置関係に特に制限はない。例えば、図１４に示すように、抵抗ＲＢが出力端子ＯＵＴ側に接続され、制御トランジスタＭＰＢが第２電源電圧ＶＳＳ側に接続されていてもよい。

図１５および図１６に、シリーズレギュレータ回路５００のシミュレーション結果を示す。図１５には、図１３のシリーズレギュレータ回路５００の負荷電流ＩＬＯＡＤに対するバイアス電流ＩＢＩＡＳおよび主要ノードの電圧の特性のシミュレーション結果が示され、図１６には、図１３のシリーズレギュレータ回路５００の負荷電流ＩＬＯＡＤに対する位相余裕の特性のシミュレーション結果が示されている。

図１５および図１６に示されるように、前述の実施の形態３に係るシリーズレギュレータ回路３００と同様に、負荷電流ＩＬＯＡＤが小さい区間でも、バイアス電流ＩＢＩＡＳが流れることにより、４５度以上の位相余裕を確保することができる。

以上、シリーズレギュレータ回路５００によれば、実施の形態３に係るシリーズレギュレータ回路３００と同様に、負荷電流に依らず、安定動作が可能となる。

≪実施の形態６≫
図１７に、実施の形態６に係るシリーズレギュレータ回路６００の構成を示す。
同図に示されるシリーズレギュレータ回路６００は、制御トランジスタＭＰＢのオン・オフを制御する差動増幅回路がヒステリシス特性を有する点において、実施に形態５に係るシリーズレギュレータ回路５００と相違し、その他の点ではシリーズレギュレータ回路５００と同様である。なお、シリーズレギュレータ回路６００において、シリーズレギュレータ回路５００と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。

シリーズレギュレータ回路６００は、差動増幅回路１２の代わりに、ヒステリシス特性を有する差動増幅回路６２を備える。差動増幅回路６２は、逆相入力端子に基準電圧ＶＲＥＦ２が供給され、正相入力端子が差動増幅回路１１の出力端子（出力トランジスタＭＮＤのゲート電極）に接続される。差動増幅回路６２の具体的な構成は、実施の形態２の差動増幅回路２２と同様である。

以上、シリーズレギュレータ回路６００によれば、実施の形態５に係るシリーズレギュレータ回路５００と同様に、負荷電流に依らず、安定動作が可能となる。また、制御トランジスタＭＰＢのオン・オフを制御する差動増幅回路６２にヒステリシス特性を持たせているので、出力トランジスタＭＮＤに対するバイアス電流ＩＢＩＡＳの供給制御の安定性を高めることができる。

なお、シリーズレギュレータ回路６００において、制御トランジスタＭＰＢと抵抗ＲＢとは、実施の形態１に係るシリーズレギュレータ回路１００と同様に、互いに直列に接続されていれば、それらの位置関係に特に制限はない。例えば、図１８に示すように、抵抗ＲＢが出力端子ＯＵＴ側に接続され、制御トランジスタＭＰＢが第２電源電圧ＶＳＳ側に接続されていてもよい。

≪実施の形態７≫
図１９に、実施の形態７に係るシリーズレギュレータ回路７００の構成を示す。
同図に示されるシリーズレギュレータ回路７００は、Ｎチャネル型の電界効果トランジスタの代わりＰチャネル型の電界効果トランジスタからなる制御トランジスタを制御する点において、実施に形態１に係るシリーズレギュレータ回路１００と相違し、その他の点ではシリーズレギュレータ回路１００と同様である。なお、シリーズレギュレータ回路７００において、シリーズレギュレータ回路１００と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。

シリーズレギュレータ回路７００は、制御トランジスタＭＰＢを有する。制御トランジスタＭＰＢは、Ｐチャネル型の電界効果トランジスタである。差動増幅回路１２は、正相入力端子に基準電圧ＶＲＥＦ２が供給され、逆相入力端子が差動増幅回路１１の出力端子（出力トランジスタＭＰＤのゲート電極）に接続される。

出力トランジスタＭＰＤのゲート電圧ＶＯＰ１が基準電圧ＶＲＥＦ２よりも大きい場合、差動増幅回路１２は、制御トランジスタＭＰＢのゲート電圧ＶＯＰ２を低下させることにより制御トランジスタＭＰＢをオンさせて、出力トランジスタＭＰＤにバイアス電流ＩＢＩＡＳを供給する。一方、出力トランジスタＭＰＤのゲート電圧ＶＯＰ１が基準電圧ＶＲＥＦ２よりも小さい場合、差動増幅回路１２は、制御トランジスタＭＰＢのゲート電圧ＶＯＰ２を上昇させることにより制御トランジスタＭＰＢをオフさせて、出力トランジスタＭＰＤに対するバイアス電流ＩＢＩＡＳの供給を停止する。

なお、シリーズレギュレータ回路７００において、制御トランジスタＭＰＢと抵抗ＲＢとは、実施の形態１に係るシリーズレギュレータ回路１００と同様に、互いに直列に接続されていれば、それらの位置関係に特に制限はない。例えば、図２０に示すように、抵抗ＲＢが出力端子ＯＵＴ側に接続され、制御トランジスタＭＰＢが第２電源電圧ＶＳＳ側に接続されていてもよい。

図２１および図２２に、シリーズレギュレータ回路７００のシミュレーション結果を示す。図２１には、図１９のシリーズレギュレータ回路７００の負荷電流ＩＬＯＡＤに対するバイアス電流ＩＢＩＡＳおよび主要ノードの電圧の特性のシミュレーション結果が示され、図２２には、図１９のシリーズレギュレータ回路７００の負荷電流ＩＬＯＡＤに対する位相余裕の特性のシミュレーション結果が示されている。

図２１および図２２に示されるように、前述の実施の形態１に係るシリーズレギュレータ回路１００と同様に、負荷電流ＩＬＯＡＤが小さい区間でも、バイアス電流ＩＢＩＡＳが流れることにより、４５度以上の位相余裕を確保することができる。

以上、シリーズレギュレータ回路７００によれば、実施の形態１に係るシリーズレギュレータ回路１００と同様に、負荷電流に依らず、安定動作が可能となる。

≪実施の形態８≫
図２３に、実施の形態８に係るシリーズレギュレータ回路８００の構成を示す。
同図に示されるシリーズレギュレータ回路８００は、制御トランジスタＭＰＢのオン・オフを制御する差動増幅回路がヒステリシス特性を有する点において、実施に形態７に係るシリーズレギュレータ回路７００と相違し、その他の点ではシリーズレギュレータ回路７００と同様である。なお、シリーズレギュレータ回路８００において、シリーズレギュレータ回路７００と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。

シリーズレギュレータ回路８００は、差動増幅回路１２の代わりに、ヒステリシス特性を有する差動増幅回路８２を備える。差動増幅回路８２は、正相入力端子に基準電圧ＶＲＥＦ２が供給され、逆相入力端子が差動増幅回路１１の出力端子（出力トランジスタＭＰＤのゲート電極）に接続される。差動増幅回路８２の具体的な構成は、実施の形態２の差動増幅回路２２と同様である。

以上、シリーズレギュレータ回路８００によれば、実施の形態７に係るシリーズレギュレータ回路７００と同様に、負荷電流に依らず、安定動作が可能となる。また、制御トランジスタＭＰＢのオン・オフを制御する差動増幅回路８２にヒステリシス特性を持たせているので、出力トランジスタＭＰＤに対するバイアス電流ＩＢＩＡＳの供給制御の安定性を高めることができる。

なお、シリーズレギュレータ回路８００において、制御トランジスタＭＰＢと抵抗ＲＢとは、実施の形態１に係るシリーズレギュレータ回路１００と同様に、互いに直列に接続されていれば、それらの位置関係に特に制限はない。例えば、図２４に示すように、抵抗ＲＢが出力端子ＯＵＴ側に接続され、制御トランジスタＭＰＢが第２電源電圧ＶＳＳ側に接続されていてもよい。

以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、実施の形態１乃至８に係るシリーズレギュレータ回路１００〜８００において、出力トランジスタＭＰＤ、ＭＮＤと制御トランジスタＭＰＢ、ＭＮＢとが、Ｐチャネル型またはＮチャネル型の電界効果トランジスタ（ＭＯＳトランジスタ）である場合を例示したが、これに限られない。例えば、出力トランジスタＭＰＤ、ＭＮＤおよび制御トランジスタＭＰＢ、ＭＮＢが、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を含むＮＰＮトランジスタ、ＰＮＰトランジスタであっても良いし、Ｎチャネル型またはＰチャネル型のジャンクションＦＥＴや、化合物半導体から成るＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）を含むＮチャネル型またはＰチャネル型のＦＥＴであっても良い。

また、実施の形態１乃至８に係るシリーズレギュレータ回路１００〜８００において、電流生成素子として抵抗ＲＢを用いる構成を例示したが、これに限られず、図２５に示すように、電流生成素子として定電流源１５を用いることも可能である。

１００〜８００…シリーズレギュレータ回路、１１、１２…差動増幅回路、２２、４２、６２、８２…ヒステリシス特性を有する差動増幅回路、１３…抵抗分圧回路、１４…電流生成回路、１５…定電流源、ＭＰＤ、ＭＮＤ…出力トランジスタ、ＭＮＢ、ＭＰＢ…制御トランジスタ、Ｒ１、Ｒ２、ＲＢ…抵抗、ＶＲＥＦ１、ＶＲＥＦ２…基準電圧、ＣＯＵＴ…出力容量、ＬＤ…負荷、ＶＯＵＴ…出力電圧、ＩＬＯＡＤ…負荷電流、ＩＢＩＡＳ…バイアス電流、ＯＵＴ…出力端子、ＶＣＣ…第１電源端子、ＶＳＳ…第２電源端子。

Claims (8)

1. 第１直流電圧が供給される第１電源端子と、
   前記第１直流電圧よりも低い第２直流電圧が供給される第２電源端子と、
   出力端子と、
   前記出力端子と前記第２電源端子との間に接続された抵抗分圧回路と、
   正相入力端子および逆相入力端子を含む差動入力端子対を有し、差動入力端子の一方に前記第１直流電圧よりも低く前記第２直流電圧よりも高い第１基準電圧が供給され、他方の差動入力端子に前記抵抗分圧回路によって分圧された電圧が供給される第１差動増幅回路と、
   第１主電極が前記第１電源端子に接続され、第２主電極が前記出力端子に接続され、制御電極が前記第１差動増幅回路の出力端子に接続された出力トランジスタと、
   正相入力端子および逆相入力端子を含む差動入力端子対を有し、一方の差動入力端子が前記第１差動増幅回路の出力端子に接続され、他方の差動入力端子に前記第１基準電圧とは異なり、かつ、前記第１直流電圧よりも低く前記第２直流電圧よりも高い第２基準電圧が供給される第２差動増幅回路と、
   前記出力端子と前記第２電源端子との間に接続され、前記第２差動増幅回路の出力信号に応じて前記出力端子から前記第２電源端子に流れる電流を生成する電流生成回路とを有し、
   前記電流生成回路は、
   制御電極が前記第２差動増幅回路の出力端子に接続される制御トランジスタと、
   前記制御トランジスタと直列に接続される電流生成素子とを含む
   ことを特徴とするシリーズレギュレータ回路。
2. 請求項１に記載のシリーズレギュレータ回路において、
   前記第２差動増幅回路は、ヒステリシス特性を有する
   ことを特徴とするシリーズレギュレータ回路。
3. 請求項１または２に記載のシリーズレギュレータ回路において、
   前記出力トランジスタは、Ｐチャネル型の電界効果トランジスタであり、
   前記制御トランジスタは、Ｎチャネル型の電界効果トランジスタであり、
   前記第１差動増幅回路の正相入力端子に前記抵抗分圧回路によって分圧された電圧が供給され、前記第１差動増幅回路の逆相入力端子に前記第１基準電圧が供給され、
   前記第２差動増幅回路の正相入力端子は前記第１差動増幅回路の出力端子に接続され、
   前記第２差動増幅回路の逆相入力端子に前記第２基準電圧が供給される
   ことを特徴とするシリーズレギュレータ回路。
4. 請求項１または２に記載のシリーズレギュレータ回路において、
   前記出力トランジスタは、Ｎチャネル型の電界効果トランジスタであり、
   前記制御トランジスタは、Ｎチャネル型の電界効果トランジスタであり、
   前記第１差動増幅回路の逆相入力端子に前記抵抗分圧回路によって分圧された電圧が供給され、前記第１差動増幅回路の正相入力端子に前記第１基準電圧が供給され、
   前記第２差動増幅回路の逆相入力端子は前記第１差動増幅回路の出力端子に接続され、前記第２差動増幅回路の正相入力端子に前記第２基準電圧が供給される
   ことを特徴とするシリーズレギュレータ回路。
5. 請求項１または２に記載のシリーズレギュレータ回路において、
   前記出力トランジスタは、Ｎチャネル型の電界効果トランジスタであり、
   前記制御トランジスタは、Ｐチャネル型の電界効果トランジスタであり、
   前記第１差動増幅回路の逆相入力端子に前記抵抗分圧回路によって分圧された電圧が供給され、前記第１差動増幅回路の正相入力端子に前記第１基準電圧が供給され、
   前記第２差動増幅回路の正相入力端子は前記第１差動増幅回路の出力端子に接続され、前記第２差動増幅回路の逆相入力端子に前記第２基準電圧が供給される
   ことを特徴とするシリーズレギュレータ回路。
6. 請求項１または２に記載のシリーズレギュレータ回路において、
   前記出力トランジスタは、Ｐチャネル型の電界効果トランジスタであり、
   前記制御トランジスタは、Ｐチャネル型の電界効果トランジスタであり、
   前記第１差動増幅回路の正相入力端子に前記抵抗分圧回路によって分圧された電圧が供給され、前記第１差動増幅回路の逆相入力端子に前記第１基準電圧が供給され、
   前記第２差動増幅回路の逆相入力端子は前記第１差動増幅回路の出力端子に接続され、前記第２差動増幅回路の正相入力端子に前記第２基準電圧が供給される
   ことを特徴とするシリーズレギュレータ回路。
7. 請求項１乃至６の何れか一項に記載のシリーズレギュレータ回路において、
   前記電流生成素子は、抵抗素子である
   ことを特徴とするシリーズレギュレータ回路。
8. 請求項１乃至６の何れか一項に記載のシリーズレギュレータ回路において、
   前記電流生成素子は、定電流源である
   ことを特徴とするシリーズレギュレータ回路。

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