JP2024083794A

JP2024083794A - 電源制御装置

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Publication number: JP2024083794A
Application number: JP2022197809A
Authority: JP
Inventors: 貴嗣和智
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Filing date: 2022-12-12
Publication date: 2024-06-24

Abstract

【課題】減電状態からの復帰時における出力電圧のオーバシュート等を抑制する。
【解決手段】スイッチング制御回路を含むスイッチング電源装置は入力電圧を降圧して出力電圧を生成する。出力電圧に応じた帰還電圧と対比電圧との誤差に応じて制御信号を生成し、制御信号に基づき出力段をスイッチング駆動する。スイッチング制御回路は、所定の基準電圧を対比電圧として用いて制御信号を生成する基本制御、又は、基準電圧よりも低い初期電圧から徐々に上昇するソフトスタート電圧（Ｖ_ＳＳ）を対比電圧として用いて制御信号を生成するソフトスタート制御を実行する。ソフトスタート制御を経て基本制御を実行開始した後、減電状態の検出を経て減電状態が解消されたとき、再度、ソフトスタート制御を経てから基本制御を実行する。
【選択図】図４

Description

本開示は、電源制御装置に関する。

入力電圧から出力電圧を生成するスイッチング電源装置において、出力段のスイッチングを制御する電源制御装置が使用される。

特開２０２０－８９０４３号公報

基本的には入力電圧は一定電圧値を有し、このとき、電源制御装置は出力電圧を所望電圧にて安定化させることができる。但し、入力電圧が一時的に低下する減電状態が発生することもある。入力電圧の一時的な低下を経て入力電圧が元の電圧レベルに復帰したとき、出力電圧にオーバシュート又はリンギングが発生することがある。出力電圧におけるオーバシュート又はリンギングは、出力電圧を受けて駆動する負荷に悪影響を与え得る。

本開示は、減電状態からの復帰時における出力電圧のオーバシュート又はリンギングの抑制に寄与する電源制御装置を提供することを目的とする。

本開示に係る電源制御装置は、入力電圧を降圧して出力電圧を生成するスイッチング電源装置の出力段を制御する電源制御装置であって、前記出力電圧に応じた帰還電圧を対比電圧と比較し、前記帰還電圧及び前記対比電圧間の誤差に応じて制御信号を生成するよう構成されたスイッチング制御回路と、前記制御信号に基づき前記出力段をスイッチング駆動するよう構成されたドライバと、を備え、前記スイッチング制御回路は、所定の基準電圧を前記対比電圧として用いて前記制御信号を生成する基本制御、又は、前記基準電圧よりも低い初期電圧から徐々に上昇するソフトスタート電圧を前記対比電圧として用いて前記制御信号を生成するソフトスタート制御を実行し、前記スイッチング制御回路は、前記電源制御装置に対する前記入力電圧の投入後、前記ソフトスタート制御を行い、前記ソフトスタート制御にて前記ソフトスタート電圧が前記基準電圧を超えると前記基本制御を実行し、前記スイッチング制御回路は、前記入力電圧が減電状態にあるかを検出する減電検出回路を有し、前記スイッチング制御回路は、前記ソフトスタート制御を経て前記基本制御を実行開始した後、前記減電状態の検出を経て前記減電状態が解消されたとき、再度、前記ソフトスタート制御を経てから前記基本制御を実行する。

本開示によれば、減電状態からの復帰時における出力電圧のオーバシュート又はリンギングの抑制に寄与する電源制御装置を提供することが可能となる。

図１は、本開示の実施形態に係るスイッチング電源装置の全体構成図である。図２は、本開示の実施形態に係り、スイッチング制御回路にて実行される基本制御のタイミングチャートである。図３は、参考動作のタイミングチャートである。図４は、本開示の実施形態に属する第１実施例に係り、スイッチング電源装置における動作のタイミングチャートである。図５は、本開示の実施形態に属する第１実施例に係り、減電状態の検出／解消に関わる説明図である。図６は、本開示の実施形態に属する第１実施例に係り、減電状態の検出／解消に関わる説明図である。図７は、本開示の実施形態に属する第１実施例に係り、電源制御装置に設けておくことのできる平滑化回路の構成図である。図８は、本開示の実施形態に属する第１実施例に係り、ソフトスタート回路の構成図である。図９は、本開示の実施形態に属する第１実施例に係り、ソフトスタート回路の動作説明図である。図１０は、本開示の実施形態に属する第１実施例に係り、第１のソフトスタート制御が行われるときのソフトスタート回路の状態を示す図である。図１１は、本開示の実施形態に属する第１実施例に係り、第１のソフトスタート制御が行われるときのソフトスタート電圧の変化を示す図である。図１２は、本開示の実施形態に属する第１実施例に係り、第２のソフトスタート制御が行われるときのソフトスタート回路の状態を示す図である。図１３は、本開示の実施形態に属する第１実施例に係り、第２のソフトスタート制御が行われるときのソフトスタート電圧の変化を示す図である。図１４は、本開示の実施形態に属する第２実施例に係り、ソフトスタート回路の構成図である。図１５は、本開示の実施形態に属する第２実施例に係り、スイッチング電源装置における動作のタイミングチャートである。図１６は、本開示の実施形態に属する第２実施例に係り、ソフトスタート回路の状態遷移図である。図１７は、本開示の実施形態に属する第３実施例に係り、ソフトスタート回路の構成図である。

以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“Ｖ_ＳＳ”によって参照されるソフトスタート電圧は（図１参照）、ソフトスタート電圧Ｖ_ＳＳと表記されることもあるし、電圧Ｖ_ＳＳと略記されることもあり得るが、それらは全て同じものを指す。

まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。

レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称する。アップエッジをライジングエッジに読み替えて良い。任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称する。ダウンエッジをフォーリングエッジに読み替えて良い。

ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。

任意のスイッチを１以上のＦＥＴ（電界効果トランジスタ）にて構成することができ、或るスイッチがオン状態のときには当該スイッチの両端間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端間が非導通となる。

以下、任意のトランジスタ又はスイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。また、任意のトランジスタ又はスイッチについて、トランジスタ又はスイッチがオン状態となっている期間をオン期間と称し、トランジスタ又はスイッチがオフ状態となっている期間をオフ期間と称する。ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。

任意の回路素子、配線（ライン）、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。

対比されるべき任意の２つの電圧Ｖ１及びＶ２について、“Ｖ１＞Ｖ２”は電圧Ｖ１が電圧Ｖ２よりも高いことを表し、“Ｖ１＜Ｖ２”は電圧Ｖ１が電圧Ｖ２よりも低いことを表す。電圧以外の物理量を含む他の式についても同様である。

図１は本開示の実施形態に係るスイッチング電源装置１の全体構成図である。図１のスイッチング電源装置１は、電源制御装置１０と、電源制御装置１０に対して外付け接続される複数のディスクリート部品と、を備える。スイッチング電源装置１に設けられる複数のディスクリート部品には、コイルＬ１、コンデンサＣ０及びコンデンサＣ１と、帰還抵抗Ｒ１及びＲ２とが含まれる。

電源制御装置１０は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から電源制御装置１０の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで電源制御装置１０が形成される。図１では、電源制御装置１０に設けられる複数の外部端子の一部として、入力端子ＩＮ、スイッチ端子ＳＷ、グランド端子ＧＮＤ、帰還端子ＦＢ及び出力監視端子ＯＭのみが示されているが、他の外部端子（例えばイネーブル端子、パワーグッド端子及びブート端子）も電源制御装置１０に設けられ得る。

入力端子ＩＮに加わる電圧を入力電圧Ｖ_ＩＮと称する。電圧源ＶＳはグランドに接続され、グランド電位を基準に自身の出力端子から正の電圧を出力する。電圧源ＶＳの出力電圧の一時的な変動を除けば、電圧源ＶＳの出力電圧は正の直流電圧値を有する。電圧源ＶＳの出力端子と入力端子ＩＮとの間にスイッチＳＷ_ＩＮが設けられる。コンデンサＣ０は入力コンデンサであり、入力端子ＩＮとグランドとの間に設けられる。スイッチＳＷ_ＩＮがオフであるとき、電圧源ＶＳの出力端子と入力端子ＩＮとの間は遮断され、電圧源ＶＳの出力電圧は入力端子ＩＮに印加されない。スイッチＳＷ_ＩＮがオンであるとき、電圧源ＶＳの出力電圧が入力電圧Ｖ_ＩＮとして入力端子ＩＮに加わる。以下では、特に記述無き限り、スイッＳＷ_ＩＮがオンに維持されることを想定する。

スイッチング電源装置１は、入力端子ＩＮに印加される入力電圧Ｖ_ＩＮを降圧することで所望の出力電圧Ｖ_ＯＵＴを生成する降圧型のスイッチング電源装置（ＤＣ／ＤＣコンバータ）である。出力端子ＯＵＴに出力電圧Ｖ_ＯＵＴが生じる。即ち、出力端子ＯＵＴは出力電圧Ｖ_ＯＵＴの印加端（出力電圧Ｖ_ＯＵＴが加わる端子）である。出力電圧Ｖ_ＯＵＴは出力端子ＯＵＴに接続された負荷ＬＤに供給される。尚、出力端子ＯＵＴを介して負荷ＬＤに供給される電流を出力電流Ｉ_ＯＵＴと称する。出力電流Ｉ_ＯＵＴを負荷電流と称することもできる。

入力電圧Ｖ_ＩＮ及び出力電圧Ｖ_ＯＵＴは正の直流電圧であって、出力電圧Ｖ_ＯＵＴは入力電圧Ｖ_ＩＮよりも低い。但し、入力電圧Ｖ_ＩＮは一時的に変動することがあり、出力電圧Ｖ_ＯＵＴも入力電圧Ｖ_ＩＮの変動に連動して一時的に変動することがある。また、スイッチング電源装置１の起動時において出力電圧Ｖ_ＯＵＴは０Ｖから所定の目標電圧Ｖ_ＴＧに向けて上昇し、その上昇過程においては、出力電圧Ｖ_ＯＵＴは直流電圧ではない。

スイッチ端子ＳＷと出力端子ＯＵＴとの間にコイルＬ１が直列に介在する。即ち、コイルＬ１の一端はスイッチ端子ＳＷに接続され、コイルＬ１の他端は出力端子ＯＵＴに接続される。コンデンサＣ１は出力コンデンサであり、出力端子ＯＵＴはコンデンサＣ１を介してグランドに接続される。更に、出力端子ＯＵＴは帰還抵抗Ｒ１の一端に接続され、帰還抵抗Ｒ１の他端は帰還抵抗Ｒ２を介してグランドに接続される。帰還抵抗Ｒ１及びＲ２間の接続ノードに帰還電圧Ｖ_ＦＢが生じる。帰還抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続され、これによって帰還電圧Ｖ_ＦＢが帰還端子ＦＢに入力される。グランド端子ＧＮＤはグランドに接続される。グランド端子ＧＮＤは基準電位端子として機能する。グランド電位を有する各導体を含むグランドが基準電位端子として機能すると解しても良い。出力監視端子ＯＭは出力端子ＯＵＴに接続され、故に出力監視端子ＯＭには出力電圧Ｖ_ＯＵＴが加わる。尚、コイルＬ１に流れる電流をコイル電流Ｉ_Ｌと称する。スイッチ端子ＳＷから出力端子ＯＵＴに向かう向きのコイル電流Ｉ_Ｌは正の極性を有し、それと逆向きのコイル電流Ｉ_Ｌは負の極性を有する。

電源制御装置１０の内部構成について説明する。電源制御装置１０は、出力段ＭＭと、エラーアンプ１１と、位相補償回路１２と、スロープ電圧生成回路１３と、リセット信号生成回路１４と、セット信号生成回路１５と、ロジック回路１６と、ドライバ１７と、逆流検出回路１８と、対比電圧供給回路１９と、減電検出回路２０と、を備える。電源制御装置１０はドライバ１７を用いて出力段ＭＭの状態を制御するスイッチング制御回路ＳＷＣを備える。スイッチング制御回路ＳＷＣは符号１１～１６及び１８～２０にて参照される各部位を有する。

出力段ＭＭは、Ｎチャネル型のＭＯＳＦＥＴとして構成されたトランジスタＭＨ及びＭＬを備える。トランジスタＭＨ及びＭＬは、入力端子ＩＮとグランド端子ＧＮＤ（換言すればグランド）との間に直列接続された一対のスイッチング素子であり、それらがスイッチング駆動されることで入力電圧Ｖ_ＩＮがスイッチングされてスイッチ端子ＳＷに矩形波状のスイッチ電圧Ｖ_ＳＷが現れる。トランジスタＭＨはトランジスタＭＬよりも高電位側に設けられる。具体的には、トランジスタＭＨのドレインは入力電圧Ｖ_ＩＮの印加端である入力端子ＩＮに接続されて、入力電圧Ｖ_ＩＮの供給を受ける。トランジスタＭＨのソース及びトランジスタＭＬのドレインはスイッチノードＮＤ_ＳＷに共通接続される。スイッチノードＮＤ_ＳＷはスイッチ端子ＳＷに接続される。トランジスタＭＬのソースはグランド端子ＧＮＤに接続される（従ってグランドに接続される）。

トランジスタＭＨは出力素子（出力トランジスタ）として機能し、トランジスタＭＬは整流素子（同期整流トランジスタ）として機能する。コイルＬ１及びコンデンサＣ１は、スイッチ端子ＳＷに現れる矩形波状のスイッチ電圧Ｖ_ＳＷを整流及び平滑化して出力電圧Ｖ_ＯＵＴを生成する整流平滑回路を構成する。帰還抵抗Ｒ１及びＲ２は出力電圧Ｖ_ＯＵＴを分圧することで出力電圧Ｖ_ＯＵＴに応じた帰還電圧Ｖ_ＦＢを生成する帰還電圧生成回路を構成する。

トランジスタＭＨ、ＭＬのゲートには、駆動信号として夫々ゲート信号ＧＨ、ＧＬが供給され、トランジスタＭＨ及びＭＬはゲート信号ＧＨ及びＧＬに応じてオン、オフされる。ゲート信号ＧＨがハイレベルであるとき、トランジスタＭＨはオン状態となり、ゲート信号ＧＨがローレベルであるとき、トランジスタＭＨはオフ状態となる。同様に、ゲート信号ＧＬがハイレベルであるとき、トランジスタＭＬはオン状態となり、ゲート信号ＧＬがローレベルであるとき、トランジスタＭＬはオフ状態となる。基本的には、トランジスタＭＨ及びＭＬが交互にオン、オフされるが、トランジスタＭＨ及びＭＬが共にオフ状態に維持されることもある。トランジスタＭＨ及びＭＬが同時にオン状態とされることは無い。尚、出力素子（ＭＨ）及び整流素子（ＭＬ）の内、少なくとも一方は電源制御装置１０の外部に設けられていても良い。

トランジスタＭＨのオン期間においてトランジスタＭＨに流れる電流（トランジスタＭＨのドレイン電流）はコイルＬ１を通じて流れるので、コイル電流Ｉ_Ｌに相当する。トランジスタＭＬのオン期間においてトランジスタＭＬに流れる電流（トランジスタＭＬのドレイン電流）はコイルＬ１を通じて流れるので、コイル電流Ｉ_Ｌに相当する。

電源制御装置１０は、帰還電圧Ｖ_ＦＢに基づきゲート信号ＧＨ及びＧＬのレベル制御を通じてトランジスタＭＨ及びＭＬの夫々のオン／オフ状態を制御し、これによって出力端子ＯＵＴに所望の出力電圧Ｖ_ＯＵＴを発生させる。

尚、特に図示しないが、電源制御装置１０には入力電圧Ｖ_ＩＮに基づき内部電源電圧を生成する内部電源回路が設けられている。電源制御装置１０内の各回路は入力電圧Ｖ_ＩＮ又は内部電源電圧を元に駆動する。特に図示されないことがあるが、電源制御装置１０の各回路はグランドに接続される。また、ゲート信号ＧＬはグランド電位を基準とする信号であるのに対し、ゲート信号ＧＨはスイッチ端子ＳＷの電位を基準とする信号である。ローレベルのゲート信号ＧＨはスイッチ端子ＳＷの電位を有し、ハイレベルのゲート信号ＧＨはスイッチ端子ＳＷの電位から見て所定電圧だけ高い。ここにおける所定電圧はトランジスタＭＨのゲート閾電圧よりも大きい。周知のブートストラップ回路（不図示）を用いて、ゲート信号ＧＨを生成するための昇圧電源を生成できる。トランジスタＭＨをＰチャネル型のＭＯＳＦＥＴにて構成しても良い。

また変形として、スイッチング電源装置１においてダイオード整流方式が採用されても良い。この場合、トランジスタＭＬの代わりに、グランド端子ＧＮＤに接続されたアノード及びスイッチノードＮＤ_ＳＷに接続されたカソードを有する同期整流ダイオードがスイッチング電源装置１に設けられる。

エラーアンプ１１は、電流出力型のトランスコンダクタンスアンプである。エラーアンプ１１は、反転入力端子、第１非反転入力端子、第２非反転入力端子及び出力端子を備える。エラーアンプ１１の反転入力端子は帰還端子ＦＢに接続されて帰還電圧Ｖ_ＦＢを受ける。エラーアンプ１１の第１非反転入力端子、第２非反転入力端子には、夫々、ソフトスタート電圧Ｖ_ＳＳ、基準電圧Ｖ_ＲＥＦが供給される。電圧Ｖ_ＳＳ及びＶ_ＲＥＦは対比電圧供給回路１９からエラーアンプ１１に供給される。エラーアンプ１１の出力端子は配線ＷＲ１１に接続される。

エラーアンプ１１は、第１及び第２非反転入力端子に供給されるソフトスタート電圧Ｖ_ＳＳ及び基準電圧Ｖ_ＲＥＦの内、より低い方の電圧を対比電圧として用いて、帰還電圧Ｖ_ＦＢと比較する。ここにおける対比電圧を記号“Ｖ_{１１（＋）}”にて表す。“Ｖ_ＳＳ＜Ｖ_ＲＥＦ”であれば“Ｖ_{１１（＋）}＝Ｖ_ＳＳ”であり、“Ｖ_ＳＳ＞Ｖ_ＲＥＦ”であれば“Ｖ_{１１（＋）}＝Ｖ_ＲＥＦ”である。“Ｖ_ＳＳ＝Ｖ_ＲＥＦ”であれば“Ｖ_{１１（＋）}＝Ｖ_ＳＳ＝Ｖ_ＲＥＦ”である。基準電圧Ｖ_ＲＥＦは所定の正の直流電圧にて固定される一方、ソフトスタート電圧Ｖ_ＳＳは特定の期間において基準電圧Ｖ_ＲＥＦより低い電圧から基準電圧Ｖ_ＲＥＦより高い電圧に向けて徐々に上昇する（詳細は後述）。

エラーアンプ１１は、帰還電圧Ｖ_ＦＢ及び対比電圧Ｖ_{１１（＋）}間の差分に応じた電流信号Ｉ１１を自身の出力端子から出力することで、帰還電圧Ｖ_ＦＢ及び対比電圧Ｖ_{１１（＋）}間の差分に応じた誤差電圧Ｖ_ＣＭＰを配線ＷＲ１１に発生させる。電流信号Ｉ１１による電荷は配線ＷＲ１１に対して入出力される。具体的には、エラーアンプ１１は、帰還電圧Ｖ_ＦＢが対比電圧Ｖ_{１１（＋）}よりも低いときには配線ＷＲ１１の電位が上がるようエラーアンプ１１から配線ＷＲ１１に向けて電流信号Ｉ１１による電流を出力し、帰還電圧Ｖ_ＦＢが対比電圧Ｖ_{１１（＋）}よりも高いときには配線ＷＲ１１の電位が下がるよう配線ＷＲ１１からエラーアンプ１１に向けて電流信号Ｉ１１による電流を引き込む。帰還電圧Ｖ_ＦＢ及び対比電圧Ｖ_{１１（＋）}間の差分の絶対値が増大するにつれて、電流信号Ｉ１１による電流の大きさも増大する。

位相補償回路１２は、配線ＷＲ１１とグランドとの間に設けられ、電流信号Ｉ１１の入力を受けて誤差電圧Ｖ_ＣＭＰの位相を補償する。位相補償回路１２は抵抗１２ａ及びコンデンサ１２ｂの直列回路を有する。具体的には抵抗１２ａの一端が配線ＷＲ１１に接続され、抵抗１２ａの他端はコンデンサ１２ｂの一端に接続され、コンデンサ１２ｂの他端はグランドに接続される。抵抗１２ａの抵抗値及びコンデンサ１２ｂの静電容量値を適切に設定することにより誤差電圧Ｖ_ＣＭＰの位相を補償して出力帰還ループの発振を防ぐことができる。

スロープ電圧生成回路１３はスロープ電圧Ｖ_ＳＬＰを生成及び出力する。スロープ電圧Ｖ_ＳＬＰは、コイル電流Ｉ_Ｌの値を示す情報（以下、コイルＬ１の電流情報と称する）を有する。具体的には、回路１３は、トランジスタＭＨのオン期間においてトランジスタＭＨに流れる電流（従ってコイル電流Ｉ_Ｌ）に比例するセンス電圧と、トランジスタＭＨのオン期間において０Ｖから徐々に増加するランプ電圧を生成する。回路１３は、トランジスタＭＨのオン期間においてセンス電圧にランプ電圧を加算して得られる電圧（即ちセンス電圧とランプ電圧の和）をスロープ電圧Ｖ_ＳＬＰとして生成する。ランプ電圧の加算により、電流モード制御にて生じ得るサブハーモニック発振を抑制することができる。

尚、センス電圧がコイルＬ１の電流情報を有する限り、センス電圧の生成方法は任意である。例えば、トランジスタＭＬのオン期間においてトランジスタＭＬに流れる電流（従ってコイル電流Ｉ_Ｌ）を検出することでセンス電圧を生成するようにしても良い。或いは、コイル電流Ｉ_Ｌを電流センサにて直接検出することでセンス電圧を生成するようにしても良い。スロープ電圧Ｖ_ＳＬＰはトランジスタＭＨのオン期間においてのみ有意に機能し、トランジスタＭＨのオフ期間においてスロープ電圧Ｖ_ＳＬＰは０Ｖであるとする。

リセット信号生成回路１４は、配線ＷＲ１１における誤差電圧Ｖ_ＣＭＰとスロープ電圧生成回路１３からのスロープ電圧Ｖ_ＳＬＰとに基づき、信号ＲＳＴを生成及び出力する。信号ＲＳＴ及び後述の信号ＳＥＴはハイレベル又はローレベルの信号レベルをとる二値信号である。信号ＳＥＴはセット信号として機能し、信号ＲＳＴはリセット信号として機能する。回路１４はリセットコンパレータ１４ａを有し、リセットコンパレータ１４ａの非反転入力端子、反転入力端子に、夫々、スロープ電圧Ｖ_ＳＬＰ、誤差電圧Ｖ_ＣＭＰが供給される。

図２に信号ＲＳＴを含む幾つかの信号の波形を示す。リセットコンパレータ１４ａはスロープ電圧Ｖ_ＳＬＰ及び誤差電圧Ｖ_ＣＭＰを比較して、比較結果に基づく信号ＲＳＴを生成及び出力する。リセットコンパレータ１４ａは、“Ｖ_ＣＭＰ＞Ｖ_ＳＬＰ”であるときにローレベルの信号ＲＳＴを出力し、“Ｖ_ＣＭＰ＜Ｖ_ＳＬＰ”であるときにハイレベルの信号ＲＳＴを出力し、“Ｖ_ＣＭＰ＝Ｖ_ＳＬＰ”であるときにハイレベル又はローレベルの信号ＲＳＴを出力する。

トランジスタＭＨのオン期間においてスロープ電圧Ｖ_ＳＬＰが単調に上昇する。スロープ電圧Ｖ_ＳＬＰの上昇過程において“Ｖ_ＣＭＰ＞Ｖ_ＳＬＰ”の状態から“Ｖ_ＣＭＰ＜Ｖ_ＳＬＰ” の状態に切り替わったときに、リセットコンパレータ１４ａは信号ＲＳＴにアップエッジを発生させる。信号ＲＳＴのアップエッジを契機にトランジスタＭＨのオフ期間に移行してスロープ電圧Ｖ_ＳＬＰは０Ｖに戻るため、信号ＲＳＴのハイレベル期間は微小である。電源制御装置１０に対する電力投入直後など、特別な状態を除き“Ｖ_ＣＭＰ＞０”である。

セット信号生成回路１５は、所定の周波数ｆ_ＰＷＭを有する信号ＳＥＴを生成及び出力する。信号ＳＥＴは周波数ｆ_ＰＷＭにてパルスが生じる信号である。即ち、信号ＳＥＴの周期ごとに微小時間だけハイレベルとなるパルスが信号ＳＥＴに生じる。信号ＳＥＴの１周期の長さは周波数ｆ_ＰＷＭの逆数である。周波数ｆ_ＰＷＭの逆数の間隔で信号ＳＥＴにアップエッジが生じる。以下、周波数ｆ_ＰＷＭの逆数をＰＷＭ周期と称する。

ロジック回路１６は、信号ＳＥＴ及び信号ＲＳＴに基づき制御信号ＳＨ及びＳＬを生成及び出力する。制御信号ＳＨ及びＳＬは夫々にハイレベル又はローレベルの信号レベルをとる二値信号である。図２に示す如く、ロジック回路１６は、信号ＳＥＴのアップエッジを契機に制御信号ＳＨにアップエッジを生じさせ且つ制御信号ＳＬにダウンエッジを生じさせる。ロジック回路１６は、信号ＲＳＴのアップエッジを契機に制御信号ＳＨにダウンエッジを生じさせ且つ制御信号ＳＬにアップエッジを生じさせる。

但し、信号ＲＳＴのアップエッジを契機に制御信号ＳＬにアップエッジを生じさせた後、ハイレベルの逆流検出信号ＺＸＯＵＴがロジック回路１６に入力された場合、ロジック回路１６は、信号ＳＥＴの次のアップエッジを待たずに制御信号ＳＬにダウンエッジを生じさせる。

ドライバ１７は、トランジスタＭＨ及びＭＬの各ゲート、スイッチノードＮＤ_ＳＷ並びにグランドに接続される。ドライバ１７は、制御信号ＳＨ及びＳＬに応じたゲート信号ＧＨ及びＧＬを夫々トランジスタＭＨ及びＭＬのゲートに供給することで、トランジスタＭＨ及びＭＬを個別にオン又はオフとする。ドライバ１７は、制御信号ＳＨがハイレベルであるときにはゲート信号ＧＨをハイレベルに設定することでトランジスタＭＨをオンとし、制御信号ＳＨがローレベルであるときにはゲート信号ＧＨをローレベルに設定することでトランジスタＭＨをオフとする。ドライバ１７は、制御信号ＳＬがハイレベルであるときにはゲート信号ＧＬをハイレベルに設定することでトランジスタＭＬをオンとし、制御信号ＳＬがローレベルであるときにはゲート信号ＧＬをローレベルに設定することでトランジスタＭＬをオフとする。ロジック回路１６は信号ＳＨ及びＳＬの双方を同時にハイレベルに設定することは無い。故に、トランジスタＭＨのオン期間では常にトランジスタＭＬがオフであり、トランジスタＭＬのオン期間では常にトランジスタＭＨがオフである。

逆流検出回路１８は、トランジスタＭＬのオン期間中にスイッチ電圧Ｖ_ＳＷをグランド電位と比較することにより、逆流電流の有無を検出して、その検出結果を示す逆流検出信号ＺＸＯＵＴを生成する。逆流検出信号ＺＸＯＵＴはロジック回路１６に供給される。逆流電流とは、スイッチノードＮＤ_ＳＷからトランジスタＭＬを介してグランドに流れ込む電流であり、負のコイル電流Ｉ_Ｌに相当する。逆流検出信号ＺＸＯＵＴのレベルは、スイッチ電圧Ｖ_ＳＷがグランドの電位よりも低いときにローレベルとなり、スイッチ電圧Ｖ_ＳＷがグランドの電位よりも高いときにハイレベルとなる。つまり、逆流検出信号ＺＸＯＵＴのレベルは、コイル電流Ｉ_ＬがグランドからトランジスタＭＬを介してコイルＬ１に向けて流れているときにローレベルとなり、コイル電流Ｉ_ＬがコイルＬ１からトランジスタＭＬを介しグランドに逆流しているときにハイレベルとなる。逆流電流が検知されたときにトランジスタＭＬをオンからオフに切り替えて逆流電流を遮断することで、軽負荷時の効率を向上させることができる。以下では、特に必要なき限り、信号ＺＸＯＵＴがローレベルに維持されているものとする。

対比電圧供給回路１９は、基準電圧源１９ａ、ソフトスタート回路であるＳＳ回路１９ｂと、有する。基準電圧源１９ａは基準電圧Ｖ_ＲＥＦを生成及び出力する。基準電圧Ｖ_ＲＥＦは固定された所定の正の直流電圧値を有する。ＳＳ回路１９ｂはソフトスタート電圧である電圧Ｖ_ＳＳを生成及び出力する。電圧Ｖ_ＳＳの特性については後に詳説される。回路１９にて生成された電圧Ｖ_ＲＥＦ及びＶ_ＳＳがエラーアンプ１１に供給される。

減電検出回路２０は、入力電圧Ｖ_ＩＮが減電状態にあるかを検出し、その検出結果を示す減電検出信号である信号ＤＲＯＰ＿ＤＥＴを生成する。信号ＤＲＯＰ＿ＤＥＴは対比電圧供給回路１９に供給される。信号ＤＲＯＰ＿ＤＥＴはハイレベル又はローレベルの信号レベルをとる二値信号である。ハイレベルの信号ＤＲＯＰ＿ＤＥＴは入力電圧Ｖ_ＩＮが減電状態にあることを指し示す。ローレベルの信号ＤＲＯＰ＿ＤＥＴは入力電圧Ｖ_ＩＮが減電状態にないことを指し示す。減電状態の意義は後述の説明から明らかとなる。減電検出回路２０は、例えば、出力監視端子ＯＭに加わる出力電圧Ｖ_ＯＵＴと入力端子ＩＮに加わる入力電圧Ｖ_ＩＮとに基づき、入力電圧Ｖ_ＩＮが減電状態にあるかを検出できる。

スイッチング制御回路ＳＷＣはＰＷＭ制御により出力段ＭＭをスイッチング駆動することができる。ＰＷＭはパルス幅変調（Pulse Width Modulation）の略称である。図２はスイッチング制御回路ＳＷＣにて行うことのできる基本制御のタイミングチャートである。基本制御は、電流連続モードにて行われるＰＷＭ制御であって且つ“Ｖ_{１１（＋）}＝Ｖ_ＲＥＦ”であるときに行われるＰＷＭ制御である。基本制御では、トランジスタＭＨ及びＭＬが交互にオン、オフとされるスイッチング動作が周期的に行われ、スイッチング動作の周期（スイッチング周期）はＰＷＭ周期と一致する。電流連続モードでは、スイッチ端子ＳＷから出力端子ＯＵＴに向けて常にコイル電流Ｉ_Ｌが流れる。出力電流Ｉ_ＯＵＴが十分に大きな電流値に維持されるとき、電流連続モードによる基本制御が継続実行される。

基本制御において制御信号ＳＨ及びＳＬは周波数ｆ_ＰＷＭを有するパルス幅変調信号である。基本制御において、トランジスタＭＨ及びＭＬが周波数ｆ_ＰＷＭにてスイッチング駆動され、結果、スイッチ電圧Ｖ_ＳＷは周波数ｆ_ＰＷＭを有する。周波数ｆ_ＰＷＭはスイッチング周波数と称される。基本制御において、各周期における制御信号ＳＨのハイレベル期間の長さ（即ちトランジスタＭＨのオン期間）が調整されることで、出力電圧Ｖ_ＯＵＴが目標電圧Ｖ_ＴＧにて安定化する。目標電圧Ｖ_ＴＧは出力電圧Ｖ_ＯＵＴ及び帰還電圧Ｖ_ＦＢ間の比と基準電圧Ｖ_ＲＥＦとで定まり、“Ｖ_ＴＧ＝（Ｖ_ＯＵＴ／Ｖ_ＦＢ）×Ｖ_ＲＥＦ”で表される。出力電圧Ｖ_ＯＵＴ及び帰還電圧Ｖ_ＦＢ間の比は帰還電圧生成回路（Ｒ１、Ｒ２）による出力電圧Ｖ_ＯＵＴの分圧比に等しい。

出力電流Ｉ_ＯＵＴの増大は出力電圧Ｖ_ＯＵＴの低下につながり、目標電圧Ｖ_ＴＧから見て出力電圧Ｖ_ＯＵＴの低下は誤差電圧Ｖ_ＣＭＰの上昇をもたらす。出力電流Ｉ_ＯＵＴの低下は出力電圧Ｖ_ＯＵＴの上昇につながり、目標電圧Ｖ_ＴＧから見て出力電圧Ｖ_ＯＵＴの上昇は誤差電圧Ｖ_ＣＭＰの低下をもたらす。誤差電圧Ｖ_ＣＭＰの上昇に応答してオンデューティが増加するよう且つ誤差電圧Ｖ_ＣＭＰの低下に応答してオンデューティが低下するよう、リセット信号生成回路１４は誤差電圧Ｖ_ＣＭＰ及びスロープ電圧Ｖ_ＳＬＰに基づき信号ＲＳＴを生成する。オンデューティは、トランジスタＭＨのオン期間の長さとトランジスタＭＨのオフ期間の長さとの和に対する、トランジスタＭＨのオン期間の長さの比を表す。

基本制御においてロジック回路１６はオンデューティに上限デューティを設け、オンデューティが上限デューティを超えないよう制御信号（ＳＨ、ＳＬ）を生成する。従って例えば、スイッチング周波数ｆ_ＰＷＭが１ＭＨｚ（メガヘルツ）であって且つ上限デューティが９５％である場合において、制御信号ＳＨにアップエッジを生じさせてから０．９５マイクロ秒経過しても信号ＲＳＴにアップエッジが生じないとき、ロジック回路１６は、信号ＲＳＴに依らず、即時、制御信号ＳＨにダウンエッジを且つ制御信号ＳＬにアップエッジを生じさせる。

“Ｖ_{１１（＋）}＝Ｖ_ＳＳ”であるときにも、基本制御と同様のＰＷＭ制御が実行される。但し、“Ｖ_{１１（＋）}＝Ｖ_ＳＳ”であるときには、出力電圧Ｖ_ＯＵＴが暫定目標電圧Ｖ_{ＴＧ＿ＳＳ}に追従するよう（電圧Ｖ_ＯＵＴ及びＶ_{ＴＧ＿ＳＳ}間の誤差を減ずるよう）トランジスタＭＨ及びＭＬが周波数ｆ_ＰＷＭにてスイッチング駆動される。暫定目標電圧Ｖ_{ＴＧ＿ＳＳ}は出力電圧Ｖ_ＯＵＴ及び帰還電圧Ｖ_ＦＢ間の比とソフトスタート電圧Ｖ_ＳＳとで定まり、“Ｖ_{ＴＧ＿ＳＳ}＝（Ｖ_ＯＵＴ／Ｖ_ＦＢ）×Ｖ_ＳＳ”で表される。以下、“Ｖ_{１１（＋）}＝Ｖ_ＳＳ”であるときに、スイッチング制御回路ＳＷＣにて実行されるＰＷＭ制御を、ソフトスタート制御と称する。ソフトスタート電圧Ｖ_ＳＳは基準電圧Ｖ_ＲＥＦより低い電圧から徐々に上昇するため、ソフトスタート制御においては、徐々に上昇する暫定目標電圧Ｖ_{ＴＧ＿ＳＳ}に追従するよう出力電圧Ｖ_ＯＵＴが徐々に上昇してゆく。

ところで、基本制御において、出力電圧Ｖ_ＯＵＴを目標電圧Ｖ_ＴＧにて安定化させるためには、入力電圧Ｖ_ＩＮが目標電圧Ｖ_ＴＧよりも相応の電圧以上高い必要がある。基本的に、電圧源ＶＳは“Ｖ_ＯＵＴ＝Ｖ_ＴＧ”を維持するのに十分に高い標準電圧を出力する。しかしながら、電圧源ＶＳの出力電圧は一時的に低下することがある。具体的には例えば、電圧源ＶＳが自動車等の車両に搭載されたバッテリであるとき、コールドクランクの際に、電圧源ＶＳの出力電圧は上記標準電圧から一時的に大きく低下する（例えば１２Ｖから３Ｖに低下する）。

上述の減電状態は、電圧源ＶＳの出力電圧が上記標準電圧から大きく低下するときに至る状態である。基本制御の実行中に減電状態が発生したとき、特に例えば入力電圧Ｖ_ＩＮが目標電圧Ｖ_ＴＧよりも低くなったとき、出力電圧Ｖ_ＯＵＴは目標電圧Ｖ_ＴＧより低下する。入力電圧Ｖ_ＩＮが減電状態にあるとは、換言すれば、電源制御装置１０が減電状態にあることを指す。以下、入力電圧Ｖ_ＩＮの減電状態又は電源制御装置１０の減電状態を、単に減電状態と称する。

図３を参照して参考動作を説明する。参考動作は電源制御装置１０にて実行される動作とは異なる仮想の動作である。図３において、波形６０１、６０２、６０４は、夫々、参考動作に係る入力電圧Ｖ_ＩＮ、出力電圧Ｖ_ＯＵＴ、ソフトスタート電圧Ｖ_ＳＳの波形である。入力電圧Ｖ_ＩＮが０Ｖから目標電圧Ｖ_ＴＧよりも十分に高い電圧に上昇した後、ソフトスタート電圧Ｖ_ＳＳが０Ｖから基準電圧Ｖ_ＲＥＦよりも高い電圧に向けて徐々に上昇してゆく。ソフトスタート電圧Ｖ_ＳＳが基準電圧Ｖ_ＲＥＦに達するまでソフトスタート制御が実行され、ソフトスタート制御の実行期間にて出力電圧Ｖ_ＯＵＴが０Ｖから目標電圧Ｖ_ＴＧに向けて徐々に上昇してゆく。参考動作では、ソフトスタート電圧Ｖ_ＳＳが基準電圧Ｖ_ＲＥＦを超えた後、基本制御のみが継続実行される。

図３の参考動作では、基本制御の実行期間において減電状態が発生して一時的に入力電圧Ｖ_ＩＮが目標電圧Ｖ_ＴＧを下回る。参考動作において“Ｖ_ＴＧ＞Ｖ_ＩＮ”であるとき、エラーアンプ１１の作用により誤差電圧Ｖ_ＣＭＰが、誤差電圧Ｖ_ＣＭＰの取り得る最大電圧にまで上昇して当該最大電圧にて維持される。結果、オンデューティが概ね上限デューティに固定される状況に至る。その後、減電状態が解消される（入力電圧Ｖ_ＩＮが目標電圧Ｖ_ＴＧよりも十分に高い電圧に戻る）。参考動作では、減電状態の解消直後において誤差電圧Ｖ_ＣＭＰが上記最大電圧近辺にあり、結果、上限デューティに近いオンデューティにて出力段ＭＭがスイッチング駆動される。入力電圧Ｖ_ＩＮが目標電圧Ｖ_ＴＧよりも十分に高い電圧に戻った状況において、上限デューティに近いオンデューティは過大であるため、出力電圧Ｖ_ＯＵＴが目標電圧Ｖ_ＴＧを超えて上昇するオーバシュートが発生する。この後、参考動作では、出力電圧Ｖ_ＯＵＴが目標電圧Ｖ_ＴＧを中心に上下動するリンギングを経て目標電圧Ｖ_ＴＧに収束してゆく。

上述のようなオーバシュート及びリンギングは負荷ＬＤにとって許容されないこともあり、負荷ＬＤの誤動作を招き得る又は負荷ＬＤにダメージを与え得る。本実施形態に係る電源制御装置１０は、減電状態から復帰時における出力電圧Ｖ_ＯＵＴのオーバシュート及びリンギングを抑制する機能を持つ。

以下、複数の実施例の中で、スイッチング電源装置１及び電源制御装置１０に関わる幾つかの具体的な動作例、構成例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される（但し、図３の参考動作に関わる事項を除く）。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。

＜＜第１実施例＞＞
第１実施例を説明する。図４に第１実施例に係る動作のタイミングチャートを示す。図４において、波形６１１、６１２、６１３、６１４は、夫々、第１実施例に係る入力電圧Ｖ_ＩＮ、出力電圧Ｖ_ＯＵＴ、信号ＤＲＯＰ＿ＤＥＴ（減電検出信号）、ソフトスタート電圧Ｖ_ＳＳの波形である。時間の経過につれて、時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７、ｔ８、ｔ９、ｔ１０、ｔ１１、ｔ１２が、この順番で順次訪れるものとする。

時刻ｔ１において電源制御装置１０に対し、電圧源ＶＳの出力電圧に相当する入力電圧Ｖ_ＩＮが投入される。具体的には、時刻ｔ１において入力電圧Ｖ_ＩＮが０Ｖから目標電圧Ｖ_ＴＧよりも十分に高い電圧Ｖ_ＥＮＦに上昇する。実際には、或る程度の時間をかけて入力電圧Ｖ_ＩＮが０Ｖから電圧Ｖ_ＥＮＦへと上昇するが、ここでは当該上昇が時刻ｔ１にて発生すると考える。時刻ｔ１から電源制御装置１０内で入力電圧Ｖ_ＩＮに基づき所定の初期シーケンス動作が行われる。初期シーケンス動作において信号ＤＲＯＰ＿ＤＥＴのレベルは初期レベルであるローレベルに設定される。

当該初期シーケンス動作が完了すると、時刻ｔ２にてＳＳ回路１９ｂはソフトスタート電圧Ｖ_ＳＳの上昇を開始させる。時刻ｔ２においてソフトスタート電圧Ｖ_ＳＳは所定の初期電圧Ｖ_ＩＮＴ１を有し、初期電圧Ｖ_ＩＮＴ１から上昇を開始する。ここにおける初期電圧Ｖ_ＩＮＴ１は０Ｖである。但し、初期電圧Ｖ_ＩＮＴ１は基準電圧Ｖ_ＲＥＦ及び後述の初期電圧Ｖ_ＩＮＴ２よりも低い限り、０Ｖと相違していても良い。

尚、時刻ｔ２まではゲート信号ＧＨ及びＧＬが共にローレベルで固定されている。時刻ｔ２においてエラーアンプ１１が起動して誤差電圧Ｖ_ＣＭＰの生成動作を開始し、時刻ｔ２から出力段ＭＭのスイッチング駆動が開始される。誤差電圧Ｖ_ＣＭＰは時刻ｔ２にて０Ｖであり、時刻ｔ２より帰還電圧Ｖ_ＦＢと対比電圧Ｖ_{１１（＋）}との差分に応じて上昇を開始する。時刻ｔ２及び時刻ｔ２より後において、エラーアンプ１１の第２非反転入力端子への入力電圧は基準電圧Ｖ_ＲＥＦに固定される。

ＳＳ回路１９ｂは時刻ｔ２から時刻ｔ４にかけてソフトスタート電圧Ｖ_ＳＳを一定の上昇率で単調に上昇（増加）させる。但し、時刻ｔ２及びｔ４間における電圧Ｖ_ＳＳの上昇率は一定でなくても良い。時刻ｔ３にて“Ｖ_ＳＳ＝Ｖ_ＲＥＦ”であり、時刻ｔ４にて“Ｖ_ＳＳ＝Ｖ_{ＳＳＥＮＤ}”である。ここで、電圧Ｖ_{ＳＳＥＮＤ}は基準電圧Ｖ_ＲＥＦよりも高い所定電圧であり、例えば、基準電圧Ｖ_ＲＥＦの１．１倍である。ＳＳ回路１９ｂはソフトスタート電圧Ｖ_ＳＳの上昇過程においてソフトスタート電圧Ｖ_ＳＳが電圧Ｖ_{ＳＳＥＮＤ}に達すると、ソフトスタート電圧Ｖ_ＳＳを急峻に電圧Ｖ_ＲＥＧに向けて上昇させる。このため、時刻ｔ４からソフトスタート電圧Ｖ_ＳＳは急峻に電圧Ｖ_{ＳＳＥＮＤ}から電圧Ｖ_ＲＥＧに向けて上昇する。時刻ｔ５よりも前にソフトスタート電圧Ｖ_ＳＳが電圧Ｖ_ＲＥＧに達する。ソフトスタート電圧Ｖ_ＳＳが電圧Ｖ_ＲＥＧに達すると、以後、時刻ｔ９に至るまで“Ｖ_ＳＳ＝Ｖ_ＲＥＧ”である。電圧Ｖ_ＲＥＧは入力電圧Ｖ_ＩＮに基づき電源制御装置１０内で生成される内部電源電圧の１つである。ソフトスタート電圧Ｖ_ＳＳに関連する電圧の上下関係をまとめると、“Ｖ_ＩＮＴ１＜Ｖ_ＩＮＴ２＜Ｖ_ＲＥＦ＜Ｖ_{ＳＳＥＮＤ}＜Ｖ_ＲＥＧ”である。

時刻ｔ２から時刻ｔ３までの期間Ｐ_ＳＳ１においてソフトスタート制御が行われる。期間Ｐ_ＳＳ１において出力電圧Ｖ_ＯＵＴが目標電圧Ｖ_ＴＧに向けて徐々に上昇してゆく。時刻ｔ３にて又は時刻ｔ３の近辺の時刻にて出力電圧Ｖ_ＯＵＴが目標電圧Ｖ_ＴＧに達し、以後は、入力電圧Ｖ_ＩＮが上記の電圧Ｖ_ＥＮＦ近辺に維持されている限り、出力電圧Ｖ_ＯＵＴは目標電圧Ｖ_ＴＧにて安定化する。時刻ｔ３以降に実行される、出力電圧Ｖ_ＯＵＴの目標電圧Ｖ_ＴＧでの安定化を目指した制御は、基本制御である。図４の動作例では、時刻ｔ３から時刻ｔ９までの期間Ｐ_Ｂ１において基本制御が実行される。

図４の動作例では、時刻ｔ５から時刻ｔ７にかけて入力電圧Ｖ_ＩＮが電圧Ｖ_ＥＮＦから目標電圧Ｖ_ＴＧより低い正の電圧へと単調に低下する。時刻ｔ７及びｔ８間において入力電圧Ｖ_ＩＮが目標電圧Ｖ_ＴＧより低い正の電圧に維持される。その後、時刻ｔ８から時刻ｔ１０にかけて入力電圧Ｖ_ＩＮが目標電圧Ｖ_ＴＧより低い正の電圧から電圧Ｖ_ＥＮＦへと単調に上昇する。以後、“Ｖ_ＩＮ＝Ｖ_ＥＮＦ”が維持される。

時刻ｔ５及びｔ７間において入力電圧Ｖ_ＩＮの低下に伴い、出力電圧Ｖ_ＯＵＴが目標電圧Ｖ_ＴＧより低下し、時刻ｔ７以降も、時刻ｔ１１近辺に至るまで“Ｖ_ＯＵＴ＜Ｖ_ＴＧ”の状態が継続する。図４の動作例において、減電検出回路２０は、時刻ｔ５及びｔ１０間における入力電圧Ｖ_ＩＮの低下に基づき時刻ｔ６及びｔ９間で信号ＤＲＯＰ＿ＤＥＴをハイレベルに設定する。即ち、図４の動作例において、信号ＤＲＯＰ＿ＤＥＴは時刻ｔ６に至るまではローレベルを有し、時刻ｔ６及びｔ９間でハイレベルを有し、時刻ｔ９より後においてローレベルを有する。これは、減電検出回路２０により、時刻ｔ６にて減電状態が検出され（入力電圧Ｖ_ＩＮ及び電源制御装置１０が減電状態にあると検出され）、その後、時刻ｔ９直前まで減電状態が継続していると検出され、且つ、時刻ｔ９にて減電状態が解消したと検出されることを意味する。

スイッチング制御回路ＳＷＣは、基本制御を実行しているときにおいて信号ＤＲＯＰ＿ＤＥＴのダウンエッジが発生したとき、信号ＤＲＯＰ＿ＤＥＴのダウンエッジを契機に、実行するＰＷＭ制御を基本制御からソフトスタート制御に切り替える。従って、図４の動作例では、時刻ｔ２及びｔ３間で１回目のソフトスタート制御が実行され、時刻ｔ９から２回目のソフトスタート制御が実行されることになる。基本制御からソフトスタート制御への切り替えは、電圧Ｖ_ＲＥＧまで高まっていたソフトスタート電圧Ｖ_ＳＳを基準電圧Ｖ_ＲＥＦ未満に低下させてから、再度徐々に上昇させることで実現される。

具体的には、時刻ｔ９においてＳＳ回路１９ｂはソフトスタート電圧Ｖ_ＳＳを電圧Ｖ_ＲＥＧから初期電圧Ｖ_ＩＮＴ２にまで低下させた後、初期電圧Ｖ_ＩＮＴ２から上昇を開始させる。初期電圧Ｖ_ＩＮＴ２は基準電圧Ｖ_ＲＥＦよりも低いが初期電圧Ｖ_ＩＮＴ１よりも高い。本実施例において、初期電圧Ｖ_ＩＮＴ２は基準電圧Ｖ_ＲＥＦのｋ倍の電圧値を有する所定電圧であり、ｋは“０＜ｋ＜１”を満たす。例えば “ｋ＝０．９”又は“ｋ＝０．８”である。ＳＳ回路１９ｂは時刻ｔ９から時刻ｔ１２にかけてソフトスタート電圧Ｖ_ＳＳを一定の上昇率で単調に上昇（増加）させる。但し、時刻ｔ９及びｔ１２間における電圧Ｖ_ＳＳの上昇率は一定でなくても良い。

図４の動作例では、時刻ｔ１１にて“Ｖ_ＳＳ＝Ｖ_ＲＥＦ”であり、時刻ｔ１２にて“Ｖ_ＳＳ＝Ｖ_{ＳＳＥＮＤ}”である。ＳＳ回路１９ｂはソフトスタート電圧Ｖ_ＳＳの上昇過程においてソフトスタート電圧Ｖ_ＳＳが電圧Ｖ_{ＳＳＥＮＤ}に達すると、ソフトスタート電圧Ｖ_ＳＳを急峻に電圧Ｖ_ＲＥＧに向けて上昇させる。このため、時刻ｔ１２からソフトスタート電圧Ｖ_ＳＳは急峻に電圧Ｖ_{ＳＳＥＮＤ}から電圧Ｖ_ＲＥＧに向けて上昇する。以後、３回目のソフトスタート制御が行われない限り、“Ｖ_ＳＳ＝Ｖ_ＲＥＧ”で維持される。

時刻ｔ９から時刻ｔ１１までの期間Ｐ_ＳＳ２において２回目のソフトスタート制御が行われる。期間Ｐ_ＳＳ２において出力電圧Ｖ_ＯＵＴが目標電圧Ｖ_ＴＧに向けて徐々に上昇してゆく。時刻ｔ１１にて又は時刻ｔ１１の近辺の時刻にて出力電圧Ｖ_ＯＵＴが目標電圧Ｖ_ＴＧに達し、以後は、入力電圧Ｖ_ＩＮが上記の電圧Ｖ_ＥＮＦ近辺に維持されている限り、出力電圧Ｖ_ＯＵＴは目標電圧Ｖ_ＴＧにて安定化する。時刻ｔ１１以降に実行される、出力電圧Ｖ_ＯＵＴの目標電圧Ｖ_ＴＧでの安定化を目指した制御は、基本制御である。図４の動作例では、時刻ｔ１１以降の期間Ｐ_Ｂ２において基本制御が実行される。

本実施例によれば、上述の如く、減電状態からの復帰時にソフトスタート制御が行われる。このため、図３の参考動作で見られたような出力電圧Ｖ_ＯＵＴのオーバシュート及びリンギングが抑制される。結果、負荷ＬＤの保護が図られる、又は、オーバシュート又はリンギングから負荷ＬＤを保護するための対策回路（不図示）を省略又は簡素化できる。

尚、電源制御装置１０にはＵＶＬＯ回路（不図示）が設けられている。ＵＶＬＯ回路は入力電圧Ｖ_ＩＮを所定の電圧Ｖ_ＵＶＬＯと比較し、電圧Ｖ_ＩＮ及びＶ_ＵＶＬＯの比較結果を示す信号を出力する。入力電圧Ｖ_ＩＮが電圧Ｖ_ＵＶＬＯを超えて上昇することでスイッチング制御回路ＳＷＣが起動する。その後、“Ｖ_ＩＮ＜Ｖ_ＵＶＬＯ”となるとＵＶＬＯ回路はリセット信号をスイッチング制御回路ＳＷＣに出力し、リセット信号を受けたスイッチング制御回路ＳＷＣは、トランジスタＭＨ及びＭＬをオフとする制御を含む終了シーケンスを経て動作停止状態に至る。図４の動作例において、時刻ｔ５及びｔ１０間における入力電圧Ｖ_ＩＮの低下は“Ｖ_ＩＮ＜Ｖ_ＵＶＬＯ”の成立に至らない電圧低下であり、故に、時刻ｔ１の後、入力電圧Ｖ_ＩＮは常に電圧Ｖ_ＵＶＬＯより高いものとする。仮に、時刻ｔ５及びｔ１０間において“Ｖ_ＩＮ＜Ｖ_ＵＶＬＯ”が成立したならば、終了シーケンスを経て時刻ｔ１より前の状態に戻ると解せば良い。

減源状態は、入力電圧Ｖ_ＩＮの低下を通じて入力電圧Ｖ_ＩＮ及び出力電圧Ｖ_ＯＵＴ間の比が所定の減電判定条件を満たす状態に相当する。従って、減電検出回路２０は、入力電圧Ｖ_ＩＮ及び出力電圧Ｖ_ＯＵＴ間の比を示す電圧比情報に基づき入力電圧Ｖ_ＩＮが減電状態にあるかを検出できる。

具体的には、減電検出回路２０は、入力電圧Ｖ_ＩＮの低下を通じて入力電圧Ｖ_ＩＮ及び出力電圧Ｖ_ＯＵＴ間の比が所定の減電判定条件を満たすとき、入力電圧Ｖ_ＩＮが減電状態にあると判断及び検出し、その後、入力電圧Ｖ_ＩＮの上昇を通じて入力電圧Ｖ_ＩＮ及び出力電圧Ｖ_ＯＵＴ間の比が所定の減電解消条件を満たすとき、減電状態が解消したと判断及び検出する。減電検出回路２０は、入力電圧Ｖ_ＩＮが減電状態にあると検出したとき、信号ＤＲＯＰ＿ＤＥＴのレベルをハイレベルに設定し、その後、減電状態が解消したと検出したとき、信号ＤＲＯＰ＿ＤＥＴのレベルをローレベルに設定する。

減電判定条件及び減電解消条件の成否を判定するために参照する電圧比情報として、比ＲＴ１又は比ＲＴ２を使用できる。比ＲＴ１は出力電圧Ｖ_ＯＵＴに対する入力電圧Ｖ_ＩＮの比である。即ち “ＲＴ１＝Ｖ_ＩＮ／Ｖ_ＯＵＴ”である。比ＲＴ２は入力電圧Ｖ_ＩＮに対する出力電圧Ｖ_ＯＵＴの比である。即ち “ＲＴ２＝Ｖ_ＯＵＴ／Ｖ_ＩＮ”である。

図５を参照し、比ＲＴ１を用いて各条件の成否判定を行う方法である第１判定方法を説明する。“Ｖ_ＩＮ＝Ｖ_ＥＮＦ”の状態を起点に入力電圧Ｖ_ＩＮの低下が発生すると、比ＲＴ１が減少する。故に、信号ＤＲＯＰ＿ＤＥＴがローレベルである状態を起点にして考えると、第１判定方法に係る減電検出回路２０は、比ＲＴ１を所定の閾値ＴＨ１と比較し、“ＲＴ１＜ＴＨ１”が満たされると減電判定条件が成立したと判断（検出）して信号ＤＲＯＰ＿ＤＥＴにアップエッジを発生させる。その後、第１判定方法に係る減電検出回路２０は、比ＲＴ１を所定の閾値（ＴＨ１＋ΔＨＹＳ１）と比較し、“ＲＴ１＞ＴＨ１＋ΔＨＹＳ１”が満たされると減電解消条件が成立したと判断（検出）して信号ＤＲＯＰ＿ＤＥＴにダウンエッジを発生させる。

閾値ＴＨ１は１に近いが１より大きな値（例えば１．１又は１．２）を有する。ΔＨＹＳ１はヒステリシス幅であり、正の微小値（例えば０．０２）を有する。但し、“ΔＨＹＳ１＝０”とすることも可能であり、“ΔＨＹＳ１＝０”でれば、上記の閾値（ＴＨ１＋ΔＨＹＳ１）は閾値ＴＨ１そのものである。

図６を参照し、比ＲＴ２を用いて各条件の成否判定を行う方法である第２判定方法を説明する。“Ｖ_ＩＮ＝Ｖ_ＥＮＦ”の状態を起点に入力電圧Ｖ_ＩＮの低下が発生すると、比ＲＴ２が増加する。故に、信号ＤＲＯＰ＿ＤＥＴがローレベルである状態を起点にして考えると、第２判定方法に係る減電検出回路２０は、比ＲＴ２を所定の閾値ＴＨ２と比較し、“ＲＴ２＞ＴＨ２”が満たされると減電判定条件が成立したと判断（検出）して信号ＤＲＯＰ＿ＤＥＴにアップエッジを発生させる。その後、第２判定方法に係る減電検出回路２０は、比ＲＴ２を所定の閾値（ＴＨ２－ΔＨＹＳ２）と比較し、“ＲＴ２＜ＴＨ２－ΔＨＹＳ２”が満たされると減電解消条件が成立したと判断（検出）して信号ＤＲＯＰ＿ＤＥＴにダウンエッジを発生させる。

閾値ＴＨ２は１に近いが１より小さな正の値（例えば０．８又は０．９）を有する。ΔＨＹＳ２はヒステリシス幅であり、正の微小値（例えば０．０２）を有する。但し、“ΔＨＹＳ２＝０”とすることも可能であり、“ΔＨＹＳ２＝０”でれば、上記の閾値（ＴＨ２－ΔＨＹＳ２）は閾値ＴＨ２そのものである。

図１に示す電源制御装置１０には入力端子ＩＮに加えて出力監視端子ＯＭが設けられている。このため、減電検出回路２０は、入力端子ＩＮ及び出力監視端子ＯＭへの各印加電圧に基づき、電圧比情報を取得できる。

但し、出力監視端子ＯＭが電源制御装置１０に設けられないこともあり、その場合にあっては、減電検出回路２０は、スイッチ電圧Ｖ_ＳＷを平滑化することで出力電圧Ｖ_ＯＵＴを推定し、出力電圧Ｖ_ＯＵＴの推定結果と入力端子ＩＮへの印加電圧とに基づき電圧比情報を取得して良い。

例えば、図７に示す平滑化回路３０を電源制御装置１０に設けておいて良い。平滑化回路３０は減電検出回路２０内又は減電検出回路２０外に設けられる。平滑化回路３０は抵抗とコンデンサによるＲＣローパスフィルタを複数段有する多段ローパスフィルタである。平滑化回路３０に設けられるＲＣローパスフィルタの段数は任意である。図７の平滑化回路３０は抵抗Ｒ３１～Ｒ３３及びコンデンサＣ３１～Ｃ３３を有する。抵抗Ｒ３１の一端がスイッチノードＮＤ_ＳＷに接続されてスイッチ電圧Ｖ_ＳＷを受ける。抵抗Ｒ３１の他端は抵抗Ｒ３２の一端に接続されると共にコンデンサＣ３１を介してグランドに接続される。抵抗Ｒ３２の他端は抵抗Ｒ３３の一端に接続されると共にコンデンサＣ３２を介してグランドに接続される。抵抗Ｒ３３の他端はノード３４に接続されると共にコンデンサＣ３３を介してグランドに接続される。スイッチ電圧Ｖ_ＳＷを平滑化（換言すれば平均化）して得られる電圧Ｖ_ＯＵＴ’がノード３４に生じる。電圧Ｖ_ＯＵＴ’の値は出力電圧Ｖ_ＯＵＴの推定値であり、誤差を無視すれば出力電圧Ｖ_ＯＵＴの値と等しい。故に、減電検出回路２０は電圧Ｖ_ＯＵＴ’を出力電圧Ｖ_ＯＵＴとみなして、入力電圧Ｖ_ＩＮが減電状態にあるかの検出を行うことができる。

図４の動作例において、期間Ｐ_ＳＳ１にて実行されるソフトスタート制御を第１のソフトスタート制御と称することができ、期間Ｐ_ＳＳ２にて実行されるソフトスタート制御を第２のソフトスタート制御と称することができる。そして、上述の説明から明らかなよう、スイッチング制御回路ＳＷＣは、第１のソフトスタート制御を経て基本制御（時刻ｔ３からの基本制御）を実行開始した後、時刻ｔ６での減電状態の検出を経て時刻ｔ９にて減電状態が解消されたとき、第２のソフトスタート制御を経てから基本制御（時刻ｔ１１からの基本制御）を実行する。この際、スイッチング制御回路ＳＷＣは、第１のソフトスタート制御においてソフトスタート電圧Ｖ_ＳＳを初期電圧Ｖ_ＩＮＴ１から時間経過とともに徐々に上昇させる一方、第２のソフトスタート制御においてソフトスタート電圧Ｖ_ＳＳを初期電圧Ｖ_ＩＮＴ２から時間経過とともに徐々に上昇させる。

スイッチング制御回路ＳＷＣは、第１のソフトスタート制御におけるソフトスタート電圧Ｖ_ＳＳと第２のソフトスタート制御におけるソフトスタート電圧Ｖ_ＳＳを、共通のソフトスタート回路であるＳＳ回路１９ｂを用いて、生成する。このため、第２のソフトスタート制御を行うための専用回路は不要であり、回路規模の増大が抑制される。

図８にＳＳ回路１９ｂの例であるＳＳ回路１００の構成を示す。ＳＳ回路１００は、積分回路を含むチャージポンプ回路１１０と、出力回路１３０と、クロック供給回路１５０と、ＳＳ制御回路１７０と、を有する。

チャージポンプ回路１１０は、オペアンプ１１１、スイッチ１１２～１１５、コンデンサ１１６～１１８、オペアンプ１１９及び電圧設定回路１２０を備える。コンデンサ１１８及びオペアンプ１１９により積分回路が形成される。回路１２０も積分回路の構成要素に含まれると解しても良い。出力回路１３０は、電流源１３１並びにスイッチ１３２及び１３３を備える。スイッチ１１２～１１５並びに１３２及び１３３を任意の種類のスイッチング素子（例えばＭＯＳＦＥＴ）にて形成できる。

オペアンプ１１１の非反転入力端子に正の直流電圧である電圧Ｖ_ＢＧが供給される。オペアンプ１１１の反転入力端子及び出力端子は短絡される。このため、オペアンプ１１１の出力端子から電圧Ｖ_ＢＧが低インピーダンスで出力される。オペアンプ１１１の出力端子はスイッチ１１２の第１端に接続される。スイッチ１１２の第２端、スイッチ１１３の第１端、コンデンサ１１６の第１端及びコンデンサ１１７の第１端はノード１２１にて共通接続される。スイッチ１１３の第２端及びコンデンサ１１６の第２端はグランドに接続される。コンデンサ１１７の第２端、スイッチ１１４の第１端及びスイッチ１１５の第１端はノード１２２にて共通接続される。スイッチ１１４の第２端はグランドに接続される。スイッチ１１５の第２端はノード１２３に接続される。ノード１２３はオペアンプ１１９の反転入力端子に接続される。

コンデンサ１１８はオペアンプ１１９の出力端子及び反転入力端子間に設けられる。即ち、コンデンサ１１８の第１端、第２端は、夫々、オペアンプ１１９の出力端子、反転入力端子に接続される。電圧設定回路１２０は、オペアンプ１１９の非反転入力端子に初期電圧Ｖ_ＩＮＴ１及びＶ_ＩＮＴ２の何れか一方を択一的に供給する。オペアンプ１１９の出力端子に生じる電圧を電圧Ｖ_ＣＰと称する。

電流源１３１は電圧Ｖ_ＲＥＧの印加端とスイッチ１３３の第１端との間に設けられる。オペアンプ１１９の出力端子はスイッチ１３２の第１端に接続される。スイッチ１３２の第２端及びスイッチ１３３の第２端はノード１３４に接続される。ノード１３４に加わる電圧がソフトスタート電圧Ｖ_ＳＳである。電流源１３１はスイッチ１３３がオンであるときに限り、ノード１３４の電位を上昇させる定電流を電圧Ｖ_ＲＥＧの印加端からノード１３４に向けて供給する。但し、ノード１３４の電位上昇の上限は電圧Ｖ_ＲＥＧである。

クロック供給回路１５０は所定周波数を有した矩形波信号であるクロック信号ＣＬＫに基づき、必要なタイミングにおいて制御信号φ１及びφ２を生成してチャージポンプ回路１１０に供給する。制御信号φ１はクロック信号ＣＬＫに同期した矩形波信号である。クロック信号ＣＬＫを分周することで制御信号φ１が生成されても良い。制御信号φ２は制御信号φ１の反転信号である。制御信号φ１及びφ２は夫々に“１”又は“０”の値を持つ。制御信号φ１が“１”の値を持つとき制御信号φ２は“０”の値を持ち、制御信号φ１が“０”の値を持つとき制御信号φ２は“１”の値を持つ。スイッチ１１２及び１１４は制御信号φ１に基づきオン／オフする。スイッチ１１２及び１１４は、制御信号φ１が“１”の値を有するときにオンとなり、制御信号φ１が“０”の値を有するときにオフとなる。スイッチ１１３及び１１５は制御信号φ２に基づきオン／オフする。スイッチ１１３及び１１５は、制御信号φ２が“１”の値を有するときにオンとなり、制御信号φ２が“０”の値を有するときにオフとなる。

ＳＳ制御回路１７０によりチャージポンプ回路１１０の状態（電圧設定回路１２０の状態を含む）が制御されると共に、出力回路１３０の状態（スイッチ１３２及び１３３の状態を含む）が制御される。また、それらの制御のために、ＳＳ制御回路１７０はノード１３４に接続されて電圧Ｖ_ＳＳの供給を受ける。ＳＳ制御回路１７０はクロック供給回路１５０の状態制御を更に行い得る。

クロック供給回路１５０からチャージポンプ回路１１０に対して制御信号φ１及びφ２が供給されることでチャージポンプ回路１１０が動作する。チャージポンプ回路１１０が動作する期間（以下、チャージポンプ動作期間と称する）において、制御信号φ１及びφ２に基づき、チャージポンプ回路１１０の状態は第１スイッチ状態と第２スイッチ状態とで交互に切り替わる。第１スイッチ状態では（φ１，φ２）＝（１，０）であり、第２スイッチ状態では（φ１，φ２）＝（０，１）である。故に、図９を参照し、第１スイッチ状態ではスイッチ１１２及び１１４がオンであって且つスイッチ１１３及び１１５がオフであり、第２スイッチ状態ではスイッチ１１２及び１１４がオフであって且つスイッチ１１３及び１１５がオンである。尚、図９では例として、スイッチ１３２がオン、スイッチ１３３がオフであって、且つ、オペアンプ１１９の非反転入力端子に初期電圧Ｖ_ＩＮＴ１が供給される状況が想定されている。

ソフトスタート制御の開始時点からソフトスタート電圧Ｖ_ＳＳが電圧Ｖ_{ＳＳＥＮＤ}に達するまでの期間がチャージポンプ動作期間である。ソフトスタート制御が実行されるごとにチャージポンプ動作期間が設定される。このため、第１のソフトスタート制御に関しては時刻ｔ２から時刻ｔ４までがチャージポンプ動作期間であり、第２のソフトスタート制御に関しては時刻ｔ９から時刻ｔ１２までがチャージポンプ動作期間である。チャージポンプ動作期間ごとにコンデンサ１１８の蓄積電荷はリセットされる。即ち、時刻ｔ２におけるコンデンサ１１８の両端間電圧は０Ｖであり、時刻ｔ９におけるコンデンサ１１８の両端間電圧も０Ｖである。

図１０に示す如く、ＳＳ制御回路１７０は、第１のソフトスタート制御の実行期間においてオペアンプ１１９の非反転入力端子に対し初期電圧Ｖ_ＩＮＴ１が供給されるよう電圧設定回路１２０を制御する。更に、ＳＳ制御回路１７０は、第１のソフトスタート制御の実行開始時点では図１０に示す如くスイッチ１３２をオン且つスイッチ１３３をオフに設定する。その後、電圧Ｖ_ＣＰ（従って電圧Ｖ_ＳＳ）が電圧Ｖ_{ＳＳＥＮＤ}に達した時点で、スイッチ１３２をオフ且つスイッチ１３３をオンに切り替える。ＳＳ制御回路１７０は、第１のソフトスタート制御の実行開始後、電圧Ｖ_ＣＰ（従って電圧Ｖ_ＳＳ）が電圧Ｖ_{ＳＳＥＮＤ}に達するまで、オペアンプ１１９の非反転入力端子に対して初期電圧Ｖ_ＩＮＴ１が供給され続けるよう電圧設定回路１２０を制御する。

従って、時刻ｔ２にてチャージポンプ回路１１０の動作が開始されると、図１１に示す如く、積分回路を含むチャージポンプ回路１１０の作用により、時刻ｔ２から時刻ｔ４にかけて電圧Ｖ_ＣＰ（従って電圧Ｖ_ＳＳ）が初期電圧Ｖ_ＩＮＴ１から電圧Ｖ_{ＳＳＥＮＤ}に向けて単調に上昇してゆく。電圧Ｖ_ＣＰの上昇過程で電圧Ｖ_ＣＰ（従って電圧Ｖ_ＳＳ）が電圧Ｖ_{ＳＳＥＮＤ}に達すると、スイッチ１３２がオフ且つスイッチ１３３がオンに切り替えられることで、電流源１３１の作用によりノード１３４の電位（従って電圧Ｖ_ＳＳ）が急峻に電圧Ｖ_ＲＥＧまで上昇する（図４参照）。

図１２に示す如く、ＳＳ制御回路１７０は、第２のソフトスタート制御の実行期間においてオペアンプ１１９の非反転入力端子に対し初期電圧Ｖ_ＩＮＴ２が供給されるよう電圧設定回路１２０を制御する。更に、ＳＳ制御回路１７０は、第２のソフトスタート制御の実行開始時点では図１２に示す如くスイッチ１３２をオン且つスイッチ１３３をオフに設定する。その後、電圧Ｖ_ＣＰ（従って電圧Ｖ_ＳＳ）が電圧Ｖ_{ＳＳＥＮＤ}に達した時点で、スイッチ１３２をオフ且つスイッチ１３３をオンに切り替える。ＳＳ制御回路１７０は、第２のソフトスタート制御の実行開始後、電圧Ｖ_ＣＰ（従って電圧Ｖ_ＳＳ）が電圧Ｖ_{ＳＳＥＮＤ}に達するまで、オペアンプ１１９の非反転入力端子に対して初期電圧Ｖ_ＩＮＴ２が供給され続けるよう電圧設定回路１２０を制御する。

従って、時刻ｔ９にてチャージポンプ回路１１０の動作が開始されると、図１３に示す如く、積分回路を含むチャージポンプ回路１１０の作用により、時刻ｔ９から時刻ｔ１２にかけて電圧Ｖ_ＣＰ（従って電圧Ｖ_ＳＳ）が初期電圧Ｖ_ＩＮＴ２から電圧Ｖ_{ＳＳＥＮＤ}に向けて単調に上昇してゆく。電圧Ｖ_ＣＰの上昇過程で電圧Ｖ_ＣＰ（従って電圧Ｖ_ＳＳ）が電圧Ｖ_{ＳＳＥＮＤ}に達すると、スイッチ１３２がオフ且つスイッチ１３３がオンに切り替えられることで、電流源１３１の作用によりノード１３４の電位（従って電圧Ｖ_ＳＳ）が急峻に電圧Ｖ_ＲＥＧまで上昇する（図４参照）。

このように、ＳＳ回路１００は、ソフトスタート電圧Ｖ_ＳＳを出力する積分回路（１１８及び１１９）を有し、第１のソフトスタート制御では初期電圧Ｖ_ＩＮＴ１を積分回路に入力した状態で積分回路を動作させることによりソフトスタート電圧Ｖ_ＳＳを初期電圧Ｖ_ＩＮＴ１から時間経過とともに徐々に上昇させ、第２のソフトスタート制御では初期電圧Ｖ_ＩＮＴ２を積分回路に入力した状態で積分回路を動作させることによりソフトスタート電圧Ｖ_ＳＳを初期電圧Ｖ_ＩＮＴ２から時間経過とともに徐々に上昇させる。

また、初期電圧Ｖ_ＩＮＴ２が基準電圧Ｖ_ＲＥＦを元に設定されると上述したが、ＳＳ回路１９ｂ（例えばＳＳ回路１００）は、減電状態の検出後であって且つ第２のソフトスタート制御を行う前の帰還電圧Ｖ_ＦＢ（以下、参照帰還電圧Ｖ_{ＦＢ＿ＲＥＦ}と称する）に基づき、初期電圧Ｖ_ＩＮＴ２を設定しても良い。

第２のソフトスタート制御は信号ＤＲＯＰ＿ＤＥＴのダウンエッジを契機に開始されるが、ＳＳ回路１９ｂ（例えばＳＳ回路１００）は、信号ＤＲＯＰ＿ＤＥＴのダウンエッジが生じたタイミングにおける帰還電圧Ｖ_ＦＢを参照帰還電圧Ｖ_{ＦＢ＿ＲＥＦ}として取得して保持し（サンプリングして保持し）、参照帰還電圧Ｖ_{ＦＢ＿ＲＥＦ}を初期電圧Ｖ_ＩＮＴ２に設定する。その後に、信号ＤＲＯＰ＿ＤＥＴのダウンエッジを契機とする第２のソフトスタート制御が開始されるようにしても良い。この際、第２のソフトスタート制御の実行開始後、電圧Ｖ_ＣＰ（従って電圧Ｖ_ＳＳ）が電圧Ｖ_{ＳＳＥＮＤ}に達するまで、オペアンプ１１９の非反転入力端子への供給電圧は参照帰還電圧Ｖ_{ＦＢ＿ＲＥＦ}にて維持される。参照帰還電圧Ｖ_{ＦＢ＿ＲＥＦ}は第２のソフトスタート制御が開始される直前の出力電圧Ｖ_ＯＵＴの情報を有しているため、“Ｖ_ＩＮＴ２＝Ｖ_{ＦＢ＿ＲＥＦ}”とすることで、出力電圧Ｖ_ＯＵＴの低下状況に適合した適正なソフトスタート制御（オーバシュート等を起こしにくいソフトスタート制御）を行うことができる。

時刻ｔ１２より後において、時刻ｔ５及びｔ１０間における入力電圧Ｖ_ＩＮの変動と同様の変動が入力電圧Ｖ_ＩＮに再び生じた場合には、時刻ｔ６及びｔ１２間における上述の動作と同様の動作が実行される。以降も同様である。

＜＜第２実施例＞＞
第２実施例を説明する。第２実施例では第１実施例における動作を内部信号の状態も含めて説明する。第１実施例の記載は矛盾なき限り、第２実施例に適用される。図１４は第２実施例に係るＳＳ回路１００の構成を示す図である。図１４のＳＳ回路１００は図８のＳＳ回路１００と同一のものであるが、図１４では幾つかの内部信号が明示されている。図１５は第２実施例に係る動作のタイミングチャートである。図１５のタイミングチャートは図４のタイミングチャートに対して波形６２１～６２６を追加したものである。図１５の波形６１１～６１４は図４のそれらと同じものである。図１５において、波形６２１、６２２、６２３、６２４、６２５、６２６は、夫々、第２実施例に係る信号ＥＮ、ＣＬＫＳＴＯＰ、ＳＳ＿ＣＮＴ、ＳＳＥＮＤ、ＩＮＴ＿ＳＥＴ、ＰＬＵＰの波形である。

ＳＳ制御回路１７０は、出力回路１３０に対して信号ＰＬＵＰを供給し、クロック供給回路１５０に対して信号ＣＬＫＳＴＯＰを供給し、チャージポンプ回路１７０に対して信号ＥＮ及びＩＮＴ＿ＳＥＴを供給する。信号ＳＳ＿ＣＮＴ及びＳＳＥＮＤはＳＳ制御回路１７０内の信号であり、図１４では示されていない。信号ＥＮ、ＣＬＫＳＴＯＰ、ＳＳ＿ＣＮＴ、ＳＳＥＮＤ、ＩＮＴ＿ＳＥＴ及びＰＬＵＰは、夫々に、ハイレベル又はローレベルをとる二値信号であり、それらの信号のレベルは、時刻ｔ１から時刻ｔ２に至るまでに実行される初期シーケンス動作にて初期レベルに設定される。

信号ＥＮの初期レベルはローレベルである。チャージポンプ回路１１０は信号ＥＮのハイレベル期間においてのみ動作し、信号ＥＮのローレベル期間では停止する。

信号ＣＬＫＳＴＯＰの初期レベルはハイレベルである。クロック信号回路１５０は信号ＣＬＫＳＴＯＰのローレベル期間においてのみクロック信号ＣＬＫに同期した制御信号φ１及びφ２の生成及び出力を行う。信号ＣＬＫＳＴＯＰのハイレベル期間では制御信号φ１及びφ２がチャージポンプ回路１１０に供給されず、このとき、スイッチ１１５がオフで固定されることでノード１２３はハイインピーダンス状態となる。

信号ＳＳ＿ＣＮＴの初期レベルはローレベルである。信号ＳＳ＿ＣＮＴは“Ｖ_ＳＳ＞Ｖ_{ＳＳＥＮＤ}”の成立時にハイレベルを有し、“Ｖ_ＳＳ＞Ｖ_{ＳＳＥＮＤ}”の不成立時にローレベルを有する。尚、ここにおける不等号“＞”は“≧”であっても良い。

信号ＳＳＥＮＤの初期レベルはローレベルである。信号ＳＳＥＮＤがローレベルを有するときにおいて信号ＳＳ＿ＣＮＴにアップエッジが生じると、ＳＳ制御回路１７０は信号ＳＳＥＮＤのレベルをハイレベルに設定し、以後、信号ＳＳＥＮＤのレベルをハイレベルに維持する。

信号ＩＮＴ＿ＳＥＴの初期レベルはローレベルである。ＳＳ制御回路１７０は、信号ＤＲＯＰ＿ＤＥＴのアップエッジを契機に信号ＩＮＴ＿ＳＥＴにアップエッジを生じさせ、その後、信号ＳＳ＿ＣＮＴのアップエッジを契機に信号ＩＮＴ＿ＳＥＴにダウンエッジを生じさせる。電圧設定回路１２０は、信号ＩＮＴ＿ＳＥＴのローレベル期間においてオペアンプ１１９の非反転入力端子に初期電圧Ｖ_ＩＮＴ１を供給し、信号ＩＮＴ＿ＳＥＴのハイレベル期間においてオペアンプ１１９の非反転入力端子に初期電圧Ｖ_ＩＮＴ２を供給する。

信号ＰＬＵＰの初期レベルはハイレベルである（但しローレベルであっても良い）。信号ＰＬＵＰのローレベル期間においてスイッチ１３２がオン且つスイッチ１３３がオフに設定される。信号ＰＬＵＰのハイレベル期間においてスイッチ１３２がオフ且つスイッチ１３３がオンに設定される。尚、時刻ｔ２に至るまでは電流源１３１の動作が停止しており、電圧Ｖ_ＳＳが初期レベルである０Ｖに固定されているものとする。

上述の初期シーケンス動作が完了すると、時刻ｔ２にてＳＳ制御回路１７０は、信号ＥＮにアップエッジを発生させ且つ信号ＣＬＫＳＴＯＰ及びＰＬＵＰにダウンエッジを発生させる。これにより、時刻ｔ２からチャージポンプ回路１１０の動作が開始する。時刻ｔ２において信号ＩＮＴ＿ＳＥＴはローレベルを有するため、時刻ｔ２より電圧Ｖ_ＣＰが初期電圧Ｖ_ＩＮＴ１から上昇し、信号ＰＬＵＰがローレベルに維持される期間において電圧Ｖ_ＣＰが電圧Ｖ_ＳＳとして出力される。

時刻ｔ４にて電圧Ｖ_ＳＳが電圧Ｖ_{ＳＳＥＮＤ}に達することで、ＳＳ制御回路１７０は信号ＳＳ＿ＣＮＴにアップエッジを発生させる。また、時刻ｔ４における信号ＳＳ＿ＣＮＴのアップエッジを契機に、ＳＳ制御回路１７０は、信号ＥＮにダウンエッジを発生させ、且つ、信号ＣＬＫＳＴＯＰ、ＳＳＥＮＤ及びＰＬＵＰにアップエッジを発生させる。このため、時刻ｔ４にてチャージポンプ回路１１０の動作が停止する一方で、電流源１３１の作用により時刻ｔ４にて電圧Ｖ_ＳＳが電圧Ｖ_ＲＥＧに向けて上昇を開始し、その後、速やかに電圧Ｖ_ＲＥＧに達する。

時刻ｔ６にて信号ＤＲＯＰ＿ＤＥＴのアップエッジを契機に、ＳＳ制御回路１７０は信号ＳＳ及びＩＮＴ＿ＳＥＴにアップエッジを発生させる。信号ＩＮＴ＿ＳＥＴのアップエッジにより、オペアンプ１１０の非反転入力端子に供給される電圧が、時刻ｔ６にて初期電圧Ｖ_ＩＮＴ１から初期電圧Ｖ_ＩＮＴ２に切り替わる。

時刻ｔ９にて信号ＤＲＯＰ＿ＤＥＴのダウンエッジを契機に、ＳＳ制御回路１７０は信号ＣＬＫＳＴＯＰ及びＰＬＵＰにダウンエッジを発生させる。このため、時刻ｔ９からチャージポンプ回路１１０の動作が再び開始される。時刻ｔ９において信号ＩＮＴ＿ＳＥＴはハイレベルを有するため、時刻ｔ９にて電圧Ｖ_ＣＰが初期電圧Ｖ_ＩＮＴ２から上昇を開始し、信号ＰＬＵＰがローレベルに維持される期間において電圧Ｖ_ＣＰが電圧Ｖ_ＳＳとして出力される。また、時刻ｔ９を境に電圧Ｖ_ＳＳが電圧Ｖ_ＲＥＧから初期電圧Ｖ_ＩＮＴ２へと急峻に低下することに伴い、信号ＳＳ＿ＣＮＴにダウンエッジが生じる。

時刻ｔ１２にて電圧Ｖ_ＳＳが電圧Ｖ_{ＳＳＥＮＤ}に達することで、ＳＳ制御回路１７０は信号ＳＳ＿ＣＮＴにアップエッジを発生させる。ＳＳ制御回路１７０は信号ＩＮＴ＿ＳＥＴがハイレベルであるときに信号ＳＳ＿ＣＮＴにアップエッジが発生すると、信号ＳＳ＿ＣＮＴのアップエッジを契機に信号ＩＮＴ＿ＳＥＴにダウンエッジを発生させる（但し、信号ＩＮＴ＿ＳＥＴをハイレベルに維持させても構わない）。また、時刻ｔ１２における信号ＳＳ＿ＣＮＴのアップエッジを契機に、ＳＳ制御回路１７０は、信号ＥＮにダウンエッジを発生させ、且つ、信号ＣＬＫＳＴＯＰ及びＰＬＵＰにアップエッジを発生させる。このため、時刻ｔ１２にてチャージポンプ回路１１０の動作が停止する一方で、電流源１３１の作用により時刻ｔ１２にて電圧Ｖ_ＳＳが電圧Ｖ_ＲＥＧに向けて上昇を開始し、その後、速やかに電圧Ｖ_ＲＥＧに達する。

図１６に第２実施例に係るＳＳ回路１００の状態遷移図を示す。ＳＳ回路１００の状態は状態ＳＴ１～ＳＴ５の何れかとなる。まず、初期シーケンス動作の実行中においてＳＳ回路１００は状態ＳＴ１にある。状態ＳＴ１はシャットダウン状態に相当し、状態ＳＴ１においてチャージポンプ回路１１０内の各種のバイアス回路は動作停止状態にある。コンデンサ１１８に電荷が蓄積されている場合、状態ＳＴ１においてコンデンサ１１８の蓄積電荷が所定経路（図示せず）を通じて放電され、コンデンサ１１８の両端間電圧は０Ｖに設定される。信号ＥＮにアップエッジが生じることで状態ＳＴ１から状態ＳＴ２に遷移する。状態ＳＴ２において、チャージポンプ回路１１０内の各種のバイアス回路が起動し、以後、状態ＳＴ３～ＳＴ５では、それらのバイアス回路は継続動作する。

状態ＳＴ２にてバイアス回路が起動した後、信号ＩＮＴ＿ＳＥＴ及びＳＳＥＮＤの内、少なくとも一方がローレベルであれば、状態ＳＴ３に遷移し、信号ＩＮＴ＿ＳＥＴ及びＳＳＥＮＤが共にハイレベルであれば、状態ＳＴ４に遷移する。状態ＳＴ３ではオペアンプ１１９の非反転入力端子への供給電圧が初期電圧Ｖ_ＩＮＴ１に設定された後、状態ＳＴ５に遷移する。状態ＳＴ４ではオペアンプ１１９の非反転入力端子への供給電圧が初期電圧Ｖ_ＩＮＴ２に設定された後、状態ＳＴ５に遷移する。状態ＳＴ１～ＳＴ３では信号ＣＬＫＳＴＯＰがハイレベルに維持されており、状態ＳＴ３又はＳＴ４から状態ＳＴ５に遷移する過程で信号ＣＬＫＳＴＯＰがローレベルに切り替わる。

状態ＳＴ５においてチャージポンプ回路１１０による動作が行われる。即ち、ＳＳ回路１００が状態ＳＴ５にある期間がチャージポンプ動作期間である。また信号ＰＬＵＰは、状態ＳＴ１～ＳＴ４においてハイレベルを有し、状態ＳＴ５においてローレベルを有する。故に、状態ＳＴ３を経てから状態ＳＴ５に至る場合には、状態ＳＴ５にて電圧Ｖ_ＳＳが初期電圧Ｖ_ＩＮＴ１から徐々に上昇してゆく。状態ＳＴ４を経てから状態ＳＴ５に至る場合には、状態ＳＴ５にて電圧Ｖ_ＳＳが初期電圧Ｖ_ＩＮＴ２から徐々に上昇してゆく。状態ＳＴ５に至った後、信号ＳＳ＿ＣＮＴがローレベルである限り、ＳＳ回路１００の状態は状態ＳＴ５に維持される。信号ＳＳ＿ＣＮＴにアップエッジが生じるとＳＳ回路１００の状態は状態ＳＴ５から状態ＳＴ１に遷移し、状態ＳＴ５から状態ＳＴ１への遷移過程において信号ＥＮにダウンエッジが生じる。

＜＜第３実施例＞＞
第３実施例を説明する。図４を参照して説明したソフトスタート電圧Ｖ_ＳＳの変化特性、又は、それに類似した変化特性が得られる限り、ＳＳ回路１９ｂの構成は任意である。

例えば、図１７に示すＳＳ回路２００を図１のＳＳ回路１９ｂとして用いても良い。ＳＳ回路２００はコンデンサ２０１、電流源２０２、電圧設定回路２０３及びスイッチ２０４～スイッチ２０６を備える。コンデンサ２０１の第１端はノード２０７に接続される。電圧設定回路２０３はコンデンサ２０１の第２端に対し初期電圧Ｖ_ＩＮＴ１及びＶ_ＩＮＴ２の何れかを択一的に供給する。電流源２０２は電圧Ｖ_ＲＥＧの印加端とスイッチ２０４の第１端との間に設けられる。スイッチ２０４の第２端はノード２０７に接続される。スイッチ２０５はコンデンサ２０１に並列接続される。スイッチ２０６の第１端はノード２０７に接続され、スイッチ２０６の第２端はグランドに接続される。ＳＳ回路２００においてノード２０７に加わる電圧がソフトスタート電圧Ｖ_ＳＳである。電流源２０２はスイッチ２０４がオンであるときに限り、ノード２０７の電位を上昇させる定電流を電圧Ｖ_ＲＥＧの印加端からノード２０７に向けて供給する。但し、ノード２０７の電位上昇の上限は電圧Ｖ_ＲＥＧである。特に図示しないが、回路２０３並びにスイッチ２０４～２０６の各状態を制御する制御回路がＳＳ回路２００に内包される。

図４のタイミングチャートの例において、図１７のＳＳ回路２００がＳＳ回路１９ｂとして用いられることを想定し、ＳＳ回路２００の動作を説明する。時刻ｔ１から時刻ｔ２までは、スイッチ２０４がオフ且つスイッチ２０５及び２０６がオンとされ、回路２０３はコンデンサ２０１の第２端を開放状態とする。このため、時刻ｔ１から時刻ｔ２までは“Ｖ_ＳＳ＝０”であり、コンデンサ２０１の両端間電圧は０Ｖである。スイッチ２０６は時刻ｔ２にてオンからオフに切り替わり、以後、オフに維持される。

時刻ｔ２から時刻ｔ９までスイッチ２０４がオン且つスイッチ２０５がオフとされる。また、時刻ｔ２から時刻ｔ９までにおいて電圧設定回路２０３は初期電圧Ｖ_ＩＮＴ１をコンデンサ２０１の第２端に供給する。そうすると、時刻ｔ２より電流源２０２からの定電流にてコンデンサ２０１が充電されてゆくことで、ソフトスタート電圧Ｖ_ＳＳが初期電圧Ｖ_ＩＮＴ１より徐々に上昇してゆく。時刻ｔ４にてソフトスタート電圧Ｖ_ＳＳが電圧Ｖ_{ＳＳＥＮＤ}に達し、その後も、電圧Ｖ_ＲＥＧに達するまでソフトスタート電圧Ｖ_ＳＳが徐々に上昇してゆく。

時刻ｔ９における信号ＤＲＯＰ＿ＤＥＴのダウンエッジに応答してスイッチ２０４がオフとされ且つスイッチ２０５がオンとされる。スイッチ２０５のオンによりコンデンサ２０１の両端間電圧は０Ｖに戻る。信号ＤＲＯＰ＿ＤＥＴのダウンエッジを応答してスイッチ２０５がオンとされる時間は微小であり、速やかにスイッチ２０４がオン且つスイッチ２０５がオフに戻される。そうすると、実質的に時刻ｔ９から再び電流源２０２からの定電流によるコンデンサ２０１の充電が開始される。但し、信号ＤＲＯＰ＿ＤＥＴのダウンエッジに応答して電圧設定回路２０３はコンデンサ２０１の第２端に供給する電圧を初期電圧Ｖ_ＩＮＴ１から初期電圧Ｖ_ＩＮＴ２に切り替える。このため、実質的に時刻ｔ９より電流源２０２からの定電流にてコンデンサ２０１が充電されてゆくことで、ソフトスタート電圧Ｖ_ＳＳが初期電圧Ｖ_ＩＮＴ２より徐々に上昇してゆく。時刻ｔ１２にてソフトスタート電圧Ｖ_ＳＳが電圧Ｖ_{ＳＳＥＮＤ}に達し、その後も、電圧Ｖ_ＲＥＧに達するまでソフトスタート電圧Ｖ_ＳＳが徐々に上昇してゆく。

＜＜第４実施例＞＞
第４実施例を説明する。第４実施例では、上述した事項に対する補足事項又は変形技術等を説明する。

スイッチング電源装置１及び電源制御装置１０の構成は、ソフトスタート機能（入力電圧Ｖ_ＩＮの供給開始から出力電圧Ｖ_ＯＵＴを目標電圧Ｖ_ＴＧに向けて徐々に上昇させる機能）を有する構成であれば任意である。図１の構成では、コイル電流Ｉ_Ｌを参照した電流モード制御にて出力段ＭＭがスイッチング駆動されているが、本開示において電流モード制御の採用／不採用は任意である（従って出力段ＭＭのスイッチング駆動はコイル電流Ｉ_Ｌに基づくものでなくても良い）。

任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。

各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。

不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。

本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

本開示の一側面に係る電源制御装置は、入力電圧（Ｖ_ＩＮ）を降圧して出力電圧（Ｖ_ＯＵＴ）を生成するスイッチング電源装置（１）の出力段（ＭＭ）を制御する電源制御装置（１０）であって、前記出力電圧に応じた帰還電圧（Ｖ_ＦＢ）を対比電圧と比較し、前記帰還電圧及び前記対比電圧間の誤差に応じて制御信号を生成するよう構成されたスイッチング制御回路（ＳＷＣ）と、前記制御信号に基づき前記出力段をスイッチング駆動するよう構成されたドライバ（１７）と、を備え、前記スイッチング制御回路は、所定の基準電圧（Ｖ_ＲＥＦ）を前記対比電圧として用いて前記制御信号を生成する基本制御、又は、前記基準電圧よりも低い初期電圧から徐々に上昇するソフトスタート電圧（Ｖ_ＳＳ）を前記対比電圧として用いて前記制御信号を生成するソフトスタート制御を実行し、前記スイッチング制御回路は、前記電源制御装置に対する前記入力電圧の投入後、前記ソフトスタート制御を行い、前記ソフトスタート制御にて前記ソフトスタート電圧が前記基準電圧を超えると前記基本制御を実行し、前記スイッチング制御回路は、前記入力電圧が減電状態にあるかを検出する減電検出回路（２０）を有し、前記スイッチング制御回路は、前記ソフトスタート制御を経て前記基本制御を実行開始した後、前記減電状態の検出を経て前記減電状態が解消されたとき、再度、前記ソフトスタート制御を経てから前記基本制御を実行する構成（第１の構成）である。

これにより、減電状態からの復帰時における出力電圧のオーバシュート又はリンギングを抑制することができる。

上記第１の構成に係る電源制御装置において、前記減電状態は、前記入力電圧の低下を通じて前記入力電圧及び前記出力電圧間の比が所定の減電判定条件を満たす状態に相当し、前記減電検出回路は、前記入力電圧及び前記出力電圧間の比を示す電圧比情報に基づき前記入力電圧が前記減電状態にあるかを検出する構成（第２の構成）であっても良い。

上記第２の構成に係る電源制御装置において、前記減電検出回路は、前記入力電圧の低下を通じて前記入力電圧及び前記出力電圧間の比が前記減電判定条件を満たすとき、前記入力電圧が前記減電状態にあると検出し、その後、前記入力電圧の上昇を通じて前記入力電圧及び前記出力電圧間の比が所定の減電解消条件を満たすとき、前記減電状態が解消したと検出する構成（第３の構成）であっても良い。

上記第３の構成に係る電源制御装置において、前記出力電圧に対する前記入力電圧の比（Ｖ_ＩＮ／Ｖ_ＯＵＴ）が１より大きな閾値（ＴＨ１）を下回るとき、前記減電判定条件が満たされ、その後、前記出力電圧に対する前記入力電圧の比（Ｖ_ＩＮ／Ｖ_ＯＵＴ）が前記閾値又は前記閾値より大きな他の閾値（ＴＨ１＋ΔＨＹＳ１）を上回るとき、前記減電解消条件が満たされる構成（第４の構成）であっても良い。

上記第３の構成に係る電源制御装置において、前記入力電圧に対する前記出力電圧の比（Ｖ_ＯＵＴ／Ｖ_ＩＮ）が１より小さな閾値（ＴＨ２）を上回るとき、前記減電判定条件が満たされ、その後、前記入力電圧に対する前記出力電圧の比（Ｖ_ＯＵＴ／Ｖ_ＩＮ）が前記閾値又は前記閾値より小さな他の閾値（ＴＨ２－ΔＨＹＳ２）を下回るとき、前記減電解消条件が満たされる構成（第５の構成）であっても良い。

上記第２～第５の構成の何れかに係る電源制御装置において、前記入力電圧が加わる端子（ＩＮ）及び前記出力電圧が加わる端子（ＯＭ）を備え、前記減電検出回路は、前記入力電圧が加わる端子及び前記出力電圧が加わる端子への各印加電圧に基づき前記電圧比情報を取得する構成（第６の構成）であっても良い。

上記第２～第５の構成の何れかに係る電源制御装置において、前記入力電圧が加わる端子（ＩＮ）を備え、前記出力段は、前記入力電圧が加わる端子とスイッチノード（ＮＤ_ＳＷ）との間に設けられた出力素子（ＭＨ）と、前記スイッチノードと基準電位を有する基準電位端子との間に設けられた整流素子（ＭＬ）を有し、前記減電検出回路は、前記スイッチング駆動により前記スイッチノードに生じる電圧（Ｖ_ＳＷ）を平滑化することで前記出力電圧を推定し、推定結果と前記入力電圧が加わる端子への印加電圧とに基づき前記電圧比情報を取得する構成（第７の構成）であっても良い。

上記第１～第７の構成の何れかに係る電源制御装置において、前記スイッチング制御回路は、第１のソフトスタート制御を経て前記基本制御を実行開始した後、前記減電状態の検出を経て前記減電状態が解消されたとき、第２のソフトスタート制御を経てから前記基本制御を実行し、前記スイッチング制御回路は、前記第１のソフトスタート制御において前記ソフトスタート電圧を所定の第１初期電圧（Ｖ_ＩＮＴ１）から徐々に上昇させ、前記第２のソフトスタート制御において前記ソフトスタート電圧を前記第１初期電圧より高く且つ前記基準電圧より低い所定の第２初期電圧（Ｖ_ＩＮＴ２）から徐々に上昇させる構成（第８の構成）であっても良い。

上記第８の構成に係る電源制御装置において、前記スイッチング制御回路は、前記第１のソフトスタート制御における前記ソフトスタート電圧と前記第２のソフトスタート制御における前記ソフトスタート電圧を、共通のソフトスタート回路（１９ｂ）を用いて生成する構成（第９の構成）であっても良い。

これにより、第２のソフトスタート制御のための専用回路を設ける必要が無い。

上記第９の構成に係る電源制御装置において、前記ソフトスタート回路（１９ｂ、１００）は、前記ソフトスタート電圧を出力する積分回路（１１８、１１９）を有し、前記第１のソフトスタート制御では前記第１初期電圧を前記積分回路に入力した状態で前記積分回路を動作させることにより前記ソフトスタート電圧を前記第１初期電圧から徐々に上昇させ、前記第２のソフトスタート制御では前記第２初期電圧を前記積分回路に入力した状態で前記積分回路を動作させることにより前記ソフトスタート電圧を前記第２初期電圧から徐々に上昇させる構成（第１０の構成）であっても良い。

上記第１～第７の構成の何れかに係る電源制御装置において、前記スイッチング制御回路は、第１のソフトスタート制御を経て前記基本制御を実行開始した後、前記減電状態の検出を経て前記減電状態が解消されたとき、第２のソフトスタート制御を経てから前記基本制御を実行し、前記スイッチング制御回路は、前記第１のソフトスタート制御において前記ソフトスタート電圧を所定の第１初期電圧（Ｖ_ＩＮＴ１）から徐々に上昇させ、前記第２のソフトスタート制御において前記ソフトスタート電圧を前記第１初期電圧と異なる第２初期電圧（Ｖ_ＩＮＴ２）から徐々に上昇させ、前記スイッチング制御回路は、前記第１のソフトスタート制御を経て前記基本制御を実行開始した後、前記減電状態の検出を経て前記減電状態が解消されたとき、前記減電状態の検出後であって且つ前記前記第２のソフトスタート制御を行う前の前記帰還電圧（Ｖ_{ＦＢ＿ＲＥＦ}）に基づき、前記第２初期電圧を設定する構成（第１１の構成）であっても良い。

上記第１１の構成に係る電源制御装置において、前記スイッチング制御回路は、前記第１のソフトスタート制御における前記ソフトスタート電圧と前記第２のソフトスタート制御における前記ソフトスタート電圧を、共通のソフトスタート回路（１９ｂ）を用いて生成する構成（第１２の構成）であっても良い。

上記第１２の構成に係る電源制御装置において、前記ソフトスタート回路（１９ｂ、１００）は、前記ソフトスタート電圧を出力する積分回路（１１８、１１９）を有し、前記第１のソフトスタート制御では前記第１初期電圧を前記積分回路に入力した状態で前記積分回路を動作させることにより前記ソフトスタート電圧を前記第１初期電圧から徐々に上昇させ、前記第２のソフトスタート制御では前記第２初期電圧を前記積分回路に入力した状態で前記積分回路を動作させることにより前記ソフトスタート電圧を前記第２初期電圧から徐々に上昇させる構成（第１３の構成）であっても良い。

上記第１～第１３の構成の何れかに係る電源制御装置において、前記出力段は、前記入力電圧が加わる端子とスイッチノードとの間に設けられた出力素子（ＭＨ）と、前記スイッチノードと基準電位を有する基準電位端子との間に設けられた整流素子（ＭＬ）を有し、前記スイッチング駆動により前記スイッチノードに生じる電圧（Ｖ_ＳＷ）がコイル（Ｌ１）及びコンデンサ（Ｃ１）を用いて整流及び平滑化されることで前記出力電圧が生成される構成（第１４の構成）であっても良い。

１スイッチング電源装置
１０電源制御装置
１１エラーアンプ
１２位相補償回路
１３スロープ電圧生成回路
１４リセット信号生成回路
１４ａリセットコンパレータ
１５セット信号生成回路
１６ロジック回路
１７ドライバ
１８逆流検出回路
１９対比電圧供給回路
１９ａ基準電圧源
１９ｂＳＳ回路
２０減電検出回路
３０平滑化回路
Ｒ３１～Ｒ３３、１２ａ抵抗
Ｃ３１～Ｃ３３、１２ｂコンデンサ
ＳＷＣスイッチング制御回路
ＭＭ出力段
ＭＨ、ＭＬトランジスタ
ＶＳ電圧源
ＳＷ_ＩＮスイッチ
Ｌ１コイル
Ｃ０、Ｃ１コンデンサ
Ｒ１、Ｒ２帰還抵抗
ＬＤ負荷
ＩＮ入力端子
ＧＮＤグランド端子
ＦＢ帰還端子
ＳＷスイッチ端子
ＯＭ出力監視端子
ＯＵＴ出力端子
Ｖ_ＩＮ入力電圧
Ｖ_ＯＵＴ出力電圧
Ｉ_ＯＵＴ出力電流
Ｉ_Ｌコイル電流
Ｖ_ＦＢ帰還電圧
Ｖ_ＲＥＦ基準電圧
Ｖ_ＳＳソフトスタート電圧
Ｖ_{１１（＋）} 対比電圧
Ｖ_ＣＭＰ誤差電圧
Ｖ_ＳＬＰスロープ電圧
Ｖ_ＳＷスイッチ電圧
ＲＳＴ、ＳＥＴ信号
ＳＨ、ＳＬ制御信号
ＧＨ、ＧＬゲート信号
１００ＳＳ回路
１１０チャージポンプ回路
１１１、１１９オペアンプ
１１２～１１５スイッチ
１１６～１１８コンデンサ
１２０電圧設定回路
１３０出力回路
１３１電流源
１３２、１３２スイッチ
１５０クロック供給回路
１７０ＳＳ制御回路
Ｖ_ＩＮＴ１、Ｖ_ＩＮＴ２初期電圧
Ｖ_ＢＧ、Ｖ_ＣＰ、Ｖ_ＲＥＧ電圧
ＤＲＯＰ＿ＤＥＴ減電検出信号
ＥＮ、ＣＬＫＳＴＯＰ、ＳＳ＿ＣＮＴ、ＳＳＥＮＤ、ＩＮＴ＿ＳＥＴ、ＰＬＵＰ信号
２００ＳＳ回路
２０１コンデンサ
２０３電圧設定回路
２０４～２０６スイッチ

Claims

入力電圧を降圧して出力電圧を生成するスイッチング電源装置の出力段を制御する電源制御装置であって、
前記出力電圧に応じた帰還電圧を対比電圧と比較し、前記帰還電圧及び前記対比電圧間の誤差に応じて制御信号を生成するよう構成されたスイッチング制御回路と、
前記制御信号に基づき前記出力段をスイッチング駆動するよう構成されたドライバと、を備え、
前記スイッチング制御回路は、所定の基準電圧を前記対比電圧として用いて前記制御信号を生成する基本制御、又は、前記基準電圧よりも低い初期電圧から徐々に上昇するソフトスタート電圧を前記対比電圧として用いて前記制御信号を生成するソフトスタート制御を実行し、
前記スイッチング制御回路は、前記電源制御装置に対する前記入力電圧の投入後、前記ソフトスタート制御を行い、前記ソフトスタート制御にて前記ソフトスタート電圧が前記基準電圧を超えると前記基本制御を実行し、
前記スイッチング制御回路は、前記入力電圧が減電状態にあるかを検出する減電検出回路を有し、
前記スイッチング制御回路は、前記ソフトスタート制御を経て前記基本制御を実行開始した後、前記減電状態の検出を経て前記減電状態が解消されたとき、再度、前記ソフトスタート制御を経てから前記基本制御を実行する
、電源制御装置。
前記減電状態は、前記入力電圧の低下を通じて前記入力電圧及び前記出力電圧間の比が所定の減電判定条件を満たす状態に相当し、
前記減電検出回路は、前記入力電圧及び前記出力電圧間の比を示す電圧比情報に基づき前記入力電圧が前記減電状態にあるかを検出する
、請求項１に記載の電源制御装置。
前記減電検出回路は、前記入力電圧の低下を通じて前記入力電圧及び前記出力電圧間の比が前記減電判定条件を満たすとき、前記入力電圧が前記減電状態にあると検出し、その後、前記入力電圧の上昇を通じて前記入力電圧及び前記出力電圧間の比が所定の減電解消条件を満たすとき、前記減電状態が解消したと検出する
、請求項２に記載の電源制御装置。
前記出力電圧に対する前記入力電圧の比が１より大きな閾値を下回るとき、前記減電判定条件が満たされ、その後、前記出力電圧に対する前記入力電圧の比が前記閾値又は前記閾値より大きな他の閾値を上回るとき、前記減電解消条件が満たされる
、請求項３に記載の電源制御装置。
前記入力電圧に対する前記出力電圧の比が１より小さな閾値を上回るとき、前記減電判定条件が満たされ、その後、前記入力電圧に対する前記出力電圧の比が前記閾値又は前記閾値より小さな他の閾値を下回るとき、前記減電解消条件が満たされる
、請求項３に記載の電源制御装置。
前記入力電圧が加わる端子及び前記出力電圧が加わる端子を備え、
前記減電検出回路は、前記入力電圧が加わる端子及び前記出力電圧が加わる端子への各印加電圧に基づき前記電圧比情報を取得する
、請求項２に記載の電源制御装置。
前記入力電圧が加わる端子を備え、
前記出力段は、前記入力電圧が加わる端子とスイッチノードとの間に設けられた出力素子と、前記スイッチノードと基準電位を有する基準電位端子との間に設けられた整流素子を有し、
前記減電検出回路は、前記スイッチング駆動により前記スイッチノードに生じる電圧を平滑化することで前記出力電圧を推定し、推定結果と前記入力電圧が加わる端子への印加電圧とに基づき前記電圧比情報を取得する
、請求項２に記載の電源制御装置。
前記スイッチング制御回路は、第１のソフトスタート制御を経て前記基本制御を実行開始した後、前記減電状態の検出を経て前記減電状態が解消されたとき、第２のソフトスタート制御を経てから前記基本制御を実行し、
前記スイッチング制御回路は、前記第１のソフトスタート制御において前記ソフトスタート電圧を所定の第１初期電圧から徐々に上昇させ、前記第２のソフトスタート制御において前記ソフトスタート電圧を前記第１初期電圧より高く且つ前記基準電圧より低い所定の第２初期電圧から徐々に上昇させる
、請求項１～７の何れかに記載の電源制御装置。
前記スイッチング制御回路は、前記第１のソフトスタート制御における前記ソフトスタート電圧と前記第２のソフトスタート制御における前記ソフトスタート電圧を、共通のソフトスタート回路を用いて生成する
、請求項８に記載の電源制御装置。
前記ソフトスタート回路は、前記ソフトスタート電圧を出力する積分回路を有し、前記第１のソフトスタート制御では前記第１初期電圧を前記積分回路に入力した状態で前記積分回路を動作させることにより前記ソフトスタート電圧を前記第１初期電圧から徐々に上昇させ、前記第２のソフトスタート制御では前記第２初期電圧を前記積分回路に入力した状態で前記積分回路を動作させることにより前記ソフトスタート電圧を前記第２初期電圧から徐々に上昇させる
、請求項９に記載の電源制御装置。
前記スイッチング制御回路は、第１のソフトスタート制御を経て前記基本制御を実行開始した後、前記減電状態の検出を経て前記減電状態が解消されたとき、第２のソフトスタート制御を経てから前記基本制御を実行し、
前記スイッチング制御回路は、前記第１のソフトスタート制御において前記ソフトスタート電圧を所定の第１初期電圧から徐々に上昇させ、前記第２のソフトスタート制御において前記ソフトスタート電圧を前記第１初期電圧と異なる第２初期電圧から徐々に上昇させ、
前記スイッチング制御回路は、前記第１のソフトスタート制御を経て前記基本制御を実行開始した後、前記減電状態の検出を経て前記減電状態が解消されたとき、前記減電状態の検出後であって且つ前記前記第２のソフトスタート制御を行う前の前記帰還電圧に基づき、前記第２初期電圧を設定する
、請求項１～７の何れかに記載の電源制御装置。
前記スイッチング制御回路は、前記第１のソフトスタート制御における前記ソフトスタート電圧と前記第２のソフトスタート制御における前記ソフトスタート電圧を、共通のソフトスタート回路を用いて生成する
、請求項１１に記載の電源制御装置。
前記ソフトスタート回路は、前記ソフトスタート電圧を出力する積分回路を有し、前記第１のソフトスタート制御では前記第１初期電圧を前記積分回路に入力した状態で前記積分回路を動作させることにより前記ソフトスタート電圧を前記第１初期電圧から徐々に上昇させ、前記第２のソフトスタート制御では前記第２初期電圧を前記積分回路に入力した状態で前記積分回路を動作させることにより前記ソフトスタート電圧を前記第２初期電圧から徐々に上昇させる
、請求項１２に記載の電源制御装置。
前記出力段は、前記入力電圧が加わる端子とスイッチノードとの間に設けられた出力素子と、前記スイッチノードと基準電位を有する基準電位端子との間に設けられた整流素子を有し、
前記スイッチング駆動により前記スイッチノードに生じる電圧がコイル及びコンデンサを用いて整流及び平滑化されることで前記出力電圧が生成される
、請求項１～６の何れかに記載の電源制御装置。