JP2000321334A - 負荷状態検出装置 - Google Patents
負荷状態検出装置Info
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- JP2000321334A JP2000321334A JP11131446A JP13144699A JP2000321334A JP 2000321334 A JP2000321334 A JP 2000321334A JP 11131446 A JP11131446 A JP 11131446A JP 13144699 A JP13144699 A JP 13144699A JP 2000321334 A JP2000321334 A JP 2000321334A
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Abstract
(57)【要約】
【課題】高い電位に接続するハイサイド半導体素子によ
り一端を低い電位に接続する負荷に電力を供給する半導
体スイッチ回路で負荷の異常を検出する。 【解決手段】負荷４の両端の出力ＶOUT を検出するコン
パレータ８と入力Ｖ INがＯＮの時刻ｔ0 より時間Ｔを計
時するタイマ回路６１とを備える。コンパレータ８は、
時刻ｔ0 より時間Ｔ後の時刻ｔc 時点において、出力Ｖ
OU T を予め定めた電圧値と比較する。
り一端を低い電位に接続する負荷に電力を供給する半導
体スイッチ回路で負荷の異常を検出する。 【解決手段】負荷４の両端の出力ＶOUT を検出するコン
パレータ８と入力Ｖ INがＯＮの時刻ｔ0 より時間Ｔを計
時するタイマ回路６１とを備える。コンパレータ８は、
時刻ｔ0 より時間Ｔ後の時刻ｔc 時点において、出力Ｖ
OU T を予め定めた電圧値と比較する。
Description
【０００１】
【発明の属する技術分野】この発明は、一端を低い電位
に接続する負荷の高い電位側に接続する半導体素子（以
下、ハイサイド半導体素子と言う）のＯＮ、ＯＦＦによ
り電力を供給するシステムにおいて、負荷の異常状態を
検出する負荷状態検出装置に関する。
に接続する負荷の高い電位側に接続する半導体素子（以
下、ハイサイド半導体素子と言う）のＯＮ、ＯＦＦによ
り電力を供給するシステムにおいて、負荷の異常状態を
検出する負荷状態検出装置に関する。
【０００２】
【従来の技術】図５は、従来の負荷状態検出装置の構成
図である。負荷状態検出装置は、入力端子に接続する論
理回路６と、論理回路６からの出力を入力とし出力をハ
イサイド半導体素子である出力段ＭＯＳＦＥＴ２に供給
する駆動回路７と、電源端子１にドレインを接続し出力
端子にソースを接続する出力段ＭＯＳＦＥＴ２とにより
構成するスイッチング回路において、出力段ＭＯＳＦＥ
Ｔ２のドレインに一端を接続し出力段ＭＯＳＦＥＴ２の
ソースに他端を接続する定電流素子３と出力段ＭＯＳＦ
ＥＴ２のソースに第一の入力を接続し電源端子１４に第
二の入力を接続し論理回路６に出力を接続するコンパレ
ータ８とにより構成する。電源端子１は高い電位に接続
し、電源端子１４は低い電位に接続する。一端を低い電
位に接続する負荷の他の端子は出力端子に接続する。
図である。負荷状態検出装置は、入力端子に接続する論
理回路６と、論理回路６からの出力を入力とし出力をハ
イサイド半導体素子である出力段ＭＯＳＦＥＴ２に供給
する駆動回路７と、電源端子１にドレインを接続し出力
端子にソースを接続する出力段ＭＯＳＦＥＴ２とにより
構成するスイッチング回路において、出力段ＭＯＳＦＥ
Ｔ２のドレインに一端を接続し出力段ＭＯＳＦＥＴ２の
ソースに他端を接続する定電流素子３と出力段ＭＯＳＦ
ＥＴ２のソースに第一の入力を接続し電源端子１４に第
二の入力を接続し論理回路６に出力を接続するコンパレ
ータ８とにより構成する。電源端子１は高い電位に接続
し、電源端子１４は低い電位に接続する。一端を低い電
位に接続する負荷の他の端子は出力端子に接続する。
【０００３】図６は、図５において、入力端子に入力Ｖ
INを印加し出力段ＭＯＳＦＥＴ２がＯＮし負荷４の両端
に出力ＶOUT が印加される際の入力ＶINと出力ＶOUT と
の関係を示す。
INを印加し出力段ＭＯＳＦＥＴ２がＯＮし負荷４の両端
に出力ＶOUT が印加される際の入力ＶINと出力ＶOUT と
の関係を示す。
【０００４】以下、図６と図５とにより順を追って説明
する。定電流素子３は、常時、一定の電流ＩS を流す。
出力段ＭＯＳＦＥＴ２がＯＦＦの期間、負荷４にはこの
一定の電流ＩS が流れ、負荷４の抵抗値をＲとすれば、
負荷４の両端の電圧ＶOUT1はＶOUT1＝ＩS ×Ｒとなる。
する。定電流素子３は、常時、一定の電流ＩS を流す。
出力段ＭＯＳＦＥＴ２がＯＦＦの期間、負荷４にはこの
一定の電流ＩS が流れ、負荷４の抵抗値をＲとすれば、
負荷４の両端の電圧ＶOUT1はＶOUT1＝ＩS ×Ｒとなる。
【０００５】出力段ＭＯＳＦＥＴ２はＯＮとなると電流
ＩO を流す。出力段ＭＯＳＦＥＴ２がＯＮの期間、負荷
４にはこの一定の電流ＩS と電流Ｉ O が流れ、負荷４の
両端の電圧ＶOUT2はＶOUT2＝（ＩS ＋ＩO ）×Ｒとな
る。コンパレータ８は、出力段ＭＯＳＦＥＴ２がＯＦＦ
の期間、この電圧ＶOUT1と予め定める電圧との大小を比
較し負荷４の状態を検出する。
ＩO を流す。出力段ＭＯＳＦＥＴ２がＯＮの期間、負荷
４にはこの一定の電流ＩS と電流Ｉ O が流れ、負荷４の
両端の電圧ＶOUT2はＶOUT2＝（ＩS ＋ＩO ）×Ｒとな
る。コンパレータ８は、出力段ＭＯＳＦＥＴ２がＯＦＦ
の期間、この電圧ＶOUT1と予め定める電圧との大小を比
較し負荷４の状態を検出する。
【０００６】
【発明が解決しようとする課題】従来の負荷状態検出装
置は、出力段ＭＯＳＦＥＴ２がＯＦＦの期間、電圧ＶOU
T1により負荷４の状態を検出することが出来るが、出力
段ＭＯＳＦＥＴ２がＯＮの期間、電圧ＶOUT2が高い電位
と低い電位との電位差に略等しく抵抗値Ｒと無関係とな
るために、電圧ＶOUT2により負荷４の状態を検出するこ
とが出来ない。
置は、出力段ＭＯＳＦＥＴ２がＯＦＦの期間、電圧ＶOU
T1により負荷４の状態を検出することが出来るが、出力
段ＭＯＳＦＥＴ２がＯＮの期間、電圧ＶOUT2が高い電位
と低い電位との電位差に略等しく抵抗値Ｒと無関係とな
るために、電圧ＶOUT2により負荷４の状態を検出するこ
とが出来ない。
【０００７】本発明は上記の点にかんがみてなされたも
のであり、その目的は、出力段ＭＯＳＦＥＴ２がＯＮと
なる際、負荷４の状態を検出する負荷状態検出装置を提
供することにある。
のであり、その目的は、出力段ＭＯＳＦＥＴ２がＯＮと
なる際、負荷４の状態を検出する負荷状態検出装置を提
供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に第一の発明においては、半導体スイッチ素子の第一の
端子を高い電位に接続し、該半導体スイッチ素子の第二
の端子を負荷の一端に接続し、該負荷の他端を低い電位
に接続し、該負荷の両端の電圧を検出することにより該
負荷の状態を検出する負荷状態検出装置を設け、該半導
体スイッチ素子のＯＦＦ期間は該半導体スイッチ素子の
ゲート端子を前記低い電位にプルダウンするプルダウン
手段と、第一の入力を該半導体スイッチ素子の第二の端
子に接続し第二の入力を前記低い電位に接続する比較手
段と、該半導体スイッチ素子のＯＮ期間開始時点より定
められた時間を計時する計時手段とを備えるものとす
る。
に第一の発明においては、半導体スイッチ素子の第一の
端子を高い電位に接続し、該半導体スイッチ素子の第二
の端子を負荷の一端に接続し、該負荷の他端を低い電位
に接続し、該負荷の両端の電圧を検出することにより該
負荷の状態を検出する負荷状態検出装置を設け、該半導
体スイッチ素子のＯＦＦ期間は該半導体スイッチ素子の
ゲート端子を前記低い電位にプルダウンするプルダウン
手段と、第一の入力を該半導体スイッチ素子の第二の端
子に接続し第二の入力を前記低い電位に接続する比較手
段と、該半導体スイッチ素子のＯＮ期間開始時点より定
められた時間を計時する計時手段とを備えるものとす
る。
【０００９】第二の発明においては、第一の発明に記載
する負荷状態検出装置において、前記計時手段に代え
て、該比較手段の第二の入力を該半導体スイッチ素子の
第二の端子に接続し、入力を前記高い電位に接続し出力
を該比較手段の第一の入力に接続するフィルタ手段を備
えるものとする。
する負荷状態検出装置において、前記計時手段に代え
て、該比較手段の第二の入力を該半導体スイッチ素子の
第二の端子に接続し、入力を前記高い電位に接続し出力
を該比較手段の第一の入力に接続するフィルタ手段を備
えるものとする。
【００１０】
【発明の実施の形態】図１は、第一の発明による負荷状
態検出装置の構成図である。ハイサイド半導体素子であ
る出力段ＭＯＳＦＥＴ２は半導体スイッチ素子であり、
出力段ＭＯＳＦＥＴ２のドレインは高い電位の電源端子
１に接続し、出力段ＭＯＳＦＥＴ２のソースは出力端子
に接続し、出力段ＭＯＳＦＥＴ２のゲートは駆動回路７
の出力に接続する。
態検出装置の構成図である。ハイサイド半導体素子であ
る出力段ＭＯＳＦＥＴ２は半導体スイッチ素子であり、
出力段ＭＯＳＦＥＴ２のドレインは高い電位の電源端子
１に接続し、出力段ＭＯＳＦＥＴ２のソースは出力端子
に接続し、出力段ＭＯＳＦＥＴ２のゲートは駆動回路７
の出力に接続する。
【００１１】ゲートプルダウンＭＯＳＦＥＴ１３はプル
ダウン手段であり、ゲートプルダウンＭＯＳＦＥＴ１３
のドレインは出力段ＭＯＳＦＥＴ２のゲートに接続し、
ゲートプルダウンＭＯＳＦＥＴ１３のソースは低い電位
の電源端子１４に接続し、ゲートプルダウンＭＯＳＦＥ
Ｔ１３のゲートは論理回路６に接続する。
ダウン手段であり、ゲートプルダウンＭＯＳＦＥＴ１３
のドレインは出力段ＭＯＳＦＥＴ２のゲートに接続し、
ゲートプルダウンＭＯＳＦＥＴ１３のソースは低い電位
の電源端子１４に接続し、ゲートプルダウンＭＯＳＦＥ
Ｔ１３のゲートは論理回路６に接続する。
【００１２】コンパレータ８は比較手段であり、コンパ
レータ８の第一の入力は出力段ＭＯＳＦＥＴ２のソース
に接続し、コンパレータ８の第二の入力は電源端子１４
に接続し、コンパレータ８の出力は論理回路６に接続す
る。
レータ８の第一の入力は出力段ＭＯＳＦＥＴ２のソース
に接続し、コンパレータ８の第二の入力は電源端子１４
に接続し、コンパレータ８の出力は論理回路６に接続す
る。
【００１３】タイマ回路６１は計時手段である。出力段
ＭＯＳＦＥＴ２は素子内部にゲート抵抗１２とゲート・
ソース間容量（ＣGS）１８とが存在する。
ＭＯＳＦＥＴ２は素子内部にゲート抵抗１２とゲート・
ソース間容量（ＣGS）１８とが存在する。
【００１４】図２は、図１において、入力端子に入力Ｖ
INを印加し出力段ＭＯＳＦＥＴ２がＯＦＦからＯＮに変
化する際の入力ＶINと負荷４の両端の出力ＶOUT との関
係を示す。
INを印加し出力段ＭＯＳＦＥＴ２がＯＦＦからＯＮに変
化する際の入力ＶINと負荷４の両端の出力ＶOUT との関
係を示す。
【００１５】以下、図１と図２とにより順を追って説明
する。図２において、実線により描く曲線は、負荷４が
正常値における、出力ＶOUTの変化を示す。
する。図２において、実線により描く曲線は、負荷４が
正常値における、出力ＶOUTの変化を示す。
【００１６】入力ＶINがＯＦＦの状態の時、駆動回路７
がＯＮ信号を出力せず、ゲートプルダウンＭＯＳＦＥＴ
１３がＯＮとなり出力段ＭＯＳＦＥＴ２のゲートを電源
端子１４の電位にプルダウンする。出力段ＭＯＳＦＥＴ
２がＯＦＦの期間の出力ＶOU T は定電流素子３の電流Ｉ
S と負荷４とによるＶOUT1である。
がＯＮ信号を出力せず、ゲートプルダウンＭＯＳＦＥＴ
１３がＯＮとなり出力段ＭＯＳＦＥＴ２のゲートを電源
端子１４の電位にプルダウンする。出力段ＭＯＳＦＥＴ
２がＯＦＦの期間の出力ＶOU T は定電流素子３の電流Ｉ
S と負荷４とによるＶOUT1である。
【００１７】時刻ｔ0 に入力ＶINはＯＮとなり、駆動回
路７はＯＮ信号を出力し、ゲートプルダウンＭＯＳＦＥ
Ｔ１３はＯＦＦとなり、このＯＮ信号は出力段ＭＯＳＦ
ＥＴ２のゲートに印加する。
路７はＯＮ信号を出力し、ゲートプルダウンＭＯＳＦＥ
Ｔ１３はＯＦＦとなり、このＯＮ信号は出力段ＭＯＳＦ
ＥＴ２のゲートに印加する。
【００１８】このＯＮ信号により、ゲート抵抗１２⇒ゲ
ート・ソース間容量（ＣGS）１８⇒負荷４の経路でゲー
ト・ソース間容量（ＣGS）１８の充電電流が流れ、出力
ＶOU T は上昇する。
ート・ソース間容量（ＣGS）１８⇒負荷４の経路でゲー
ト・ソース間容量（ＣGS）１８の充電電流が流れ、出力
ＶOU T は上昇する。
【００１９】時刻ｔ1 を経過すると、ゲート・ソース間
容量（ＣGS）１８の充電電流の減少により、出力ＶOUT
は一旦減少する。時刻ｔ2 において、出力段ＭＯＳＦＥ
Ｔ２のゲート電位が出力段ＭＯＳＦＥＴ２のスレッショ
ルド電圧に達すると電流ＩO が流れ始めることにより、
出力ＶOU T は再び上昇する。
容量（ＣGS）１８の充電電流の減少により、出力ＶOUT
は一旦減少する。時刻ｔ2 において、出力段ＭＯＳＦＥ
Ｔ２のゲート電位が出力段ＭＯＳＦＥＴ２のスレッショ
ルド電圧に達すると電流ＩO が流れ始めることにより、
出力ＶOU T は再び上昇する。
【００２０】出力段ＭＯＳＦＥＴ２がＯＮの期間の出力
ＶOUT はＶOUT2となる。図２において、点線により描く
曲線は、負荷４が異常値（図２）においては、負荷イン
ピーダンス増大の場合を示す）における、出力ＶOUT の
変化を示す。入力ＶINがＯＦＦの時、出力段ＭＯＳＦＥ
Ｔ２がＯＦＦの期間の出力ＶOUT は定電流素子３の電流
ＩS と異常値の負荷４とによるＶOUT4である。
ＶOUT はＶOUT2となる。図２において、点線により描く
曲線は、負荷４が異常値（図２）においては、負荷イン
ピーダンス増大の場合を示す）における、出力ＶOUT の
変化を示す。入力ＶINがＯＦＦの時、出力段ＭＯＳＦＥ
Ｔ２がＯＦＦの期間の出力ＶOUT は定電流素子３の電流
ＩS と異常値の負荷４とによるＶOUT4である。
【００２１】時刻ｔ0 の入力ＶINのＯＮによるゲート抵
抗１２⇒ゲート・ソース間容量（Ｃ GS）１８⇒異常値の
負荷４の経路でゲート・ソース間容量（ＣGS）１８を流
れる充電電流は、負荷インピーダンス増大による時定数
増加により、減少する。よつて、出力段ＭＯＳＦＥＴ２
のゲート電位が出力段ＭＯＳＦＥＴ２のスレッショルド
電圧に達する時刻ｔ3 は遅れる。
抗１２⇒ゲート・ソース間容量（Ｃ GS）１８⇒異常値の
負荷４の経路でゲート・ソース間容量（ＣGS）１８を流
れる充電電流は、負荷インピーダンス増大による時定数
増加により、減少する。よつて、出力段ＭＯＳＦＥＴ２
のゲート電位が出力段ＭＯＳＦＥＴ２のスレッショルド
電圧に達する時刻ｔ3 は遅れる。
【００２２】出力段ＭＯＳＦＥＴ２がＯＮの期間の出力
ＶOUT は、負荷４が正常値の場合と同様に、ＶOUT2とな
る。予め定める時刻ｔc における出力ＶOUT は、それぞ
れ負荷４が正常値の場合はＶOUT3、負荷４が異常値の場
合はＶOUT5となり、図示例ではＶOUT3＞ＶOUT5となる。
ＶOUT は、負荷４が正常値の場合と同様に、ＶOUT2とな
る。予め定める時刻ｔc における出力ＶOUT は、それぞ
れ負荷４が正常値の場合はＶOUT3、負荷４が異常値の場
合はＶOUT5となり、図示例ではＶOUT3＞ＶOUT5となる。
【００２３】予め定める時刻ｔc は、入力ＶINがＯＮ時
点より計時を開始するタイマ回路６１に時間Ｔを設定す
ることにより、求める。以上述べた如くに、時刻ｔc に
おける出力ＶOUT を検出することにより、負荷状態検出
装置を構成する。
点より計時を開始するタイマ回路６１に時間Ｔを設定す
ることにより、求める。以上述べた如くに、時刻ｔc に
おける出力ＶOUT を検出することにより、負荷状態検出
装置を構成する。
【００２４】
【実施例】図３と図４とは、それぞれ第二の発明による
負荷状態検出装置の一実施例の構成図である。図３にお
いて、ハイサイド半導体素子である出力段ＭＯＳＦＥＴ
２は半導体スイッチ素子であり、出力段ＭＯＳＦＥＴ２
のドレインは高い電位の電源端子１に接続し、出力段Ｍ
ＯＳＦＥＴ２のソースは出力端子に接続し、出力段ＭＯ
ＳＦＥＴ２のゲートは駆動回路７の出力に接続する。
負荷状態検出装置の一実施例の構成図である。図３にお
いて、ハイサイド半導体素子である出力段ＭＯＳＦＥＴ
２は半導体スイッチ素子であり、出力段ＭＯＳＦＥＴ２
のドレインは高い電位の電源端子１に接続し、出力段Ｍ
ＯＳＦＥＴ２のソースは出力端子に接続し、出力段ＭＯ
ＳＦＥＴ２のゲートは駆動回路７の出力に接続する。
【００２５】図４において、ハイサイド半導体素子であ
る出力段ＩＧＢＴ２３は半導体スイッチ素子であり、出
力段ＩＧＢＴ２３のコレクタは高い電位の電源端子１に
接続し、出力段ＩＧＢＴ２３のエミッタは出力端子に接
続し、出力段ＩＧＢＴ２３のゲートは駆動回路７の出力
に接続する。
る出力段ＩＧＢＴ２３は半導体スイッチ素子であり、出
力段ＩＧＢＴ２３のコレクタは高い電位の電源端子１に
接続し、出力段ＩＧＢＴ２３のエミッタは出力端子に接
続し、出力段ＩＧＢＴ２３のゲートは駆動回路７の出力
に接続する。
【００２６】上記以外の構成は図３、及び図４とも同一
である。ゲートプルダウンＭＯＳＦＥＴ１３はプルダウ
ン手段であり、図３においてはゲートプルダウンＭＯＳ
ＦＥＴ１３のドレインは出力段ＭＯＳＦＥＴ２のゲート
に接続し、図４においてはゲートプルダウンＭＯＳＦＥ
Ｔ１３のドレインは出力段ＩＧＢＴ２３のゲートに接続
する。
である。ゲートプルダウンＭＯＳＦＥＴ１３はプルダウ
ン手段であり、図３においてはゲートプルダウンＭＯＳ
ＦＥＴ１３のドレインは出力段ＭＯＳＦＥＴ２のゲート
に接続し、図４においてはゲートプルダウンＭＯＳＦＥ
Ｔ１３のドレインは出力段ＩＧＢＴ２３のゲートに接続
する。
【００２７】ゲートプルダウンＭＯＳＦＥＴ１３のソー
スは電源端子１４に接続し、ゲートプルダウンＭＯＳＦ
ＥＴ１３のゲートは論理回路６に接続する。コンパレー
タ１９は比較手段であり、コンパレータ１９の第一の入
力はフィルタ２０の出力に接続する。
スは電源端子１４に接続し、ゲートプルダウンＭＯＳＦ
ＥＴ１３のゲートは論理回路６に接続する。コンパレー
タ１９は比較手段であり、コンパレータ１９の第一の入
力はフィルタ２０の出力に接続する。
【００２８】コンパレータ１９の第二の入力は、図３に
おいては出力段ＭＯＳＦＥＴ２のソースに接続し、図４
においては出力段ＩＧＢＴ２３のエミッタに接続する。
フィルタ２０は計時手段であり、フィルタ２０の入力は
電源端子１に接続する。
おいては出力段ＭＯＳＦＥＴ２のソースに接続し、図４
においては出力段ＩＧＢＴ２３のエミッタに接続する。
フィルタ２０は計時手段であり、フィルタ２０の入力は
電源端子１に接続する。
【００２９】図３の出力段ＭＯＳＦＥＴ２には素子内部
にゲート抵抗とゲート・ソース間容量とが存在し、図４
の出力段ＩＧＢＴ２３にはゲート抵抗とゲート・エミッ
タ間容量とが存在する。
にゲート抵抗とゲート・ソース間容量とが存在し、図４
の出力段ＩＧＢＴ２３にはゲート抵抗とゲート・エミッ
タ間容量とが存在する。
【００３０】図３、及び図４において、入力端子にＶIN
を印加し出力段ＭＯＳＦＥＴ２、又は出力段ＩＧＢＴ２
３がＯＦＦよりＯＮになる際の出力ＶOUT の変化は、既
に説明する通り、負荷４が正常値の場合は図２の実線に
より示す変化となり、負荷４が異常値の場合は図２の点
線により示す変化となる。
を印加し出力段ＭＯＳＦＥＴ２、又は出力段ＩＧＢＴ２
３がＯＦＦよりＯＮになる際の出力ＶOUT の変化は、既
に説明する通り、負荷４が正常値の場合は図２の実線に
より示す変化となり、負荷４が異常値の場合は図２の点
線により示す変化となる。
【００３１】フィルタ２０は時間遅れにより図２に図示
する時間Ｔを作成し、コンパレータ１９は、時刻ｔc に
おいて、出力ＶOUT を予め定める定める電圧値と比較
し、負荷状態を検出する。
する時間Ｔを作成し、コンパレータ１９は、時刻ｔc に
おいて、出力ＶOUT を予め定める定める電圧値と比較
し、負荷状態を検出する。
【００３２】
【発明の効果】本発明によれば、ハイサイド半導体素子
を用いる半導体スイッチ装置において、半導体スイッチ
がＯＮになる際、負荷の異常状態（特に、負荷開放状
態）を検出する事が出来る。
を用いる半導体スイッチ装置において、半導体スイッチ
がＯＮになる際、負荷の異常状態（特に、負荷開放状
態）を検出する事が出来る。
【図１】第一の発明による負荷状態検出装置の一実施例
の構成図
の構成図
【図２】図１の実施例の波形を示す図
【図３】第二の発明による負荷状態検出装置の一実施例
の構成図
の構成図
【図４】第二の発明による負荷状態検出装置の他の実施
例の構成図
例の構成図
【図５】従来の負荷状態検出装置の構成図
【図６】図５の従来例の波形を示す図
２ 出力段ＭＯＳＦＥＴ ３ 定電流素子 ４ 負荷 ６ 論理回路 ７ 駆動回路 ８、１９ コンパレータ １２ ゲート抵抗 １３ ゲートプルダウンＭＯＳＦＥＴ １８ ゲート・ソース間容量（ＣGS） ２０ フイルタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AE08 5G042 BB03 BB12 CC03 CC06 5J055 AX36 AX53 AX55 BX16 DX09 DX13 DX22 DX53 DX54 DX84 EX01 EX02 EX04 EX23 EY01 EY21 EZ03 EZ10 EZ14 EZ22 FX05 FX07 FX13 FX18 FX38 GX01 GX04 9A001 BB06 JJ45 KK37 LL05
Claims (2)
- 【請求項１】半導体スイッチ素子の第一の端子を高い電
位に接続し、該半導体スイッチ素子の第二の端子を負荷
の一端に接続し、該負荷の他の一端を低い電位に接続
し、該負荷の両端の電圧を検出することにより該負荷の
状態を検出する負荷状態検出装置を設け、 該半導体スイッチ素子のＯＦＦ期間は該半導体スイッチ
素子のゲート端子を前記低い電位にプルダウンするプル
ダウン手段と、 第一の入力を該半導体スイッチ素子の第二の端子に接続
し、第二の入力を前記低い電位に接続する比較手段と、 該半導体スイッチ素子のＯＮ期間開始時点より定められ
た時間を計時する計時手段とを備える、 ことを特徴とする負荷状態検出装置。 - 【請求項２】請求項１に記載の負荷状態検出装置に於い
て、 前記計時手段に換えて、該比較手段の第二の入力を該半
導体スイッチ素子の第二の端子に接続し、 入力を前記高い電位に接続し、出力を該比較手段の第一
の入力に接続するフィルタ手段を備える、 ことを特徴とする負荷状態検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131446A JP2000321334A (ja) | 1999-05-12 | 1999-05-12 | 負荷状態検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131446A JP2000321334A (ja) | 1999-05-12 | 1999-05-12 | 負荷状態検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000321334A true JP2000321334A (ja) | 2000-11-24 |
Family
ID=15058154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11131446A Pending JP2000321334A (ja) | 1999-05-12 | 1999-05-12 | 負荷状態検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000321334A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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