JP2007166734A - 電力変換装置 - Google Patents

Abstract

【課題】他相のパワーＭＯＳＦＥＴのターンオフによるサージ電圧には反応せず、自相のターンオフによるサージ電圧にのみ動作する半導体スイッチのゲート駆動回路を提供することを目的とする。
【構成】この発明は、第１及び第２の主端子と制御端子とを有するパワー半導体スイッチの直列接続体を複数段並列接続して構成されたブリッジ型電力変換装置において、上記パワー半導体スイッチの第１の主端子と制御端子との間に、前記パワー半導体スイッチがターンオフするときのみ前記パワー半導体スイッチの第１及び第２の主端子間の電圧を所定値に制限するゲート駆動回路を設けたことを特徴とする。
【選択図】図２

Description

この発明は、半導体スイッチング素子を用いた電力変換装置、特にバッテリなどの直流電力を多相交流電力に変換して回転電機を駆動するブリッジ型電力変換装置に関するものである。

半導体スイッチング素子を用いた電力変換装置において、オンしている半導体スイッチング素子の順方向（例えばＭＯＳＦＥＴであればドレインからソースの方向）に直流電源からの電流が流れている時に、その半導体スイッチング素子をオフさせて電流を遮断すると、電源ラインの寄生インダクタンスによってオフさせた半導体スイッチング素子の主端子間にサージ電圧が発生する。このサージ電圧が半導体スイッチング素子の耐圧を超えると素子破壊に至るため、これまで各種のサージ電圧抑制手段が提案されている。

従来のサージ電圧抑制手段の一例が特開平６−３２６５７９公報（特許文献１参照）に示されている。本手段においてはＭＯＳＦＥＴのドレイン端子とソース端子の間に発生するサージ電圧を所定の電圧に制限するために、ゲート駆動回路としてＭＯＳＦＥＴのゲート端子とドレイン端子との間に定電圧ダイオードと逆阻止ダイオードの直列回路が接続されている。ＭＯＳＦＥＴをオフ駆動し、負荷に流れていた電流が遮断されると、電源ラインの寄生インダクタンスにより、サージ電圧がＭＯＳＦＥＴのドレイン端子とソース端子の間に発生する。このサージ電圧が定電圧ダイオードの降伏電圧と逆阻止ダイオードの順方向電圧の和を超えると、ＭＯＳＦＥＴのドレインからゲートに電流が流れてＭＯＳＦＥＴをオンさせて、サージ電圧を所定の電圧に制限しながらＭＯＳＦＥＴに寄生インダクタンスのエネルギーを吸収させることができる。

しかしながら、上記した従来の半導体スイッチング素子のゲート駆動回路を多相ブリッジ型の電力変換装置において適用した場合、定電圧ダイオードの特性ばらつきによっては、各相の半導体スイッチのターンオフ時に消費される寄生インダクタンスのエネルギーが、特定の相の半導体スイッチング素子に集中してしまい、損失増大による過熱破壊に至る可能性がある。
また、各半導体スイッチング素子の損失が不均等になることにより、損失が最大となる半導体スイッチング素子に合わせて熱設計を行なう必要が生じるので、電力変換装置の放熱回路が大型化してしまい、小型、軽量化を追及する車両用としては逆行するという問題があった。

以下、車両用の電力変換装置に適用した図９〜１１の場合を例にとって、上記の従来技術の問題点を詳細に説明する。図９は、バッテリ９０の直流電力を電力変換装置７０によって３相の交流電力に変換してモータジェネレータ８０を駆動してエンジンを駆動したり、エンジン駆動に伴うモータジェネレータ８０の回転によって発生する３相の交流電力を電力変換装置７０によって整流して直流電力に変換したりするシステムの全体構成を示している。なお、Ｌｄｃはバッテリ９０と電力変換装置７０との間の直流電源ラインの配線による寄生インダクタンスを表している。

また、界磁回路やセンサ回路などは省略している。電力変換装置７０は、Ｎチャネル型のパワーＭＯＳＦＥＴ３０ａ〜３０ｆで構成された３相ブリッジ回路であり、高電圧側直流端子Ｐと低電圧側直流端子Ｎとの間にバッテリ９０が接続される。また、３相ブリッジの各相（Ｕ相、Ｖ相、Ｗ相）の中点に繋がる交流端子Ｕ、Ｖ、Ｗが、モータジェネレータ８０のＵ、Ｖ、Ｗのステータ巻線にそれぞれ接続される。パワーＭＯＳＦＥＴ５０ａ〜５０ｆにはゲート駆動回路３０ａ〜３０ｆが接続され、さらにその上流に制御回路４０が接続される。

図１０は図９のゲート駆動回路３０ａの内部回路を示したものであり、制御回路４０のオンオフ制御信号ＵＨに従ってゲートドライバ２０はゲート抵抗Ｒｇを介してパワーＭＯＳＦＥＴ５０ａを駆動する。また、パワーＭＯＳＦＥＴ５０ａのゲート端子とドレイン端子との間には定電圧ダイオードＺ１ａと逆阻止ダイオードＤ１の直列回路が接続されている。なお、図９の他のゲート駆動回路３０ｂ〜３０ｆの内部も図１０と同様の回路構成であり、それぞれの定電圧ダイオードをＺ１ｂ〜Ｚ１ｆとし、Ｖ相のゲート駆動回路３０ｃ、３０ｄの定電圧ダイオードＺ１ｃ、Ｚ１ｄの降伏電圧は他相の定電圧ダイオードＺ１ａ、Ｚ１ｂ、Ｚ１ｅ、Ｚ１ｆよりも数ボルト小さいとする。

図１１は、図９において制御回路４０から通電角１８０度の矩形波制御信号を出力し、モータジェネレータ８０に所定周波数の交流電力を与えて駆動した場合の動作波形を示している。ＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬは制御回路４０から出力される各パワーＭＯＳＦＥＴ５０ａ〜５０ｆのオンオフ制御信号であり、ハイがオン指令をローがオフ指令を示している。なお、制御信号のオンオフ切り替わりタイミングには短絡防止時間（デッドタイム）を設けている。Ｖｐｎは電力変換装置７０のＰ端子とＮ端子の間の電圧である。Ｖｇｓ（５０ａ）、Ｖｇｓ（５０ｂ）、Ｖｇｓ（５０ｃ）、Ｖｇｓ（５０ｄ）、Ｖｇｓ（５０ｅ）、Ｖｇｓ（５０ｆ）はそれぞれパワーＭＯＳＦＥＴ５０ａ〜５０ｆのゲート・ソース間電圧であり、中間電圧の区間は寄生インダクタンスＬｄｃによるサージ電圧を所定値に制限するようにゲート駆動回路３０ａ〜３０ｆが動作していることを示す。

次に図１１の動作について説明する。例えば、ＶＨのターンオフ指令に基づいてＶｇｓ（５０ｃ）が減少し、パワーＭＯＳＦＥＴ５０ｃがターンオフすると、パワーＭＯＳＦＥＴ５０ｃのドレイン・ソース間には寄生インダクタンスＬｄｃによるサージ電圧が発生し、Ｖｐｎにもほぼ同レベルのサージ電圧が発生する。そして、このサージ電圧がゲート駆動回路３０ｃの定電圧ダイオードＺ１ｃの降伏電圧と逆阻止ダイオードＤ１の順方向電圧の和を超えると、Ｖｇｓ（５０ｃ）はパワーＭＯＳＦＥＴ５０ｃのオンしきい値付近でゆっくりと減少して、サージ電圧をゲート駆動回路３０ｃの所定のレベルに制限しながら寄生インダクタンスＬｄｃのエネルギーをパワーＭＯＳＦＥＴ５０ｃで吸収する。すなわち、ターンオフしたパワーＭＯＳＦＥＴ５０ｃが寄生インダクタンスＬｄｃのエネルギーを吸収している。

ところが、ＵＬやＷＨのターンオフ指令に基づいてパワーＭＯＳＦＥＴ５０ｂ、５０ｅがターンオフしてＶｐｎにサージ電圧が発生すると、定電圧ダイオードの降伏電圧が低いＶ相の、オフしている側のパワーＭＯＳＦＥＴ５０ｃのゲート駆動回路３０ｃが、そのサージ電圧に真っ先に反応してしまう。その結果、Ｖｇｓ（５０ｃ）がパワーＭＯＳＦＥＴ５０ｃのオンしきい値付近まで上昇してオン状態となり、サージ電圧をゲート駆動回路３０ｃの所定のレベルに制限しながら寄生インダクタンスＬｄｃのエネルギーをパワーＭＯＳＦＥＴ５０ｃで吸収する。すなわち、ターンオフしたパワーＭＯＳＦＥＴ５０ｂ、５０ｅではなく、定電圧ダイオードの降伏電圧が低いゲート駆動回路３０ｃに制御されるＭＯＳＦＥＴ５０ｃが、寄生インダクタンスＬｄｃのエネルギーを吸収している。同様に、パワーＭＯＳＦＥＴ５０ｄは、パワーＭＯＳＦＥＴ５０ａ、５０ｄ、５０ｆのターンオフ時に消費する寄生インダクタンスＬｄｃのエネルギーを吸収している。

このように、ゲート駆動回路を構成する定電圧ダイオードの降伏電圧のばらつき具合によっては、自相のターンオフ時に消費される寄生インダクタンスＬｄｃのエネルギーだけでなく、他相のターンオフ時に消費される寄生インダクタンスＬｄｃのエネルギーまで、定電圧ダイオードの降伏電圧が低いゲート駆動回路に制御される特定相のパワーＭＯＳＦＥＴが全て吸収することが考えられ、その特定相のパワーＭＯＳＦＥＴが損失増大による過熱破壊に至る可能性がある。また、各半導体スイッチにおける損失が不均等になることにより、損失が最大となる半導体スイッチに合わせて熱設計を行なう必要が生じるので、電力変換装置の放熱回路が大型化してしまう。

特開平６−３２６５７９公報

この発明は、以上のような問題点を解決するためになされたもので、他相のパワーＭＯＳＦＥＴのターンオフによるサージ電圧には反応せず、自相のターンオフによるサージ電圧にのみ動作する半導体スイッチのゲート駆動回路を提供することを目的とする。

この発明は、第１及び第２の主端子と制御端子とを有するパワー半導体スイッチの直列接続体を複数段並列接続して構成されたブリッジ型電力変換装置において、上記パワー半導体スイッチの第１の主端子と制御端子との間に、前記パワー半導体スイッチがターンオフするときのみ前記パワー半導体スイッチの第１及び第２の主端子間の電圧を所定値に制限するゲート駆動回路を設けたものである。

各パワー半導体スイッチがターンオフする際に消費される直流電源ラインの寄生インダクタンスのエネルギーは、ターンオフしたパワー半導体スイッチによってのみ吸収されるので、各ゲート駆動回路の所定の制限電圧に相間のばらつきが存在しても、各パワー半導体スイッチは他相のターンオフによる損失が発生せず、損失集中により過熱破壊に至ることを防止することができる。また、損失の均一化によりパワー半導体スイッチ１つあたりの最大損失が小さくなるので、電力変換装置の放熱回路を小型化することができる。

実施の形態１．
以下、本発明の実施の形態について図面に基づいて説明する。なお、以下の説明では同一の部品は同一の符号で表記する。図１は本発明の第１の実施形態に係る半導体スイッチのゲート駆動回路とその周辺構成を示すブロック図であり、多相ブリッジ型の電力変換装置を構成する１つの半導体スイッチ部分を抜き出したものである。図中、半導体スイッチ５１はＮチャネル型のパワーＭＯＳＦＥＴであり（以下、パワーＭＯＳＦＥＴ５１とする）、制御回路４１との間に接続されるゲート駆動回路３１によってオンオフ駆動が行なわれる。

次にゲート駆動回路３１の内部構成について説明する。ゲートドライバ２１は、制御回路４１からのＧＮＤ電位を基準としたオンオフ制御信号をパワーＭＯＳＦＥＴ５１のソース端子を基準とした信号レベルに変換し、駆動力を増幅してゲート抵抗Ｒｇを介してパワーＭＯＳＦＥＴ５１のゲート端子とソース端子との間に電圧を供給してオンオフ駆動を行なう。また、パワーＭＯＳＦＥＴ５１のドレイン端子には定電圧ダイオードＺ１のカソード端子が、ゲート端子には逆阻止ダイオードＤ１のカソード端子が接続され、定電圧ダイオードＺ１のアノード端子と逆阻止ダイオードＤ１のアノード端子の間には、パワーＭＯＳＦＥＴ５１のゲート・ソース間電圧によって制御される半導体スイッチ回路１１が接続されている。

図２は図１に示した半導体スイッチ回路１１のブロックを具体的な回路素子で置き換えて示した回路図である。半導体スイッチ回路１１はＭＯＳＦＥＴＱ２とｐｎｐ型のトランジスタＱ１との多段構成からなり、出力段のトランジスタＱ１のエミッタ端子が定電圧ダイオードＺ１のアノード端子に、コレクタ端子が逆阻止ダイオードＤ１のアノード端子に接続されている。またトランジスタＱ１のベース端子には抵抗Ｒ１と抵抗Ｒ２が接続され、抵抗Ｒ１のもう一端はトランジスタＱ１のエミッタ端子に、抵抗Ｒ２のもう一端はＭＯＳＦＥＴＱ２のドレイン端子に接続されている。更に、ＭＯＳＦＥＴ Ｑ２のソース端子はパワーＭＯＳＦＥＴ５１のソース端子に、ゲート端子はパワーＭＯＳＦＥＴ５１のゲート端子に接続されている。なお、ＭＯＳＦＥＴＱ２のオンしきい値電圧（例えば１Ｖ）はパワーＭＯＳＦＥＴ５１のオンしきい値電圧（例えば４Ｖ）よりも小さい特性のものが選ばれている。

図３は、図２のゲート駆動回路３１によって駆動されるパワーＭＯＳＦＥＴ５１がオン状態からオフ状態に移るまでの各部の波形の一例を模式的に示したものである。Ｖｇｓ（５１）、Ｖｄｓ（５１）、Ｉｄ（５１）はそれぞれパワーＭＯＳＦＥＴ５１のゲート・ソース間の電圧、ドレイン・ソース間電圧、ドレイン電流を示している。また、Ｉｆ（Ｄ１）は逆阻止ダイオードの順方向電流、Ｖｇｓ（Ｑ２）はＭＯＳＦＥＴＱ２のゲート・ソース間電圧（＝Ｖｇｓ（５１））を示している。

次に本実施形態の動作について図３に示す区間別に説明する。
区間Ａ：制御回路４１からのオン指令に基づいてゲートドライバ２１がパワーＭＯＳＦＥＴ５１をオン駆動して、順方向（ドレインからソースの方向）の電流が図示しない直流電源から図示しない直流電源ラインの寄生インダクタンスＬｄｃを経由して流れている状態である。このときＭＯＳＦＥＴＱ２はオン状態であるが、Ｖｄｓ（５１）は定電圧ダイオードＺ１の降伏電圧（オンしきい値電圧）よりも十分小さいので、トランジスタＱ１は抵抗Ｒ１によりオフとなる。また、逆阻止ダイオードＤ１は半導体スイッチ回路１１に電流が流れるのを防止している。

区間Ｂ：制御回路４１からターンオフ指令が出力され、それに従ってゲートドライバ２１はオフ駆動をするのでＶｇｓ（５１）は低下を始めるが、オンしきい値付近の電圧に達するまではスイッチングは起こらない。
区間Ｃ：Ｖｇｓ（５１）がオンしきい値付近の電圧に達すると、パワーＭＯＳＦＥＴ５１のオン抵抗が急激に上昇するのに伴いＶｄｓ（５１）が上昇し、このときのＶｇｓ（５１）はミラー効果により減少率が急激に低下してほぼ横ばいの変化となる。
区間Ｄ：Ｖｄｓ（５１）が直流電源の電圧を越えるとＩｄ（５１）は減少を始める。そしてＶｄｓ（５１）にはＩｄ（５１）の減少速度と直流電源ラインの寄生インダクタンスＬｄｃの掛け算により決まるサージ電圧が発生する。

区間Ｅ：Ｖｄｓ（５１）のサージ電圧が、定電圧ダイオードＺ１の降伏電圧と逆阻止ダイオードＤ１の順方向電圧とその時点のＶｇｓ（５１）の和に達したとき、ＭＯＳＦＥＴＱ２は依然としてオン状態を保っている（ＭＯＳＦＥＴ Ｑ２のオンしきい値電圧はパワーＭＯＳＦＥＴ５１のオンしきい値電圧よりも小さいので）。そのため定電圧ダイオードＺ１の降伏電流がＭＯＳＦＥＴＱ２を介してトランジスタＱ１のベース電流が流れてトランジスタＱ１はオンとなり、パワーＭＯＳＦＥＴ５１のドレインからゲートにはＩｄ（５１）の減少率が一定になるようにＶｇｓ（５１）の減少率を調整するようなＩｆ（Ｄ１）が流れて平衡状態となる。その結果、直流電源ラインの寄生インダクタンスＬｄｃによるサージ電圧は、定電圧ダイオードＺ１の降伏電圧で決まる所定値に制限される。

区間Ｆ：Ｉｄ（５１）がゼロとなり、パワーＭＯＳＦＥＴ５１のターンオフによって消費される直流電源ラインの寄生インダクタンスのエネルギーが全てパワーＭＯＳＦＥＴ５１に吸収されると、パワーＭＯＳＦＥＴ５１は完全にオフ状態となる。このとき、Ｖｄｓ（５１）は直流電源の電圧に下がり定電圧ダイオードＺ１の降伏電圧を下回るのでＩｆ（Ｄ１）とトランジスタＱ１のベース電流はともにゼロとなり、トランジスタＱ１は抵抗Ｒ１によりオフとなる。その後、Ｖｇｓ（Ｑ２）が低下してオンしきい値を下回るとＭＯＳＦＥＴＱ２もオフ状態となる。

区間Ｇ：制御回路４１からのオフ信号に基づいてゲートドライバ２１はゲート抵抗Ｒｇを介してパワーＭＯＳＦＥＴ５１のオフ状態を維持している。また、ＭＯＳＦＥＴＱ２もゲートドライバ２１によりオフ状態が維持されるため、トランジスタＱ１も同じくオフ状態が維持される。従ってこの区間では、Ｖｄｓ（５１）が定電圧ダイオードＺ１の降伏電圧を超えたとしてもＩｆ（Ｄ１）が流れることはないため、パワーＭＯＳＦＥＴ５１をオンしてサージ電圧のエネルギーを吸収する動作は行なわれない。

次に、図２のゲート駆動回路３１を多相ブリッジ型の電力変換装置に適用した場合について説明する。図４は、バッテリ９１の直流電力を電力変換装置７１によって３相の交流電力に変換してモータジェネレータ８１を駆動したり、モータジェネレータ８１の回転により発生する３相の交流電力を電力変換装置７１によって整流して直流電力に変換したりするシステムの全体構成を示している。なお、Ｌｄｃはバッテリ９１と電力変換装置７１との間の直流電源ラインの配線による寄生インダクタンスを表している。また、界磁回路やセンサ回路などは省略している。電力変換装置７１は、Ｎチャネル型のパワーＭＯＳＦＥＴ５１ａ〜５１ｆで構成された３相ブリッジ回路であり、高電圧側直流端子Ｐと低電圧側直流端子Ｎとの間にバッテリ９１が接続される。

また、３相ブリッジの各相（Ｕ相、Ｖ相、Ｗ相）の中点に繋がる交流端子Ｕ、Ｖ、Ｗが、モータジェネレータ８１のＵ、Ｖ、Ｗのステータ巻線にそれぞれ接続される。また、Ｐ端子とＮ端子の間にはコンデンサ６１が接続されており、これはパワーＭＯＳＦＥＴ５１ａ〜５１ｆのターンオフ時に寄生インダクタンスＬｄｃのエネルギーを一旦吸収して発生するサージ電圧の立ち上がり速度を軽減するためであり、また、スイッチングによる高周波振動を抑制するための役割を担っている。パワーＭＯＳＦＥＴ５１ａ〜５１ｆにはゲート駆動回路３１ａ〜３１ｆが接続され、さらにその上流に制御回路４０が接続される。ここで、ゲート駆動回路３１ａ〜３１ｆの内部は図２のゲート駆動回路３１と同様の回路構成であり、それぞれの定電圧ダイオードをＺ１ａ〜Ｚ１ｆとし、Ｖ相のゲート駆動回路３１ｃ、３１ｄの定電圧ダイオードＺ１ｃ、Ｚ１ｄの降伏電圧は他相の定電圧ダイオードＺ１ａ、Ｚ１ｂ、Ｚ１ｅ、Ｚ１ｆよりも数ボルト小さいとする。

図５は、図４において制御回路４１から通電角１８０度の矩形波制御信号を出力し、モータジェネレータ８１に所定周波数の交流電力を与えて駆動した場合の動作波形を示している。ＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬは制御回路４１から出力される各パワーＭＯＳＦＥＴ５１ａ〜ｆのオンオフ制御信号であり、ハイがオン指令をローがオフ指令を示している。なお、制御信号のオンオフ切り替わりタイミングには短絡防止時間（デッドタイム）を設けている。Ｖｐｎは電力変換装置７１のＰ端子とＮ端子の間の電圧である。Ｖｇｓ（５１ａ）、Ｖｇｓ（５１ｂ）、Ｖｇｓ（５１ｃ）、Ｖｇｓ（５１ｄ）、Ｖｇｓ（５１ｅ）、Ｖｇｓ（５１ｆ）はそれぞれパワーＭＯＳＦＥＴ５１ａ〜５１ｆのゲート・ソース間電圧であり、中間電圧の区間は寄生インダクタンスＬｄｃによるサージ電圧を所定値に制限するようにゲート駆動回路３１ａ〜３１ｆが動作していることを示す。

次に図５の動作について説明する。ＶＨのターンオフ指令に基づいてＶｇｓ（５１ｃ）が減少し、パワーＭＯＳＦＥＴ５０ｃがターンオフすると、パワーＭＯＳＦＥＴ５１ｃのドレイン・ソース間には寄生インダクタンスＬｄｃによるサージ電圧が発生し、Ｖｐｎにもほぼ同レベルのサージ電圧が発生する。そして、このサージ電圧がゲート駆動回路３１ｃの定電圧ダイオードＺ１ｃの降伏電圧と逆阻止ダイオードＤ１の順方向電圧の和を超えると、Ｖｇｓ（５１ｃ）はパワーＭＯＳＦＥＴ５１ｃのオンしきい値付近でゆっくりと減少して、サージ電圧をゲート駆動回路３１ｃの所定のレベルに制限しながら寄生インダクタンスＬｄｃのエネルギーをパワーＭＯＳＦＥＴ５１ｃで吸収する。すなわち、ターンオフしたパワーＭＯＳＦＥＴ５１ｃが寄生インダクタンスＬｄｃのエネルギーを吸収している。

また、同様にパワーＭＯＳＦＥＴ５１ａ、５１ｂ、５１ｄ、５１ｅ、５１ｆのターンオフにおいても、それぞれのパワーＭＯＳＦＥＴを制御するゲート駆動回路の所定のレベルにサージ電圧を制限しながら、ターンオフしたパワーＭＯＳＦＥＴそのものが寄生インダクタンスＬｄｃのエネルギーを吸収している。なお、定電圧ダイオードの降伏電圧が低い他相のゲート駆動回路が存在するとしても、当該相のパワーＭＯＳＦＥＴ５１がオフであればそのゲート駆動回路を構成するＭＯＳＦＥＴＱ２もオフであるため、トランジスタＱ１が導通することがなく、従ってパワーＭＯＳＦＥＴ５１に印加されるサージ電圧が定電圧ダイオードの降伏電圧を超えても、当該相がオフであればサージ電圧に反応してオンすることはないが、定電圧ダイオードの降伏電圧を超えるサージ電圧自体はパワーＭＯＳＦＥＴ５１に印加される。

従って、図２のゲート駆動回路３１の構成とすることにより、ゲート駆動回路３１を構成する定電圧ダイオードＺ１の降伏電圧にばらつきがあっても、自相のターンオフ時に消費される寄生インダクタンスＬｄｃのエネルギーのみを吸収するので、パワーＭＯＳＦＥＴ５１ａ〜５１ｆにおける損失は均等になり、特定のパワーＭＯＳＦＥＴの損失が増大して過熱破壊に至るのを防止することができる。また、パワーＭＯＳＦＥＴ５１ａ〜５１ｆにおける損失が均等になることにより、電力変換装置を構成する半導体スイッチの中の最大損失が低下するので、電力変換装置の放熱回路を小型化することができる。
更に、ゲート駆動回路を構成する定電圧ダイオード素子Ｚ１と、逆阻止ダイオード素子Ｄ１と、半導体スイッチ回路１１とを上記のような接続関係とすることにより、直流電源電圧がどんなに高くても、定電圧ダイオード以外の素子はゲート制御電源の電圧（最大でも２０Ｖ以下）に対して耐圧を持った素子での構成が可能になり、またＰＮＰトランジスタのベース端子の制御にＭＯＳＦＥＴを用いることで、ゲート駆動電源の消費電流が小さくて済むので、耐圧が低く電力定格が小さい安価で小型の回路素子を用いて上記のゲート駆動回路を実現することができる。

実施の形態２．
図６は本発明の第２の実施形態に係る半導体スイッチのゲート駆動回路３２とその周辺構成を示すブロック図であり、多相ブリッジ型の電力変換装置を構成する１つの半導体スイッチ部分を抜き出したものである。また、図７は図６に示した半導体スイッチ回路１２のブロックを具体的な回路素子で置き換えて示した回路図である。第１の実施形態の図２との相違点は、ＭＯＳＦＥＴＱ３のゲート端子がパワーＭＯＳＦＥＴ５１のゲート端子に直接接続されているのではなく、抵抗Ｒ３を介してパワーＭＯＳＦＥＴ５１のゲート端子に接続され、またコンデンサＣ１を介してパワーＭＯＳＦＥＴ５１のソース端子に接続されている点である。なお、本実施例ではＭＯＳＦＥＴＱ３のオンしきい値電圧は、パワーＭＯＳＦＥＴ５１と同等もしくはそれ以下とする。

本実施例は、半導体スイッチのスイッチングによる高周波振動を抑制してＥＭＩノイズを低減する必要のある場合に有効であり、例えば図４のコンデンサ６１の容量をスイッチングする電流値に対して比較的大きな容量にした場合などにおいて特に有効である。その理由は、ターンオフ時には寄生インダクタンスＬｄｃのエネルギーがコンデンサ６１の方に一旦吸収されるためにサージ電圧の立ち上がりが緩やかになるため、第１の実施形態の図２のゲート駆動回路３１を適用した場合では、サージ電圧が制限したい所定値に達したときにはＭＯＳＦＥＴＱ２のゲート電圧Ｖｇｓ（Ｑ２）は既にオンしきい値を下回ってＱ２がオフしてしまい、ゲート駆動回路３１がサージ電圧を制限できなくなるケースが考えられるからである。

すなわち本実施例におけるゲート駆動回路３２の抵抗Ｒ３とコンデンサＣ１の役割は、パワーＭＯＳＦＥＴ５１のターンオフ時のゲート・ソース間電圧の低下に対するＭＯＳＦＥＴＱ３のゲート・ソース間電圧の遅延フィルタである。従って、抵抗Ｒ３とコンデンサＣ１によるフィルタ時定数は、いかなる動作条件においてもパワーＭＯＳＦＥＴ５１のターンオフ時のサージ電圧を所定値に制限しながら、寄生インダクタンスＬｄｃのエネルギーの吸収が完了するまでの間、ＭＯＳＦＥＴＱ３のオン状態を維持できる最低限の値に設定する。ここで最低限の値と説明したのは、パワーＭＯＳＦＥＴ５１のターンオフ完了後もＭＯＳＦＥＴ Ｑ３がいつまでもオンしていると、他相の半導体スイッチのターンオフによるサージ電圧に対して、従来例のゲート駆動回路での問題点と同じ現象になってしまうからである。なお、コンデンサＣ１はゲートドライバ２１の電源に対して容量負荷となるので、パワーＭＯＳＦＥＴ５１のゲート入力容量に対して無視できるほど十分小さい容量とし、抵抗Ｒ３の抵抗値を大きくすることでフィルタ時定数の調整を行なう。

図８は、図７のゲート駆動回路３２によって駆動されるパワーＭＯＳＦＥＴ５１がオン状態からオフ状態に移るまでの各部の波形の一例を模式的に示したものである。なお、ここでは電力変換装置のＰ端子とＮ端子の間にスイッチングする電流値に対して比較的大きな容量のコンデンサＣｐｎを備えているとする。Ｖｇｓ（５１）、Ｖｄｓ（５１）、Ｉｄ（５１）はそれぞれパワーＭＯＳＦＥＴ５１のゲート・ソース間の電圧、ドレイン・ソース間電圧、ドレイン電流を示している。また、Ｉｆ（Ｄ１）は逆阻止ダイオードの順方向電流、Ｖｇｓ（Ｑ３）はＭＯＳＦＥＴＱ３のゲート・ソース間電圧を示している。

次に本実施形態の動作について図８に示す区間別に説明する。
区間Ａ：制御回路４１からのオン指令に基づいてゲートドライバ２１がパワーＭＯＳＦＥＴ５１をオン駆動して、順方向（ドレインからソースの方向）の電流が図示しない直流電源から図示しない直流電源ラインの寄生インダクタンスＬｄｃを経由して流れている状態である。このときＭＯＳＦＥＴＱ３はオン状態であるが、Ｖｄｓ（５１）は定電圧ダイオードＺ１の降伏電圧よりも十分小さいので、トランジスタＱ１は抵抗Ｒ１によりオフとなる。また、逆阻止ダイオードＤ１は半導体スイッチ回路１２に電流が流れるのを防止している。

区間Ｂ：制御回路４１からオフ信号が出力され、それに従ってゲートドライバ２１はオフ駆動をするのでＶｇｓ（５１）は低下を始めるが、ゲートしきい値付近の電圧に達するまではスイッチングは起こらない。
区間Ｃ：Ｖｇｓ（５１）がオンしきい値付近の電圧に達すると、パワーＭＯＳＦＥＴ５１のオン抵抗が急激に上昇するのに伴いＶｄｓ（５１）が上昇し、このときのＶｇｓ（５１）はミラー効果により減少率が急激に低下してほぼ横ばいの変化となる。

区間Ｄ：Ｖｄｓ（５１）が直流電源の電圧を越えると寄生インダクタンスＬｄｃのエネルギーによる電流は一旦コンデンサＣｐｎに流れ込むため、Ｉｄ（５１）は急速に減少をしてパワーＭＯＳＦＥＴ５１は完全にオフ状態となり、Ｖｄｓ（５１）のサージ電圧波形はコンデンサ６１での寄生インダクタンスＬｄｃのエネルギー充電によるＰＮ間電圧とほぼ同じ波形となるので立ち上がりは鈍くなる（ただしここではコンデンサＣｐｎとブリッジ回路との間の寄生インダクタンスによるサージ電圧は無視できる程度であるとする）。

区間Ｅ：Ｖｄｓ（５１）のサージ電圧が、定電圧ダイオードＺ１の降伏電圧と逆阻止ダイオードＤ１の順方向電圧とその時点のＶｇｓ（５１）の和に達したとき、ＭＯＳＦＥＴＱ３は抵抗Ｒ３とコンデンサＣ１のゲート電圧変化の遅延フィルタにより依然としてオン状態を保っている。そのため定電圧ダイオードＺ１の降伏電流がトランジスタＱ１のベースに流れてトランジスタＱ１はオンとなり、パワーＭＯＳＦＥＴ５１のドレインからゲートにＩｆ（Ｄ１）が流れてパワーＭＯＳＦＥＴ５１が再オンしてＩｄ（５１）は再び上昇する。その後はＩｄ（５１）の減少率が一定になるようにＶｇｓ（５１）の減少率を調整するようなＩｆ（Ｄ１）が流れて平衡状態となる。その結果、直流電源ラインの寄生インダクタンスＬｄｃによるサージ電圧は、定電圧ダイオードＺ１の降伏電圧で決まる所定値に制限される。

区間Ｆ：Ｉｄ（５１）がゼロとなり、パワーＭＯＳＦＥＴ５１のターンオフによって消費される直流電源ラインの寄生インダクタンスのエネルギーが全てパワーＭＯＳＦＥＴ５１に吸収されると、パワーＭＯＳＦＥＴ５１は完全にオフ状態となる。このとき、Ｖｄｓ（５１）は直流電源の電圧に下がり定電圧ダイオードＺ１の降伏電圧を下回るのでＩｆ（Ｄ１）とトランジスタＱ１のベース電流はともにゼロとなり、トランジスタＱ１は抵抗Ｒ１によりオフとなる。その後、Ｖｇｓ（Ｑ３）は低下して、やがてＭＯＳＦＥＴＱ３もオフ状態となる。

区間Ｇ：制御回路４１からのオフ信号に基づいてゲートドライバ２１はゲート抵抗Ｒｇを介してパワーＭＯＳＦＥＴ５１のオフ状態を維持している。また、ＭＯＳＦＥＴＱ３もゲートドライバ２１によりオフ状態が維持されるため、トランジスタＱ１も同じくオフ状態が維持される。従ってこの区間では、Ｖｄｓ（５１）が定電圧ダイオードＺ１の降伏電圧を超えたとしてもＩｆ（Ｄ１）が流れることはないため、パワーＭＯＳＦＥＴ５１をオンしてサージ電圧のエネルギーを吸収する動作は行なわれない。

次に、図７のゲート駆動回路３２を多相ブリッジ型の電力変換装置に適用した場合について説明する。図４において、ゲート駆動回路３１ａ〜３１ｆの部分に図７のゲート駆動回路３２をそれぞれ適用し、実施の形態１と同様に制御回路４１から通電角１８０度の矩形波制御信号を出力してモータジェネレータ８１に所定周波数の交流電力を与えて駆動した場合においても、その動作波形は図５と同様となる。

以上述べたように、図７に示した本実施例のゲート駆動回路３２によれば、上記第１の実施形態で述べたと同一の効果を奏する他、ターンオフ時において、パワー半導体スイッチの制御端子の電圧がＭＯＳＦＥＴのオンしきい値を下回った後に、サージ電圧が所定の制限電圧まで達するようなｄＶ／ｄｔが鈍いサージ電圧が発生する電力変換装置（例えばＥＭＩ低減用にＰＮ間に比較的容量が大きいコンデンサを設けた電力変換装置など）でも、ＭＯＳＦＥＴのゲート電圧の変化を遅らせることでオン状態を維持して、確実に所定の電圧にサージ電圧を制限することができる。
また、付加される容量素子Ｃ１はゲート駆動電源に対して容量負荷となるので、パワー半導体スイッチのゲート入力容量よりも十分に小さい容量として、抵抗素子で時定数を調整することで、ゲート駆動電源の消費電流を小さくすることができる。

本発明の実施の形態１、２では、３相ブリッジ型の電力変換装置で説明を行なったが、本発明のゲート駆動回路はＨブリッジ型（２相ブリッジ）や４相以上のブリッジ型の電力変換装置に適用しても同様な効果が得られる。また、通電角１８０度の矩形波制御信号によるモータジェネレータの駆動を例に挙げたが、この制御手法に限定されるものではない。また、大電流を流す電力変換装置である場合には、パワーＭＯＳＦＥＴ５１を並列接続して用いても良い。また、電力変換装置の半導体スイッチとしてパワーＭＯＳＦＥＴを用いて説明したが、ＩＧＢＴなど他の電圧駆動型の半導体スイッチでも構わない。

また、トランジスタＱ１はｐｎｐ型のトランジスタとしたが、Ｐチャネル型のＭＯＳＦＥＴで代用しても構わなく、ＭＯＳＦＥＴＱ２やＭＯＳＦＥＴ Ｑ３もｎｐｎ型のトランジスタでも構わない。ただし、安価で且つゲート駆動電源の負荷低減を考えると、紹介した実施の形態が最も適した組み合わせとなる。また、ゲート抵抗Ｒｇの抵抗値を大きくすると、サージ電圧を所定値に制限する際にパワーＭＯＳＦＥＴ５１のドレインからゲートに流れる電流は小さくなるため、ゲート駆動回路の各素子に小さい電力定格のものを使用することができ、ゲート駆動回路の小型化が図れる。ただし、ゲート抵抗Ｒｇの抵抗値を大きくするとスイッチング損失が増大してしまうので、スイッチング損失の増大を許容できる範囲内でゲート抵抗Ｒｇの抵抗値はできるだけ大きくしておくことが最良と言える。

本発明の第１の実施形態に係る半導体スイッチのゲート駆動回路とその周辺構成を示すブロック図である。 図１の半導体スイッチ回路を具体的な回路素子に置き換えた回路図である。 図２のゲート駆動回路によって駆動されるパワーＭＯＳＦＥＴがオンからオフに移るまでの波形の一例である。 本発明の実施形態に係るモータジェネレータの３相駆動発電システムの全体構成図である。 図４においてモータジェネレータを駆動した場合の動作波形を示している。 本発明の第２の実施形態に係る半導体スイッチのゲート駆動回路とその周辺構成を示すブロック図である。 図６の半導体スイッチ回路を具体的な回路素子に置き換えた回路図である。 図７のゲート駆動回路によって駆動されるパワーＭＯＳＦＥＴがオンからオフに移るまでの波形の一例である。 従来例に係るモータジェネレータの駆動発電システムの全体構成図である。 図９のゲート駆動回路の内部構成を示す回路図である。 図９においてモータジェネレータを駆動した場合の動作波形を示している。

符号の説明

１１、１２ ・・・ 半導体スイッチ回路、 ２１ ・・・ ゲートドライバ、
３０ａ〜３０ｆ、３１、３１ａ〜３１ｆ、３２・・・ゲート駆動回路、
４０、４１ ・・・ 制御回路、
５０ａ〜５０ｆ、５１、５１ａ〜５１ｆ・・・ パワーＭＯＳＦＥＴ、
６１、Ｃ１ ・・・ コンデンサ、 ７０、７１ ・・・ 電力変換装置、
８０、８１ ・・・ モータジェネレータ、 ９０、９１ ・・・ バッテリ、
Ｌｄｃ ・・・ 寄生インダクタンス、 Ｒ１、Ｒ２、Ｒ３、Ｒｇ・・・ 抵抗、
Ｄ１ ・・・ 逆阻止ダイオード、 Ｚ１、Ｚ１ａ・・・ 定電圧ダイオード、
Ｑ１ ・・・ ｐｎｐ型トランジスタ、 Ｑ２、Ｑ３ ・・・Ｎチャネル型ＭＯＳＦＥＴ。

Claims (6)

1. 第１及び第２の主端子と制御端子とを有するパワー半導体スイッチの直列接続体を複数段並列接続して構成されたブリッジ型電力変換装置において、上記パワー半導体スイッチの第１の主端子と制御端子との間に、前記パワー半導体スイッチがターンオフするときのみ前記パワー半導体スイッチの第１及び第２の主端子間の電圧を所定値に制限するゲート駆動回路を設けたことを特徴とする電力変換装置。
2. 前記ゲート駆動回路は、前記パワー半導体スイッチの第１の主端子に接続された前記所定の制限電圧を調整する定電圧ダイオード素子と、前記パワー半導体スイッチの制御端子に接続された前記パワー半導体スイッチの制御端子から第１の主端子へ電流が流れるのを阻止する逆阻止ダイオード素子と、前記定電圧ダイオード素子と逆阻止ダイオード素子の間に接続される前記パワー半導体スイッチの制御端子の電圧によって制御される半導体スイッチ回路から構成されていることを特徴とする請求項１に記載の電力変換装置。
3. 前記半導体スイッチ回路の出力段スイッチはｐｎｐ型のトランジスタであり、前記トランジスタのベース端子は抵抗素子を介して前記パワー半導体スイッチの制御端子の電圧によってオンオフ制御されるＭＯＳＦＥＴのドレイン端子に接続されることを特徴とする請求項２に記載の電力変換装置。
4. 前記ＭＯＳＦＥＴのオンしきい値電圧は前記パワー半導体スイッチのオンしきい値電圧よりも小さく、前記ＭＯＳＦＥＴのゲート端子は前記パワー半導体スイッチの制御端子に直接接続されていることを特徴とする請求項３に記載の電力変換装置。
5. 前記ＭＯＳＦＥＴのゲート端子には抵抗素子と容量素子で構成されるフィルタ回路が接続され、前記フィルタ回路の時定数は前記パワー半導体スイッチのターンオフ時に消費する直流電源ラインの寄生インダクタンスのエネルギーを全て吸収するまでの期間、前記ＭＯＳＦＥＴのオン電圧を保つ時定数であることを特徴とする請求項３に記載の電力変換装置。
6. 前記容量素子は前記パワー半導体スイッチのゲート入力容量よりも十分に小さい容量である請求項５に記載の電力変換装置。

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