JPH06350425A - ローサイドドライバー段の遅れのコントロール回路及び方法 - Google Patents
ローサイドドライバー段の遅れのコントロール回路及び方法Info
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- JPH06350425A JPH06350425A JP6095882A JP9588294A JPH06350425A JP H06350425 A JPH06350425 A JP H06350425A JP 6095882 A JP6095882 A JP 6095882A JP 9588294 A JP9588294 A JP 9588294A JP H06350425 A JPH06350425 A JP H06350425A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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- H03K—PULSE TECHNIQUE
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 スイッチングの遅れを減少させ出力シグナル
のターンオンとターンオフの遅れを実質的に同一にでき
るコントロール回路を提供する。 【構成】 パワートランジスターの駆動ノードをチャー
ジする第１電流発振器Ｉ1 、該駆動ノードをディスチャ
ージする第２電流発振器Ｉ2 を含み、更に該ノードのデ
ィスチャージするための第３電流発振器Ｉ3 を有するコ
ントロール回路。第３電流発振器によるディスチャージ
をシグナルによりコントロールしてターンオフ遅れ時間
とターンオン遅れ時間を調節する。
のターンオンとターンオフの遅れを実質的に同一にでき
るコントロール回路を提供する。 【構成】 パワートランジスターの駆動ノードをチャー
ジする第１電流発振器Ｉ1 、該駆動ノードをディスチャ
ージする第２電流発振器Ｉ2 を含み、更に該ノードのデ
ィスチャージするための第３電流発振器Ｉ3 を有するコ
ントロール回路。第３電流発振器によるディスチャージ
をシグナルによりコントロールしてターンオフ遅れ時間
とターンオン遅れ時間を調節する。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチングの遅れを
減少させかつコントロールする手段を有しかつ出力シグ
ナルのターンオンとターンオフの遅れを実質的に同一に
する出力パワートランジスター（ローサイドドライバ
ー）用のコントロール回路に関する。
減少させかつコントロールする手段を有しかつ出力シグ
ナルのターンオンとターンオフの遅れを実質的に同一に
する出力パワートランジスター（ローサイドドライバ
ー）用のコントロール回路に関する。
【０００２】
【従来技術及びその問題点】多くのパワーＩＣｓはサプ
ライラインに接続された外部負荷（ローサイドドライバ
ー）を駆動することが要求される。製造技術が許容する
際は常にこれらのＩＣｓ中で共通して使用されるパワー
スイッチは、それが類似のパワー速度のバイポーラトラ
ンジスターと比較して多くの利点を有するため、集積Ｄ
ＭＯＳトランジスターである。ＤＭＯＳのゲートを駆動
することにより、そのドレーン電圧がつまりローサイド
ドライバー段の出力ノードの電圧（シグナル）がＶｄｓ
＝Ｒｄｓｏｎ×ＩｄとＶｄｓ＝Ｈ．Ｖ．の間で変化し、
ここでＩｄはパワートランジスターを通って流れる電流
であり、Ｈ．Ｖ．は外部負荷のサプライ電圧である。
ライラインに接続された外部負荷（ローサイドドライバ
ー）を駆動することが要求される。製造技術が許容する
際は常にこれらのＩＣｓ中で共通して使用されるパワー
スイッチは、それが類似のパワー速度のバイポーラトラ
ンジスターと比較して多くの利点を有するため、集積Ｄ
ＭＯＳトランジスターである。ＤＭＯＳのゲートを駆動
することにより、そのドレーン電圧がつまりローサイド
ドライバー段の出力ノードの電圧（シグナル）がＶｄｓ
＝Ｒｄｓｏｎ×ＩｄとＶｄｓ＝Ｈ．Ｖ．の間で変化し、
ここでＩｄはパワートランジスターを通って流れる電流
であり、Ｈ．Ｖ．は外部負荷のサプライ電圧である。
【０００３】それが導電しているときにパワートランジ
スターを通って消費される電力を最小にするためには、
そのＲｄｓｏｎを最小にすることが必要である。これ
は、約10Ｖ（過駆動電圧）に等しい良好に限定された量
だけパワートランジスターの接地されたソースポテンシ
ャルより高い電圧をゲートに加えることにより得られ
る。実際には頻繁に集積回路のサプライ電圧Ｖｃｃが導
電フェーズの間に出力パワートランジスターのゲートに
印加される。出力パワーＤＭＯＳトランジスターを駆動
するために通常使用されるコントロール回路が図１に概
略的に示されている。
スターを通って消費される電力を最小にするためには、
そのＲｄｓｏｎを最小にすることが必要である。これ
は、約10Ｖ（過駆動電圧）に等しい良好に限定された量
だけパワートランジスターの接地されたソースポテンシ
ャルより高い電圧をゲートに加えることにより得られ
る。実際には頻繁に集積回路のサプライ電圧Ｖｃｃが導
電フェーズの間に出力パワートランジスターのゲートに
印加される。出力パワーＤＭＯＳトランジスターを駆動
するために通常使用されるコントロール回路が図１に概
略的に示されている。
【０００４】互いに逆フェーズのスイッチングシグナル
Ｓ1 及びＳ2 により駆動される電流発振器Ｉ1 及びＩ2
はパワーＤＭＯＳの駆動ノード（ゲート）のキャパシタ
ンスをそれぞれチャージ及びディスチャージする機能を
有する。図２は、ターンオンフェーズ及びターンオフフ
ェーズの間のパワートランジスターのゲート及びドレー
ン電圧の時間ダイアグラムを示す。３種類の別個の特性
動作領域が両フェーズで見られる。前記特性の第１のゾ
ーンＩのターンオンの間、ゲート電圧はＶｇｓ＝０Ｖか
らＶｇｓ＝Ｖｔｈまで上昇する。この特性領域では、パ
ワートランジスターを通る電流の流れはなく、電流Ｉ1
はゲートキャパシタンスＣｇｓ＋Ｃｇｄをチャージす
る。
Ｓ1 及びＳ2 により駆動される電流発振器Ｉ1 及びＩ2
はパワーＤＭＯＳの駆動ノード（ゲート）のキャパシタ
ンスをそれぞれチャージ及びディスチャージする機能を
有する。図２は、ターンオンフェーズ及びターンオフフ
ェーズの間のパワートランジスターのゲート及びドレー
ン電圧の時間ダイアグラムを示す。３種類の別個の特性
動作領域が両フェーズで見られる。前記特性の第１のゾ
ーンＩのターンオンの間、ゲート電圧はＶｇｓ＝０Ｖか
らＶｇｓ＝Ｖｔｈまで上昇する。この特性領域では、パ
ワートランジスターを通る電流の流れはなく、電流Ｉ1
はゲートキャパシタンスＣｇｓ＋Ｃｇｄをチャージす
る。
【０００５】前記第２の特性領域IIでは、出力パワート
ランジスターが通電を開始し、そのドレーン電圧がＶｄ
ｓ＝Ｈ．Ｖ．からＶｄｓ＝Ｖｏｎ＝Ｒｄｓｏｎ×Ｉｄへ
降下し、電流Ｉ1 はこのフェーズではＣｇｓ＋Ｃｇｄ
（ΔＶｄｓ／ΔＶｇｓ）で与えられるゲートキャパシタ
ンスをチャージし続け、ここでＣｇｄ（ΔＶｄｓ／ΔＶ
ｇｓ）は所謂ミラー効果に起因するものである。飽和ゾ
ーンとしても参照されるこの特性ゾーンでは、ミラー効
果に起因する入力キャパシタンスへの寄与がトランジス
ターのゲートとソース間の物理的キャパシタンスＣｇｓ
に対して優勢である。
ランジスターが通電を開始し、そのドレーン電圧がＶｄ
ｓ＝Ｈ．Ｖ．からＶｄｓ＝Ｖｏｎ＝Ｒｄｓｏｎ×Ｉｄへ
降下し、電流Ｉ1 はこのフェーズではＣｇｓ＋Ｃｇｄ
（ΔＶｄｓ／ΔＶｇｓ）で与えられるゲートキャパシタ
ンスをチャージし続け、ここでＣｇｄ（ΔＶｄｓ／ΔＶ
ｇｓ）は所謂ミラー効果に起因するものである。飽和ゾ
ーンとしても参照されるこの特性ゾーンでは、ミラー効
果に起因する入力キャパシタンスへの寄与がトランジス
ターのゲートとソース間の物理的キャパシタンスＣｇｓ
に対して優勢である。
【０００６】「トリオード動作」ゾーンとしても知られ
る第３ゾーンIII では、出力パワートランジスターは完
全にオンであり、その入力キャパシタンスは最大駆動電
圧（Ｖｃｃ）まで完全にチャージされる。この領域で
は、ドレーン電圧Ｖｄｓは大きくは変化しない。Ｖｃｃ
はパワートランジスターのＲｄｓｏｎを最小にする役割
を果たす過駆動電圧を表す。その間にトランジスターが
特性曲線の第２ゾーンIIで機能するインターバルは出力
トランジスターのドレーンノードに存在する出力シグナ
ルの所謂降下時間（Ｔｆ）を決定し、他方トランジスタ
ーが特性曲線の第１ゾーンＩで機能するインターバルは
入力シグナルとして参照される所謂ターンオン遅れ時間
を限定する。
る第３ゾーンIII では、出力パワートランジスターは完
全にオンであり、その入力キャパシタンスは最大駆動電
圧（Ｖｃｃ）まで完全にチャージされる。この領域で
は、ドレーン電圧Ｖｄｓは大きくは変化しない。Ｖｃｃ
はパワートランジスターのＲｄｓｏｎを最小にする役割
を果たす過駆動電圧を表す。その間にトランジスターが
特性曲線の第２ゾーンIIで機能するインターバルは出力
トランジスターのドレーンノードに存在する出力シグナ
ルの所謂降下時間（Ｔｆ）を決定し、他方トランジスタ
ーが特性曲線の第１ゾーンＩで機能するインターバルは
入力シグナルとして参照される所謂ターンオン遅れ時間
を限定する。
【０００７】「ターンオフ」フェーズの出力ＤＭＯＳの
挙動は「ターンオン」フェーズ間のその挙動に類似して
いる。つまりゲートキャパシタンスが３個の別個のフェ
ーズを通してディスチャージする。パワーＤＭＯＳのス
イッチングフェーズの定性的な分析から、Ｉ1 ＝Ｉ2 で
あると上昇時間は降下時間に等しく、駆動（入力）シグ
ナルとして参照されるターンオフとターンオンの遅れは
互いに異なっていることが明らかである。
挙動は「ターンオン」フェーズ間のその挙動に類似して
いる。つまりゲートキャパシタンスが３個の別個のフェ
ーズを通してディスチャージする。パワーＤＭＯＳのス
イッチングフェーズの定性的な分析から、Ｉ1 ＝Ｉ2 で
あると上昇時間は降下時間に等しく、駆動（入力）シグ
ナルとして参照されるターンオフとターンオンの遅れは
互いに異なっていることが明らかである。
【０００８】これは次のように説明できる。つまりＤＭ
ＯＳをオフ状態（飽和ゾーンIIの開始時に）に導くため
にはゲート電圧の変化はΔＶｇｓ1 ＝Ｖｔｈであり、一
方所謂「トリオード」動作ゾーンをミラー効果が起こる
ゾーンまで移すためには、ゲート電圧の変化はΔＶｇｓ
2 ＝（Ｖｃｃ−Ｖｇｓｏｎ）であり、ここでＶｇｓｏｎ
はＤＭＯＳが完全にオンになると考えられるゲート電圧
である。ΔＶｇｓ2 ＞ΔＶｇｓ1 とすることにより発振
器Ｉ1 及びＩ2 が同じ値を有するとすると、ターンオフ
遅れ時間はターンオン遅れ時間より大きくなる。回路の
多くの実用的な用途において、出力パワートランジスタ
ーの出力シグナルがつまりドレーン電圧（Ｖｄｓ）が駆
動シグナルの「長さ２」と同一の「長さ」を有してい
る。これは両条件Ｔｒ＝Ｔｆ及びＴｐｈｌ＝Ｔｐｌｈが
同時に起こることが必要である。
ＯＳをオフ状態（飽和ゾーンIIの開始時に）に導くため
にはゲート電圧の変化はΔＶｇｓ1 ＝Ｖｔｈであり、一
方所謂「トリオード」動作ゾーンをミラー効果が起こる
ゾーンまで移すためには、ゲート電圧の変化はΔＶｇｓ
2 ＝（Ｖｃｃ−Ｖｇｓｏｎ）であり、ここでＶｇｓｏｎ
はＤＭＯＳが完全にオンになると考えられるゲート電圧
である。ΔＶｇｓ2 ＞ΔＶｇｓ1 とすることにより発振
器Ｉ1 及びＩ2 が同じ値を有するとすると、ターンオフ
遅れ時間はターンオン遅れ時間より大きくなる。回路の
多くの実用的な用途において、出力パワートランジスタ
ーの出力シグナルがつまりドレーン電圧（Ｖｄｓ）が駆
動シグナルの「長さ２」と同一の「長さ」を有してい
る。これは両条件Ｔｒ＝Ｔｆ及びＴｐｈｌ＝Ｔｐｌｈが
同時に起こることが必要である。
【０００９】
【発明の構成】本発明の主目的は、上昇及び降下時間だ
けでなくスイッチング遅れをコントロールすることを許
容する出力パワートランジスター用の駆動回路を提供す
ることである。本発明は特に遅れ時間を最小にしかつ対
称とすることを意図している。この目的は本発明のドラ
イバー回路により十分に達成され、本発明は、第３のシ
グナルにより駆動される補助の第３の電流発振器を使用
して、ディスチャージプロセスの第１フェーズの間及び
出力パワートランジスターが飽和状態近くに達するま
で、出力パワートランジスターの駆動ノードキャパシタ
ンスの付加的なディスチャージ電流を与えることを特徴
としている。これにより第３のつまり補助電流発振器の
作用（時間的に制限されている）を通して上昇時間及び
降下時間のコントロールを保持しかつ望ましくは変化せ
ず互いに同一のまま維持し（この目的のために同一の電
流発振器Ｉ1 ＝Ｉ2 を使用することにより）、ターンオ
フ遅れ（Ｔｐｌｈ）は効果的にコントロールされかつ最
終的にターンオン遅れ時間（Ｔｐｈｌ）と等しくされ
る。
けでなくスイッチング遅れをコントロールすることを許
容する出力パワートランジスター用の駆動回路を提供す
ることである。本発明は特に遅れ時間を最小にしかつ対
称とすることを意図している。この目的は本発明のドラ
イバー回路により十分に達成され、本発明は、第３のシ
グナルにより駆動される補助の第３の電流発振器を使用
して、ディスチャージプロセスの第１フェーズの間及び
出力パワートランジスターが飽和状態近くに達するま
で、出力パワートランジスターの駆動ノードキャパシタ
ンスの付加的なディスチャージ電流を与えることを特徴
としている。これにより第３のつまり補助電流発振器の
作用（時間的に制限されている）を通して上昇時間及び
降下時間のコントロールを保持しかつ望ましくは変化せ
ず互いに同一のまま維持し（この目的のために同一の電
流発振器Ｉ1 ＝Ｉ2 を使用することにより）、ターンオ
フ遅れ（Ｔｐｌｈ）は効果的にコントロールされかつ最
終的にターンオン遅れ時間（Ｔｐｈｌ）と等しくされ
る。
【００１０】添付図面を参照しながら行う引き続く本発
明の重要な態様の説明により本発明は更に良好に理解さ
れるであろう。図１は既述の通り、従来技術による駆動
回路の機能的ダイアグラムである。図２は図１に示した
駆動回路の場合のターンオフフェーズ及びターンオンフ
ェーズの間の出力パワートランジスターのドレーン／ソ
ース及びゲート／ソース電圧の時間ダイアグラムであ
る。図３は本発明による駆動回路の機能的ダイアグラム
である。図４は本発明の駆動回路により得られる出力パ
ワートランジスターのドレーン／ソース及びゲート／ソ
ース電圧の時間ダイアグラムである。図５は本発明の第
１の態様による駆動回路のダイアグラムである。図６は
本発明の駆動回路の第２の態様の回路ダイアグラムであ
る。
明の重要な態様の説明により本発明は更に良好に理解さ
れるであろう。図１は既述の通り、従来技術による駆動
回路の機能的ダイアグラムである。図２は図１に示した
駆動回路の場合のターンオフフェーズ及びターンオンフ
ェーズの間の出力パワートランジスターのドレーン／ソ
ース及びゲート／ソース電圧の時間ダイアグラムであ
る。図３は本発明による駆動回路の機能的ダイアグラム
である。図４は本発明の駆動回路により得られる出力パ
ワートランジスターのドレーン／ソース及びゲート／ソ
ース電圧の時間ダイアグラムである。図５は本発明の第
１の態様による駆動回路のダイアグラムである。図６は
本発明の駆動回路の第２の態様の回路ダイアグラムであ
る。
【００１１】本発明に従って形成された駆動回路の基本
的ダイアグラムが図３に概略的に示されている。本発明
では、駆動回路に第３のスイッチングシグナルＳ3 によ
りコントロールされる第３の定電流発振器Ｉ3 が設置さ
れている。基本的に本発明は、所望時間（Ｔｐｌｈ）中
にパワーＤＭＯＳのゲートキャパシタンスをディスチャ
ージするために、ターンオフフェーズの同じ瞬間に電流
発振器Ｉ2 及びＩ3 がＳ2 及びＳ3 によりアクティベー
トされることを特徴としている。
的ダイアグラムが図３に概略的に示されている。本発明
では、駆動回路に第３のスイッチングシグナルＳ3 によ
りコントロールされる第３の定電流発振器Ｉ3 が設置さ
れている。基本的に本発明は、所望時間（Ｔｐｌｈ）中
にパワーＤＭＯＳのゲートキャパシタンスをディスチャ
ージするために、ターンオフフェーズの同じ瞬間に電流
発振器Ｉ2 及びＩ3 がＳ2 及びＳ3 によりアクティベー
トされることを特徴としている。
【００１２】ＤＭＯＳが飽和状態（ゾーンII）に入ると
第３の電流発振器Ｉ3 がＳ3 によりディスアクティベー
トされる。その後ゲートキャパシタンスはＩ2 発振器に
より生ずる電流によってのみディスチャージされ続け
る。これにより上昇時間は電流Ｉ2 によってのみ決定さ
れ続け、従ってＩ1 ＝Ｉ2 とすることにより降下時間と
同一に維持される。逆にターンオフ遅れ（Ｔｐｌｈ）が
Ｉ2 及びＩ3 電流の合計（Ｉ2 ＋Ｉ3 ）により決定さ
れ、「付加的な」ディスチャージ電流Ｉ3 の大きさを適
切に決定することにより、上述の理由に従って、前記タ
ーンオフ遅れをより短くなってしまうターンオン遅れ時
間（Ｔｐｈｌ）と同一にすることができる。出力パワー
トランジスターＤＭＯＳのゲート及びドレーン電圧の時
間を基礎とするダイアグラムが図４に示されている。
第３の電流発振器Ｉ3 がＳ3 によりディスアクティベー
トされる。その後ゲートキャパシタンスはＩ2 発振器に
より生ずる電流によってのみディスチャージされ続け
る。これにより上昇時間は電流Ｉ2 によってのみ決定さ
れ続け、従ってＩ1 ＝Ｉ2 とすることにより降下時間と
同一に維持される。逆にターンオフ遅れ（Ｔｐｌｈ）が
Ｉ2 及びＩ3 電流の合計（Ｉ2 ＋Ｉ3 ）により決定さ
れ、「付加的な」ディスチャージ電流Ｉ3 の大きさを適
切に決定することにより、上述の理由に従って、前記タ
ーンオフ遅れをより短くなってしまうターンオン遅れ時
間（Ｔｐｈｌ）と同一にすることができる。出力パワー
トランジスターＤＭＯＳのゲート及びドレーン電圧の時
間を基礎とするダイアグラムが図４に示されている。
【００１３】本発明の駆動回路の実際的なダイアグラム
が図５に示されている。この態様によると、パワートラ
ンジスターが「トリオード」としての機能を停止し飽和
状態に入ったときに、ターンオフプロセスの第１フェー
ズの間に付加的なディスチャージ電流を提供する第３
（補助）の定電流発振器Ｉ3 の「ディスアクティベーシ
ョン」がターンオフフェーズの間に出力パワートランジ
スター（ＰＯＷＥＲ ＤＭＯＳ）のゲート電圧の降下に
起因して自動的に生ずる。この好ましい態様によると、
後に詳述するように、最早専用コントロールシグナルＳ
3 を発生する必要はなくなる。
が図５に示されている。この態様によると、パワートラ
ンジスターが「トリオード」としての機能を停止し飽和
状態に入ったときに、ターンオフプロセスの第１フェー
ズの間に付加的なディスチャージ電流を提供する第３
（補助）の定電流発振器Ｉ3 の「ディスアクティベーシ
ョン」がターンオフフェーズの間に出力パワートランジ
スター（ＰＯＷＥＲ ＤＭＯＳ）のゲート電圧の降下に
起因して自動的に生ずる。この好ましい態様によると、
後に詳述するように、最早専用コントロールシグナルＳ
3 を発生する必要はなくなる。
【００１４】パワーＤＭＯＳのゲートキャパシタンスの
ディスチャージはトランジスターＱにより構成される増
幅段を通して起こる。トランジスターＱである増幅段は
プロセススプレッドと温度に依存しないゲインを有する
ことが望ましい。トランジスターＱはＳ2 シグナルによ
りコントロールされる第２の定電流発振器Ｉ′2 により
駆動される。Ｓ2 シグナルはシグナルＳ1 と相補的であ
り、これは既知の機能ダイアグラムに従ってターンオン
フェーズの間にゲートキャパシタンスのチャージをコン
トロールする。この第２の電流発振器Ｉ′2 は、βQ ・
Ｉ′2 で与えられる駆動ノードキャパシタンスディスチ
ャージ電流Ｉdischarge への寄与が電流発振器Ｉ1 によ
り生ずる電流に等しい電流を伝達する。
ディスチャージはトランジスターＱにより構成される増
幅段を通して起こる。トランジスターＱである増幅段は
プロセススプレッドと温度に依存しないゲインを有する
ことが望ましい。トランジスターＱはＳ2 シグナルによ
りコントロールされる第２の定電流発振器Ｉ′2 により
駆動される。Ｓ2 シグナルはシグナルＳ1 と相補的であ
り、これは既知の機能ダイアグラムに従ってターンオン
フェーズの間にゲートキャパシタンスのチャージをコン
トロールする。この第２の電流発振器Ｉ′2 は、βQ ・
Ｉ′2 で与えられる駆動ノードキャパシタンスディスチ
ャージ電流Ｉdischarge への寄与が電流発振器Ｉ1 によ
り生ずる電流に等しい電流を伝達する。
【００１５】本発明によると、増幅トランジスターＱの
駆動電流へ、「過駆動」電流Ｉ4 が加えられる（抵抗Ｒ
を流れる電流は無視できるため、トランジスターＱのベ
ースに完全に加えられる）。図示の態様によると、この
ような「過駆動」電流Ｉ4 は、第２の電流発振器Ｉ′2
をコントロールする「同じ」シグナルＳ2 によりコント
ロールされる第３の定電流発振器Ｉ′3 の使用により発
生する。第３の電流発振器Ｉ′3 はあるミラー比（Ｎ）
を有する１対のトランジスターＭ１及びＭ２から構成さ
れる電流ミラーを駆動する。
駆動電流へ、「過駆動」電流Ｉ4 が加えられる（抵抗Ｒ
を流れる電流は無視できるため、トランジスターＱのベ
ースに完全に加えられる）。図示の態様によると、この
ような「過駆動」電流Ｉ4 は、第２の電流発振器Ｉ′2
をコントロールする「同じ」シグナルＳ2 によりコント
ロールされる第３の定電流発振器Ｉ′3 の使用により発
生する。第３の電流発振器Ｉ′3 はあるミラー比（Ｎ）
を有する１対のトランジスターＭ１及びＭ２から構成さ
れる電流ミラーを駆動する。
【００１６】抵抗Ｒを通る電流を無視できるため、実際
にＭ１−Ｍ２電流ミラーの出力電流は完全にＱのベース
へ加えられる。大きなミラー比を設定することにより、
第３の定電流発振器により発生する電流Ｉ′3 は、出力
パワートランジスター（ＰＯＷＥＲ ＤＭＯＳ）の駆動
ノード（ゲート）のディスチャージ電流
（Ｉdischarge ）への他の寄与と比較して無視できる値
を有している。パワーＤＭＯＳが「トリオード」動作ゾ
ーンから出る直前のディスチャージトランジスターＱへ
の付加的な駆動電流Ｉ4 の遮断は（出力シグナルの上昇
時間に影響をあたえないように）、トランジスターＭ３
を使用することにより達成される。Ｍ３トランジスター
はローサイドドライバー段で使用されるパワートランジ
スターと類似の構造を有することが好ましい。これによ
りトランジスターＭ３はパワートランジスターと同じプ
ロセススプレッドと温度に起因するそのスレッショルド
電圧の変化特性を有する。図示の例では両者ともＤＭＯ
Ｓトランジスターである。
にＭ１−Ｍ２電流ミラーの出力電流は完全にＱのベース
へ加えられる。大きなミラー比を設定することにより、
第３の定電流発振器により発生する電流Ｉ′3 は、出力
パワートランジスター（ＰＯＷＥＲ ＤＭＯＳ）の駆動
ノード（ゲート）のディスチャージ電流
（Ｉdischarge ）への他の寄与と比較して無視できる値
を有している。パワーＤＭＯＳが「トリオード」動作ゾ
ーンから出る直前のディスチャージトランジスターＱへ
の付加的な駆動電流Ｉ4 の遮断は（出力シグナルの上昇
時間に影響をあたえないように）、トランジスターＭ３
を使用することにより達成される。Ｍ３トランジスター
はローサイドドライバー段で使用されるパワートランジ
スターと類似の構造を有することが好ましい。これによ
りトランジスターＭ３はパワートランジスターと同じプ
ロセススプレッドと温度に起因するそのスレッショルド
電圧の変化特性を有する。図示の例では両者ともＤＭＯ
Ｓトランジスターである。
【００１７】ターンオフフェーズの間はパワーＤＭＯＳ
トランジスター用の駆動ノード（ゲート）キャパシタン
スは当初多数の寄与の合計に等しい電流でディスチャー
ジする。 Ｉdischarge ＝βQ Ｉ′2 ＋βQ Ｉ4 ＋Ｉ′3 ＋Ｉ4 ＋Ｉ′2 （1) ここでβQ はプロセススプレッドと温度に依存しないと
考えられるディスチャージトランジスターＱの電流ゲイ
ンであり、電流Ｉ4 はトランジスターＭ１及びＭ２によ
り形成される電流ミラーの比のＩ′3 倍で与えられる。
トランジスター用の駆動ノード（ゲート）キャパシタン
スは当初多数の寄与の合計に等しい電流でディスチャー
ジする。 Ｉdischarge ＝βQ Ｉ′2 ＋βQ Ｉ4 ＋Ｉ′3 ＋Ｉ4 ＋Ｉ′2 （1) ここでβQ はプロセススプレッドと温度に依存しないと
考えられるディスチャージトランジスターＱの電流ゲイ
ンであり、電流Ｉ4 はトランジスターＭ１及びＭ２によ
り形成される電流ミラーの比のＩ′3 倍で与えられる。
【００１８】従って式（1)では項βQ （Ｉ′2 ＋Ｉ4 ）
が他の項と比較して優勢であり、他の項は第１次近似で
は無視できる。パワーＤＭＯＳトランジスターの駆動ノ
ードに存在するゲート／ソース電圧は次の式により与え
られる。 Ｖｇｓ（ＤＭＯＳ）＝Ｒｄｓｏｎ（Ｍ２）×Ｉ4 ＋Ｖｇｓ（Ｍ３）＋Ｖｂｅ （2) Ｖｇｓ（Ｍ３）がスレッショルドＶｔｈ（Ｍ３）に等し
いとＭ３トランジスターが通電を停止する。これが起こ
るＶｇｓ（ＤＭＯＳ）電圧は、実際にパワーＤＭＯＳト
ランジスターが既に飽和に達していると考えられる電圧
の前後である。この事実は多少上昇時間に影響を与え
る。それにもかかわらず、電流Ｉ′3 を適切に調節する
ことにより、ディスチャージプロセスを「加速」してタ
ーンオフ遅れをターンオン遅れと等しくする（Ｔｐｈｌ
＝Ｔｐｌｈ）ことが可能である。
が他の項と比較して優勢であり、他の項は第１次近似で
は無視できる。パワーＤＭＯＳトランジスターの駆動ノ
ードに存在するゲート／ソース電圧は次の式により与え
られる。 Ｖｇｓ（ＤＭＯＳ）＝Ｒｄｓｏｎ（Ｍ２）×Ｉ4 ＋Ｖｇｓ（Ｍ３）＋Ｖｂｅ （2) Ｖｇｓ（Ｍ３）がスレッショルドＶｔｈ（Ｍ３）に等し
いとＭ３トランジスターが通電を停止する。これが起こ
るＶｇｓ（ＤＭＯＳ）電圧は、実際にパワーＤＭＯＳト
ランジスターが既に飽和に達していると考えられる電圧
の前後である。この事実は多少上昇時間に影響を与え
る。それにもかかわらず、電流Ｉ′3 を適切に調節する
ことにより、ディスチャージプロセスを「加速」してタ
ーンオフ遅れをターンオン遅れと等しくする（Ｔｐｈｌ
＝Ｔｐｌｈ）ことが可能である。
【００１９】図６に示された本発明の回路の代替態様に
よると、シグナルの先端の正確なコントロール（等化）
を確保することも可能である。未だ飽和ゾーンには入っ
ていないがパワーＤＭＯＳにより「トリオード」動作領
域からの確実に生ずる出口と一致する「僅かに高い」電
圧でＭ３トランジスターのターンオフを確保する問題
は、電流Ｉ4 をグラウンドへ逸らせるために適したサイ
ズを有する付加的なトランジスターＭ４を導入すること
により効果的に解決される。図６を参照すると、そのソ
ース電圧がそのゲート電圧未満であるため付加的なトラ
ンジスターＭ４を通して電流は流れない。実際回路のノ
ードＡ及びＢの電圧は次の式により与えられる。 Ｖ（Ａ）＝Ｖｇｓ（Ｍ３）＋Ｖｂｅ（Ｑ） Ｖ（Ｂ）＝Ｖｇｓ（ＤＭＯＳ）−Ｖｇｓ（Ｍ２）
よると、シグナルの先端の正確なコントロール（等化）
を確保することも可能である。未だ飽和ゾーンには入っ
ていないがパワーＤＭＯＳにより「トリオード」動作領
域からの確実に生ずる出口と一致する「僅かに高い」電
圧でＭ３トランジスターのターンオフを確保する問題
は、電流Ｉ4 をグラウンドへ逸らせるために適したサイ
ズを有する付加的なトランジスターＭ４を導入すること
により効果的に解決される。図６を参照すると、そのソ
ース電圧がそのゲート電圧未満であるため付加的なトラ
ンジスターＭ４を通して電流は流れない。実際回路のノ
ードＡ及びＢの電圧は次の式により与えられる。 Ｖ（Ａ）＝Ｖｇｓ（Ｍ３）＋Ｖｂｅ（Ｑ） Ｖ（Ｂ）＝Ｖｇｓ（ＤＭＯＳ）−Ｖｇｓ（Ｍ２）
【００２０】パワーＤＭＯＳトランジスターの駆動ノー
ド（ゲート）の電圧が減少するとＶ（Ｂ）電圧も減少
し、一方電流Ｉ4 が一定であるためＶ（Ａ）電圧は一定
に維持される。次の条件が生ずると、 Ｖ（Ｂ）≦Ｖ（Ａ）−Ｖｔｈ トランジスターＭ４がターンオンし、Ｍ３トランジスタ
ーを流れる電流Ｉ4 の一部が逸れて流れる。トランジス
ターＭ４が完全にオンで従ってそれを直接グラウンドへ
逸らせることにより全電流Ｉ4 を引くことができる電圧
は次の関係で与えられる。 （Ｖｇｓ（Ｍ４）−Ｖｔｈ（Ｍ４））＝√（Ｉ4 ／（ｋ×Ｗ／Ｌ）＝Ｖｇｓ（ Ｍ３）＋Ｖｂｅ（Ｑ）−〔Ｖｇｓ（ＤＭＯＳ）−Ｖｇｓ（Ｍ１）〕
ド（ゲート）の電圧が減少するとＶ（Ｂ）電圧も減少
し、一方電流Ｉ4 が一定であるためＶ（Ａ）電圧は一定
に維持される。次の条件が生ずると、 Ｖ（Ｂ）≦Ｖ（Ａ）−Ｖｔｈ トランジスターＭ４がターンオンし、Ｍ３トランジスタ
ーを流れる電流Ｉ4 の一部が逸れて流れる。トランジス
ターＭ４が完全にオンで従ってそれを直接グラウンドへ
逸らせることにより全電流Ｉ4 を引くことができる電圧
は次の関係で与えられる。 （Ｖｇｓ（Ｍ４）−Ｖｔｈ（Ｍ４））＝√（Ｉ4 ／（ｋ×Ｗ／Ｌ）＝Ｖｇｓ（ Ｍ３）＋Ｖｂｅ（Ｑ）−〔Ｖｇｓ（ＤＭＯＳ）−Ｖｇｓ（Ｍ１）〕
【００２１】「トリオード」動作ゾーンからの出口に対
応するパワーＤＭＯＳトランジスターのゲート電圧の値
を知り、電流Ｉ′3 の値からＶｇｓ（Ｍ１）を設定し、
かつＭ１とＭ２の間のエリア比を設定することにより、
上記式からトランジスターＭ４の所謂「縦横比」（Ｗ／
Ｌ）（チャンネルの幅／長さ）を決定できる。Ｍ３トラ
ンジスターの正確なディメンジョン設定は、ターンオフ
フェーズ間のパワーＤＭＯＳが飽和に入る直前にＭ３ト
ランジスターの正確なカットオフの瞬間を確保する。実
際に本発明の駆動回路は、電流Ｉ′3 を適切に調節する
ことによりターンオフ遅れ時間を調節し最終的にそれを
ターンオン遅れ時間と等しくするだけでなく、コントロ
ールされた上昇及び降下時間を得るためにパワートラン
ジスターのゲートのチャージ及びディスチャージ電流レ
ベルを別個にセットできる。
応するパワーＤＭＯＳトランジスターのゲート電圧の値
を知り、電流Ｉ′3 の値からＶｇｓ（Ｍ１）を設定し、
かつＭ１とＭ２の間のエリア比を設定することにより、
上記式からトランジスターＭ４の所謂「縦横比」（Ｗ／
Ｌ）（チャンネルの幅／長さ）を決定できる。Ｍ３トラ
ンジスターの正確なディメンジョン設定は、ターンオフ
フェーズ間のパワーＤＭＯＳが飽和に入る直前にＭ３ト
ランジスターの正確なカットオフの瞬間を確保する。実
際に本発明の駆動回路は、電流Ｉ′3 を適切に調節する
ことによりターンオフ遅れ時間を調節し最終的にそれを
ターンオン遅れ時間と等しくするだけでなく、コントロ
ールされた上昇及び降下時間を得るためにパワートラン
ジスターのゲートのチャージ及びディスチャージ電流レ
ベルを別個にセットできる。
【図１】従来技術による駆動回路の機能的ダイアグラ
ム。
ム。
【図２】図１に示した駆動回路の場合のターンオフフェ
ーズ及びターンオンフェーズの間の出力パワートランジ
スターのドレーン／ソース及びゲート／ソース電圧の時
間ダイアグラム。
ーズ及びターンオンフェーズの間の出力パワートランジ
スターのドレーン／ソース及びゲート／ソース電圧の時
間ダイアグラム。
【図３】本発明による駆動回路の機能的ダイアグラム。
【図４】本発明の駆動回路により得られる出力パワート
ランジスターのドレーン／ソース及びゲート／ソース電
圧の時間ダイアグラム。
ランジスターのドレーン／ソース及びゲート／ソース電
圧の時間ダイアグラム。
【図５】本発明の第１の態様による駆動回路のダイアグ
ラム。
ラム。
【図６】本発明の駆動回路の第２の態様の回路ダイアグ
ラム。
ラム。
ＰＯＷＥＲ ＤＭＯＳ・・・パワートランジスター Ｉ1 ・・・第１電流発振器 Ｉ2 、Ｉ′2 ・・・第２電流発振器 Ｉ3 、Ｉ′3 ・・・第３電流発振器 Ｑ・・・トランジスター（キャパシタンスディスチャー
ジ電流増幅器）
ジ電流増幅器）
───────────────────────────────────────────────────── フロントページの続き (71)出願人 594044794 コンソルツィオ・ペル・ラ・リセルカ・ス ッラ・ミクロエレットロニカ・ネル・メッ ツォジョルノ イタリア国 カターニア 95121 ストラ ダーレ・プリモソーレ 50 (72)発明者 グレゴリオ・ボンテンポ イタリア国 バルセロナ・ポッツォ・デ ィ・ゴット 98051 ヴィア・ヴィットリ オ・マディア 11 (72)発明者 パトリツィア・ミラッツォ イタリア国 メッシーナ 98100 ヴィ ア・ボットネ 42 (72)発明者 アンジェロ・アルツァーティ イタリア国 ボラーテ 20021 ヴィア・ ヴィットリオ・ヴェネト 114
Claims (6)
- 【請求項１】 パワートランジスターの駆動ノードのキ
ャパシタンスをチャージするための電流を発生する第１
のスイッチングシグナルによりコントロールされる第１
の電流発振器、及び第１のスイッチングシグナルの相補
シグナルによりコントロールされかつ前記パワートラン
ジスターの駆動ノードキャパシタンスをディスチャージ
するための電流を発生する第２の電流発振器を含んで成
る前記パワートランジスターを通して負荷をグラウンド
方向へスイッチするためのコントロール回路において、 第３のスイッチングシグナルによりコントロールされ、
かつ前記パワートランジスターが飽和に近い状態に達す
るまでターンオフプロセスの第１のフェーズ間に前記キ
ャパシタンスをディスチャージするための付加的な電流
を発生させることのできる第３の電流発振器を更に含ん
で成ることを特徴とするコントロール回路。 - 【請求項２】 前記パワートランジスターの駆動ノード
と回路のグラウンドノード間に接続され、かつ前記第２
のシグナルによりコントロールされる前記第２の電流発
振器により発生する第１の電流と、パワートランジスタ
ーの前記駆動ノードとグラウンド間に接続されかつ前記
第２のシグナルのレプリカによりコントロールされる前
記第３の電流発振器により駆動される電流ミラーの出力
ブランチを通して発生する付加電流の合計である電流に
より駆動されるキャパシタンスディスチャージ電流増幅
器、及び、 パワートランジスターの前記駆動ノードの電圧がパワー
トランジスターの飽和の値に近づく値に降下したとき
に、前記キャパシタンスディスチャージ電流増幅器の前
記付加駆動電流を遮断できる手段を含んで成ることを特
徴とする請求項１に記載のコントロール回路。 - 【請求項３】 前記付加電流を遮断できる前記手段が前
記電流ミラーの出力ブランチに接続されたダイオード形
態のトランジスターにより構成されている請求項２に記
載のコントロール回路。 - 【請求項４】 前記パワートランジスター及びダイオー
ド形態のトランジスターの両者がＤＭＯＳトランジスタ
ーである請求項３に記載のコントロール回路。 - 【請求項５】 前記電流ミラーの出力ノードとグラウン
ド間に接続され、かつ前記電流ミラーを形成する１対の
トランジスターのコントロールターミナルと共通接続さ
れたコントロールターミナルを有し、更にパワートラン
ジスターの駆動ノードの電圧が予備設定された値に降下
したときにターンオンするような値を有し、これにより
前記電流ミラーの出力電流をグラウンドへ流すようにで
きるトランジスターを含んで成る請求項３に記載のコン
トロール回路。 - 【請求項６】 その駆動ノードが互いに逆フェーズでコ
ントロールされるチャージ及びディスチャージ電流発振
器によりそれぞれチャージ又はディスチャージされるパ
ワートランジスターのターンオフ遅れ時間の減少方法に
おいて、 第２の電流発振器と同一フェーズでコントロールされる
第３の電流発振器により付加ディスチャージ電流を発生
し、 パワートランジスターの前記駆動ノードの電圧が飽和値
に近い値に達したことを検知し、かつパワートランジス
ターが飽和になる前に前記付加ディスチャージ電流を遮
断することを含んで成ることを特徴とする方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93830158A EP0620644B1 (en) | 1993-04-09 | 1993-04-09 | Control, reduction and equalization of delays in a low-side driver stage |
| AT93830158.7 | 1993-04-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350425A true JPH06350425A (ja) | 1994-12-22 |
| JP3580853B2 JP3580853B2 (ja) | 2004-10-27 |
Family
ID=8215144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09588294A Expired - Fee Related JP3580853B2 (ja) | 1993-04-09 | 1994-04-09 | ローサイドドライバー段の遅れのコントロール回路及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5543739A (ja) |
| EP (1) | EP0620644B1 (ja) |
| JP (1) | JP3580853B2 (ja) |
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| DE (1) | DE69319326T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004072424A (ja) * | 2002-08-06 | 2004-03-04 | Denso Corp | Ｍｏｓゲートトランジスタのゲート駆動回路 |
| JP2005045590A (ja) * | 2003-07-23 | 2005-02-17 | Mitsubishi Electric Corp | 半導体装置 |
| JP2013247584A (ja) * | 2012-05-28 | 2013-12-09 | Rohm Co Ltd | ブリッジ出力回路およびそれを用いたモータ駆動装置、電子機器 |
| US10826486B2 (en) | 2015-10-27 | 2020-11-03 | Rohm Co., Ltd. | Switching driving circuit, switching circuit, and power supply device |
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|---|---|---|---|---|
| DE69428782T2 (de) * | 1994-05-25 | 2002-05-08 | St Microelectronics Srl | Anstiegszeitsteuerung und Optimierung des Leistungsverbrauchs in einer Leistungsstufe |
| US6127746A (en) * | 1996-10-21 | 2000-10-03 | International Rectifier Corp. | Method of controlling the switching DI/DT and DV/DT of a MOS-gated power transistor |
| DE19701377C2 (de) * | 1997-01-16 | 1999-07-29 | Sgs Thomson Microelectronics | Treiberschaltung |
| GB9711630D0 (en) * | 1997-06-05 | 1997-07-30 | Switched Reluctance Drives Ltd | Off-time current controller |
| EP1111765B1 (en) | 1999-12-24 | 2005-10-26 | STMicroelectronics S.r.l. | Voltage converter circuit having a self-oscillating half-bridge structure |
| JP3664061B2 (ja) * | 1999-12-28 | 2005-06-22 | 日産自動車株式会社 | 電流制御型半導体素子用駆動回路 |
| US6377088B1 (en) * | 2000-07-21 | 2002-04-23 | Semiconductor Components Industries Llc | Sharp transition push-pull drive circuit with switching signal input circuit |
| DE10323445B4 (de) * | 2003-05-23 | 2015-04-02 | Seuffer gmbH & Co. KG | Direkte Umkommutierung zwischen Leistungsbauteilen |
| US7028651B1 (en) * | 2004-10-04 | 2006-04-18 | Motorola, Inc. | Quasi resonant gate controller for a power driver |
| US7667524B2 (en) * | 2004-11-05 | 2010-02-23 | International Rectifier Corporation | Driver circuit and method with reduced DI/DT and having delay compensation |
| FR2896642B1 (fr) | 2006-01-23 | 2009-01-09 | Valeo Equip Electr Moteur | Commande d'un transistor mos |
| CN103577208B (zh) * | 2012-08-03 | 2016-09-07 | 纬创资通股份有限公司 | 执行服务器开关机的方法及执行服务器开关机的系统 |
| US8988131B2 (en) * | 2013-07-19 | 2015-03-24 | Texas Instruments Incorporated | Transistor switch including independent control of turn-on and slew rate |
| JP2016127573A (ja) * | 2015-01-08 | 2016-07-11 | 株式会社東芝 | アナログスイッチ、および、マルチプレクサ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE225567C (ja) * | ||||
| DE259944C (ja) * | 1900-01-01 | |||
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| DD225567A1 (de) * | 1983-11-30 | 1985-07-31 | Zeiss Jena Veb Carl | Stromversorgungsanordnung |
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| DD259944B3 (de) * | 1987-04-02 | 1993-03-11 | Jenoptik Jena Gmbh | Schaltungsanordnung zur ladungstraegerausraeumung bei schalttransistoren |
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| DE4131783C1 (ja) * | 1991-09-24 | 1993-02-04 | Siemens Ag, 8000 Muenchen, De | |
| US5204562A (en) * | 1991-11-29 | 1993-04-20 | Motorola, Inc. | Turn off delay reduction circuit and method |
| JP3979717B2 (ja) * | 1997-07-09 | 2007-09-19 | 三洋電機株式会社 | 空気調和装置 |
-
1993
- 1993-04-09 DE DE69319326T patent/DE69319326T2/de not_active Expired - Fee Related
- 1993-04-09 EP EP93830158A patent/EP0620644B1/en not_active Expired - Lifetime
-
1994
- 1994-03-31 US US08/220,845 patent/US5543739A/en not_active Expired - Lifetime
- 1994-04-08 CA CA002120868A patent/CA2120868A1/en not_active Abandoned
- 1994-04-09 JP JP09588294A patent/JP3580853B2/ja not_active Expired - Fee Related
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Also Published As
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|---|---|
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| DE69319326D1 (de) | 1998-07-30 |
| US5543739A (en) | 1996-08-06 |
| EP0620644A1 (en) | 1994-10-19 |
| CA2120868A1 (en) | 1994-10-10 |
| EP0620644B1 (en) | 1998-06-24 |
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