JP5148158B2 - 信号一致検出回路 - Google Patents

Description

本開示は信号一致検出回路に関する。

アナログ回路では、２つの信号が一致したときに、そのことを判定することがしばしば望ましい。本開示の目的上、一致（または信号一致）は、２つ（またはそれ以上）の電圧信号が実質的に同じ時点に実質的に同じ電圧振幅を有することを意味する。例えば、このような一致（信号一致）は、比較されている全ての信号が互いに対して或る範囲内にある（例えば、振幅において差が或るパーセンテージ内または振幅内にある）ときに、確立され得る。例えば、ある特定の一実施形態では、２つの信号は、電圧振幅が互いから１００ｍＶ以内である場合に、一致しているとみなすことができる。この１００ｍＶの差を「一致帯」または「一致の帯域」と呼ぶことができる。このような実施形態では、２．９Ｖの電圧信号は、２．９５Ｖの電圧信号と一致しているとみなされるが、２．９Ｖの信号は、２．８５Ｖの電圧信号と一致しているとはみなされない。知られているように、このような信号一致は、信号一致検出回路を使用して判定することができる。

このような信号一致検出回路の１つの応用例は、この回路を使用して、バンドギャップ基準回路（bandgap reference circuit）の「ロック」を判定することである。バンドギャップ基準回路は知られており、ここでは詳細に説明しない。とはいえ、簡単に説明すれば、バンドギャップ基準回路は、低電圧回路（例えば、〜１．２Ｖ）において安定した電圧基準を提供するために使用される。更に、バンドギャップ基準回路は、超大規模集積回路においてローカル・バイアスを提供するために使用され得る。このようなバンドギャップ回路によって生み出されるローカル・バイアスは、周囲雑音や過渡信号による影響を実質的に受けないので、望ましい。バンドギャップ回路はフィードバック回路であり、基準信号が入力され、この基準信号に基づいてフィードバック信号が生成される。フィードバック信号が基準信号と一致した（例えば、一致帯内にある）ときに、バンドギャップ回路は「ロック」されたとみなされる。先に示したように、このような一致は、信号一致検出回路を使用して判定することができる。しかし、このような信号一致検出回路を実現するための現行の方法は、ある種の欠点を有する。

例えば、信号一致検出回路の現行の実施形態は、かなり複雑なアナログ回路（例えば、５０個以上のトランジスタを含む）である。このような回路は一連の比較器を含み、これらの比較器のスレッショルドの移動が、この回路によって比較されている信号の一致帯を確立するために使用される。このような信号一致検出回路はまた、対象とする信号（例えば、バンドギャップ基準回路の基準信号とフィードバック信号）間の一致を、その対象とする信号から一連の比較器によって生成された信号に基づいて判定するために使用される論理回路を含む。しかし、その複雑性のため、このような信号一致検出回路の消費電力は比較的高く、また、動作が遅いこともあり、また、設計が難しい。

更に、一致検出のためのスレッショルド電圧（例えば、それよりも低いと、比較されている信号の一致が示されない電圧レベル）を確立して、比較されている信号の一致が、そのスレッショルド電圧よりも低い電圧で起きているときに、その一致が示されないようにすることが望ましいことがある。このよう１つの手法では、そのようなスレッショルドを設定するために追加の回路が必要となる。従って、このようなスレッショルド回路により、信号一致検出回路の設計の複雑性および消費電力を更に増大させる。以上のことに基づくと、このような信号検出回路を実現する代替方法が望ましい。

関連技術およびそれらに関連した限界についての上記の例は、例示にすぎず、それらに限定されるものではないことが意図される。本明細書を読み、図面を検討した当業者には、関連技術のその他の限界が明らかになる。

下記の実施形態およびそれらの態様は、例として与えられるものであり、例示的で範囲を限定しないことが意図されたシステム、ツールおよび方法に関して説明され示される。さまざまな実施形態では、１または複数の上記の問題が軽減または排除され、他の実施形態は他の改良に向けたものである。

現行の手法の上述の欠点の少なくとも一部を解決する信号一致検出回路の幾つかの実施形態が開示される。信号一致検出回路の一実施形態では、例示の回路が、第１の差動トランジスタ対と、第１の差動トランジスタ対に結合された第２の差動トランジスタ対と、第２の差動トランジスタ対と並列に第１の差動トランジスタ対に結合された第３の差動トランジスタ対とを含む。

この回路は更に、第１、第２および第３の差動トランジスタ対に結合された第１の入力信号端子を含む。動作時に、第１の入力信号端子は、第１、第２および第３の差動トランジスタ対（例えば、差動トランジスタ対のトランジスタのゲート）へ伝達される第１の入力信号を受け取る。この回路はまた、やはり第１、第２および第３の差動トランジスタ対へ結合された第２の入力信号端子を含む。第２の入力信号端子は、やはり第１、第２および第３の差動トランジスタ対（例えば、差動トランジスタ対のトランジスタのゲート）へ伝達される第２の入力信号を受け取る。

この回路は更に、第１の差動トランジスタ対に結合される電流源を含む。この電流源は、第１の差動トランジスタ対へテール電流を供給する。テール電流は、第１の差動トランジスタ対のそれぞれのトランジスタによって、第２および第３の差動トランジスタ対へ供給される。

動作時に、第２および第３の差動トランジスタ対の複数の電流が組み合わされ、組み合わされた電流が、第１の入力信号と第２の入力信号とが一致するか否かを示す。例えば、組み合わされた電流（例えば、２つの組み合わされた電流）は、プルアップおよびプルダウン・デバイスを駆動する（例えば、電流ミラーを介して）ために使用され得る。次いでプルアップおよびプルダウン・デバイスを信号バッファ（例えば、インバータや１６進バッファ）と結合して、それにより、信号バッファが、第１の入力信号と第２の入力信号とが一致しているか否かを示すデジタル信号を生成するように、することができる。例えば、信号バッファによって生成される論理「１」が、これらの信号の一致を示すようにでき、信号バッファによって生成される論理「０」が、これらの信号の不一致を示すようにすることができる。もちろん、これとは反対に、論理「０」が一致を示し、論理「１」が不一致を示すようにもできる。

この例示の回路はまた、第２および第３の差動対に結合されたスレッショルド調節デバイスならびにこの回路のプルアップ・デバイスを含む。このスレッショルド調節デバイスは更に、第１、第２および第３の差動対と並列の配置で、電流源に結合される。この例示の回路では、スレッショルド調節デバイスは、ｎ型電界効果トランジスタ（ＦＥＴ）の形態をとり、電流ステアリング・デバイスの働きをし、ＦＥＴのソース端子が電流源に結合され、ドレイン端子が、第２および第３の差動対ならびにプルアップ・デバイスに結合される。

このｎ型ＦＥＴのゲートに電圧を印加することによって、このＦＥＴのゲートに印加される電圧よりも小さい振幅を有する入力信号に対する電流源からの電流が（差動対と並列に配置されるため）、プルアップ・デバイスから離れるように「ステアリング」される。従って、信号一致検出回路のスレッショルド電圧は、スレッショルド調節デバイスのゲートに印加される電圧に実質的に等しい。この状況では、スレッショルド電圧よりも小さい電圧で起きる信号一致は、信号一致検出回路によって示されない。なぜなら、電流源からの電流がプルアップ・デバイスから離れるようにステアリングされるからである。しかし、スレッショルド電圧よりも大きい電圧で起きる入力信号の信号一致は、信号一致検出回路によって示される。なぜなら、電流源からの（第１、第２および第３の差動トランジスタ対を経由した）電流の一部だけが、プルアップ・デバイスから離れるようにステアリングされるからである。

信号一致を判定する方法は、上述の回路などのような回路を使用して実現することができる。そのような方法の一例は、第１の入力信号を受け取るステップと、第２の入力信号を受け取るステップと、第１および第２の入力信号を、回路の第１、第２および第３の差動トランジスタ対に入力するステップとを含む。上述のように、第１の差動トランジスタ対のテール電流は、電流源によって供給され、第２の差動トランジスタ対のテール電流は、第１の差動トランジスタ対の第１のトランジスタによって供給され、第３の差動トランジスタ対のテール電流は、第１の差動トランジスタ対の第２のトランジスタによって供給される。

この方法は更に、第２の差動トランジスタ対と第３の差動トランジスタ対の電流を組み合わせて、第１および第２の組み合わされた電流を生み出すステップと、第１および第２の組み合わされた電流を、例えば電流ミラーリングによって、信号バッファへ伝達するステップとを含む。この例示の方法では、信号バッファが、第１および第２の組み合わされた電流に基づいてデジタル信号を生成し、このデジタル信号が、例えば上述の様式で、第１の入力信号と第２の入力信号とが一致しているか否かを示す。この方法はまた、上述の様式でスレッショルド電圧を確立するステップを含むことができる。

本明細書では、信号一致検出回路および信号一致検出回路によって実現することができる方法の実施形態が示され、全般的に説明される。上述のように、その回路は多くの応用で使用することができる。特定の実施形態の具体的な回路要素は、少なくとも部分的には、特定の信号一致検出回路を意図した具体的な応用に依存するということが、理解されよう。

調節可能なスレッショルドを有する信号一致回路
図１を参照すると、一例の信号一致検出回路１００を示すブロック図が示されている。回路１００は、第１の入力信号端子１０５および第２の入力信号端子１１０を含む。入力信号端子１０５、１１０は、第１の差動トランジスタ対１１５、第２の差動トランジスタ対１２０および第３の差動トランジスタ対１２５に結合されている。動作時に、第１の入力信号端子１０５は第１の入力信号を受け取り、第２の入力信号端子１１０は第２の入力信号を受け取る。信号一致検出回路１００は、第１の入力信号と第２の入力信号とが一致しているか否かを判定する。

第１の入力信号と第２の入力信号とが一致しているかどうかを判定するために、第１および第２の入力信号は、入力信号端子１０５、１１０から、第１、第２および第３の差動対１１５、１２０、１２５へ伝達される。一致を判定するために第１の入力信号と第２の入力信号とを比較する際に、電流源１３０によって、第１の差動対１１５へ第１のテール電流が供給される。第１の差動対１１５は、第２の差動トランジスタ対１２０へ第２のテール電流を供給し（例えば、第１のトランジスタを介して）、第３の差動トランジスタ対１２５へ第３のテール電流を供給する（例えば、第２のトランジスタを介して）。第２および第３のテール電流は、第１および第２の入力信号に基づく。

第２および第３の差動対１２０、１２５は、第１および第２の入力信号に基づいて複数の電流を生成する（第２および第３のテール電流から）。回路１００に関しては、第２および第３の差動トランジスタ対１２０、１２５によって生成された電流が組み合わされて、２つの組み合わされた電流を生成する。この組み合わされた電流を生み出すために、第２の差動トランジスタ対１２０と第３の差動トランジスタ対１２５のトランジスタのそれぞれのドレイン端子が互いに結合されている。

第１の組み合わされた電流は電流ミラー１３５へ伝達される。電流ミラー１３５は、回路１００のプルアップ・デバイスとして動作する。第２の組み合わされた電流は電流ミラー１４０へ伝達される。電流ミラー１４０は、第２の組み合わされた電流をミラーリング（複写）し、そのミラーリングされた電流を、別の電流ミラー１４５へ伝達する。電流ミラー１４５は、回路１００のプルダウン・デバイスとして動作する。第１および第２の組み合わされた電流は、次いで、信号バッファ１５０へ伝達される（電流ミラー１３５、１４０、１４５を経由して）。

信号バッファ１５０は、第１および第２の組み合わされた電流に基づいてデジタル信号を生成するものであり、信号バッファ１５０によって生成されたデジタル信号は、第１の入力信号と第２の入力信号とが一致している（例えば、一致帯内にある）かどうかを示す。例えば、信号バッファ１５０は、第１の入力信号と第２の入力信号とが一致していることを示すために論理「１」信号を生成することができ、また、第１の入力信号と第２の入力信号とが一致していないことを示すために論理「０」信号を生成することができる。もちろん、これとは反対に、論理「０」が、これらの入力信号が一致していることを示し、論理「１」が、これらの入力信号が一致していないことを示すようにもできる。信号バッファ１５０は多くの形態をとることができることが、理解されよう。例えば、信号バッファ１５０はインバータとして実現されても、あるいは、１６進バッファとして実現されてもよい。信号バッファ１５０によって生成されたデジタル信号は、次いで、出力信号端子１５５を介して他の回路へ伝達することができる。

信号一致検出回路１００は更にスレッショルド調節デバイス１６０を含む。スレッショルド調節デバイス１６０は、第２および第３の差動対ならびに電流ミラー１３５に結合される。回路１００では、スレッショルド調節デバイス１６０が電流「ステアリング」デバイスとして働く。スレッショルド調節デバイス１６０へスレッショルド電圧を印加することによって、電流源１３０から電流が「ステアリングされる」（差動トランジスタ対１１５、１２０、１２５を介する）。

このような手法では、スレッショルド調節デバイス１６０は、差動トランジスタ対１１５、１２０、１２５と並列に結合されるｎ型電界効果トランジスタ（ＦＥＴ）の形態をとることができ、このＦＥＴのソース端子は電流源に結合され、ドレイン端子は、第２および第３の差動対ならびに電流ミラー１３５に結合される。更に、このＦＥＴのゲート端子にはスレッショルド電圧が印加される。

このような回路では、第１および第２の入力信号が、スレッショルド調節デバイス１６０へ印加されるスレッショルド電圧以下の電圧振幅を有するときに、電流源１３０によって生成された電流（差動トランジスタ対１１５、１２０、１２５を介して伝達される）が、スレッショルド調節デバイス１６０を通じて「ステアリング」される（電流ミラー１３５から離れるように）。しかし、印加されたスレッショルド電圧よりも大きな電圧振幅を有する入力信号に関しては、電流の比較的小さな部分だけが、スレッショルド調節デバイス１６０をじて「ステアリング」される。スレッショルド調節デバイス１６０を通じて「ステアリング」されない電流部分は電流ミラー１３５へ伝達され、次いで、信号バッファ１５０へ伝達される。この電流「ステアリング」の結果として、回路１００は、第１および第２の入力信号の電圧振幅が、スレッショルド調節デバイス１６０に印加されたスレッショルド電圧（例えば、スレッショルド調節デバイス１６０を実現するために使用されたｎ型ＦＥＴのゲートに印加された電圧）を超えるときにのみ、第１の入力信号と第２の入力信号との一致を示す。

次に図２を参照すると、信号一致検出回路２００をより詳細に示す概略図が示されている。回路２００は、図１に示された回路１００と同様の要素を含む。図２における同様の要素は、図１の対応する要素と同じ参照符号で呼ばれる。簡潔かつ明瞭にするために、図１を参照して先に説明した回路１００の詳細について、図２では繰り返し説明しないが、回路２００の更なる詳細を説明するために必要な程度の説明は行う。しかし、回路２００の更なる詳細部分は回路１００にも含まれ得るが、それらは、明瞭化の目的のために図１には示されていないことを、理解されよう。

回路２００は、回路２００の構成要素へ適当な電源電圧を伝達するのに使用される電源端子２０２を含む。同様に、回路２００はまた、回路２００の構成要素に接地（ground）基準を提供する電気接地端子２０４を含む。回路２００では、第１の差動トランジスタ対１１５が、第１のｎ型ＦＥＴ２０５および第２のｎ型ＦＥＴ２１０を含む。ＦＥＴ２０５、２１０のソース端子は互いに結合される。第２の差動対１２０は、第１のｎ型ＦＥＴ２１５および第２のｎ型ＦＥＴ２２０を含み、ＦＥＴ２１５、２２０のソース端子は互いに結合される。同様に、第３の差動トランジスタ対１２５は、第１のｎ型ＦＥＴ２２５および第２のｎ型ＦＥＴ２３０を含み、ＦＥＴ２２５、２３０のソース端子は互いに結合される。

第１の差動対１１５のＦＥＴ２０５のドレイン端子は、第２の差動対１２０のＦＥＴ２１５、２２０のソース端子に結合されて、前述のように、第２の差動対１２０へテール電流を供給する。同様に、第１の差動対１１５のＦＥＴ２１０のドレイン端子は、第３の差動対１２５のＦＥＴ２２５、２３０のソース端子に結合され、第３の差動対１２５へテール電流を供給する。

図２に示されているように、差動対１１５、１２０、１２５のそれぞれのＦＥＴのソース端子は互いに直接に結合される。即ち、差動対１１５のＦＥＴ２０５および２１０のソース端子は互いに直接に結合され、差動対１２０のＦＥＴ２１５および２２０のソース端子は互いに直接に結合され、差動対１２５のＦＥＴ２２５および２３０のソース端子は互いに直接に結合される。このような実施形態では、回路２００の一致帯（上述のもの）が、差動対１１５、１２０、１２５のＦＥＴのサイズを調節することによって確立される。他の実施形態では、一致帯が、抵抗性デジェネレーション（resistive degeneration）と呼ばれ得る技法を使用して確立され得る。このような手法では、それぞれの差動対１１５、１２０、１２５のそれぞれのＦＥＴのソース端子を互いに直接に結合する代わりに、ソース端子間に抵抗が挿入される。このような手法は、一致帯の「チューニング」を可能にし、また、信号一致検出回路の線形性を高める。しかしながら、抵抗性デジェネレーションは、このような信号一致検出回路の利得の低減をもたらす。従って、一致帯を確立するために使用される具体的な方法は、具体的な信号一致検出回路の意図された応用に依存する。

回路２００の電流源１３０は、第１のｎ型ＦＥＴ２３５および第２のｎ型ＦＥＴ２４０を含む。ＦＥＴ２３５と２４０はスタック配置で結合され、ＦＥＴ２３５のドレインは、差動対１１５のＦＥＴ２０５および２１０のソース端子に結合される。ＦＥＴ２３５のソース端子はＦＥＴ２４０のドレイン端子に結合されており、ＦＥＴ２４０のソース端子は電気的接地基準端子２０４に結合される。電流源１３０のＦＥＴ２３５、２４０のゲート端子は、２つの直流電圧バイアスを電流源１３０へ供給するバイアス発生器２４５に結合される。電流源１３０は、これらの電圧バイアスを使用して、バイアス発生器２４５へ供給される電流基準を「ミラーリング（mirror）」する。バイアス発生器２４５は多くの形態をとることができる。例えば、バイアス発生器は、図３に示され後述されるバイアス発生器などのようなカスケード型バイアス発生器として実現することができる。

図２に示されているように、また、前述のように、信号バッファ１５０はインバータ２４７として実現することができる。代替例として、信号バッファ１５０は１６進バッファ（hex buffer）２４９として実現することができる。他の可能性も存在する。例えば、信号バッファ１５０は、一連の複数のインバータや１６進バッファとして実現することができる。このような手法は、単一のインバータや１６進バッファを使用する場合と比べて、更なる雑音余裕度を提供できることが、理解されよう。

回路２００では、第２の差動対１２０の第２のＦＥＴ２２０のドレイン端子と、第３の差動対の第１のＦＥＴ２２５のドレイン端子とが互いに結合される。ＦＥＴ２２０、２２５のドレイン端子は更に、回路２００のプルアップ・デバイスの働きをする電流ミラー１３５と結合される。ＦＥＴ２２０、２２５のドレイン端子は互いに結合されるため、ＦＥＴ２２０、２２５によって生成された電流は組み合わされ、電流ミラー１３５へ伝達される（スレッショルド調節デバイス１６０がオフであると仮定）。

電流ミラー１３５は、第１のｐ型ＦＥＴ２５０および第２のｐ型ＦＥＴ２５５を含む。ＦＥＴ２２０、２２５からの組み合わされた電流はＦＥＴ２５０へ伝達される。この組み合わされた電流は、次いで、ＦＥＴ２５５によってミラーリングされ、ミラーリングされた電流は信号バッファ１５０へ伝達される。

また、回路２００では、第２の差動対１２０の第１のＦＥＴ２１５のドレイン端子と第３の差動対１２５の第２のＦＥＴ２３０のドレイン端子とが結合されて、ＦＥＴ２１５、２３０が第２の組み合わされた電流を生成する。この第２の組み合わされた電流は電流ミラー１４０へ伝達される。電流ミラー１４０は、第１のｐ型ＦＥＴ２６０および第２のｐ型ＦＥＴ２６５を含む。第２の組み合わされた電流はＦＥＴ２６０へ伝達される。第２の組み合わされた電流は、次いで、ＦＥＴ２６５によってミラーリングされ、回路２００のプルダウン・デバイスとして働く電流ミラー１４５へ伝達される。

電流ミラー１４５は、第１のｎ型ＦＥＴ２７０および第２のｎ型ＦＥＴ２７５を含む。電流ミラー１４０からのミラーリングされた電流は、回路２００においてダイオードとして動作するトランジスタ２７０へ伝達される。この電流は次いでＦＥＴ２７５によって再びミラーリングされ、信号バッファ１５０へ伝達される。

信号バッファ１５０は、それ自体へＦＥＴ２５５、２７５によって伝達された電流に基づいて、デジタル信号を生成する。このデジタル信号は、回路２００の入力信号端子１０５、１１０へ印加された第１の入力信号と第２の入力信号とが一致しているか否かを示す。回路２００の信号バッファ１５０がインバータとして実現される場合、回路２００によって生成されるデジタル信号は、第１の入力信号と第２の入力信号とが一致しているときには論理「１」となり、これらの入力信号が一致していないときには論理「０」となる。

図２に示されているように、スレッショルド調節デバイス１６０はｎ型ＦＥＴ２８０として実現され、これは、回路２００のスレッショルド電圧を確立するときに電流ステアリング・デバイスとして働く。スレッショルド電圧は、スレッショルド電圧入力端子２８５を介してＦＥＴ２８０のゲート端子へ印加される。０Ｖ以外のスレッショルド電圧がスレッショルド電圧入力端子２８５へ印加されるとき、入力信号端子１０５、１１０へ入力される入力信号の振幅がこのスレッショルド電圧以下である場合には、上述のように、ＦＥＴ２３５、２４０によって生み出された組み合わされた電流がＦＥＴ２８０を通して「ステアリング」される。やはり上述したように、入力信号の振幅がスレッショルド電圧よりも大きいときには、ＦＥＴ２３５、２４０の組み合わされた電流の比較的小さな部分だけがＦＥＴ２８０を通して「ステアリング」される。残りの部分は、電流ミラー１３５を介して信号バッファ１５０へ伝達され、第１の入力信号と第２の入力信号との一致を示すデジタル信号を生成するために使用される。

カスケード型のバイアス発生器
図３に、図２の信号一致検出回路２００のバイアス発生器２４５として実現することができるカスケード型バイアス発生器３００を示す。カスケード型バイアス発生器３００は、動作時に、電流源１３０のトランジスタ２３５、２４０を駆動する電圧バイアスを、バイアス発生器３００のそれぞれの直列抵抗器３３０、３３５を介して供給する。トランジスタ２３５、２４０は、基準電流源３０５、３１０によってカスケード型バイアス発生器３００へ供給された電流基準信号をミラーリングする。これらの電圧バイアスは、カスケード型バイアス発生器３００のそれぞれの出力端子３４０、３４５を介してトランジスタ２３５、２４０へ伝達される。

このようなカスケード型バイアス発生器回路は知られている。従って、簡潔にするために、その回路の動作をここでは詳細に説明しない。しかし。簡単に説明すると、バイアス発生器３００はｎ型ＦＥＴ３１５、３２０および３２５を含む。このバイアス発生器は、ｎ型ＦＥＴ３１５、３２０および３２５を使用して電流源３０５、３１０によって供給された基準電流から電圧バイアスを生み出す。これらのバイアスは、回路２００の電流源１３０へ伝達され、電流源１３０は、基準電流源３０５、３１０によって供給された電流をミラーリングする。

信号一致検出回路の動作
更に図２を参照して、図４Ａ〜４Ｅを参照すると、回路２００の第１、第２および第３の差動トランジスタ対１１５、１２０、１２５の電流と、それぞれ入力端子１０５、１１０に入力される第１の入力信号４０２および第２の入力信号４０４との間の関係の、回路シミュレーション結果を示すグラフ４００、４１０、４２０、４３０、４４０、４５０が、示されている。

図４Ａ〜４Ｅでは、第１の入力信号４０２は、可変電圧「ＶＡ」と等しい電圧を有する。電圧「ＶＡ」は、それぞれのグラフ４００、４１０、４２０、４３０、４４０のｘ軸に示されている。また、図４Ａ〜４Ｅのグラフでは、第２の入力信号４０４は「２．０−ＶＡ」と等しい電圧を有する。グラフ４００、４１０、４１０、４３０、４４０に示されたシミュレーション結果に関しては、可変電圧「ＶＡ」は０Ｖから２Ｖまで直線的に掃引されており、その結果として、第１の入力信号４０２と第２の入力信号４０４とは互いに逆になってる。第１および第２の入力信号４０２、４０４の実際の振幅は、それぞれの図の左側の縦の「電圧」軸に示されている。入力信号４０２および４０４は単に回路２００の動作を示すための例にすぎず、信号一致を判定するために、多くの形態の入力信号を回路２００に伝達することができることが、理解されよう。

図４Ａのグラフ４００は、回路２００の第１の差動対１１５のＦＥＴ２０５および２１０の電流と、第１および第２の入力信号４０２、４０４との関係を示す。グラフ４００では、ＦＥＴ２０５を流れる電流が線４０８により表されており、ＦＥＴ２１０を流れる電流が線４０６により表されている。電流４０６、４０８の大きさは、右側の縦の「電流」軸に示されている。ＦＥＴ２０５、２１０を流れる電流は電流源１３０によって供給され、グラフ４００の所与の点における電流４０６、４０８の和が、第１の差動対１１５のテール電流である。グラフ４００により示されているように、差動対１１５のテール電流（電流４０６、４０８の和）は、示された２．０Ｖの範囲にわたって一定である。

回路２００では、第１の入力信号４０２が、第１の差動対１１５のＦＥＴ２０５のゲート端子へ印加され、第２の入力信号４０４が、第１の差動対１１５のＦＥＴ２１０へ印加される。ＶＡが０Ｖのときには、第１の入力信号４０２も０Ｖであり、第２の入力信号は２．０Ｖである。この状況では、ＦＥＴ２１０がオンとなり、ＦＥＴ２０５がオフとなる。従って、電流源１３０によって供給されるテール電流は、実質的に完全にＦＥＴ２１０によって伝導される。可変電圧ＶＡが増大すると、ＦＥＴ２０５はオンになり始め、ＦＥＴ２１０はオフになり始める。これによって、ＦＥＴ２１０を流れる電流４０６は低下し、ＦＥＴ２０５を流れる電流４０８は増大する。ＶＡが約１．１５Ｖに達すると、電流源１３０によって供給されるテール電流は、実質的に完全にＦＥＴ２１５によって伝導され、電流４０６はほぼゼロになる。図４Ａに示されているように、この遷移は、概ねＶＡ＝０．８５Ｖ〜１．１５Ｖの範囲で起こる。また、この範囲では、第１の入力信号４０２と第２の入力信号４０４とが交差する（一致する）。電流４０８（ＦＥＴ２０５を流れる）は第２の差動対１２０へ供給され、その差動対に対するテール電流として働く。同様に、電流４０６（ＦＥＴ２１０を流れる）は第３の差動対１２５へ供給され、その差動対に対するテール電流として働く。

図４Ｂのグラフ４１０は、回路２００の第２の差動対１２０のＦＥＴ２１５および２２０の電流と、第１および第２の入力信号４０２、４０４との関係を示す。ＦＥＴ２１５、２２０の電流は、第２の差動対１２０のテール電流（図４Ａの電流４０８）に基づくことが理解されよう。

回路２００では、第１の入力信号４０２が、第２の差動対１２０のＦＥＴ２２０のゲート端子へ印加され、第２の入力信号４０４が、第２の差動対１２０のＦＥＴ２１５へ印加される。グラフ４１０では、電流４１６はＦＥＴ２１５を流れる電流であり、電流４１８はＦＥＴ２２０を流れる電流である。回路２００に関して、ＶＡが０Ｖのときには、第１の入力信号４０２も０Ｖであり、第２の入力信号４０４は２．０Ｖである。この状況では、ＦＥＴ２１５はオンにされ、ＦＥＴ２２０がオフにされる。しかし、ＶＡが０Ｖのときには、第２の差動対１２０のテール電流（図４Ａの電流４０８）もほぼゼロである。従って、この状況では、ＦＥＴ２１５を流れる電流４１６は実質的にゼロである。

可変電圧「ＶＡ」が増大すると、ＦＥＴ２１５はオフになり始め、ＦＥＴ２２０はオンになり始める。また、第２の差動対１２０のテール電流（図４Ａの電流４０８）も増大し始める。図４Ｂに示されているように、ＦＥＴ２１５を流れる電流４１６は、電流４０８の増大に対応して増大し始めるが、次いでゼロに戻る。これが起こる理由は、電流４０８が増大し続けると、ＦＥＴ２１５のゲートに印加される入力信号４０４がＦＥＴ２１５のスレッショルドよりも低下するので、ＦＥＴ２１５がオフになるからである。

「ＶＡ」が増大し、それによってＦＥＴ２２０がオンになると、電流４１８は、第２の差動対のテール電流（電流４０８）に対応して増大する。ＦＥＴ２１５が「完全に」オフにされ、ＦＥＴ２２０が「完全に」オンにされると（例えばＶＡが約１．１Ｖに達したとき）、ＦＥＴ２２０を流れる電流４１８は、第２の差動対１２０のテール電流（電流４０８）と実質的に等しい。

図４Ｃのグラフ４２０は、第３の差動対１２５のＦＥＴ２２５および２３０の電流４２６、４２８と、第１および第２の入力信号４０２、４０４との関係を示す。ＦＥＴ２２５、２３０の電流４２６、４２８は、第３の差動対１２５のテール電流（図４Ａの電流４０６）に基づくことが理解されよう。

回路２００では、第１の入力信号４０２が、第３の差動対１２５のＦＥＴ２３０のゲート端子へ印加され、第２の入力信号４０４が、第３の差動対１２５のＦＥＴ２２５へ印加される。グラフ４２０では、電流４２６はＦＥＴ２２５を流れる電流であり、電流４２８はＦＥＴ２３０を流れる電流である。ＶＡが０Ｖのときには、第１の入力信号４０２も０Ｖであり、第２の入力信号４０４は２．０Ｖである。この状況では、ＦＥＴ２２５がオンにされ、ＦＥＴ２３０がオフにされる。また、ＶＡが０Ｖのときには、第３の差動対１２５のテール電流（図４Ａの電流４０６）はその高い方の値にある。従って、ＦＥＴ２２５を流れる電流４２６は、第３の差動対１２５のテール電流（電流４０６）の高い方の値と実質的に等しい。

可変電圧「ＶＡ」が増大すると、ＦＥＴ２２５はオフになり始め、ＦＥＴ２３０はオンになり始める。また、第３の差動対１２５のテール電流（図４Ａの電流４０６）が減少し始める。図４Ｃに示されるように、ＦＥＴ２２５を流れる電流４２６は、電流４０６に対応して減少し始める。更に、ＦＥＴ２３０がオンになり始めると（約０．９Ｖ）、ＦＥＴ２３０を流れる電流４２８が増大し始めるが、次いでゼロに戻る。これが起こるのは、「ＶＡ」が増大し続けると第３の差動対１２５のテール電流（電流４０６）が低下し続けてゼロになるからである。

図４Ｄのグラフ４３０は、組み合わされた電流４３６と入力信号４０２、４０４との関係を示す。組み合わされた電流４３６は、ＦＥＴ２１５の電流４１６とＦＥＴ２３０の電流４２８を組み合わせたものである。電流４１６、４２８は、ＦＥＴ２１５、２３０のドレイン端子を互いに結合することによって組み合わされる。組み合わされた電流４３６は、第１の入力信号４０２と第２の入力信号４０４とが一致しているか否かを示す際に使用するために前述の様式で電流ミラー１４０、１４５を介して信号バッファ１５０へ伝達される。

図４Ｅのグラフ４４０は、組み合わされた電流４４６と入力信号４０２、４０４との関係を示す。組み合わされた電流４４６は、ＦＥＴ２２０の電流４１８とＦＥＴ２２５の電流４２６とを組み合わせたものである。電流４１８、４２６は、ＦＥＴ２２０、２２５のドレイン端子を互いに結合することによって組み合わされる。組み合わされた電流４４６は、第１の入力信号４０２と第２の入力信号４０４とが一致しているか否かを示す際に使用するために前述の様式で電流ミラー１３５を介して信号バッファ１５０へ伝達される。

図４Ｄおよび４Ｅに示されるように、第１の入力信号４０２と第２の入力信号４０４とが一致しているとき、組み合わされた電流４３６は高い方の値にあり、組み合わされた電流４４６は低い値にある。これらの電流は、信号バッファ１５０へ伝達されて（電流ミラー１３５、１４０、１４５を介する）、一致を示す。入力信号４０２、４０４の一致するあたりの電流４３６、４４６を表すトレースの垂直部分の幅（例えば、ＶＡが０．９Ｖから１．１Ｖの範囲）は、回路２００の一致帯に対応する。一致帯の正確な範囲は、個々の実施形態に依存する。

一致帯の外側の「ＶＡ」の値に関しては、電流４３６はその低い値にあり（または、その低い値に近づき）、電流４４６はその高い方の値にある（または、高い方の値に近づく）。これらの電流は、信号バッファ１５０へ伝達されて（電流ミラー１３５、１４０、１４５を介する）、一致していないことを示す。

次に図５を参照すると、入力信号５０２と５０４との一致を検出する際の回路２００の動作を示すグラフ５００が示されている。グラフ５００において、トレース５０６は回路２００のデジタル出力信号である。この特定の例に関しては、回路２００の信号バッファ１５０はインバータとして実現される。また、この例では、スレッショルド調節デバイス１６０はオフである（例えば、ＦＥＴ２８０のゲートに０Ｖが印加される）。従って、この状況では、回路２００は、およそ０Ｖ以上において、入力信号５０２と５０４との一致を示す。

グラフ５００では、トレース５０６のパルス５０８は、入力信号５０２と５０４との一致が回路２００によって検出されたことを示す。パルス５０８の幅は回路２００の一致帯を示す。図５に示されているように、パルス５０８の幅は、信号の実際の一致の近傍の、入力信号５０２、５０４の振幅の相対的な変化率に応じて異なる。実際の一致は、入力信号５０２、５０４の電圧が、一致帯の中にあるだけでなく、等しいことと定義することができる。実際の一致が起こったときに入力信号５０２、５０４が互いに対して比較的急激に変化している場合、パルス５０８の幅は、実際の一致が起こったときに入力信号５０２、５０４が互いに対して比較的ゆっくりと変化している場合よりも、狭い。回路２００は、信号間の実際の一致が起こっていなくても、入力信号５０２と５０４との一致が起こったことを示し得ることが、理解されよう。

次に図６を参照すると、入力信号６０２と６０４との一致を検出する際の回路２００の動作を示すグラフ６００が示されている。グラフ６００では、トレース６０６は回路２００のデジタル出力信号である。この特定の例に関しては、図５のグラフ５００と同様に、回路２００の信号バッファ１５０はインバータとして実現される。また、この例では、スレッショルド調節デバイス１６０がアクティブであり、約１．０Ｖの電圧がＦＥＴ２８０に印加されている。従って、この状況では、回路２００は、およそ１．０Ｖ以上において、入力信号６０２と６０４との一致を示す。

グラフ６００では、トレース６０６のパルス６０８は、スレッショルド電圧１．０Ｖよりも上の入力信号６０２と６０４との一致が回路２００によって検出されたことを示す。図６に示されているように、入力信号６０２、６０４の電圧が１．０Ｖ（スレッショルド電圧）より下であるときに入力信号６０２、６０４の一致が起こっても、パルス６０８は発生しない。

まとめ
以上、幾つかの態様および実施形態について論じたが、これらの態様および実施形態のさまざまな変更、置換、追加および／または部分的組み合わせが可能であることが理解されよう。従って、添付された上記の特許請求の範囲および今後導入される請求の範囲は、それらの真の趣旨および範囲に含まれる全ての変更、置換、追加および／または部分的組み合わせを含むものと解釈することを意図する。

例示的な実施形態は図面を参照して示される。本明細書に開示された実施形態および図は例示を目的としたものであって、限定を目的としたものではない。

図１は、スレッショルドを調節可能な信号一致検出回路のブロック図である。 図２は、スレッショルドを調節可能な信号一致検出回路をより詳細に示す概略／ブロック図である。 図３は、図１および２の回路において実現することができるカスケード型のバイアス発生回路の概略／ブロック図である。 図４Ａ〜４Ｅは、図２の回路の電圧と電流との関係を示すグラフである。 図４Ａ〜４Ｅは、図２の回路の電圧と電流との関係を示すグラフである。 図４Ａ〜４Ｅは、図２の回路の電圧と電流との関係を示すグラフである。 図４Ａ〜４Ｅは、図２の回路の電圧と電流との関係を示すグラフである。 図４Ａ〜４Ｅは、図２の回路の電圧と電流との関係を示すグラフである。 図５は、図２の回路を使用した、スレッショルド調節なしの信号一致検出を示すグラフである。 図６は、図２の回路を使用した、スレッショルド調節ありの信号一致検出を示すグラフである。

Claims (10)

1. 信号一致検出回路であって、
   第１の差動トランジスタ対と、
   前記第１の差動トランジスタ対と結合される第２の差動トランジスタ対と、
   前記第２の差動トランジスタ対と並列に前記第１の差動トランジスタ対と結合される第３の差動トランジスタ対と、
   前記第１、第２および第３の差動トランジスタ対と結合され、動作時に、前記第１、第２および第３の差動トランジスタ対へ伝達される第１の入力信号を受け取る第１の入力信号端子と、
   前記第１、第２および第３の差動トランジスタ対と結合され、動作時に、前記第１、第２および第３の差動トランジスタ対へ伝達される第２の入力信号を受け取る第２の入力信号端子と、
   前記第１の差動トランジスタ対と結合される電流源と
   を備え、
   動作時に、前記第２および第３の差動トランジスタ対の複数の電流が組み合わされ、組み合わされた前記電流が、前記第１の入力信号と前記第２の入力信号との間に一致があるか否かを示す、
   信号一致検出回路。
2. 請求項１に記載の信号一致検出回路であって、動作時に、
   前記電流源が、前記第１の差動トランジスタ対へ第１のテール電流を供給し、
   前記第１の差動トランジスタ対の第１のトランジスタが、前記第２の差動トランジスタ対へ第２のテール電流を供給し、
   前記第１の差動トランジスタ対の第２のトランジスタが、前記第３の差動トランジスタ対へ第３のテール電流を供給する、
   信号一致検出回路。
3. 請求項２に記載の信号一致検出回路であって、
   前記第１の入力信号端子が、前記第１の差動トランジスタ対の前記第１のトランジスタのゲート端子と結合され、
   前記第２の入力信号端子が、（ｉ）前記第１の差動トランジスタ対の前記第２のトランジスタのゲート端子、および（ｉｉ）前記第２および第３の差動トランジスタ対のそれぞれの第１のトランジスタのそれぞれのゲート端子と結合され、
   前記第１の入力信号端子が更に、前記第２および第３の差動トランジスタ対のそれぞれの第２のトランジスタのそれぞれのゲート端子と結合される、
   信号一致検出回路。
4. 請求項３に記載の信号一致検出回路であって、前記第２の差動トランジスタ対の前記第２のトランジスタおよび前記第３の差動トランジスタ対の前記第１のトランジスタと結合される電流ミラーを更に含み、前記電流ミラーは、前記信号一致検出回路のプルアップ・デバイスとして動作し、動作時に、前記第１の入力信号と前記第２の入力信号との間に一致があるか否かを示すために、前記第２の差動トランジスタ対の前記第２のトランジスタと前記第２の差動トランジスタ対の前記第１のトランジスタとのそれぞれの電流が組み合わされて前記電流ミラーによってミラーリングされる、信号一致検出回路。
5. 請求項３に記載の信号一致検出回路であって、前記電流ミラーと結合されるスレッショルド調節デバイスを更に含み、前記スレッショルド調節デバイスの抵抗を変化させることにより電圧スレッショルドを確立し、前記電圧スレッショルドよりも下では、前記信号一致回路が前記第１の入力信号と前記第２の入力信号との一致を示さないようにする、信号一致検出回路。
6. 請求項５に記載の信号一致検出回路であって、前記スレッショルド調節デバイスがｎ型電界効果トランジスタを備える、信号一致検出回路。
7. 請求項３に記載の信号一致検出回路であって、
   前記第２の差動トランジスタ対の前記第１のトランジスタおよび前記第３の差動トランジスタ対の前記第２のトランジスタと結合される第１の電流ミラーと、
   前記第１の電流ミラーと結合され、前記信号一致検出回路のプルダウン・デバイスとして動作する第２の電流ミラーと
   を更に備え、動作時に、
   前記第２の差動トランジスタ対の前記第１のトランジスタと前記第３の差動トランジスタ対の前記第２のトランジスタとのそれぞれの電流が組み合わされて前記第１の電流ミラーによりミラーリングされ、
   前記第１の入力信号と前記第２の入力信号との間に一致があるか否かを示すために、前記第１の電流ミラーの電流が前記第２の電流ミラーによりミラーリングされる、
   信号一致検出回路。
8. 請求項１に記載の信号一致検出回路であって、
   前記第２の差動トランジスタ対の前記第２のトランジスタおよび前記第３の差動トランジスタ対の前記第１のトランジスタと結合される第３の電流ミラーを更に備え、前記第３の電流ミラーは、前記信号一致検出回路のプルアップ・デバイスとして動作し、動作時に、前記第１の入力信号と前記第２の入力信号との間に一致があるか否かを示すために、前記第２の差動トランジスタ対の前記第２のトランジスタと前記第２の差動トランジスタ対の前記第１のトランジスタとのそれぞれの電流が組み合わされて前記第３の電流ミラーによってミラーリングされるものであり、かつ、
   前記第２および第３の電流ミラーに結合された信号バッファを更に備え、動作時に、前記信号バッファは、前記第２および第３の電流ミラーの電流に基づいてデジタル信号を生成し、前記デジタル信号は、前記第１の入力信号と前記第２の入力信号との間に一致があるか否かを示すものである、
   信号一致検出回路。
9. 請求項８に記載の信号一致検出回路であって、前記信号バッファがインバータ回路を備える、信号一致検出回路。
10. 請求項１に記載の信号一致検出回路であって、前記電流源が、第１および第２のｎ型電界効果トランジスタ（ＦＥＴ）を備え、
    前記第１のｎ型ＦＥＴのソース端子が電気的接地と結合され、
    前記第１のｎ型ＦＥＴのドレイン端子が前記第２のｎ型ＦＥＴのソース端子と結合され、
    前記第２のｎ型ＦＥＴのドレイン端子が、前記第１の差動トランジスタ対の第１および第２のトランジスタのそれぞれのソース端子と結合される、
    信号一致検出回路。

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