JP2000323967A - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
- Publication number
- JP2000323967A JP2000323967A JP11128217A JP12821799A JP2000323967A JP 2000323967 A JP2000323967 A JP 2000323967A JP 11128217 A JP11128217 A JP 11128217A JP 12821799 A JP12821799 A JP 12821799A JP 2000323967 A JP2000323967 A JP 2000323967A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- hysteresis
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】 ヒステリシス幅を持たせた電圧切り替え回路
の安定化とヒステリシス幅の調整の簡易化を図る。 【解決手段】 Ｎチャンネルトランジスタ１〜２、Ｐチ
ャンネルトランジスタ４〜６からなる差動回路のＮチャ
ンネルトランジスタ５、６を排他的に選択する。Ｎチャ
ンネルトランジスタ５、６のサイズに変えて電流能力を
変化させることで、参照電圧Ｖ１よりＶ２が高いか低い
かを判別する際にヒステリシスを発生させ、電圧を切り
替える。
の安定化とヒステリシス幅の調整の簡易化を図る。 【解決手段】 Ｎチャンネルトランジスタ１〜２、Ｐチ
ャンネルトランジスタ４〜６からなる差動回路のＮチャ
ンネルトランジスタ５、６を排他的に選択する。Ｎチャ
ンネルトランジスタ５、６のサイズに変えて電流能力を
変化させることで、参照電圧Ｖ１よりＶ２が高いか低い
かを判別する際にヒステリシスを発生させ、電圧を切り
替える。
Description
【０００１】
【発明の属する技術分野】本発明は、特に電圧切り替え
回路を有したヒステリシス回路に関するものである。
回路を有したヒステリシス回路に関するものである。
【０００２】
【従来の技術】まず、図４にヒステリシス回路を含んだ
電圧切り替え回路について説明する。図４は電源切り替
え回路の概略図を示す。差動回路部４００はＰチャンネ
ルトランジスタ１、２、３、Ｎチャンネルトランジスタ
４、５で構成される差動増幅回路部とヒステリシス回路
部、Ｐチャンネルトランジスタ６から構成される。差動
増幅回路部４００をかえして電圧Ｖ１と同じ電圧をＯＵ
Ｔに出力しており、ヒステリシス回路の出力はＶ１とＶ
２を比較し、Ｖ１よりＶ２が低い場合、“Ｈ”となり、
Ｐチャンネルトランジスタ６をＯＮさせ、差動増幅回路
部の動作を停止することで、Ｖ２をＯＵＴに出力させ
る。またＶ１よりＶ２の電圧が高い場合、“Ｌ”とな
り、差動増幅回路部の出力をＯＵＴに出力させる。
電圧切り替え回路について説明する。図４は電源切り替
え回路の概略図を示す。差動回路部４００はＰチャンネ
ルトランジスタ１、２、３、Ｎチャンネルトランジスタ
４、５で構成される差動増幅回路部とヒステリシス回路
部、Ｐチャンネルトランジスタ６から構成される。差動
増幅回路部４００をかえして電圧Ｖ１と同じ電圧をＯＵ
Ｔに出力しており、ヒステリシス回路の出力はＶ１とＶ
２を比較し、Ｖ１よりＶ２が低い場合、“Ｈ”となり、
Ｐチャンネルトランジスタ６をＯＮさせ、差動増幅回路
部の動作を停止することで、Ｖ２をＯＵＴに出力させ
る。またＶ１よりＶ２の電圧が高い場合、“Ｌ”とな
り、差動増幅回路部の出力をＯＵＴに出力させる。
【０００３】図３はヒステリシス回路の構成例を示す。
Ｉ１は定電流源、１〜３はＰチャンネルトランジスタ、
４〜８はＮチャンネルトランジスタ、１００はＰチャン
ネルトランジスタ１、２、Ｎチャンネルトランジスタ
４、５で構成される差動検知回路部、２００はＰチャン
ネルトランジスタ３、Ｎチャンネルトランジスタ６〜８
で構成されるヒステリシス回路部である。
Ｉ１は定電流源、１〜３はＰチャンネルトランジスタ、
４〜８はＮチャンネルトランジスタ、１００はＰチャン
ネルトランジスタ１、２、Ｎチャンネルトランジスタ
４、５で構成される差動検知回路部、２００はＰチャン
ネルトランジスタ３、Ｎチャンネルトランジスタ６〜８
で構成されるヒステリシス回路部である。
【０００４】差動検知回路１００のノードＮ２の出力電
圧は、参照電圧Ｖ１より、Ｖ２が低い場合、“Ｈ”側
に、Ｖ２が高い場合は“Ｌ”側へ変化する。前記差動検
知回路１００の出力レベルを前記ヒステリシス回路へ供
給し、それの信号を受けてトランジスタ３、６、７によ
り構成されるインバータ出力の反転出力ＯＵＴをＮチャ
ンネルとトランジスタ８のゲートに与えることで前記イ
ンバータのスイッチングレベルを変化させ、トランジス
タ３とトランジスタ６、７、８のバランスによりヒステ
リシス特性を発生させている。
圧は、参照電圧Ｖ１より、Ｖ２が低い場合、“Ｈ”側
に、Ｖ２が高い場合は“Ｌ”側へ変化する。前記差動検
知回路１００の出力レベルを前記ヒステリシス回路へ供
給し、それの信号を受けてトランジスタ３、６、７によ
り構成されるインバータ出力の反転出力ＯＵＴをＮチャ
ンネルとトランジスタ８のゲートに与えることで前記イ
ンバータのスイッチングレベルを変化させ、トランジス
タ３とトランジスタ６、７、８のバランスによりヒステ
リシス特性を発生させている。
【０００５】次に図５（ａ）、（ｂ）、（ｃ）により、
動作の説明をする。
動作の説明をする。
【０００６】図５の（ａ）は、横軸に電圧Ｖ２、縦軸に
ＶＯＵＴをとり、Ｖ２が変化した場合のＶＯＵＴの変化
を示している。電圧Ｖ２が電圧Ｖ１よりも電圧が低い場
合、ＶＯＵＴはＶ２電圧の上昇とともに、、、
という経路で変化する。またＶ２がＶ１よりも高い場合
はＶ２電圧の降下とともに、、という経路で変化
する。
ＶＯＵＴをとり、Ｖ２が変化した場合のＶＯＵＴの変化
を示している。電圧Ｖ２が電圧Ｖ１よりも電圧が低い場
合、ＶＯＵＴはＶ２電圧の上昇とともに、、、
という経路で変化する。またＶ２がＶ１よりも高い場合
はＶ２電圧の降下とともに、、という経路で変化
する。
【０００７】図５（ｂ）はＶ１、Ｖ２の変化を時間軸で
示したものであり、（ｃ）は電圧が（ｂ）で表されるよ
うに変化した場合のヒステリシス回路における出力ＯＵ
Ｔの変化を表している。
示したものであり、（ｃ）は電圧が（ｂ）で表されるよ
うに変化した場合のヒステリシス回路における出力ＯＵ
Ｔの変化を表している。
【０００８】Ｖ２電圧がＶ１との切り替わり付近でノイ
ズ等により変動すると、ヒステリシス回路の出力ＯＵＴ
は（ｃ）で表されるように変動し、ＶＯＵＴはＶ１電
圧、Ｖ２電圧に切り替えが行われ、ＶＯＵＴが安定しな
い。
ズ等により変動すると、ヒステリシス回路の出力ＯＵＴ
は（ｃ）で表されるように変動し、ＶＯＵＴはＶ１電
圧、Ｖ２電圧に切り替えが行われ、ＶＯＵＴが安定しな
い。
【０００９】
【発明が解決しようとする課題】前述のヒステリシス回
路の場合には、インバータのスイッチングレベルを差動
回路部の出力により切り替えることでヒステリシス機構
を実現していたが、差動検知部の出力特性が急峻であ
り、Ｖ１からＶ２の電圧の切り替わり付近でＶ２電圧が
ふれると、ヒステリシス幅が狭いためにヒステリシス回
路が動作し、消費電流が増加する。このため、ヒステリ
シス幅の確保とヒステリシスレベル調整の簡易化が課題
であった。
路の場合には、インバータのスイッチングレベルを差動
回路部の出力により切り替えることでヒステリシス機構
を実現していたが、差動検知部の出力特性が急峻であ
り、Ｖ１からＶ２の電圧の切り替わり付近でＶ２電圧が
ふれると、ヒステリシス幅が狭いためにヒステリシス回
路が動作し、消費電流が増加する。このため、ヒステリ
シス幅の確保とヒステリシスレベル調整の簡易化が課題
であった。
【００１０】
【課題を解決するための手段】本発明は上記課題を解決
するための手段として検知回路として使われる差動回路
の入力部のトランジスタ能力をトランジスタサイズによ
り変化させることで、ヒステリシス幅をもたせた構成と
する。
するための手段として検知回路として使われる差動回路
の入力部のトランジスタ能力をトランジスタサイズによ
り変化させることで、ヒステリシス幅をもたせた構成と
する。
【００１１】
【発明の実施の形態】（実施の形態１）図１は本発明の
ヒステリシス回路の実施の形態における構成図であり、
以下に図１の構成を説明する。
ヒステリシス回路の実施の形態における構成図であり、
以下に図１の構成を説明する。
【００１２】図１において、定電流源Ｉ１と第一の入力
Ｖ１をゲートに入力したＮチャンネルトランジスタ４
と、第二の入力Ｖ２をゲートに入力したＮチャンネルト
ランジスタ５と前記トランジスタ５に並列に接続された
トランジスタ６と定電流負荷を構成するＰチャンネルト
ランジスタ１、２と差動回路の出力を反転するインバー
タ３、電源電圧をＶ２とするインバータ７とインバータ
７の出力でゲートをコントロールさせるトランジスタ６
とで構成される。
Ｖ１をゲートに入力したＮチャンネルトランジスタ４
と、第二の入力Ｖ２をゲートに入力したＮチャンネルト
ランジスタ５と前記トランジスタ５に並列に接続された
トランジスタ６と定電流負荷を構成するＰチャンネルト
ランジスタ１、２と差動回路の出力を反転するインバー
タ３、電源電圧をＶ２とするインバータ７とインバータ
７の出力でゲートをコントロールさせるトランジスタ６
とで構成される。
【００１３】参照電圧Ｖ１の電圧より、Ｖ２が低い場合
には、上記のトランジスタのサイズにより、トランジス
タ５に流れる電流より、トランジスタ４に流れる電流が
多くなり、ノードＮ２の電圧は“Ｈ”側、ノードＮ１の
電圧は“Ｌ”側になり、インバータ３より、ＯＵＴには
“Ｈ”が出力され、Ｎ４は“Ｌ”になりトランジスタ６
はＯＦＦの状態になる。
には、上記のトランジスタのサイズにより、トランジス
タ５に流れる電流より、トランジスタ４に流れる電流が
多くなり、ノードＮ２の電圧は“Ｈ”側、ノードＮ１の
電圧は“Ｌ”側になり、インバータ３より、ＯＵＴには
“Ｈ”が出力され、Ｎ４は“Ｌ”になりトランジスタ６
はＯＦＦの状態になる。
【００１４】従って、トランジスタ５に流れる電流がト
ランジスタ４に流れる電流と同じかそれ以上になるよう
Ｖ２が上昇しないと出力ＯＵＴは反転しない。
ランジスタ４に流れる電流と同じかそれ以上になるよう
Ｖ２が上昇しないと出力ＯＵＴは反転しない。
【００１５】参照電圧Ｖ１の電圧より、Ｖ２が高い場合
には、上記のトランジスタのサイズにより、トランジス
タ５に流れる電流より、トランジスタ４に流れる電流が
少なくなり、ノードＮ１の電圧は“Ｈ”側になり、イン
バータ３より、ＯＵＴには“Ｌ”が出力され、Ｖ２を電
源としたインバータ７よりＮ４は“Ｈ”になりトランジ
スタ６はＯＮの状態になる。
には、上記のトランジスタのサイズにより、トランジス
タ５に流れる電流より、トランジスタ４に流れる電流が
少なくなり、ノードＮ１の電圧は“Ｈ”側になり、イン
バータ３より、ＯＵＴには“Ｌ”が出力され、Ｖ２を電
源としたインバータ７よりＮ４は“Ｈ”になりトランジ
スタ６はＯＮの状態になる。
【００１６】従って、トランジスタ５、６に流れる電流
がトランジスタ４に流れる電流と同じかそれ以下になる
ようＶ２が低くならないと出力ＯＵＴは反転しない。
がトランジスタ４に流れる電流と同じかそれ以下になる
ようＶ２が低くならないと出力ＯＵＴは反転しない。
【００１７】次に図６（ａ）、（ｂ）、（ｃ）により、
動作の説明をする。
動作の説明をする。
【００１８】図６の（ａ）は、横軸に電圧Ｖ２、縦軸に
ＶＯＵＴをとり、Ｖ２が変化した場合のＶＯＵＴの変化
を示している。電圧Ｖ２が電圧Ｖ１よりも電圧が低い場
合、ＶＯＵＴはＶ２電圧の上昇とともに、、、
という経路で変化する。またＶ２がＶ１よりも高い場合
はＶ２電圧の降下とともに、、という経路で変化
する。
ＶＯＵＴをとり、Ｖ２が変化した場合のＶＯＵＴの変化
を示している。電圧Ｖ２が電圧Ｖ１よりも電圧が低い場
合、ＶＯＵＴはＶ２電圧の上昇とともに、、、
という経路で変化する。またＶ２がＶ１よりも高い場合
はＶ２電圧の降下とともに、、という経路で変化
する。
【００１９】図６（ｂ）はＶ１、Ｖ２の変化を時間軸で
示したものであり、（ｃ）は電圧が（ｂ）で表されるよ
うに変化した場合のヒステリシス回路における出力ＯＵ
Ｔの変化を表している。
示したものであり、（ｃ）は電圧が（ｂ）で表されるよ
うに変化した場合のヒステリシス回路における出力ＯＵ
Ｔの変化を表している。
【００２０】Ｖ２電圧がノイズ等により変動しても、ヒ
ステリシス回路の出力ＯＵＴは（ｃ）で表されるように
変動が抑えられ、ＶＯＵＴは安定する。
ステリシス回路の出力ＯＵＴは（ｃ）で表されるように
変動が抑えられ、ＶＯＵＴは安定する。
【００２１】（実施の形態２）図２は本発明のヒステリ
シス回路の実施の形態における構成図であり、以下に図
２の構成を説明する。
シス回路の実施の形態における構成図であり、以下に図
２の構成を説明する。
【００２２】図２において、定電流源Ｉ１に第一の入力
Ｖ１をゲートに入力したＮチャンネルトランジスタ４と
第二の入力Ｖ２をゲートに入力したＮチャンネルトラン
ジスタ５と、このトランジスタ５に並列に接続されたト
ランジスタ６と定電流負荷を構成するＰチャンネルトラ
ンジスタ１、２と差動回路の出力を反転するインバータ
３とＶ２を電源としたインバータ７の出力によりトラン
ジスタ５のゲートとインバータ８よりトランジスタ６の
ゲートを制御し、排他的にトランジスタを選択する。
Ｖ１をゲートに入力したＮチャンネルトランジスタ４と
第二の入力Ｖ２をゲートに入力したＮチャンネルトラン
ジスタ５と、このトランジスタ５に並列に接続されたト
ランジスタ６と定電流負荷を構成するＰチャンネルトラ
ンジスタ１、２と差動回路の出力を反転するインバータ
３とＶ２を電源としたインバータ７の出力によりトラン
ジスタ５のゲートとインバータ８よりトランジスタ６の
ゲートを制御し、排他的にトランジスタを選択する。
【００２３】トランジスタサイズは、トランジスタ５は
トランジスタ６よりもサイズを小さく設定しておく。
トランジスタ６よりもサイズを小さく設定しておく。
【００２４】参照電圧Ｖ１の電圧より、Ｖ２の電圧が低
い場合には、上記のトランジスタのサイズにより、トラ
ンジスタ６に流れる電流より、トランジスタ４に流れる
電流が多くなり、ノードＮ１の電圧は“Ｌ”側になり、
トランジスタ３、７で構成されるインバータより、ＯＵ
Ｔには“Ｈ”が出力され、トランジスタ９によりＮ４は
“Ｌ”になりトランジスタ５はＯＦＦの状態になり、ト
ランジスタ１０によりトランジスタ６がＯＮ状態にな
る。
い場合には、上記のトランジスタのサイズにより、トラ
ンジスタ６に流れる電流より、トランジスタ４に流れる
電流が多くなり、ノードＮ１の電圧は“Ｌ”側になり、
トランジスタ３、７で構成されるインバータより、ＯＵ
Ｔには“Ｈ”が出力され、トランジスタ９によりＮ４は
“Ｌ”になりトランジスタ５はＯＦＦの状態になり、ト
ランジスタ１０によりトランジスタ６がＯＮ状態にな
る。
【００２５】従って、トランジスタ４に流れる電流とト
ランジスタ６に流れる電流が同じかそれ以上になるよう
Ｖ２が上昇しないと出力ＯＵＴは反転しない。
ランジスタ６に流れる電流が同じかそれ以上になるよう
Ｖ２が上昇しないと出力ＯＵＴは反転しない。
【００２６】参照電圧Ｖ１の電圧より、Ｖ２の電圧が高
い場合には、上記のトランジスタのサイズにより、トラ
ンジスタ５に流れる電流より、トランジスタ４に流れる
電流が少なくなり、ノードＮ１の電圧は“Ｈ”側にな
り、インバータ３より、ＯＵＴには“Ｌ”が出力され、
インバータ８によりＮ４は“Ｈ”になりトランジスタ５
はＯＮの状態になり、インバータ９により、トランジス
タ６はＯＦＦ状態になる。
い場合には、上記のトランジスタのサイズにより、トラ
ンジスタ５に流れる電流より、トランジスタ４に流れる
電流が少なくなり、ノードＮ１の電圧は“Ｈ”側にな
り、インバータ３より、ＯＵＴには“Ｌ”が出力され、
インバータ８によりＮ４は“Ｈ”になりトランジスタ５
はＯＮの状態になり、インバータ９により、トランジス
タ６はＯＦＦ状態になる。
【００２７】従って、トランジスタ４に流れる電流とト
ランジスタ６に流れる電流が同じかそれ以下になるよう
Ｖ２が低くならないと出力ＯＵＴは反転しない。
ランジスタ６に流れる電流が同じかそれ以下になるよう
Ｖ２が低くならないと出力ＯＵＴは反転しない。
【００２８】実施の形態２は実施の形態１と同様、サイ
ズを変化させて差動検知させるが、実施の形態１はトラ
ンジスタ並列分のサイズになるのに対し、トランジスタ
を分けることで、ヒステリシス幅の設定自由度を広げ、
またレイアウト的にも小さくできるというメリットがあ
る。
ズを変化させて差動検知させるが、実施の形態１はトラ
ンジスタ並列分のサイズになるのに対し、トランジスタ
を分けることで、ヒステリシス幅の設定自由度を広げ、
またレイアウト的にも小さくできるというメリットがあ
る。
【００２９】
【発明の効果】以上のように本発明は差動検知回路にお
いて、２入力部の１入力に使われている、トランジスタ
を２個で構成し、Ｖ２と参照電圧Ｖ１の差を検知し、ト
ランジスタ能力をサイズにより変化させることでヒステ
リシス幅を容易に設定できるという効果がある。
いて、２入力部の１入力に使われている、トランジスタ
を２個で構成し、Ｖ２と参照電圧Ｖ１の差を検知し、ト
ランジスタ能力をサイズにより変化させることでヒステ
リシス幅を容易に設定できるという効果がある。
【図１】本発明の実施の形態１における、ヒステリシス
回路の構成図
回路の構成図
【図２】本発明の実施の形態２における、ヒステリシス
回路の構成図
回路の構成図
【図３】従来技術における、ヒステリシス回路の構成図
【図４】ヒステリシス回路を含んだ電圧切り替え回路の
構成図
構成図
【図５】（ａ）従来のヒステリシス回路を含む電圧切り
替え回路における出力電圧を示す図 （ｂ）従来のヒステリシス回路を含む電圧切り替え回路
における入力電圧を示す図 （ｃ）従来技術におけるヒステリシス回路の出力を示す
図
替え回路における出力電圧を示す図 （ｂ）従来のヒステリシス回路を含む電圧切り替え回路
における入力電圧を示す図 （ｃ）従来技術におけるヒステリシス回路の出力を示す
図
【図６】（ａ）本発明のヒステリシス回路を含む電圧切
り替え回路における出力電圧を示す図 （ｂ）本発明のヒステリシス回路を含む電圧切り替え回
路における入力電圧を示す図 （ｃ）本発明におけるヒステリシス回路の出力を示す図
り替え回路における出力電圧を示す図 （ｂ）本発明のヒステリシス回路を含む電圧切り替え回
路における入力電圧を示す図 （ｃ）本発明におけるヒステリシス回路の出力を示す図
１、２ Ｐチャンネルトランジスタ ３、７、８ インバータ ４、５、６ Ｎチャンネルトランジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G035 AA00 AB01 AC15 AD02 AD23 AD56 AD63 5J039 DA09 DB08 DC01 KK10 KK16 KK17
Claims (2)
- 【請求項１】 定電流源１に第一、第二のトランジスタ
を直列に接続し、第三、第四のトランジスタを直列に接
続し、さらに前記第四のトランジスタと並列に第五のト
ランジスタを接続し、前記第二のトランジスタのゲート
を第一の入力Ｖ１とし、前記第四のトランジスタのゲー
トを第二の入力Ｖ２とし、前記第一の入力Ｖ１と前記第
二の入力Ｖ２の関係により前記第五のトランジスタのゲ
ートを制御し、前記第四、第五のトランジスタサイズを
変化させたことを特徴としたヒステリシス回路。 - 【請求項２】 定電流源１に第一、第二のトランジスタ
を直列に接続し、第三、第四のトランジスタを直列に接
続し、さらに前記第四のトランジスタと並列に前記第五
のトランジスタを接続した差動検知回路を有し前記第四
のトランジスタのゲートは前記差動検知回路の出力で、
前記第五のトランジスタのゲートは前記差動検知回路の
出力の反転で制御し、前記第四、第五のトランジスタサ
イズを変化させたことを特徴としたヒステリシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11128217A JP2000323967A (ja) | 1999-05-10 | 1999-05-10 | ヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11128217A JP2000323967A (ja) | 1999-05-10 | 1999-05-10 | ヒステリシス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323967A true JP2000323967A (ja) | 2000-11-24 |
Family
ID=14979403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11128217A Pending JP2000323967A (ja) | 1999-05-10 | 1999-05-10 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295570A (ja) * | 2006-04-20 | 2007-11-08 | Honeywell Internatl Inc | 信号一致検出回路 |
-
1999
- 1999-05-10 JP JP11128217A patent/JP2000323967A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295570A (ja) * | 2006-04-20 | 2007-11-08 | Honeywell Internatl Inc | 信号一致検出回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6531913B1 (en) | Low voltage charge pump | |
| JP2689708B2 (ja) | バイアス電流制御回路 | |
| EP0729226B1 (en) | Differential amplifier | |
| US5548237A (en) | Process tolerant delay circuit | |
| KR100222009B1 (ko) | 두가지 동작 모드를 갖는 증폭기 | |
| US20050275461A1 (en) | Low voltage differential amplifier circuit for wide voltage range operation | |
| US6028458A (en) | Differential amplifier with input signal determined standby state | |
| JP2003114727A (ja) | 電源回路 | |
| JP2000323967A (ja) | ヒステリシス回路 | |
| JPH06152341A (ja) | バッファリング回路 | |
| JPH05129922A (ja) | 半導体集積回路装置 | |
| US10211782B1 (en) | Low-power wide-swing sense amplifier with dynamic output stage biasing | |
| WO2018207614A1 (ja) | 電源回路 | |
| US7015731B2 (en) | CMOS output buffer circuit | |
| JPH11119844A (ja) | 電源電圧降圧回路 | |
| JP2000047738A (ja) | シリーズレギュレータ回路 | |
| JPH09191578A (ja) | 集積回路出力バッファ | |
| JP3904339B2 (ja) | クロック信号供給回路 | |
| JP2001339258A (ja) | 電圧電流変換回路 | |
| KR100202184B1 (ko) | 입력 버퍼 | |
| KR100266638B1 (ko) | 파워 온 리셋회로 | |
| KR950003279B1 (ko) | 차동증폭기의 커런트 싱크 | |
| JPH06203587A (ja) | センス回路とそれを構成するデータ線負荷回路、レベルシフタ及び増幅回路 | |
| EP0685125B1 (en) | Cross-conduction prevention circuit for power amplifier output stage | |
| JPS6262093B2 (ja) |