KR970004335A - 논리 레벨 천이기 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속하는 기술 분야
반도체 메모리 장치내의 논리레벨 천이기에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
속도지연의 원인을 제거하여 빠른 속도를 가지는 논리레벨 천이기를 제공한다.
3. 발명의 해결방법의 요지
고전압을 채널에 의해 패스 또는 차단되는 제1제어수단과, 상기 제1제어수단에 의해 출력을 반전시켜 차아지 시킨 뒤 차아지의 패스를 차단시키기 위한 제2제어수단과, 제1전압을 반전시킨 뒤 상기 제1수단에 의한 출력을 방전 또는 차단시키기 위한 제3제어수단과, 제1전압에 의해 상기 차아지를 방전 또는 차단시키기 위한 제4제어수단을 구비한다.
4. 발명의 중요한 용도
빠른 속도를 요구하는 반도체 메모리 장치에 적합하게 사용된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 논리레벨 천이기를 나타낸 회로도.
Claims (6)
- 반도체 메모리의 논리레벨 천이회로에 있어서; 제1레벨의 전압을 소오스단자로 수신하는 풀-업 트랜지스터의 드레인단자와 풀-다운 트랜지스터의 드레인단자간에 형성된 출력단에 입력단이 연결되며, 상기 제1레벨의 전압에 따라 상기 출력단의 전압레벨을 반전하는 제1인버어터와; 상기 풀-업 트랜지스터의 게이트에 출력노드가 연결되며, 상기 제1인버어터의 출력전압에 응답하여 입력신호를 충전하기 위한 충전수단과; 상기 입력신호를 반전하여 상기 충전수단의 입력단 및 상기 풀-다운 트랜지스터의 게이트에 제공하는 제2인버어터와; 상기 입력신호에 응답하여 상기 충전수단에 저장된 상기 입력신호의 차아지를 방전시키는 방전수단을 가짐을 특징으로 하는 논리레벨 천이회로.
- 제1항에 있어서; 상기 충전수단은, 상기 제2인버어터의 출력에 소오스단자가 연결되고 상기 제1인버어터의 출력전압을 게이트단자로 수신하는 경로 차단용 트랜지스터와, 상기 경로 차단용 트랜지스터의 드레인 단자와 상기 풀-업 트랜지스터의 게이트사이에 연결된 충전용 트랜지스터로 구성됨을 특징으로 하는 논리레벨 천이회로.
- 제1항에 있어서, 상기 방전수다은 상기 입력신호를 게이트단자로 수신하고, 드레인단자가 상기 풀-업 트랜지스터의 게이트에 연결되고 소오스단자가 접지전압에 연결된 엔모오스 트랜지스터임을 특징으로 하는 논리레벨 천이회로.
- 제1항에 있어서, 상기 제1레벨의 전압은 전원전압보다 높은 전압임을 특징으로 하는 논리레벨 천이회로.
- 제2항에 있어서, 상기 방전수단은 상기 입력신호를 게이트단자로 수신하고, 드레인단자가 상기 풀-업 트랜지스터의 게이트에 연결되고 소오스단자가 접지전압에 연결된 엔모오스 트랜지스터임을 특징으로 하는 논리레벨 천이회로.
- 제5항에 있어서, 상기 제1레벨의 전압은 전원전압보다 높은 전압임을 특징으로 하는 논리레벨 천이회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950015229A KR0152352B1 (ko) | 1995-06-09 | 1995-06-09 | 논리 레벨 천이기 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950015229A KR0152352B1 (ko) | 1995-06-09 | 1995-06-09 | 논리 레벨 천이기 |
Publications (2)
Publication Number | Publication Date |
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KR970004335A true KR970004335A (ko) | 1997-01-29 |
KR0152352B1 KR0152352B1 (ko) | 1998-12-15 |
Family
ID=19416778
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019950015229A KR0152352B1 (ko) | 1995-06-09 | 1995-06-09 | 논리 레벨 천이기 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0152352B1 (ko) |
-
1995
- 1995-06-09 KR KR1019950015229A patent/KR0152352B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR0152352B1 (ko) | 1998-12-15 |
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