JPH10178318A - バックバイアス電圧発生器 - Google Patents
バックバイアス電圧発生器Info
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Abstract
(57)【要約】
【課題】外部電圧変化に関係なく一定にバックバイアス
電圧を維持して、ＮＭＯＳプルダウントランジスタの信
頼性を向上し得るバックバイアス電圧発生器を提供す
る。 【解決手段】バックバイアス電圧レベル感知器５０に、
外部電圧ＶCCと一定の電圧差を有する基準電ＶREF を発
生する基準電圧発生器６０を設け、基準電圧発生器６０
からの基準電圧ＶREF をＰＭＯＳプルアップトランジス
タＰのゲートに印加し、ドレイン電流ＩP ′を外部電圧
ＶCCの変化に関係なく一定とする。これにより、バック
バイアス電圧ＶBBが安定し、ＮＭＯＳプルダウントラン
ジスタＮの動作が安定する。
電圧を維持して、ＮＭＯＳプルダウントランジスタの信
頼性を向上し得るバックバイアス電圧発生器を提供す
る。 【解決手段】バックバイアス電圧レベル感知器５０に、
外部電圧ＶCCと一定の電圧差を有する基準電ＶREF を発
生する基準電圧発生器６０を設け、基準電圧発生器６０
からの基準電圧ＶREF をＰＭＯＳプルアップトランジス
タＰのゲートに印加し、ドレイン電流ＩP ′を外部電圧
ＶCCの変化に関係なく一定とする。これにより、バック
バイアス電圧ＶBBが安定し、ＮＭＯＳプルダウントラン
ジスタＮの動作が安定する。
Description
【０００１】
【発明の属する技術分野】本発明は、バックバイアス電
圧発生器に関し、詳しくは、外部電圧の変化に拘わらず
バックバイアス電圧を安定に維持できるバックバイアス
電圧発生器に関する。
圧発生器に関し、詳しくは、外部電圧の変化に拘わらず
バックバイアス電圧を安定に維持できるバックバイアス
電圧発生器に関する。
【０００２】
【従来の技術】一般に、バックバイアス電圧発生器にお
いては、図５に示したように、バックバイアス電圧ＶBB
の入力を受けて発振イネーブル信号ＯＳＣＥＮを発生す
るバックバイアス電圧レベル感知器１と、該バックバイ
アス電圧レベル感知器１からの前記発振イネーブル信号
ＯＳＣＥＮの入力を受けて所定周期のパルス信号ＯＳＣ
を発生するバックバイアス電圧発振器（oscillator）２
と、該バックバイアス電圧発振器２からの前記パルス信
号ＯＳＣの入力を受けてバックバイアス電圧ＶBBを発生
するバックバイアス電圧ポンプ３とを備え、バックバイ
アス電圧ポンプ３からのバックバイアス電圧ＶBBをバッ
クバイアス電圧レベル感知器１にフィードバックするよ
う構成されている。
いては、図５に示したように、バックバイアス電圧ＶBB
の入力を受けて発振イネーブル信号ＯＳＣＥＮを発生す
るバックバイアス電圧レベル感知器１と、該バックバイ
アス電圧レベル感知器１からの前記発振イネーブル信号
ＯＳＣＥＮの入力を受けて所定周期のパルス信号ＯＳＣ
を発生するバックバイアス電圧発振器（oscillator）２
と、該バックバイアス電圧発振器２からの前記パルス信
号ＯＳＣの入力を受けてバックバイアス電圧ＶBBを発生
するバックバイアス電圧ポンプ３とを備え、バックバイ
アス電圧ポンプ３からのバックバイアス電圧ＶBBをバッ
クバイアス電圧レベル感知器１にフィードバックするよ
う構成されている。
【０００３】そして、前記バックバイアス電圧レベル感
知器１においては、図６に示すように、接地電圧ＶSSの
接地端子とバックバイアス電圧ＶBBが印加される端子間
に直列接続された各抵抗Ｒ１、Ｒ２と、外部電圧ＶCCが
印加される端子とバックバイアス電圧ＶBBの印加される
端子間に直列接続されたプルアップ抵抗Ｒ３及びＮＭＯ
ＳプルダウントランジスタＮと、該プルアップ抵抗Ｒ３
とＮＭＯＳプルダウントランジスタＮのドレインとの間
のノード２１に共通接続された各インバーターＩＮ１，
ＩＮ２と、を備えていた。この場合、前記ＮＭＯＳプル
ダウントランジスタＮのゲートは前記抵抗Ｒ１とＲ２間
に接続される。
知器１においては、図６に示すように、接地電圧ＶSSの
接地端子とバックバイアス電圧ＶBBが印加される端子間
に直列接続された各抵抗Ｒ１、Ｒ２と、外部電圧ＶCCが
印加される端子とバックバイアス電圧ＶBBの印加される
端子間に直列接続されたプルアップ抵抗Ｒ３及びＮＭＯ
ＳプルダウントランジスタＮと、該プルアップ抵抗Ｒ３
とＮＭＯＳプルダウントランジスタＮのドレインとの間
のノード２１に共通接続された各インバーターＩＮ１，
ＩＮ２と、を備えていた。この場合、前記ＮＭＯＳプル
ダウントランジスタＮのゲートは前記抵抗Ｒ１とＲ２間
に接続される。
【０００４】このように構成された従来のバックバイア
ス電圧発生器の動作を説明する。バックバイアス電圧レ
ベル感知器１は、バックバイアス電圧ＶBBが所望のレベ
ルに至るまで発振イネーブル信号ＯＳＣＥＮを発生し、
バックバイアス電圧発振器２は、発振イネーブル信号Ｏ
ＳＣＥＮを受けて所定周期のパルス信号ＯＳＣを発生
し、バックバイアス電圧ポンプ３は、バックバイアス電
圧発振器２のパルス信号ＯＳＣを受けて負（−）電荷を
基板にポンピングし、バックバイアス電圧Ｖ BBを印加す
る。
ス電圧発生器の動作を説明する。バックバイアス電圧レ
ベル感知器１は、バックバイアス電圧ＶBBが所望のレベ
ルに至るまで発振イネーブル信号ＯＳＣＥＮを発生し、
バックバイアス電圧発振器２は、発振イネーブル信号Ｏ
ＳＣＥＮを受けて所定周期のパルス信号ＯＳＣを発生
し、バックバイアス電圧ポンプ３は、バックバイアス電
圧発振器２のパルス信号ＯＳＣを受けて負（−）電荷を
基板にポンピングし、バックバイアス電圧Ｖ BBを印加す
る。
【０００５】ここで、従来の前記バックバイアス電圧レ
ベル感知器１の動作を詳しく説明すると、先ず、直列接
続された抵抗Ｒ１、Ｒ２によってバックバイアス電圧Ｖ
BBを分圧してＮＭＯＳプルダウントランジスタＮをバイ
アスする。前記バックバイアス電圧ＶBBが変化すると、
前記ＮＭＯＳプルダウントランジスタＮのゲート−ソー
ス電圧ＶGS1 が変化する。
ベル感知器１の動作を詳しく説明すると、先ず、直列接
続された抵抗Ｒ１、Ｒ２によってバックバイアス電圧Ｖ
BBを分圧してＮＭＯＳプルダウントランジスタＮをバイ
アスする。前記バックバイアス電圧ＶBBが変化すると、
前記ＮＭＯＳプルダウントランジスタＮのゲート−ソー
ス電圧ＶGS1 が変化する。
【０００６】ＮＭＯＳプルダウントランジスタＮのゲー
ト−ソース電圧ＶGS1 が減少して、電流ＩN がプルアッ
プ抵抗Ｒ３に流れる電流ＩR3よりも小さくなると、ＮＭ
ＯＳプルダウントランジスタＮの電流駆動能力が小さく
なって、ノード２１は高電位になる。これにより、発振
イネーブル信号ＯＳＣＥＮも高電位となって、図５に示
したバックバイアス電圧発振器２はパルス信号ＯＳＣを
発生し、該パルス信号ＯＳＣがバックバイアス電圧ポン
プ３に入力し、ポンピング作用により負（−）電荷が基
板に供給され、その結果、バックバイアス電圧ＶBBの絶
対値が大きくなる。
ト−ソース電圧ＶGS1 が減少して、電流ＩN がプルアッ
プ抵抗Ｒ３に流れる電流ＩR3よりも小さくなると、ＮＭ
ＯＳプルダウントランジスタＮの電流駆動能力が小さく
なって、ノード２１は高電位になる。これにより、発振
イネーブル信号ＯＳＣＥＮも高電位となって、図５に示
したバックバイアス電圧発振器２はパルス信号ＯＳＣを
発生し、該パルス信号ＯＳＣがバックバイアス電圧ポン
プ３に入力し、ポンピング作用により負（−）電荷が基
板に供給され、その結果、バックバイアス電圧ＶBBの絶
対値が大きくなる。
【０００７】バックバイアス電圧ＶBBの絶対値の増大に
より、プルダウントランジスタＮのゲート−ソース電圧
ＶGS1 が増加し、電流ＩN がプルアップ抵抗Ｒ３に流れ
る電流ＩR3よりも大きくなるとノード２１は低電位にな
る。このとき、前記発振イネーブル信号ＯＳＣＥＮが低
電位となるため、バックバイアス電圧発振器２はパルス
信号ＯＳＣを発生せず、バックバイアス電圧ポンプ３も
動作しない。
より、プルダウントランジスタＮのゲート−ソース電圧
ＶGS1 が増加し、電流ＩN がプルアップ抵抗Ｒ３に流れ
る電流ＩR3よりも大きくなるとノード２１は低電位にな
る。このとき、前記発振イネーブル信号ＯＳＣＥＮが低
電位となるため、バックバイアス電圧発振器２はパルス
信号ＯＳＣを発生せず、バックバイアス電圧ポンプ３も
動作しない。
【０００８】そして、ノード２１の電位が反転するため
の基準となるプルアップ抵抗Ｒ３に流れる電流ＩR3は、
該プルアップ抵抗Ｒ３とＮＭＯＳプルダウントランジス
タＮ間のノード２１の電圧Ｖ21と外部電圧ＶCCとの電圧
差に起因して、下記の（１）式のように表される。 ＩR3＝（ＶCC−Ｖ21）／Ｒ3 ・・・ （１） 即ち、プルアップ抵抗Ｒ３に流れる電流ＩR3は外部電圧
ＶCCにより変化することがわかる。尚、式（１）のＲ3
はプルアップ抵抗Ｒ３の抵抗値である。
の基準となるプルアップ抵抗Ｒ３に流れる電流ＩR3は、
該プルアップ抵抗Ｒ３とＮＭＯＳプルダウントランジス
タＮ間のノード２１の電圧Ｖ21と外部電圧ＶCCとの電圧
差に起因して、下記の（１）式のように表される。 ＩR3＝（ＶCC−Ｖ21）／Ｒ3 ・・・ （１） 即ち、プルアップ抵抗Ｒ３に流れる電流ＩR3は外部電圧
ＶCCにより変化することがわかる。尚、式（１）のＲ3
はプルアップ抵抗Ｒ３の抵抗値である。
【０００９】図７に、バックバイアス電圧レベル感知器
の別の従来例を示す。図７の従来例は、図６に示したバ
ックバイアス電圧レベル感知器のプルアップ抵抗Ｒ３の
代りに、ゲートが接地電圧ＶSSに接地され、ドレインが
ＮＭＯＳプルダウントランジスタＮのドレインに連結さ
れ、ソースが外部電圧ＶCCが印加される端子に接続され
るＰＭＯＳプルアップトランジスタＰを用いている。そ
の他は図６の回路と同様に構成される。
の別の従来例を示す。図７の従来例は、図６に示したバ
ックバイアス電圧レベル感知器のプルアップ抵抗Ｒ３の
代りに、ゲートが接地電圧ＶSSに接地され、ドレインが
ＮＭＯＳプルダウントランジスタＮのドレインに連結さ
れ、ソースが外部電圧ＶCCが印加される端子に接続され
るＰＭＯＳプルアップトランジスタＰを用いている。そ
の他は図６の回路と同様に構成される。
【００１０】このように構成された図７のバックバイア
ス電圧レベル感知器の動作について説明する。先ず、直
列連結された抵抗Ｒ１、Ｒ２によってバックバイアス電
圧ＶBBを分圧してＮＭＯＳプルダウントランジスタＮを
バイアスする。前記バックバイアス電圧ＶBBが変化する
と、ＮＭＯＳプルダウントランジスタＮのゲート−ソー
ス電圧ＶGS1 が変化する。
ス電圧レベル感知器の動作について説明する。先ず、直
列連結された抵抗Ｒ１、Ｒ２によってバックバイアス電
圧ＶBBを分圧してＮＭＯＳプルダウントランジスタＮを
バイアスする。前記バックバイアス電圧ＶBBが変化する
と、ＮＭＯＳプルダウントランジスタＮのゲート−ソー
ス電圧ＶGS1 が変化する。
【００１１】ＮＭＯＳプルダウントランジスタＮのゲー
ト−ソース電圧ＶGS1 が減少して電流ＩN がＰＭＯＳプ
ルアップトランジスタＰのドレイン電流ＩP よりも小さ
くなると、ＮＭＯＳプルダウントランジスタＮの電流駆
動能力が小さくなって、ノード３１は高電位になる。従
って、発振イネーブル信号ＯＳＣＥＮが高電位になっ
て、図５に示したバックバイアス電圧発振器２はパルス
信号ＯＳＣを発生する。
ト−ソース電圧ＶGS1 が減少して電流ＩN がＰＭＯＳプ
ルアップトランジスタＰのドレイン電流ＩP よりも小さ
くなると、ＮＭＯＳプルダウントランジスタＮの電流駆
動能力が小さくなって、ノード３１は高電位になる。従
って、発振イネーブル信号ＯＳＣＥＮが高電位になっ
て、図５に示したバックバイアス電圧発振器２はパルス
信号ＯＳＣを発生する。
【００１２】これにより、前記パルス信号ＯＳＣがバッ
クバイアス電圧ポンプ３に入力されてポンピング作用に
より負（−）電荷が基板に供給され、その結果、バック
バイアス電圧ＶBBの絶対値が大きくなって、ＮＭＯＳプ
ルダウントランジスタＮのゲート−ソース電圧ＶGS1 が
増加し、ＮＭＯＳプルダウントランジスタＮの電流Ｉ N
が増大する。
クバイアス電圧ポンプ３に入力されてポンピング作用に
より負（−）電荷が基板に供給され、その結果、バック
バイアス電圧ＶBBの絶対値が大きくなって、ＮＭＯＳプ
ルダウントランジスタＮのゲート−ソース電圧ＶGS1 が
増加し、ＮＭＯＳプルダウントランジスタＮの電流Ｉ N
が増大する。
【００１３】そして、ＮＭＯＳプルダウントランジスタ
Ｎの電流ＩN がＰＭＯＳプルアップトランジスタＰのド
レイン電流ＩP よりも大きくなると、ノード３１は低電
位になり、前記発振イネーブル信号ＯＳＣＥＮは低電位
になって、バックバイアス電圧発振器２はパルス信号Ｏ
ＳＣを発生せず、バックバイアス電圧ポンプ３は負
（−）電荷を基板にポンピングしなくなる。
Ｎの電流ＩN がＰＭＯＳプルアップトランジスタＰのド
レイン電流ＩP よりも大きくなると、ノード３１は低電
位になり、前記発振イネーブル信号ＯＳＣＥＮは低電位
になって、バックバイアス電圧発振器２はパルス信号Ｏ
ＳＣを発生せず、バックバイアス電圧ポンプ３は負
（−）電荷を基板にポンピングしなくなる。
【００１４】そして、この従来例におけるノード３１の
電位が反転するための基準となるＰＭＯＳプルアップト
ランジスタＰのドレイン電流ＩP は、下記の式（２）の
ように表される。 ＩP ＝β（ＶGS2 −ＶTP)2／２ ・・・ （２） ここで、ＶGS2 はＰＭＯＳプルアップトランジスタＰの
ゲート−ソース電圧で、その値は−ＶCCである。即ち、
ＰＭＯＳプルアップトランジスタＰのドレイン電流ＩP
は外部電圧ＶCCにより変化することが分かる。尚、式
（２）のβはＰＭＯＳプルアップトランジスタＰのゲイ
ン定数、ＶTPはＰＭＯＳプルアップトランジスタＰのし
きい電圧を示す。
電位が反転するための基準となるＰＭＯＳプルアップト
ランジスタＰのドレイン電流ＩP は、下記の式（２）の
ように表される。 ＩP ＝β（ＶGS2 −ＶTP)2／２ ・・・ （２） ここで、ＶGS2 はＰＭＯＳプルアップトランジスタＰの
ゲート−ソース電圧で、その値は−ＶCCである。即ち、
ＰＭＯＳプルアップトランジスタＰのドレイン電流ＩP
は外部電圧ＶCCにより変化することが分かる。尚、式
（２）のβはＰＭＯＳプルアップトランジスタＰのゲイ
ン定数、ＶTPはＰＭＯＳプルアップトランジスタＰのし
きい電圧を示す。
【００１５】
【発明が解決しようとする課題】しかしながら、図６及
び図７に示すような従来のバックバイアス電圧レベル感
知器においては、前述したように、プルアップ抵抗Ｒ３
に流れる電流ＩR3やＰＭＯＳプルアップトランジスタＰ
のドレイン電流ＩP が外部電圧ＶCCの変化に応じて変化
するため、外部電圧ＶCCの変化によっててバックバイア
ス電圧ＶBBが影響を受けることになる。
び図７に示すような従来のバックバイアス電圧レベル感
知器においては、前述したように、プルアップ抵抗Ｒ３
に流れる電流ＩR3やＰＭＯＳプルアップトランジスタＰ
のドレイン電流ＩP が外部電圧ＶCCの変化に応じて変化
するため、外部電圧ＶCCの変化によっててバックバイア
ス電圧ＶBBが影響を受けることになる。
【００１６】そして、図８に示すように、外部電圧ＶCC
の変化に応じてバックバイアス電圧ＶBBの絶対値が大き
くなって、バックバイアス電圧ＶBBが負（−）の方向に
ずれると、ＮＭＯＳプルダウントランジスタＮのしきい
電圧ＶT は、次の式（３）のように表され、例えばＰ型
基板では前記しきい電圧ＶT が上昇する。 ＶT ＝ＶTO＋γ（Ｖsb)1/2 ・・・ （３） ここで、ＶTOは初期状態のしきい電圧で、Ｖsbはソース
と基板間の電圧で、γは基板のドーピングに起因する常
数（一般に０．４＜γ＜１．２）である。そして、Ｐ型
基板の場合は基板電圧がバックバイアス電圧ＶBBとなる
ため、バックバイアス電圧ＶBBの絶対値が上昇するとＶ
sbも上昇するため、しきい電圧ＶT が上昇することにな
る。
の変化に応じてバックバイアス電圧ＶBBの絶対値が大き
くなって、バックバイアス電圧ＶBBが負（−）の方向に
ずれると、ＮＭＯＳプルダウントランジスタＮのしきい
電圧ＶT は、次の式（３）のように表され、例えばＰ型
基板では前記しきい電圧ＶT が上昇する。 ＶT ＝ＶTO＋γ（Ｖsb)1/2 ・・・ （３） ここで、ＶTOは初期状態のしきい電圧で、Ｖsbはソース
と基板間の電圧で、γは基板のドーピングに起因する常
数（一般に０．４＜γ＜１．２）である。そして、Ｐ型
基板の場合は基板電圧がバックバイアス電圧ＶBBとなる
ため、バックバイアス電圧ＶBBの絶対値が上昇するとＶ
sbも上昇するため、しきい電圧ＶT が上昇することにな
る。
【００１７】しきい電圧ＶT の上昇は、ＮＭＯＳプルダ
ウントランジスタＮの動作速度を低下させて、バックバ
イアス電圧レベル感知器１は入力を良好にラッチするこ
とができない。また、例えばＤＲＡＭではアドレスディ
コーダーからの０〜ＶCCレベルの出力を受けてワードラ
インを駆動するワードラインドライバーは０〜ＶPP（回
部から印加される電圧レベルＶCCより高い）であって、
レベルシフター回路が必要となる。図９に示すようなＰ
ＭＯＳトランジスタＭＰ１，ＭＰ２とＮＭＯＳトランジ
スタＭＮ１，ＭＮ２を備えて構成されたレベルシフター
回路において、ＮＭＯＳトランジスタＭＮ１とＭＮ２の
ドレインに印加される電圧は０〜ＶPPになり、しきい電
圧ＶT の上昇は、このようなレベルシフター回路におい
てＮＭＯＳトランジスタのドレインに高電界が加えられ
て、ＮＭＯＳプルダウントランジスタＮの信頼性が低下
するという問題点があった。
ウントランジスタＮの動作速度を低下させて、バックバ
イアス電圧レベル感知器１は入力を良好にラッチするこ
とができない。また、例えばＤＲＡＭではアドレスディ
コーダーからの０〜ＶCCレベルの出力を受けてワードラ
インを駆動するワードラインドライバーは０〜ＶPP（回
部から印加される電圧レベルＶCCより高い）であって、
レベルシフター回路が必要となる。図９に示すようなＰ
ＭＯＳトランジスタＭＰ１，ＭＰ２とＮＭＯＳトランジ
スタＭＮ１，ＭＮ２を備えて構成されたレベルシフター
回路において、ＮＭＯＳトランジスタＭＮ１とＭＮ２の
ドレインに印加される電圧は０〜ＶPPになり、しきい電
圧ＶT の上昇は、このようなレベルシフター回路におい
てＮＭＯＳトランジスタのドレインに高電界が加えられ
て、ＮＭＯＳプルダウントランジスタＮの信頼性が低下
するという問題点があった。
【００１８】本発明の目的は、外部電圧の変化に拘わら
ず、ＰＭＯＳプルアップトランジスタの電流を一定に維
持することにより、安定したバックバイアス電圧が得ら
れ、バックバイアス電圧レベル感知器内のＮＭＯＳプル
ダウントランジスタの信頼性を向上し得るバックバイア
ス電圧発生器を提供しようとするものである。
ず、ＰＭＯＳプルアップトランジスタの電流を一定に維
持することにより、安定したバックバイアス電圧が得ら
れ、バックバイアス電圧レベル感知器内のＮＭＯＳプル
ダウントランジスタの信頼性を向上し得るバックバイア
ス電圧発生器を提供しようとするものである。
【００１９】
【課題を解決するための手段】このため、請求項１に記
載の発明では、バックバイアス電圧の入力を受けて発振
イネーブル信号を発生するバックバイアス電圧レベル感
知器と、前記発振イネーブル信号の入力を受けて所定周
期のパルス信号を発生するバックバイアス電圧発振器
と、前記パルス信号の入力を受けて前記バックバイアス
電圧を発生するバックバイアス電圧ポンプと、を備えた
バックバイアス電圧発生器において、前記バックバイア
ス電圧レベル感知器は、接地端子と前記バックバイアス
電圧入力端子間に直列接続された各抵抗と、ゲートが各
抵抗間に接続され、ソースが前記バックバイアス電圧入
力端子に接続されたＮＭＯＳプルダウントランジスタ
と、入力する外部電圧と一定の電圧差を有する基準電圧
を発生する基準電圧発生器と、ゲートが前記基準電圧発
生器に接続され、ソースが外部電圧入力端子に接続さ
れ、ドレインが前記ＮＭＯＳプルダウントランジスタの
ドレインに接続されたＰＭＯＳプルアップトランジスタ
と、を備え、前記ＰＭＯＳプルアップトランジスタと前
記ＮＭＯＳプルダウントランジスタの互いに接続された
ドレイン間に前記発振イネーブル信号の出力端を接続す
る構成であることを特徴とする。
載の発明では、バックバイアス電圧の入力を受けて発振
イネーブル信号を発生するバックバイアス電圧レベル感
知器と、前記発振イネーブル信号の入力を受けて所定周
期のパルス信号を発生するバックバイアス電圧発振器
と、前記パルス信号の入力を受けて前記バックバイアス
電圧を発生するバックバイアス電圧ポンプと、を備えた
バックバイアス電圧発生器において、前記バックバイア
ス電圧レベル感知器は、接地端子と前記バックバイアス
電圧入力端子間に直列接続された各抵抗と、ゲートが各
抵抗間に接続され、ソースが前記バックバイアス電圧入
力端子に接続されたＮＭＯＳプルダウントランジスタ
と、入力する外部電圧と一定の電圧差を有する基準電圧
を発生する基準電圧発生器と、ゲートが前記基準電圧発
生器に接続され、ソースが外部電圧入力端子に接続さ
れ、ドレインが前記ＮＭＯＳプルダウントランジスタの
ドレインに接続されたＰＭＯＳプルアップトランジスタ
と、を備え、前記ＰＭＯＳプルアップトランジスタと前
記ＮＭＯＳプルダウントランジスタの互いに接続された
ドレイン間に前記発振イネーブル信号の出力端を接続す
る構成であることを特徴とする。
【００２０】かかる構成では、バックバイアス電圧レベ
ル感知器において、バックバイアス電圧が各抵抗により
分圧されてＮＭＯＳプルダウントランジスタのゲートに
印加される。ＮＭＯＳプルダウントランジスタには、印
加される分圧値に応じたドレイン電流が流れる。このド
レイン電流の大きさが、ＰＭＯＳプルアップトランジス
タのドレイン電流より小さい間、発振イネーブル信号が
発生し、バックバイアス電圧発振器及びバックバイアス
電圧ポンプを介してバックバイアス電圧を増大する。増
大したバックバイアス電圧は、バックバイアス電圧レベ
ル感知器にフィードバックされ、ＮＭＯＳプルダウント
ランジスタのドレイン電流を増大させる。ＮＭＯＳプル
ダウントランジスタのドレイン電流が、ＰＭＯＳプルア
ップトランジスタのドレイン電流より大きくなると、発
振イネーブル信号が停止してバックバイアス電流の増大
が停止するようになる。そして、基準電圧発生器によっ
て、外部電圧の変化に関係なく一定の基準電圧がＰＭＯ
Ｓプルアップトランジスタに供給されるため、ＰＭＯＳ
プルアップトランジスタのドレイン電流が、外部電圧の
変化に拘わらず常に一定の値を維持するので、バックバ
イアス電圧を安定にできるようになる。
ル感知器において、バックバイアス電圧が各抵抗により
分圧されてＮＭＯＳプルダウントランジスタのゲートに
印加される。ＮＭＯＳプルダウントランジスタには、印
加される分圧値に応じたドレイン電流が流れる。このド
レイン電流の大きさが、ＰＭＯＳプルアップトランジス
タのドレイン電流より小さい間、発振イネーブル信号が
発生し、バックバイアス電圧発振器及びバックバイアス
電圧ポンプを介してバックバイアス電圧を増大する。増
大したバックバイアス電圧は、バックバイアス電圧レベ
ル感知器にフィードバックされ、ＮＭＯＳプルダウント
ランジスタのドレイン電流を増大させる。ＮＭＯＳプル
ダウントランジスタのドレイン電流が、ＰＭＯＳプルア
ップトランジスタのドレイン電流より大きくなると、発
振イネーブル信号が停止してバックバイアス電流の増大
が停止するようになる。そして、基準電圧発生器によっ
て、外部電圧の変化に関係なく一定の基準電圧がＰＭＯ
Ｓプルアップトランジスタに供給されるため、ＰＭＯＳ
プルアップトランジスタのドレイン電流が、外部電圧の
変化に拘わらず常に一定の値を維持するので、バックバ
イアス電圧を安定にできるようになる。
【００２１】前記基準電圧発生器は、具体的には請求項
２に記載のように、第１及び第２ＮＭＯＳトランジスタ
の各ゲートが互いに接続して前記第２ＮＭＯＳトランジ
スタのドレインに接続され、各ソースが共通に接地端子
に接続されて形成されたＮＭＯＳカレントミラー回路
と、第１及び第２ＰＭＯＳトランジスタの各ゲートが互
いに接続して前記第１ＰＭＯＳトランジスタのドレイン
に接続され、前記第１ＰＭＯＳトランジスタのソースに
外部電圧入力端子に接続されて形成されたＰＭＯＳカレ
ントミラー回路と、前記第２ＰＭＯＳトランジスタのソ
ースと前記外部電圧入力端子間に接続された抵抗とを備
えて構成される。
２に記載のように、第１及び第２ＮＭＯＳトランジスタ
の各ゲートが互いに接続して前記第２ＮＭＯＳトランジ
スタのドレインに接続され、各ソースが共通に接地端子
に接続されて形成されたＮＭＯＳカレントミラー回路
と、第１及び第２ＰＭＯＳトランジスタの各ゲートが互
いに接続して前記第１ＰＭＯＳトランジスタのドレイン
に接続され、前記第１ＰＭＯＳトランジスタのソースに
外部電圧入力端子に接続されて形成されたＰＭＯＳカレ
ントミラー回路と、前記第２ＰＭＯＳトランジスタのソ
ースと前記外部電圧入力端子間に接続された抵抗とを備
えて構成される。
【００２２】
【発明の実施の形態】以下、本発明の実施形態に対し説
明する。図１に、本発明に係るバックバイアス電圧発生
器に使用するバックバイアス電圧レベル感知器の一実施
形態を示す。図１に示すように、本実施形態のバックバ
イアス電圧レベル感知器５０は、接地電圧ＶSSの接地端
子とバックバイアス電圧ＶBBの印加する端子間に直列接
続された各抵抗Ｒ１、Ｒ２と、ゲートはそれら抵抗Ｒ１
とＲ２間に、ソースが前記バックバイアス電圧ＶBBの印
加する端子に夫々接続されたＮＭＯＳプルダウントラン
ジスタＮと、外部電圧ＶCCと一定の電圧差を有する基準
電圧ＶREF を発生する基準電圧発生器６０と、ゲートは
前記基準電圧発生器６０に、ソースが外部電圧ＶCCの印
加する端子に、ドレインが前記ＮＭＯＳプルダウントラ
ンジスタＮのドレインに夫々接続されたＰＭＯＳプルア
ップトランジスタＰと、それらＰＭＯＳプルアップトラ
ンジスタＰ及びＮＭＯＳプルダウントランジスタＮの互
いに接続されたドレイン間のノード５１に共通接続され
た各インバーターＩＮ１、ＩＮ２と、から構成されてい
る。本実施形態のバックバイアス電圧レベル感知器５０
は、基準電圧発生器６０を設けた以外は、従来と同様に
構成されている。
明する。図１に、本発明に係るバックバイアス電圧発生
器に使用するバックバイアス電圧レベル感知器の一実施
形態を示す。図１に示すように、本実施形態のバックバ
イアス電圧レベル感知器５０は、接地電圧ＶSSの接地端
子とバックバイアス電圧ＶBBの印加する端子間に直列接
続された各抵抗Ｒ１、Ｒ２と、ゲートはそれら抵抗Ｒ１
とＲ２間に、ソースが前記バックバイアス電圧ＶBBの印
加する端子に夫々接続されたＮＭＯＳプルダウントラン
ジスタＮと、外部電圧ＶCCと一定の電圧差を有する基準
電圧ＶREF を発生する基準電圧発生器６０と、ゲートは
前記基準電圧発生器６０に、ソースが外部電圧ＶCCの印
加する端子に、ドレインが前記ＮＭＯＳプルダウントラ
ンジスタＮのドレインに夫々接続されたＰＭＯＳプルア
ップトランジスタＰと、それらＰＭＯＳプルアップトラ
ンジスタＰ及びＮＭＯＳプルダウントランジスタＮの互
いに接続されたドレイン間のノード５１に共通接続され
た各インバーターＩＮ１、ＩＮ２と、から構成されてい
る。本実施形態のバックバイアス電圧レベル感知器５０
は、基準電圧発生器６０を設けた以外は、従来と同様に
構成されている。
【００２３】尚、本発明のバックバイアス電圧発生器
は、上述の構成を有するバックバイアス電圧レベル感知
器５０を除いた他のバックバイアス電圧発振器２及びバ
ックバイアス電圧ポンプ３については従来と同様の構成
であり、これらバックバイアス電圧レベル感知器５０、
バックバイアス電圧発振器２及びバックバイアス電圧ポ
ンプ３の接続関係も、図５に示す従来と同様である。
は、上述の構成を有するバックバイアス電圧レベル感知
器５０を除いた他のバックバイアス電圧発振器２及びバ
ックバイアス電圧ポンプ３については従来と同様の構成
であり、これらバックバイアス電圧レベル感知器５０、
バックバイアス電圧発振器２及びバックバイアス電圧ポ
ンプ３の接続関係も、図５に示す従来と同様である。
【００２４】即ち、バックバイアス電圧レベル感知器５
０は、バックバイアス電圧ＶBBが所望のレベルに至るま
で発振イネーブル信号ＯＳＣＥＮを発生し、バックバイ
アス電圧発振器２は、発振イネーブル信号ＯＳＣＥＮを
受けて所定周期のパルス信号ＯＳＣを発生し、バックバ
イアス電圧ポンプ３は、バックバイアス電圧発振器２の
パルス信号ＯＳＣを受けて負（−）電荷を基板にポンピ
ングし、バックバイアス電圧ＶBBを印加する。そして、
このバックバイアス電圧ＶBBはバックバイアス電圧レベ
ル感知器５０にフィードバックされる。
０は、バックバイアス電圧ＶBBが所望のレベルに至るま
で発振イネーブル信号ＯＳＣＥＮを発生し、バックバイ
アス電圧発振器２は、発振イネーブル信号ＯＳＣＥＮを
受けて所定周期のパルス信号ＯＳＣを発生し、バックバ
イアス電圧ポンプ３は、バックバイアス電圧発振器２の
パルス信号ＯＳＣを受けて負（−）電荷を基板にポンピ
ングし、バックバイアス電圧ＶBBを印加する。そして、
このバックバイアス電圧ＶBBはバックバイアス電圧レベ
ル感知器５０にフィードバックされる。
【００２５】次に、前記基準電圧発生器６０の構成を図
２に示し説明する。図２において、本実施形態の基準電
圧発生器６０は、第１、第２ＮＭＯＳトランジスタＮ
１、Ｎ２の各ゲートが互いに接続して第２ＮＭＯＳトラ
ンジスタＮ２のドレインに接続され、第１、第２ＮＭＯ
ＳトランジスタＮ１、Ｎ２の各ソースは共通に接地電圧
ＶSSの接地端子に接続されて形成されたＮＭＯＳカレン
トミラー回路６２と、第１、第２ＰＭＯＳトランジスタ
Ｐ１、Ｐ２の各ゲートが互いに接続して第１ＰＭＯＳト
ランジスタＰ１のドレインに接続され、前記第１ＰＭＯ
ＳトランジスタＰ１のソースが外部電圧ＶCCの印加する
端子に接続されて形成されたＰＭＯＳカレントミラー回
路６３と、前記第２ＰＭＯＳトランジスタＰ２のソース
と外部電圧ＶCCの印加する端子間に接続された抵抗Ｒ４
と、を備えている。そして、ＰＭＯＳカレントミラー回
路６３の第１、第２ＰＭＯＳトランジスタＰ１、Ｐ２の
ゲート間のノード６１から基準電圧ＶREF を発生する。
２に示し説明する。図２において、本実施形態の基準電
圧発生器６０は、第１、第２ＮＭＯＳトランジスタＮ
１、Ｎ２の各ゲートが互いに接続して第２ＮＭＯＳトラ
ンジスタＮ２のドレインに接続され、第１、第２ＮＭＯ
ＳトランジスタＮ１、Ｎ２の各ソースは共通に接地電圧
ＶSSの接地端子に接続されて形成されたＮＭＯＳカレン
トミラー回路６２と、第１、第２ＰＭＯＳトランジスタ
Ｐ１、Ｐ２の各ゲートが互いに接続して第１ＰＭＯＳト
ランジスタＰ１のドレインに接続され、前記第１ＰＭＯ
ＳトランジスタＰ１のソースが外部電圧ＶCCの印加する
端子に接続されて形成されたＰＭＯＳカレントミラー回
路６３と、前記第２ＰＭＯＳトランジスタＰ２のソース
と外部電圧ＶCCの印加する端子間に接続された抵抗Ｒ４
と、を備えている。そして、ＰＭＯＳカレントミラー回
路６３の第１、第２ＰＭＯＳトランジスタＰ１、Ｐ２の
ゲート間のノード６１から基準電圧ＶREF を発生する。
【００２６】このように構成された本実施形態の特徴で
あるバックバイアス電圧レベル感知器の動作は、基本的
には従来と同様である。即ち、直列接続された各抵抗Ｒ
１、Ｒ２によってバックバイアス電圧ＶBBを分圧してＮ
ＭＯＳプルダウントランジスタＮをバイアスする。ＮＭ
ＯＳプルダウントランジスタＮのゲート−ソース電圧Ｖ
GS1 が減少して、ドレイン電流ＩN が減少しＰＭＯＳプ
ルアップトランジスタＰのドレイン電流ＩP ′よりも小
さくなると、ＮＭＯＳプルダウントランジスタＮの電流
駆動能力が小さくなって、ノード５１は高電位になり、
発振イネーブル信号ＯＳＣＥＮも高電位になって、バッ
クバイアス電圧発振器２はパルス信号ＯＳＣを発生す
る。このパルス信号ＯＳＣがバックバイアス電圧ポンプ
３に入力してポンピング作用により負（−）電荷が基板
に供給され、その結果、バックバイアス電圧ＶBBの絶対
値が大きくなる。バックバイアス電圧ＶBBの絶対値が大
きくなると、ＮＭＯＳプルダウントランジスタＮのゲー
ト−ソース電圧ＶGS1 が増加し、ＮＭＯＳプルダウント
ランジスタＮのドレイン電流ＩN が増加する。
あるバックバイアス電圧レベル感知器の動作は、基本的
には従来と同様である。即ち、直列接続された各抵抗Ｒ
１、Ｒ２によってバックバイアス電圧ＶBBを分圧してＮ
ＭＯＳプルダウントランジスタＮをバイアスする。ＮＭ
ＯＳプルダウントランジスタＮのゲート−ソース電圧Ｖ
GS1 が減少して、ドレイン電流ＩN が減少しＰＭＯＳプ
ルアップトランジスタＰのドレイン電流ＩP ′よりも小
さくなると、ＮＭＯＳプルダウントランジスタＮの電流
駆動能力が小さくなって、ノード５１は高電位になり、
発振イネーブル信号ＯＳＣＥＮも高電位になって、バッ
クバイアス電圧発振器２はパルス信号ＯＳＣを発生す
る。このパルス信号ＯＳＣがバックバイアス電圧ポンプ
３に入力してポンピング作用により負（−）電荷が基板
に供給され、その結果、バックバイアス電圧ＶBBの絶対
値が大きくなる。バックバイアス電圧ＶBBの絶対値が大
きくなると、ＮＭＯＳプルダウントランジスタＮのゲー
ト−ソース電圧ＶGS1 が増加し、ＮＭＯＳプルダウント
ランジスタＮのドレイン電流ＩN が増加する。
【００２７】そして、ＮＭＯＳプルダウントランジスタ
Ｎのドレイン電流ＩN が増加してＰＭＯＳプルアップト
ランジスタＰのドレイン電流ＩP ′よりも大きくなる
と、ノード５１は低電位になり、前記発振イネーブル信
号ＯＳＣＥＮも低電位になって、バックバイアス電圧発
振器２はパルス信号ＯＳＣを発生せず、バックバイアス
電圧ポンプ３が負（−）電荷を基板にポンピングしな
い。
Ｎのドレイン電流ＩN が増加してＰＭＯＳプルアップト
ランジスタＰのドレイン電流ＩP ′よりも大きくなる
と、ノード５１は低電位になり、前記発振イネーブル信
号ＯＳＣＥＮも低電位になって、バックバイアス電圧発
振器２はパルス信号ＯＳＣを発生せず、バックバイアス
電圧ポンプ３が負（−）電荷を基板にポンピングしな
い。
【００２８】基準電圧発生器６０の動作を詳しく説明す
ると、第１、第２ＮＭＯＳトランジスタＮ１、Ｎ２は、
その幅（width)と長さ(length)が同一の同様なトランジ
スタであるため、ＮＭＯＳトランジスタＮ１、Ｎ２のド
レイン電流は等しく、図２に示すバイアス電流Ｉbiasと
なる。且つ、前記第２ＮＭＯＳトランジスタＮ２に供給
される電流の通路は、前記第２ＰＭＯＳトランジスタＰ
２を通る通路のみであるため、前記第２ＰＭＯＳトラン
ジスタＰ２のドレイン電流はバイアス電流Ｉbiasにな
り、このバイアス電流Ｉ biasによりノード６１から基準
電圧ＶREF が発生する。前記バイアス電流Ｉbiasを式で
示すと次の式（４）のようになる。
ると、第１、第２ＮＭＯＳトランジスタＮ１、Ｎ２は、
その幅（width)と長さ(length)が同一の同様なトランジ
スタであるため、ＮＭＯＳトランジスタＮ１、Ｎ２のド
レイン電流は等しく、図２に示すバイアス電流Ｉbiasと
なる。且つ、前記第２ＮＭＯＳトランジスタＮ２に供給
される電流の通路は、前記第２ＰＭＯＳトランジスタＰ
２を通る通路のみであるため、前記第２ＰＭＯＳトラン
ジスタＰ２のドレイン電流はバイアス電流Ｉbiasにな
り、このバイアス電流Ｉ biasによりノード６１から基準
電圧ＶREF が発生する。前記バイアス電流Ｉbiasを式で
示すと次の式（４）のようになる。
【００２９】 Ｉbias＝（ＶGS3 −ＶGS3 ′）／Ｒ4 ・・・ （４） ここで、ＶGS3 は第１ＰＭＯＳトランジスタＰ１のゲー
ト−ソース電圧、ＶGS 3 ′は第２ＰＭＯＳトランジスタ
Ｐ２のゲート−ソース電圧、Ｒ4 は抵抗Ｒ４の抵抗値で
ある。そして、ＶGS3 ＝−ＶCC＋ＶREF であるため、外
部電圧ＶCCが増加すると、第１ＰＭＯＳトランジスタＰ
１のゲート−ソース電圧ＶGS3 が増加し、バイアス電流
Ｉbiasが増加して基準電圧ＶREF も増加する。反対に、
外部電圧ＶCCが減少すると、第１ＰＭＯＳトランジスタ
Ｐ１のゲート−ソース電圧ＶGS3は減少し、バイアス電
流Ｉbiasが減少して基準電圧ＶREF も減少する。従っ
て、基準電圧ＶREF は、図３に示すように、外部電圧Ｖ
CCの変化に拘わらず外部電圧ＶCCと一定の電圧差を維持
する。
ト−ソース電圧、ＶGS 3 ′は第２ＰＭＯＳトランジスタ
Ｐ２のゲート−ソース電圧、Ｒ4 は抵抗Ｒ４の抵抗値で
ある。そして、ＶGS3 ＝−ＶCC＋ＶREF であるため、外
部電圧ＶCCが増加すると、第１ＰＭＯＳトランジスタＰ
１のゲート−ソース電圧ＶGS3 が増加し、バイアス電流
Ｉbiasが増加して基準電圧ＶREF も増加する。反対に、
外部電圧ＶCCが減少すると、第１ＰＭＯＳトランジスタ
Ｐ１のゲート−ソース電圧ＶGS3は減少し、バイアス電
流Ｉbiasが減少して基準電圧ＶREF も減少する。従っ
て、基準電圧ＶREF は、図３に示すように、外部電圧Ｖ
CCの変化に拘わらず外部電圧ＶCCと一定の電圧差を維持
する。
【００３０】このように、ＰＭＯＳプルアップトランジ
スタＰのゲートには、外部電圧ＶCCと一定の電圧差を有
する基準電圧ＶREF が基準電圧発生器６０から印加さ
れ、前記ＰＭＯＳプルアップトランジスタＰのゲート−
ソース電圧ＶGS2 は外部電圧Ｖ CCに拘わらず一定に維持
される。前記ＰＭＯＳプルアップトランジスタＰのドレ
イン電流ＩP ′は次の（５）式で表される。
スタＰのゲートには、外部電圧ＶCCと一定の電圧差を有
する基準電圧ＶREF が基準電圧発生器６０から印加さ
れ、前記ＰＭＯＳプルアップトランジスタＰのゲート−
ソース電圧ＶGS2 は外部電圧Ｖ CCに拘わらず一定に維持
される。前記ＰＭＯＳプルアップトランジスタＰのドレ
イン電流ＩP ′は次の（５）式で表される。
【００３１】 ＩP ′＝β（ＶGS2 ′−ＶTP )2 ／２ ＝β（ＶCC−ＶREF −ＶTP )2 ／２ ・・・ （５） ここで、ＶGS2 ′はＰＭＯＳプルアップトランジスタＰ
のゲート−ソース電圧である。そして、ＶGS2 ′＝ＶCC
−ＶREF で一定であるため、本実施形態のバックバイア
ス電圧レベル感知器５０によれば、外部電圧ＶCCに拘わ
らずドレイン電流ＩP ′を一定に維持できるようにな
る。
のゲート−ソース電圧である。そして、ＶGS2 ′＝ＶCC
−ＶREF で一定であるため、本実施形態のバックバイア
ス電圧レベル感知器５０によれば、外部電圧ＶCCに拘わ
らずドレイン電流ＩP ′を一定に維持できるようにな
る。
【００３２】以上のように、ドレイン電流ＩP ′が外部
電圧ＶCCに拘わらず一定に維持されるため、本実施形態
のバックバイアス電圧発生器では、外部電圧ＶCCの影響
を受けることなく安定したバックバイアス電圧ＶBBを発
生できる。そして、図４に、図１に示すバックバイアス
電圧レベル感知器を適用した本実施形態のバックバイア
ス電圧発生器と、図６及び図７に示すバックバイアス電
圧レベル感知器を適用した従来のものと比較を示す。
電圧ＶCCに拘わらず一定に維持されるため、本実施形態
のバックバイアス電圧発生器では、外部電圧ＶCCの影響
を受けることなく安定したバックバイアス電圧ＶBBを発
生できる。そして、図４に、図１に示すバックバイアス
電圧レベル感知器を適用した本実施形態のバックバイア
ス電圧発生器と、図６及び図７に示すバックバイアス電
圧レベル感知器を適用した従来のものと比較を示す。
【００３３】図４は、外部電圧ＶCCの変化に対するバッ
クバイアス電圧ＶBBの変化を示し、ａが図６の回路を適
用した場合、ｂが図７の回路を適用した場合、ｃが図１
の本実施形態の場合であり、本実施形態の場合のバック
バイアス電圧ＶBBが最も安定していることが明らかであ
る。そして、バックバイアス電圧ＶBBが安定し、ＮＭＯ
ＳプルダウントランジスタＮのしきい電圧ＶT が略一定
に維持できるため、ＮＭＯＳプルダウントランジスタＮ
の動作速度が低下することなく、安定に入力をラッチで
きる。これにより、ＮＭＯＳプルダウントランジスタＮ
の信頼性を向上できる。
クバイアス電圧ＶBBの変化を示し、ａが図６の回路を適
用した場合、ｂが図７の回路を適用した場合、ｃが図１
の本実施形態の場合であり、本実施形態の場合のバック
バイアス電圧ＶBBが最も安定していることが明らかであ
る。そして、バックバイアス電圧ＶBBが安定し、ＮＭＯ
ＳプルダウントランジスタＮのしきい電圧ＶT が略一定
に維持できるため、ＮＭＯＳプルダウントランジスタＮ
の動作速度が低下することなく、安定に入力をラッチで
きる。これにより、ＮＭＯＳプルダウントランジスタＮ
の信頼性を向上できる。
【００３４】
【発明の効果】以上説明したように、請求項１及び２に
記載の本発明によれば、外部電圧と一定の電圧差を有す
る基準電圧を用いてＰＭＯＳプルアップトランジスタの
ドレイン電流を一定に維持するように構成したので、外
部電圧の変化に関係なくバックバイアス電圧を安定に発
生させることができる。これにより、ＮＭＯＳプルダウ
ントランジスタのしきい電圧を略一定に維持できるた
め、ＮＭＯＳプルダウントランジスタの動作速度が低下
せず安定した入力のラッチングが可能になり、ＮＭＯＳ
プルダウントランジスタの信頼性を向上できる効果があ
る。
記載の本発明によれば、外部電圧と一定の電圧差を有す
る基準電圧を用いてＰＭＯＳプルアップトランジスタの
ドレイン電流を一定に維持するように構成したので、外
部電圧の変化に関係なくバックバイアス電圧を安定に発
生させることができる。これにより、ＮＭＯＳプルダウ
ントランジスタのしきい電圧を略一定に維持できるた
め、ＮＭＯＳプルダウントランジスタの動作速度が低下
せず安定した入力のラッチングが可能になり、ＮＭＯＳ
プルダウントランジスタの信頼性を向上できる効果があ
る。
【図１】本発明に係るバックバイアス電圧発生器に適用
するバックバイアス電圧レベル感知器の一実施形態の回
路図
するバックバイアス電圧レベル感知器の一実施形態の回
路図
【図２】図１の基準電圧発生器の回路図
【図３】図２の基準電圧発生器における外部電圧と基準
電圧との関係を示した図
電圧との関係を示した図
【図４】本発明と従来例との外部電圧とバックバイアス
電圧の特性を比較した図
電圧の特性を比較した図
【図５】バックバイアス電圧発生器のブロック図
【図６】従来のバックバイアス電圧レベル感知器の一例
を示した回路図
を示した回路図
【図７】従来のバックバイアス電圧レベル感知器の他の
例を示した回路図
例を示した回路図
【図８】従来のバックバイアス電圧とＮＭＯＳトランジ
スタのしきい電圧の関係を示した図
スタのしきい電圧の関係を示した図
【図９】レベルシフター回路の一例を示す図
２ バックバイアス電圧発振器 ３ バックバイアス電圧ポンプ ５０ バックバイアス電圧レベル感知器 ６０ 基準電圧発生器 ６２ ＮＭＯＳカレントミラー回路 ６３ ＰＭＯＳカレントミラー回路 ２１、３１、５１、６１ ノード Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗 ＩＮ１，ＩＮ２ インバーター Ｎ，Ｎ１，Ｎ２ ＮＭＯＳトランジスタ Ｐ，Ｐ１，Ｐ２ ＰＭＯＳトランジスタ ＶSS 接地電圧 ＶBB バックバイアス電圧 ＶCC 外部電圧 ＶREF 基準電圧
Claims (2)
- 【請求項１】バックバイアス電圧の入力を受けて発振イ
ネーブル信号を発生するバックバイアス電圧レベル感知
器と、前記発振イネーブル信号の入力を受けて所定周期
のパルス信号を発生するバックバイアス電圧発振器と、
前記パルス信号の入力を受けて前記バックバイアス電圧
を発生するバックバイアス電圧ポンプと、を備えたバッ
クバイアス電圧発生器において、 前記バックバイアス電圧レベル感知器は、 接地端子と前記バックバイアス電圧入力端子間に直列接
続された各抵抗と、 ゲートが前記各抵抗間に接続され、ソースが前記バック
バイアス電圧入力端子に接続されたＮＭＯＳプルダウン
トランジスタと、 入力する外部電圧と一定の電圧差を有する基準電圧を発
生する基準電圧発生器と、 ゲートが前記基準電圧発生器に接続され、ソースが外部
電圧入力端子に接続され、ドレインが前記ＮＭＯＳプル
ダウントランジスタのドレインに接続されたＰＭＯＳプ
ルアップトランジスタと、 を備え、前記ＰＭＯＳプルアップトランジスタと前記Ｎ
ＭＯＳプルダウントランジスタの互いに接続されたドレ
イン間に前記発振イネーブル信号の出力端を接続する構
成であることを特徴とするバックバイアス電圧発生器。 - 【請求項２】前記基準電圧発生器は、第１及び第２ＮＭ
ＯＳトランジスタの各ゲートが互いに接続して前記第２
ＮＭＯＳトランジスタのドレインに接続され、各ソース
が共通に接地端子に接続されて形成されたＮＭＯＳカレ
ントミラー回路と、第１及び第２ＰＭＯＳトランジスタ
の各ゲートが互いに接続して前記第１ＰＭＯＳトランジ
スタのドレインに接続され、前記第１ＰＭＯＳトランジ
スタのソースに外部電圧入力端子に接続されて形成され
たＰＭＯＳカレントミラー回路と、前記第２ＰＭＯＳト
ランジスタのソースと前記外部電圧入力端子間に接続さ
れた抵抗と、を備えて構成されることを特徴とする請求
項１記載のバックバイアス電圧発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR61761/1996 | 1996-12-05 | ||
| KR1019960061761A KR100234701B1 (ko) | 1996-12-05 | 1996-12-05 | 외부전압에 둔감한 백바이어스전압 레벨 감지기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10178318A true JPH10178318A (ja) | 1998-06-30 |
Family
ID=19485765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9332917A Pending JPH10178318A (ja) | 1996-12-05 | 1997-12-03 | バックバイアス電圧発生器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5886567A (ja) |
| JP (1) | JPH10178318A (ja) |
| KR (1) | KR100234701B1 (ja) |
| DE (1) | DE19725459B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018112963A (ja) * | 2017-01-13 | 2018-07-19 | ローム株式会社 | リニア電源 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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