DE2757987A1 - Halbleiterspeicher - Google Patents

Description

Patentanwalt Schadowplatz 9, 4000 Düsseldorf 1

Düsseldorf, 22. Dez. 1977

Westinghouse Electric Corporation
Pittsburgh, Pa. , V. St. A.

Halbleiterspeicher

Die Erfindung betrifft Halbleiterspeicher, insbesondere aber Halbleiterspeicher mit nichtvergänglichem Speicherinhalt, die Transistoren mit variablem Schwellwert aufweisen.

Bei einem MNOS-Speicher bekannter Art könnten Daten in den Speicher immer wieder neu eingeschrieben werden. In die Speicherzelle kann mehrmals aufeinanderfolgend eine binäre 1 eingeschrieben werden, bevor eine binäre 0 geschrieben wird. Dies veranlaßt den Transistor mit veränderlichem Schwellwert, seinen Schwellwert bis zu einem maximalen Ausmaß unter die Schreibbedingungen zu verschieben, welche als gesättigter Schwellwertzustand bezeichnet werden. Wenn ein binärer Pegel von entgegengesetztem Zustand in die Speicherzelle eingeschrieben werden soll, muß der einzige Schreibimpuls eine ausreichende Polarisierungsspannung sowie Zeitdauer besitzen, um die Schwellwertspannung des Transistors von dem bisher gesättigten Zustand, beispielsweise -2 V, zum entgegengesetzten ungesättigten Zustand, wie beispielsweise -5 V, zu verschieben. Die typische Schreibdauerzeit zur Verschiebung des Schwellwertes eines MNOS-Transistors vom gesättigten Zustand, der einen ersten binären Pegel repräsentiert, zu einem zweiten binären Pegel von beispielsweise 3 V beträgt

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typischerweise 2 bis 3 ms. Das bedeutet, daß die minimale Schreibzykluszeit für einen MNOS-Speicher bekannter Art mindestens 4 bis 6 ms beträgt.

Um die Dauer für das Einschreiben eines binären Pegels oder das Verschieben der Spannung bei einem Transistor mit veränderlichem Schwellwert, beispielsweise einem MNOS-Transistor, zu verringern, wird die Spannung oder das elektrische Feld über dem Gate-Isolator erhöht, indem die Polarisationsspannung erhöht wird. Unglücklicherweise führt ein hohes elektrisches Feld über dem Gate-Isolator einer Einrichtung mit veränderlichem Schwellwert während der Beschleunigung des Schreibzyklus zu ungewünschten Haltbarkeitsphänomenen wie verkleinertem Schwellwertspannungsfenster und verminderter Lebensdauer. Die Haltbarkeitsphänomene von MNOS-Transistoren laufen entgegengerichtet zu dem Erfordernis für einen Speichertransistor, einer großen Anzahl von Speicherzyklen bei typischen Anwendungen als Speicher mit beliebigem Zugriff zu widerstehen.

Die Aufgabe der Erfindung liegt darin, die kürzest mögliche Schreibzykluszeit zu erreichen und die den Speicherzellen aufgedrückte Anzahl von Schreibzyklen möglichst klein zu machen.

Erfindungsgemäß wird die Aufgabe durch die Merkmale des Hauptanspruchs gelöst, im wesentlichen also durch eine Halbleiterspeicherzellenanordnung zur Speicherung von Informationen, die aus zumindest einer Speicherzelle besteht, welche folgende Elemente aufweist: erste und zweite Feldeffekttransistoren mit veränderlichem Schwellwert, erste Schalteinrichtungen für die Veränderung der Schwellwertspannung des ersten Transistors veränderlichen Schwellwerts, zweiten Schaltungen zur Veränderung der Schwellwertspannung des zweiten Transistors veränderlichen Schwellwerts gleichzeitig mit der Veränderung der ersten Einrichtungen; wobei die ersten Schaltungen einen Schaltkreis umfassen, um die Schwellwertspannung zu erhöhen und die zweiten Schaltungen einen Schaltkreis aufweisen, um die Schwellwertspannun, zu erniedrig.

Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels näher erläutert, das In den Zeichnungen dargestellt 1st.

Es zeigt:

Flg. 1 eine grafische Darstellung zur Erläuterung des Effektes der Anzahl der Schreibwiederholungen auf die Schwellwertspannung eines MNOS-Speichertransistors;

Fig. 2 ein Blockdiagramm einer Ausführungsform der Erfindung;

Fig. 3A ein Schaltschema mit Teilen der Ausführungsform der Fig. 2;

Fig. 3B ein Schaltschema eines Pufferschaltkreises für den Zeilendecodierer;

Fig. 3C ein Schaltschema eines Pufferschaltkreises für das Ausgangssignal;

Fig. 3D ein Schaltschema eines Inverterschaltkreises für den Spaltendecodierer;

Fig. 3E ein Schaltschema eines Puffers und eines Pegelverschiebeschaltkreises zur Anwendung bei den Steuersignalen und Adressensignalen;

Fig. 3F ein Schaltschema für den Schreibvergleicher;

Fig. 4A und 4B

typische Signalwellenformen für die Schaltkreise der Fig. 3 während eines Lesezyklus;

Fig. 5A und 5B

typische Signalwellenformen für die Schaltkreise der Fig. 3 während eines Schreibzyklus;

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Fig. 6 Spannungen an angrenzenden Speichertransistoren, wenn in einen Speichertransistor ein Zustand mit hohem Schwellwert oder eine binäre 0 eingeschrieben wird; und

Fig. 7 Spannungen an angrenzenden Speichertransistoren, wenn in einen Speichertransistor ein Zustand niedrigen Schwellwertes oder eine binäre 1 eingeschrieben wird.

In den Figuren zeigt Fig. 1 in Form einer Grafik die Wirkung einer Anzahl von Schreibumkehrungen auf die Schwellwertspannung eines Metallnitritoxid-Speichertransistors (MNOS-Speichertransistors). Die Ordinate repräsentiert den MNOS-Speichertransistorschwellwert, V_T, in Volt. Die Abszisse repräsentiert die Anzahl der Schreibumkehrungen. Daten, die bei Messungen an einem Transistor mit einer anfänglichen Schwellwertspannung von 0 V gewonnen wurden, sind durch Kreise dargestellt. Anfänglich wurde der Speichertransistor, der eine Schwellwertspannung von 0 V aufwies, auf einen hohen Schwellwertspannungszustand oder eine logische 0 geschrieben, was durch die Kurve A dargestellt ist. Die Schwellwertspannung des Speichertransistors verschob sich von 0 V auf ungefähr -5 V. Der Speichertransistor wurde dann in Richtung auf eine niedrige Schwellwertspannung oder eine logische 1 geschrieben, wobei die Schwellwertspannung von -5 V auf -3 V verschoben wurde, wie durch die Kurve B wiedergegeben wird. Der Speichertransistor wurde nachfolgend in Richtung auf eine hohe Schwellwertspannung oder eine logische 0 geschrieben, wobei die Schwellwertspannung des Speichertransistors von -3 V auf -7 V verschoben wurde, wie durch die Kurve C dargestellt wird. Daraufhin wurde der Speichertransistor in Richtung auf einen niedrigen Schwellwertspannungszustand oder logische 1 geschrieben, wobei die Schwellwertspannung des Speichertransistors von -7 V auf -4 V verschoben wurde, wie durch die Kurve D wiedergegeben wird. Der Speichertransistor wurde dann in Richtung auf einen hohen Schwellwertspannungszustand oder logische 0 geschrieben, wodurch die Schwellwertspannung des Speichertransistors von -4 V auf -7,3 V verschoben wurde,

siehe Kurve B. Nachfolgende Schreibumkehrungen des Speichertransistors führen dazu, daß die Schwellwertspannung in der Weise verschoben wird, wie es die Kurven F, G, H und I wiedergeben, wobei die Schwellwertspannung sich von etwa -4,5 V für den niedrigen Schwellwertspannungszustand bzw. der logischen 1 auf -7,5 V für den hohen Schwellwertspannungszustand oder die logische 0 verschiebt.

Wenn die Schwellwertspannung des Speichertransistors anfänglich -10 V beträgt, wird beim Schreiben des Speichertransistors in Richtung auf eine niedrige Schwellwertspannung oder logische 1 die Schwellwertspannung des Speichertransistors sich von -10 V auf -6 V verschieben, wie durch Kurve J angedeutet wird. Meßwerte, die aufeinanderfolgende Schreibumkehrungen wiedergeben, wobei der Speichertransistor eine anfängliche Schwellwertspannung von -10 V aufweist, sind in Fig. 1 durch Quadrate wiedergegeben. Wenn die Speichereinrichtung nachfolgend in Richtung auf einen

hohen Schwellwertzustand oder logische 0 geschrieben wird, verschiebt sich die Schwellwertspannung des Speichertransistors von -6 V auf -8 V, wie durch Kurve K angedeutet wird. Die verbleibenden Kurvensegmente L bis R werden analog zu Ά bis I gebildet. Die Speichertransistoren waren Feldeffekttransistoren mit geschützter Quelle und Senke vom Typ MNOS/SOS.

In Fig. 2 ist ein Blockdiagramm einer Ausführungsform der Erfindung wiedergegeben, die beispielsweise für einen Speicher mit beliebigem Zugriff (RAM-Speicher) geeignet ist, der eine schnelle Schreibzeit besitzt. Das in Fig. 2 wiedergegebene Blockdiagramm kann auf einem integrierten Schaltkreis oder einem Siliziumplättchen verwirklicht werden. Der Speicher ist in 256 Worte zu zwei Bits organisiert, wobei ein Bit vom I/O-Puffer 10 und das andere Bit vom I/O-Puffer 12 auf Leitungen 154 bzw. 154* zugeführt wird. Die Speicheranordnung 17 hält 256 Worte zu je einem Bit und die Speicheranordnung 18 hält 256 Worte zu je einem Bit. Die Speicheranordnungen 17 und 18 sind intern als Speicher für 32 Worte zu je acht Bit organisiert, wobei Spaltendecodierer 20 und 21 eines der acht Bits auswählen, um

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die Daten In den Speicheranordnungen 17 und 18 zu veranlassen, als 256 Worte zu einem Bit zu erscheinen. Adressensignale AO* bis A4¹ werden über die Sammelschiene 22 an Zellendecodlerer 25, 26, 23 und 28 verteilt. Der Decodierer 25 arbeitet beispielsweise in der Art, daß er die 5-Bit-Adresse AO¹ bis A4¹ decodiert und aufgrund dessen eine der 3 2 Zeilen auswählt, die in die Speicheranordnung 17 führen. Jeder Decodierer wählt in gleicher Weise eine der 32 Zeilen aus, die in die entsprechende Speicheranordnung führt, und zwar aufgrund der decodierten Adresse. Jede Speicherzelle in den Speicheranordnungen 17 und 18 umfaßt zwei Transistoren veränderlichen Schwellwerts, wobei der Decodierer 25 einen Transistor der Speicherzelle und Decodierer 26 den anderen Transistor in der Speicherzelle auswählt. In ähnlicher Weise wählen Decodierer 23 und 28 jeweils einen der Speichertransistoren der Speicherzelle in der Speicheranordnung 18 aus. Eine weitere Erläuterung wird in Verbindung mit der Speicheranordnung und der zugehörigen Schaltung in Fig. 3A gegeben. Adressensignale A5 bis A7 sind über Leitungen 24, 45 bzw. 46 zum Y-Decodierer 27 verkoppelt. Y-Decodierer 27 arbeitet in der Weise, daß er die Adressensignale A5 bis A7 decodiert und eine der acht Leitungen Y1 bis Y8 und YT bis YF auswählt, welche mit den Spaltendecodierern 20 und 21 verbunden sind. Die Adresseneinschaltsammelschiene AE ist über Leitung 29 angeschlossen, um den Einschaltpuffer 30 zu adressieren. Der Adresseneinschaltpuffer 30 arbeitet in der Weise, daß er den Pegel des Steuersignals verschiebt und den wahren Wert und das Komplement dazu liefert. Die Ausgangsdaten DI' und DI', der Komplementwert von der Speicheranordnung 17, wird aus dem Spaltendetektor 32 zu einem Eingang des Schreibvergleichers 35 über Leitungen 172 und 173 und zu einem Eingang des I/O-Puffers 10 über Leitungen 131 und 123 geführt. In ähnlicher Weise wird der Ausgang des Spaltendetektors 32, der die Daten von der Speicheranordnung repräsentiert, zu einem Eingang des Schreibvergleichers 37 über Leitungen 172· und 173' und zu einem Eingang des I/0-Puffers über Leitungen 131 und 123 geführt. Die Eingangsschreibdaten, DIW, laufen über Leitung 167 zu einem Eingang des Schreibvergleichers 35. Die Eingangsschreibdaten DIW laufen über Leitung

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167* zu einem Eingang des Schrelbverglelchers 37. Ein Ausgang DI¹ des Schrelbverglelchers 35, der repräsentativ ist für die Daten, die in die Speicheranordnung 17 während des Schreibzyklus eingeschrieben werden sollen, wird auf Leitung 40 zu einem Eingang der Zeilendecodierer 25 und 26 und zu einem Eingang des Spaltendecodierers 20 geleitet. Ein Ausgang DI¹ des Schreibvergleichers 35, der den Komplementwert der zu schreibenden Daten repräsentiert, wird über Leitung 43 zu einem Eingang der Zeilendecodierer 25 und 26 und zu einem Eingang des Spaltendecodierers geführt. Ein Ausgang des Schreibvergleichers 37, der repräsentativ ist für die Daten, die in die Speicheranordnung 18 eingeschrieben werden sollen, wird über Leitung 42 zu einem Eingang der Zeilendecodierer 23 und 28 und zu einem Eingang des Spaltendecodierers 21 geführt. Ein Ausgang DI*¹ des Schreibvergleichers 37, der das Komplement der einzuschreibenden Daten darstellt, wird über Leitung 44 an einen Eingang von den Zeilendecodierern und 28 und an einen Eingang des Spaltendecodierers 21 geführt. Zeitsteuersignale, die intern mit verschiedenen Teilen des Blockdiagramms in Fig. 2 verbunden sind, sind mit AES, MW, W, CS", AEP und AE bezeichnet. Diese Zeitsteuersignale werden durch den Takt- und Zeitsteuerschaltkreis 6 erzeugt, wie in Fig. 2 dargestellt, und dieser mag gemeinsam sein für viele ähnlich angeschlossene Chips beim Betrieb eines größeren Speichers. Typische Spannungen für die Schaltung der Fig. 3A bis 3F, die P-Kanaltransistoren und N-Kanalabmagerungsmodetransistoren in den Verknüpfungstransistoren und den MNOS-Speichertransistoren benutzen, sind die folgenden: V_ßD: +12 V, V₅₃: 0 V, V_11n: -8 V und V_pp: -18 V.

Beim Auslesen von Daten aus dem Speicher, der in Fig. 2 dargestellt ist, werden die Adressenleitungen AO bis A4 von den Zeilendecodierern 25, 26, 23 und 28 decodiert, welche eine der 32 Leitungen eines jeden Decoders auswählen, die zu jeder der Speicheranordnungen 17 oder 18 führen. Vor der Decodiererauswahl liefert das Adreaseneinschaltsignal AE* von Puffer 30 ein Signal für die Decodierer 25, 26, 23 und 28, um alle 32 Leitungen eines jeden Decodlerers, die in die Speicheranordnungen

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und 18 laufen, vorzuladen. Zusätzlich laden die Spaltendecodlerer 20 und 21 die Leitungen Y1 bis Y8, die In die Speicheranordnungen 17 und 18 hineinführen. Wenn die Zeilenleitung von den Zeilendecodierern 25 und 26 ausgewählt ist, wird beispielsweise eine Speicherzelle in der Speicheranordnung 17 an den Spaltendetektor 32 ein Ausgangssignal liefern, das feststellen wird, ob das Ausgangssignal einer bestimmten Speicherzelle eine logische 1 oder eine logische 0 ist. Der Spaltendetektor 33 reagiert in ähnlicher Weise auf Signale aus der Speicheranordnung 18 aufgrund einer ausgewählten Zeile von den Zeilendecodierern 23 und 28. Eine andere Ausführungsform der Erfindung würde beispielsweise für jede Spalte einen Spaltendetektor 32 schaffen. Einer von acht Ausgängen des Spaltendetektors 32 würde durch den Spaltendecoder 20 ausgewählt. Bei der Ausführungsform der Fig. 2 liefert der Spaltendetektor 32 ein Ausgangssignal, das die in einer bestimmten Speicherzelle in der Speicheranordnung 17 gespeicherten Signale liefert, und zwar über Leitungen 131 und 123 zum I/O-Puffer 10 und über Leitung 154 nach außen. Der Spaltendetektor 33 und der Spaltendecoder 21 arbeiten in ähnlicher Weise, um ein Ausgangssignal über Leitungen 131' und 123¹ zum I/O-Puffer 12 und über Leitung 154' nach außen zu liefern.

Der Betrieb der Ausführungsform der Fig. 2 während des Schreibbetriebs ist der folgende: es werden Eingangsschreibdaten DIW und DIW¹ den Schreibvergleichern 35 bzw. 37 zugeführt. Der Takt- und Zeitsteuerschaltkreis 6 löst eine Schreibsequenz aus, um den Inhalt der Speicherzelle zu lesen, welcher von den Schreibdaten eingeschrieben werden soll. Die jeweilige Speicherzelle wird durch die Signale auf den Adressenleitungen identifiziert. Wenn die Inhalte der jeweiligen Speicherstellen gelesen worden sind und dem Schreibvergleicher 35 durch die Signale DIR und DIR¹ präsentiert worden sind, vergleicht der Schreibvergleicher 35 die Lesedaten mit den gewünschten Schreibdaten und unterdrückt, wenn sie gleich sind, einen weiteren Schreibbetrieb in der Speicheranordnung 17. Wenn sich jedoch die Daten unterscheiden, ermöglicht der Schreibvergleicher 35 eine Schreibse-

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quenz, einen Schreibzyklus oder einen Schreibbetrieb In der Speicheranordnung 17. Während des Schreibbetriebs führt die Spannung an den ausgewählten Zellen von dem Zeilendecodierer 25 Spannungswerte von +12 oder -18 V zu der einen Seite oder zu dem Gate des einen Transistors der Speicherzelle, während der andere Transistor gemäß einer Spannung von +12 oder -18 V auf der ausgewählten Zelle vom Zeilendecodierer 26 beschrieben wird. Der Spaltendecodierer 20 liefert auch bestimmten Spannungen in Verbindung mit dem Spaltendetektor 32 auf den Leitungen, die sich in Spaltenrichtung zur Speicheranordnung 17 erstrecken. Die Spannungen sind so angeordnet, daß sie gleichzeitig eine logische 1 oder eine niedrige Schwellwertspannung in einen Speichertransistor einer Speicherzelle einschreiben, während eine hohe Schwellwertspannung oder eine logische 0 in den anderen Speichertransistor der Speicherzelle eingeschrieben wird. Der Betrieb für das Einschreiben in die Speicheranordnung 18 ist identisch zu dem, der bezüglich des Schreibens in die Speicheranordnung 17 beschrieben wurde. Die Anwesenheit von richtigen Polarisierungsspannungen an den Transistoren mit unterschiedlichem Schwellwert für eine kurze Zeitdauer von beispielsweise 0,7 ms reicht aus, um die Schwellwertspannung des Speichertransistors auf den gewünschten Pegel zu bringen, der für die Eingangsschreibdaten DIW eine Anzeige liefert. Da zwei Speichertransistoren in entgegengesetzte Richtungen beschrieben werden, wird die Differenz im Signalausgang der zwei Transistoren maximiert. Erkennungsschaltungen wie sie vom Spaltendetektor 32 in Fig. *3A gezeigt werden, ermöglichen selbst dort eine Erkennung des Speicherzellenzustandes, wo die Differenz in den Schwellwertspannungen der zwei Speichertransistoren der Speicherzelle sich bis auf 1/2 V annäherten.

Mit einer Schreibimpulsbreite und einer ausgewählten Amplitude, die eine Speichertransistorenschwellwertspannungs-Verschiebung von ungefähr 3 V liefert, ist es wichtig, eine Verschiebung der Speichertransistorschwellwertspannungen in entgegengesetzte Sättigungszustände zu verhindern, was auftreten würde, wenn das Speicherelement mit den gleichen Daten mehrmals nacheln-

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ander erneut beschrieben werden würde. Der Betrieb des Schreibvergleicher s 35 verhindert ein erneutes Beschreiben der gleichen Speicherzelle mit den gleichen Daten, indem vor dem Schreibzyklus eine Lesung erfolgt und während des Schreibens eine Unterdrückungseinrichtung vorhanden ist. Wenn die zu schreibenden
neuen Daten die gleichen sind, wie aus dem Speicher ausgelesen wurden, werden die Schreibpolarisationsspannungen für das Speicherelement unterdrückt, was zulässig ist, da das Speicherelement bereits sich im korrekten Zustand befindet. Somit führen alle Schreibvorgänge für das Speichersystem nicht notwendigerweise zu einem Einschreiben in ein Speicherelement oder in eine Speicherzelle, was die Lebensdauer des Speichers erhöht. Die Speicherlebensdauer wird durch die Anzahl der Schreibzyklen bejrenzt, denen die Speichertransistoren ausgesetzt sind, während Lesezyklen auf die Speicherlebensdauer keinen Einfluß haben. Zusätzlich unterliegt ein jeder Speichertransistor in der Speicherzelle der gleichen Anzahl von Schreibzyklen und Schreibumkehrungen von einem Zustand zum anderen.

Ein detailliertes Schemadiagramm der Speicheranordnung 17 ist in Fig. 3A gezeigt. Die Speicheranordnung 17 besteht aus 32 Zeilen, die mit X1 bis X32 bezeichnet sind, sowie acht Spalten, die
mit Y1 bis Y8 bezeichnet sind. Jede Speicherzelle besteht aus zwei Transistoren variablen Schwellwerts, wobei während des
Schreibbetriebs die Transistorschwellwertspannung des einen
Transistors in der einen Richtung und die des anderen Transistors in der anderen Richtung geschrieben wird. Die Speicherzelle 1/1, d. h. die Speicherzelle der Zeile 1 und der Spalte 1, besteht aus dem Speichertransistor 50 und dem Speichertransistor 51.
Die Speicherzelle 1/8 (Zeile 1, Spalte 6) besteht aus den Speichertransistoren 52 und 53. Die Speicherzelle 2/1 (Zeile 2,
Spalte 1) besteht aus den Speichertransistoren 54 und 55. Die Speicherzelle 2/8 (Zeile 2, Spalte 8) besteht aus den Speichertransistoren 56 und 57. Die Speicherzelle 31/1 (Zeile 31, Spalte 1) besteht aus den Speichertransistoren 58 und 59. Die Speicherzelle 31/8 (Zeile 31, Spalte 8) besteht aus den Speichertransistoren 60 und 61. Die Speicherzelle 32/1 (Zeile 32, Spalte 1)

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besteht aus den Speichertransistoren 62 und 63. Die Speicherzelle 32/8 (Zeile 32, Spalte 8) besteht aus den Speichertransistoren 64 und 65. Die Speichertransistoren in der Speicheranordnung 17, wie beispielsweise die.Transistoren 50 bis 65, sind P-Kanalerhöhungsbetriebstransistoren, die jeweils eine Steuerelektrode (Gate), eine Quelle (Source) und einen Substratkörper aufweisen. Das Steuerelektrodendielektrikum zur Schaffung einer variablen Schwellwertcharakterristik kann beispielsweise aus einer Schicht aus Siliziumnitrit über einer Schicht aus Siliziumdioxid bestehen. Die Speicherzelle 1/1 kann so betrachtet werden, daß sie eine linke Seite besitzt, die aus dem Transistor 50 besteht, sowie eine rechte Seite, die aus dem Transistor besteht. In ähnlicher Weise können die anderen Speicherzellen so betrachtet werden, daß sie eine linke und eine rechte Seite aufweisen, wobei die linke Seite aus den Transitoren 52, 54, 56, 58, 60, 62 und 64 besteht, während die rechte Seite aus den Transistoren 53, 55, 57, 59, 61, 63 und 65 besteht. Die linke Seite der Speicherzellen werden durch den Zeilendecodierer 25 decodiert, der die adressierte Zeile auswählt, und vom Spaltendecodierer 20, der die adressierte Spalte auswählt. Die rechte Seite der Speicherzellen wird vom Decodierer 26 decodiert, der die Zeilenadresse auswählt, sowie vom Spaltendecodierer 20, der die Spaltenadresse auswählt. Alle Senken (Drain) der gesamten Speichertransistoren in der Speicheranordnung 17 sind über Leitung 67 mit der Spannungsversorgung V_pp verbunden. Der Substratkörper des Speichertransistors auf der linken Seite der Speicherzellen in Spalte 1, wie die Transistoren 50, 54, 58 und 62, sind über Leitung 68 mit dem Spaltendecodlerer 20 verbunden. Der Substratkörper der Speichertransistoren auf der linken Seite aller Speicherzellen in Spalte 8, wie die Transistoren 52, 56, 60 und 64, sind über Leitung 69 mit dem Spaltendecodierer 20 verbunden. Der Substratkörper der Speichertransistoren auf der rechten Seite aller Speicherzellen in Spalte 1, wie die Tranaistoren 51, 55, 59 und 63 sind über Leitung 70 mit den Spaltendecodierer 20 verbunden. Der Substratkörper der Speichertraneistoren auf der rechten Seite aller Speicherzellen in Spalte 8, wie die Transistoren 53, 57, 61 und 65 sind über

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Leitung 71 mit dem Spaltendecodierer 20 verbunden. Der Substratkörper der Speichertransistoren in einer Spalte von miteinander verbundenen Substratkörpern von linksseitigen Transistoren oder rechtsseitigen Transistoren einer Speicherzelle sind voneinander elektrisch isoliert, um zu ermöglichen, daß Spannungen entgegengesetzter Polarität an ausgewählte Spalten gelegt werden, beispielsweise zur Ladung mit +12 V oder zur Entladung auf -18 V. Ein Beispiel für eine Einrichtung zur Isolation der Substratkörper des Transistors in einer Spalte wäre die Anordnung des Siliziums für die Transistoren auf Saphir, wobei in dem Silizium Spalten zurückgelassen werden, beispielsweise mit Hilfe von Ätzung, um die Isolation zu bewirken. Die Quellen der Speichertransistoren der linken Seite der Speicherzellen in Spalte 1 sind über Leitung 72 mit dem Spaltendecodierer 20 verbunden. Die Quellen für die Speichertransistoren auf der rechten Seite der Speicherzellen in Spalte 1 sind über Leitung 73 mit dem Spaltendecodierer 20 verbunden. Die Quellen der Speichertransistoren auf der linken Seite der Speicherzellen in Spalte 8, wie die Transistoren 52, 56, 60 und 64 sind über Leitung 74 mit dem Spaltendecodierer 20 verbunden. Die Quellen der Speichertransistoren der rechten Seite der Speicherzellen in Spalte 8, wie die Transistoren 53, 57, 61 und 65 sind über Leitung 75 mit dem Spaltendecodierer 20 verbunden.

Bei der Speicheranordnung 17 sind die Steuerelektroden der Speichertransistoren auf der linken Seite der Speicherzellen in Spalte 1 über Leitung 76 mit dem Decodierer 25 verbunden. Die Steuerelektroden der Speichertransistoren auf der rechten Seite der Speicherzellen in Zeile 1 sind über Leitung 77 mit dem Decodierer 26 verbunden. Die Steuerelektroden der Speichertransistoren auf der linken Seite der Speicherzellen in Zeile sind über Leitung 78 mit dem Decodierer 25 verbunden. Die Steuerelektroden der Speichertransistoren auf der rechten Seite der Speicherzellen in Zeile 2, wie die Transistoren 55 und 57, sind über Leitung 79 mit dem Decodierer 26 verbunden. Die Steuerelektroden der Speichertransistoren auf der linken Seite der Speicherzellen in Zeile 31, wie die Transistoren 58 und 60 sind

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über Leitung 80 mit dem Decodierer 25 verbunden. Die Steuerelektroden der Speichertransistoren der rechten Seite der Speicherzelle In Zelle 31, wie die Transistoren 59 und 61, sind über Leitung 81 mit dem Decodierer 26 verbunden. Die Steuerelektroden der Spelchertranslstcren auf der linken Seite der Speicherzellen In Zelle 32, wie die Transistoren 62 und 64 sind über Leitung mit dem Decodierer 25 verbunden. Die Steuerelektroden der Speichertransistoren auf der rechten Seite der Speicherzellen in Zeile 32, wie die Transistoren 63 und 65 sind über Leitung 83 mit dem Decodierer 26 verbunden.

Der Zeilendecodierer 25 steuert die Spannungen an den Steuerelektroden der Speichertransistoren auf der linken Seite aller Speicherzellen der Speicheranordnung 17. Die Spannungsversorgung V₁-. ist mit der Senke des Transistors 84 verbunden, dessen Steuerelektrode mit dem Signal W verkoppelt ist. Die Quelle des Transistors 84 ist über Leitung 85 mit der Senke des Transistors 86 und der Senke des Transistors 87 verbunden. Die Steuerelektrode des Transistors 87 ist an das Signal W"¹" verkoppelt, während die Steuerelektrode des Transistors 86 am Signal AE¹ liegt. Die Quelle des Transistors 87 ist mit dem Signal DI¹ verkoppelt. Die Quelle des Transistors 86 liegt über Leitung an der Senke von Transistor 89 und der Senke von Transistor Die Transistoren 84, 86 und 87 arbeiten in der Weise, daß sie entweder die Spannung V_1n- oder die Spannung des Signals DI* an die Leitung 88 schalten. Die Quelle des Transistors 89 ist über Leitung 91 an die Senken der Transistoren 92 und 93 angekoppelt. Die Steuerelektrode des Transistors 89 ist mit A1' verbunden, während die Steuerelektrode des Transistors 92 mit Ά0¹ verbunden ist. Die Steuerelektrode des Transistors 93 liegt an AO*. Die Quelle des Transistors 92 ist über Leitung 94 an einen Eingang eines Puffers 95 angelegt. Der Ausgang des Puffers 95 ist an Leitung 76 gelegt. Die Quelle des Transistors 93 ist über Leitung 96 an einen Eingang des Puffers 97 angeschlossen, dessen Ausgang an Leitung 78 liegt. Leitung 94 ist mit der Senke des Transistors 98 verbunden, dessen Quelle mit dem Signal DI' in Verbindung steht. Die Steuerelektrode des Transistors 98

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liegt am Signal AE' an. Leitung 96 ist mit der Senke des Transistors 99 verbunden, dessen Quelle an das Datensignal DI' angeschlossen ist. Die Steuerelektrode des Transistors 99 liegt an AE¹. Die Quelle des Transistors 99 ist über Leitung 100 mit der Senke der Transistoren 101 und 102 verbunden. Die Quelle des Transistors 101 liegt über Leitung 103 an der Senke des Transistors 104 und an einem Eingang des Puffers 105, dessen Ausgang an Leitung 80 angeschlossen ist. Die Steuerelektrode des Transistors 104 liegt am Signal AE¹, während seine Quelle am Signal DI' angeschlossen ist. Die Quelle des Transistors 102 ist über Leitung 106 an die Senke des Transistors 107 und einen Eingang des Puffers 108 gelegt, dessen Ausgang an Leitung 82 liegt. Die Steuerelektrode des Transistors 107 ist an das Signal AE¹ angekoppelt, während die Quelle am Datensignal DI' liegt. Die Transistoren 89 und 92 arbeiten als Decodierbaum für das Hindurchlassen der Spannung auf Leitung 88 bis zum Decodierbaum für Leitung 94. Leitung 94 wird auf die Spannung des Signals DI' vorgeladen, wenn Transistor 98 durch das Signal AE' eingeschaltet wird. Zur Vereinfachung sind in dem Decodierbaum nur zwei Adressenbits dargestellt, AO¹ und A1', es sollte aber dem Fachmann deutlich sein, daß der Decodierbaum auch aus fünf in Serie geschalteten Transistoren bestehen könnte, mit zusätzlichen Adressensignalen A2', A3¹ und A4¹, um einen Decodierbaum zu schaffen, der eine von 32 Zeilen in der Speicheranordnung 17 auswählt. Der Zeilendecodierer 25 ist insofern einzigartig, als er die Spannung der Daten DI* während der Schreiboperation durch den Decodierbaum einer ausgewählten Zeile hindurchführt, während der Rest der Zeilen auf den Spannungepegel des Datensignals Dl' aufgeladen wird. Die Puffer, wie beispielsweise der Puffer 9 5, arbeiten während der Leseoperation in der Weise, daß sie Binärsignale von +12 V und -8 V akzeptieren und an ihren Ausgängen nichtinvertierte Spannungspegel von +12 V und -8 V präsentleren. Während der Schreiboperation arbeiten die Puffer im Decodierer 25, wie beispielsweise der Puffer 95, in der Weise, daß sie +12 V und -8 V akzeptieren und einen nichtinvertierten Ausgang von +12 V und -18V liefern. Die Spannungeversorgung von -18 V für den Puffer 95 wird durch das Signal

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MW geliefert, das in Fig. 5A gezeigt ist. Ein detailliertes Schaltkreisdiagranm eines für den Puffer 95 geeigneten Puffers ist in Fig. 3B gezeigt.

Der Zeilendecodierer 26 ist bezüglich der Hardware identisch mit dem Zeilendecodierer 25. Die Puffer des Zeilendecodierers sind mit den Leitungen 77, 79, 81 und 83 verbunden, welche die verschiedenen Zeilen der Speicheranordnung 17 repräsentieren, welche mit der rechten Seite der Speicherzellen verbunden sind. Anstelle des Datensignals DI¹, das in dem Decodierer 25 gezeigt wird, wird das Signal DI¹ verwendet, wie beispielsweise das Signal an der Quelle des Transistors 109. Anstelle des Datensignals DI¹ im Decodierer 25 wird das Signal DI* benutzt, wie beispielsweise das Signal an der Quelle der Transistoren 110, 111, 112 und 113.

Es ist daher zu erkennen, daß dann, wenn alle Eingänge der Puffer im Zeilendecodierer 25 auf das Datensignal DI¹ vorgeladen werden, die gleichen Spannungsanschlußpunkte im Zeilendecodierer 26 auf DI¹ aufgeladen werden, wie in Fig. 5A dargestellt. Während des Lesemodus beträgt der Eingang zu den Puffern im Zeilendecodierer 25 und im Zeilendecodierer 26 12 V. Während des Lesemodus läuft die Spannung V_1n, (oder -8 V) durch die Decodierbäume der Reihendecodierer 25 und 26, um die Eingangsleitung des Puffers der ausgewählten Zeile auf -8 V zu laden. Während des Schreibens jedoch würde die Spannung des Datensignals DI¹, die beispielsweise -18 V betragen kann, wie in Fig. 5A gezeigt, durch den Decodierbaum des Reihendecodierere 25 zum Eingang eines Puffers einer ausgewählten Zeile laufen. Im Gegensatz dazu würde gleichzeitig die Spannung des Signals DI¹ (4-12 V) durch den Decodierbaum des Zeilendecodierers 26 zu dem Eingang des Puffers der ausgewählten Zeile hindurchlaufen, während alle anderen nicht ausgewählten Zeilen auf die Spannung des Signals DI* oder -18 V vorgeladen worden wären.

Der Speicherdecodierer 20 arbeitet in der Weise, daß er die Quelle und den Substratkörper aller Speichertransistoren in

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der Speicheranordnung 17 vorlädt. Zusätzlich wählt der Speicherdecodierer eine bestimmte Speicherzellenspalte während des Leseoder Schreibbetriebs aus. Die Spaltendecodierschaltung, die mit der linken Seite der Speicherzelle in Spalte 1 verbunden ist, ist als Spaltenschaltung 115 gezeigt. Der Teil des Spaltendecodierers, der mit der rechten Seite der Speicherzelle in Spalte 1 verbunden ist, ist in Fig. 3 durch die Spaltenschaltung 116 bezeichnet. Die mit der linken Seite einer Speicherzelle in Spalte 8 verbundene Spaltendecodierschaltung ist als Spaltenschaltung 117 bezeichnet. Die Spaltendecodierschaltung, die mit der rechten Seite einer Speicherzelle in Spalte 8 verbunden ist, ist als Spaltenschaltung 118 bezeichnet.

Leitung 72 von der Speicheranordnung 17 ist mit der Senke des Transistors 119 und mit der Senke des Transistors 120 verbunden. Die Quelle des Transistors 119 liegt am Datensignal DI', während die Steuerlektrode mit dem Steuersignal AE¹ verkoppelt ist. Die Steuerelektrode des Transistors 120 liegt an der Steuerelektrode des Transistors 121 über Leitung 122 sowie am Signal Y1. Die Quelle des Transistors 120 ist über Leitung 123 mit der Quelle des Transistors 124 und mit einem Eingang des Spaltendetektors 32 verbunden.

Leitung 68 von der Speicheranordnung 17 ist mit den Senken der Transistoren 125, 126 und 121 verbunden. Die Steuerelektrode des Transistors 125 ist mit dem Steuersignal AE¹ verbunden. Die Steuerelektrode des Transistors 126 ist mit YT verbunden, während die Quelle mit der Senke des Transistors 127 verbunden ist. Die Steuerelektrode des Transistors 127 ist mit dem Steuersignal AE¹ verkoppelt, während die Quelle an der Spannungsquelle V_DD liegt. Die Transistoren in der Spaltenschaltung 115 können beispielsweise P-Kanalerhöhungsmodetransistoren mit einer Schwellwertspannung von -2 V sein. Das Datensignal DI¹ wird über Leitung 128 an die Quelle des Transistors 125 sowie an die Quelle des Transistors 121 der Spaltenschaltung 115 angelegt.

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Die Spaltenschaltung 116 kann beispielsweise die gleiche Schaltung sein, wie die Spaltenschaltung 115, mit der Ausnahme der angekoppelten Leitungen 73 und 70 statt 72 und 68, wobei auch das Datensignal DI¹ an der Quelle des Transistors 119 durch das Datensignal DI¹ ersetzt wäre. Die Spaltenschaltung 117 kann beispielsweise die gleiche sein, wie die Spaltenschaltung 115, mit der Ausnahme, daß sie an die Leitungen 74 und 69 angekoppelt ist, statt an die Leitungen 72 und 68, während das Signal Y1 durch das Signal Y8, siehe Fig. 3A, ersetzt ist. Die Spaltenschaltung 118 ist die gleiche wie die Spaltenschaltung 115, mit der Ausnahme, daß sie mit den Leitungen 75 und 71 statt mit den Leitungen 72 und 68 verbunden ist, und daß das Signal Y8 und D1· benutzt wird, statt der Signale Y1 bzw. ÜT^T.

Der Ausgang der Spaltenschaltung 116 und 118 ist die Quelle des Transistors 129 bzw. die Quelle des Transistors 130, welche überLeitung 131 an den Spaltendecodierer 32 angeschlossen ist. Es sei deutlich gemacht, daß die Spaltenschaltungen für die Spalten Y2 bis Y7 nicht dargestellt sind, daß jede Spalte, die eine Spaltenschaltung erfordern würde, in der gleichen Weise angeordnet wäre, wie bei der Spaltenschaltung 115 und der Spaltenschaltung 116, die die Spaltenschaltung für die Spalte Y1 der Speicheranordnung 17 liefert. Die Ausgänge der mit der linken Seite der Speicherzellen verkoppelten Spaltenschaltung ist an Leitung 123 angeschlossen, während der mit der rechten Seite der Speicherzellen verbundene Spaltenschaltkreis an Leitung 131 liegt. Daher besitzt Leitung 123 während des Lesebetriebs ein Datensignal von der linken Seite der ausgewählten Speicherzelle und Leitung 131 das Datensignal von der rechten Seite der ausgewählten Speicherzelle.

Der Spaltendecodierer 32 arbeitet in der Weise, daß er feststellt, welche der Eingangsleitungen 123 oder 131 die höchste Leitfähigkeit besitzt oder die Leitung am schnellsten entlädt. Die Leitung 123 ist mit der Senke der Transistoren 132 und 133 verbunden, während die Senke des Transistors 134 an einem Eingang des Pufferschaltkreises 135 liegt. Die Leitung 131 ist

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mit den Senken der Transistoren 136 und 137 verbunden, außerdem mit der Senke des Transistors 138 und mit einem zweiten Eingang des Pufferschaltkreises 135. Die Steuerelektrode des Transistors 132 liegt am Datensignal DI¹, die Steuerelektrode des Transistors 137 am Datensignal DI'. Die Quellen der Transistoren 132, 133, 138, 134, 136 und 137 liegen an der Spannungsquelle V_DD· Die Steuerelektrode des Transistors 133 ist mit der Senke von Transistor 138 über Leitung 131 verbunden. Die Steuerelektrode von Transistor 136 liegt über Leitung 123 an der Senke des Transistors 134. Die Steuerelektroden der Transistoren 138 und 134 sind mit dem Steuersignal AEP verbunden, das eine Vorladung der Leitungen 131 und 123 auf den Spannungspegel von V__D oder +12 V während des Lesezyklus ermöglicht, bevor der binäre Zustand der Speicherzelle abgefühlt wird. Während des Lesebetriebs werden DI¹ und DI' auf +12 V gehalten. Während des Schreibbetriebs verändert sich entweder DI' oder DI¹ auf -18 V, wobei entweder Leitung 123 oder Leitung 131 über den Transistor an die Spannungsquelle V_DD angeschlossen ist. Während des Lesebetriebs wird die abgefühlte Speicherzelle vom Spaltendetektor 132 festgestellt, wonach die binären Zustände der abgefUhlten Speicherzelle auf Leitungen 123 und 131 erscheinen.

In Fig. 3B ist ein Schaltkreisschema als ein Beispiel eines Schaltkreises dargestellt, der geeignet wäre als Puffer 95, 97, 105 oder 108. Die Dateneingangsleitung 94 ist an der Steuerelektrode des Transistors 140 angeschlossen, dessen Quelle an der Spannungsversorgung V__D liegt. Die Senke des Transistors 104 liegt an der Senke der Transistoren 141 und 142, am Kondensator 143 und über Leitung 145 an der Steuerelektrode des Transistors 144. Die Steuerelektrode des Transistors 141 ist mit dem Steuersignal AES verbunden, während die Quelle an der Spannungsversorgung V_NN liegt. Die Quelle und die Steuerelektrode von Transistor 142 sind mit der Spannungsversorgung V«« verbunden. Die andere Seite des Kondensators 143 ist über Leitung 146 mit der Senke von Transistor 147 verbunden, außerdem mit der Anode von Diode 148 und der Steuerelektrode von Transistor 149. Die Kathode von Diode 148 liegt an der Spannungsversorgung

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V™, zusammen mit der Quelle des Transistors 149. Die Senke

des Transistors 149 ist mit der Kathode der Diode 150 verbunden, deren Anode mit der Senke des Transistors 144 verbunden ist. Die Quelle des Transistors 144 liegt an der Spannungsversorgung V_nn. Die Senke des Transistors 144 ist auch über Leitung 76 mit der Senke des Transistors 151 verbunden und wirkt als Datenausgangsleitung. Die Quelle und die Steuerelektrode von Transistor 151 ist mit dem Steuersignal MW verbunden. Steuerelektrode und Quelle von Transistor 147 liegen an der Spannungsversorgung Vpp. Die Transistoren 140 und 144 sind P-Kanalerhöhungsmodeeinrichtungen, während die Transistoren 141, 142, 147, 149 und 151 N-Kanalabmagerungsmodeeinrichtungen sind. Wenn das Steuersignal ÄES* -8 V beträgt, ist Transistor 141 leitend und neigt dazu, Leitung 148 auf -8 V zu halten, Transistor 142 wirkt als Lastwiderstand oder Stromquelle für die Spannung von -8 V. Wenn das Steuersignal ÄES -18 V beträgt, ist Transistor 141 nichtleitend und hält nicht länger die Leitung 145 auf der Spannung von -8 V. Wenn das Eingangssignal auf Leitung 94 +12 V beträgt, ist Transistor 140 nichtleitend und Leitung 145 wird von Transistor 142 auf -8 V gehalten. Der Transistor 144 wird sich im leitenden Zustand befinden, da seine Steuerelektrodenspannung bei -8 V liegt, so daß die Ausgangsleitung 76 auf +12 V gezogen wird, und zwar aufgrund des Leitzustandes des Transistors 144, der mit der Leistungsversorgung V_DD verbunden ist. Der Transistor 147 wirkt als Lastwiderstand oder Stromquelle und zieht die Spannung auf Leitung 146 auf -18 V, was den Transistor 149 in den nichtleitenden Zustand bringt, Transistor 151 wirkt als Lastwiderstand oder Stromquelle für die Spannung des Steuersignale HSf, ist jedoch nicht in der Lage, ausreichend Strom zu führen, um Leitung 76 auf -8 V zu ziehen. Der Ausgang bleibt daher bei +12 V an Leitung 76, Wenn AUS? -18 V beträgt und der Eingang auf Leitung 94 -8 V ausmacht, wird der Transistor 141 nichtleitend und der Transistor 140 leitend, wodurch die Leitung 145 auf +12 V gebracht wird, wodurch der Transistor 144 in den nichtleitenden Zustand gerät. Wenn Leitung 145 auf +12 V gebracht wird, wird durch den Kondensator 143 Strom fließen und Leitung 146 auf -7,3 V bringen und zwar aufgrund des durch

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die Diode 148 zur Spannungsversorgung V™, fließenden Stromes. Transistor 149 wird in den leitenden Zustand gebracht, wodurch die Leitung 76 auf -8 V gezogen wird. Wenn das Steuersignal MW -8 V beträgt, wird der Transistor 151 als Laststromquelle arbeiten und die Leitung 76 auf -8 V halten. Wenn jedoch das Steuersignal MW -18V beträgt, wie beispielsweise während eines Schreibzyklus zur Zeit T2 bis T4, wie in Figur 5A gezeigt, wird Leitung 76 auf-18 V gezogen, und zwar aufgrund dessen, daß der Tansistor 151 und die Diode 150 in Rückwärtsrichtung vorgespannt sind und verhindern, daß irgendwelcher Strom durch den Transistor 149 gezogen wird. Der niedrige Spannungsausgang des Pufferschaltkreises kann daher vom Steuersignal MW zu vorbestimmten Zeiten auf -8 V bis -18 V gezogen werden, während der positive Spannungsausgang stets +12 V beträgt. Bezüglich einer genaueren Beschreibung eines Ausführungsbeispiels für einen Pufferschaltkreis sei auf die US-Anmeldung 740 267 vom 9. November 1976 verwiesen.

In Fig. 3C sind gleiche Bezugszahlen verwendet für Funktionen, die denen des Gerätes der Fig. 3B entsprechen. Der Pufferschalt" kreis 135 arbeitet in der Weise, daß er einen Ausgang niedriger Impedanz während des Lesebetriebs in der Zeit T2 bis T5 liefert, wie in Fig. 4A dargestellt ist, und zwar aufgrund des Steuersignals W. Während des Schreibzyklus, siehe Fig, 5A, verbleibt W auf +12 V, wodurch die Transistoren 152 und 153 in den nichtleitenden Zustand gebracht werden, wodurch die Ausgangsleitung 154 potentialmäßig schwebt. Eingangsleitung 123 ist mit der Steuerelektrode des Transistors 155 verbunden, während dessen Quelle an der Spannungsversorgung V_DD liegt. Die Senke des Transistors 155 ist mit der Quelle des Transistors 140 verbunden. Die Steuerelektrode des Transistors 140 ist mit dem Steuersignal W verbunden. Die Senke des Transistors 144 ist über Leitung 156 mit der Senke der Transistoren 149 und 151 und mit der Steuerelektrode des Transistors 152 verbunden. Die Quelle des Transistors 152 ist mit der Spannungsversorgung V_DD verbunden. Die Senke des Transistors 152 liegt über Leitung 154 an der Quelle des Transistors 153 und arbeitet als eine Ausgangs-

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datenleitung. Die Senke des Transistors 153 ist mit der Spannungsversorgung Vg₅ verbunden, die normalerweise bei 0 V liegt.

Die Eingangsleitung 131 ist mit der Steuerelektrode von Transistor 157 verbunden, deren Quelle mit der Spannungsversorgung V_DD verbunden ist. Die Senke des Transistors 157 ist mit der Quelle des Transistors 140 verbunden, und seine Steuerelektrode liegt am Steuersignal W. Die Steuerelektrode von Transistor 153 ist über Leitung 158 an die Senke der Transistoren 151, 149 und 144 geführt.

Wenn das Steuersignal AES für den Pufferschaltkreis 135 bei -8 V liegt, werden die Transistoren 141 leitend und ziehen Leitung 145 auf -8 V, was bewirkt, daß der Transistor 144 in den leitenden Zustand gerät. Mit einem leitenden Transistor 144 wird Leitung 156 auf +12 V gebracht, wodurch der Transistor 152 nichtleitend wird. Dadurch wird Leitung 158 auf +12 V gebracht, und veranlaßt, daß Transistor 153 nichtleitend wird, was dazu führt, daß Leitung 154 von zwei nichtleitenden Transistoren isoliert oder freischwebend wird, nämlich durch die Transistoren 152 und 153. Wenn das Steuersignal AES -18 V beträgt, wird Transistor 141 nichtleitend sein, jedoch wird Leitung 145 durch den Lasttransistor 142, der als eine Stromquelle arbeitet, auf -8 V herabgezogen. Wenn dann das Steuersignal W, das in Fig. 4 gezeigt ist, zur Zeit T2 auf 0 V läuft, wird sich Transistor 140 im leitenden Zustand befinden, und wenn die Spannung auf 123 -18 V beträgt, wird sich Transistor 155 im leitenden Zustand befinden. Wenn die Spannung auf Leitung 131 +12 V beträgt, wird sich Transistor 157 im nichtleitenden Zustand befinden. Mit einem nichtleitenden Transistor 157 wird Leitung 145 auf -8 V verbleiben und Leitung 158 auf +12 V gezogen, wodurch der Transistor 153 in den nichtleitenden Zustand getrieben wird. Befinden such die Transistoren 155 und 140 im leitenden Zustand, wird Leitung 145 auf +12 V gebracht, was wiederum den Transistor 144 in den nichtleitenden Zustand bringt und den Transistor 149 in den leitenden Zustand, wodurch veranlaßt wird, daß Leitung 156 auf -8 V gebracht wird, was wiederum

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den Transistor 152 in den leitenden Zustand bringt. Mit einem leitenden Transistor 152 wird Leitung 154 auf +12 V gebracht. Wenn jedoch die Spannung auf Leitung 123 +12 V beträgt und die Spannung auf Leitung 131 -18 V ist, wird der Transistor 155 nichtleitend und der Transistor 144 leitend sein, wodurch die Leitung 156 auf +12 V geladen wird, was wiederum den Transistor

152 in den nichtleitenden Zustand abschaltet. Mit einer Spannung von -18 V auf Leitung 131 werden sich die Transistoren 157 und 140 im leitenden Zustand befinden, wodurch bewirkt wird, daß die Leitung 145 auf +12 V gezogen wird, was wiederum bewirkt, daß Transistor 144 in den nichtleitenden Zustand übergeht und der Transistor 149 in den leitenden Zustand. Leitung 158 wird auf -8 V gebracht werden, was wiederum den Transistor

153 auf oder in den leitenden Zustand bringt, wodurch Leitung

154 auf die Spannungsversorgung V_gs oder auf 0 V gebracht wird. Es sollte bemerkt werden, daß die Quelle und die Steuerelektrode von Transistor 151 mit der Spannungsversorgung V_11n verbunden ist, d. h., mit einer Spannung von beispielsweise -8 V. Der Pufferschaltkreis 135 wird daher während des Lesebetriebs auf die Eingangsleitung reagieren, die die negativste Spannung besitzt und wird die Transistoren 152 oder 153 in den leitenden Zustand bringen, wodurch bewirkt wird, daß die Leitung 154 an V_DD +12 V oder V₃₃ 0 V angeschlossen wird. Wenn das Steuersignal W +12 V beträgt, werden unabhängig von den Spannungen auf den Leitungen 122 die Transistoren 152 und 153 nichtleitend sein und die Leitung 154 frei schweben.

Ein Invertierschaltkreis, der im Y-Decodierer 27, siehe Fig, 1, verwendbar ist, ist in Fig. 3D wiedergegeben. Zwar kann der Y-Decodierer 27 durch eine Serienschaltung von drei Traneistoren verwirklicht werden, um dadurch einen Baumdecodierer zu erhalten, doch werden Einrichtungen zum Invertieren der Ausgangseignale des Baumdecodierers benötigt. Der Baumdecodierer kann beispielsweise an die Spannungsquelle V_pp oder -18V angeschlossen sein. Die Steuerelektroden der Transistoren in dem Baumdecodierer würden mit den Adressenleitungen A5¹ bis A7¹ und A5¹ bis A7' verbunden sein. Die nicht ausgewählten Spaltensignale würden

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hoch bei +12 V verbleiben, während das ausgewählte Spaltensignal bei -8 V liegen würde. In Fig. 3 ist zu erkennen, daß das Eingangssignal, wie Y1 auf Leitung 160, mit der Steuerelektrode des Transistors 140 verbunden ist. Das Ausgangssignal, das YT repräsentieren würde, wird über Leitung 161 mit den Senken der Transistoren 140, 141, 142 verbunden. Wenn das Eingangssignal auf Leitung 160 niedrig oder -18 V ist, wird Transistor 140 leiten und Leitung 161 auf +12 V ziehen. Transistor 142 wird eine kleine Strommenge auf -8 V ziehen, jedoch nicht ausreichend, um die Spannung auf Leitung 161 herabzuziehen. Das Steuersignal AES wird -18V betragen, was den Transistor 141 in den nichtleitenden Zustand bringt. Wenn das Eingangssignal auf Leitung 160 hoch oder bei +12 V liegt, wird der Transistor 140 sich im nichtleitenden Zustand befinden, und der Transistor 142 die Leitung 161 herab auf -8 V ziehen. In Fig. 3D sind gleiche Bezugszahlen für solche Funktionen benutzt, die den Funktionen des Gerätes der Fig. 3B entsprechen.

Ein Schaltkreisschema eines Puffers und eines Pegelverschiebeschaltkreises, die für die Steuersignale AE und W und für die Adressensignale AO bis A7 geeignet sind, ist in Fig. 3E gezeigt. In Fig. 3E sind gleiche Bezugszahlen benutzt für die Funktionen, die dem Gerät der Fig. 3B entsprechen. Puffer- und Pegelverschiebeschaltkreis arbeiten in der Weise, daß sie ein Eingangssignal von +12 V oder von 0 V akzeptieren und ein Ausgangssignal von +12 V und -8 V oder -18 V liefern, wenn das Steuersignal MW sich auf -18 V befindet. Puffer- und Pegelverschiebeschaltkreis liefern einen nichtinvertierenden Ausgang AE' und einen invertierten Ausgang AE¹, wenn ÄE* das Eingangssignal auf Leitung 162 ist. Leitung 162 ist mit der Steuerelektrode des Transistors 140 verbunden, dessen Quelle mit der Senke des Transistors 163 verkoppelt ist. Die Steuerelektrode des Transitors liegt am Steuersignal CS*, während die Quelle des Transistors an der Spannungsversorgung V_DD liegt. Die Senke des Transistors 140 ist mit der Anode der Diode 164 verbunden, außerdem mit der Senke des Transistors 142, einer Seite des Kondensators und der Quelle des Transistors 144 über Leitung 145, die auch

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als die Ausgangsleitung für das Signal AE¹ arbeitet, das ein Komplement für das Eingangssignal auf Leitung 162 darstellt. Die Kathode von Diode 164 ist mit der Senke des Transistors 141 verkoppelt. Quelle und Steuerelektrode von Transistor 142 sind mit dem Steuersignal MW verkoppelt. Die Senke von Transistor ist über Leitung 165 mit der Anode von Diode 150 und der Senke des Transitors 151 verbunden und arbeitet als eine Ausgangsleitung für Signal AE'. Wenn Signal AE und CS O V sind, werden die Transistoren 140 und 163 leitend und Leitung 145 wird auf +12 V von der Spannungsversorgung V _ß geladen. Transistor 144 wird nichtleitend sein und Transistor 149 wird leitend sein, was die Leitung 165 auf -8 V zieht, und wenn MW bei -18 V liegt, wird Transistor 151 Leitung 165 weiter nach unten auf -18 V ziehen. Wenn entweder AE oder CS~ bei +12 V liegen, werden entweder der Transistor 140 oder der Transistor 163 nichtleitend und der Transistor 142 wird Leitung 145 auf -8 V ziehen, wenn MW -8 V ist, und wenn MW bei -18 V liegt, wird Leitung 145 durch Transistor 142 auf -18 V gezogen. Transistor 144 wird leitend sein und Leitung 165 wird über die Spannungsversorgung V_DD auf +12 V aufgeladen. Transistor 149 wird nichtleitend und Transistor 151 wird eine kleine Strommenge ziehen, obwohl MW -8 V oder -18 V betragen mag. Der vom Transistor 151 gezogene Strom wird nicht ausreichen, um die Leitung 165 unter +12 V herabzuziehen, auf welche Spannung die Leitung von Transistor 144 gezogen wurde. Daher wird eine Pegelverschiebung auf einen niedrigen Zustand von -18 V auftreten, wenn MVi -18 V beträgt, oder auf -8 V, wenn MW -8 V beträgt. Der hohe Zustand wird bei 12V liegen. Diode 164 arbeitet in der Weise, daß sie einen Stromfluß durch den Transistor 141 verhindert, wenn Leitung 145 auf -18 V geht. Der in Fig. 3E beschriebene Schaltkreis ist ohne weiteres für Signale AO bis A7 und W anwendbar, um Ausgangssignale AO¹ bis A7¹, ÄÖ¹" bis AT¹", W¹ und VT¹" zu liefern,

Fig. 3F ist ein logisches Diagramm für den Schreibvergleicher 35, der in Fig. 2 gezeigt ist. Der Schreibvergleicher 35 arbeitet in der Weise, daß er die Schreibdaten, das ist das Signal DIW auf Leitung 167, welches in eine bestimmte Speicherzelle einge-

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schrieben wurde, welche mit den Lesedaten durch die Adressensignale Ά0 bis Ά7 festgelegt wird, mit dem Signal DIR und DIR aus der adressierten Speicherzelle vergleicht. Wenn der Binärzustand der Schreibdaten, das Signal DIW, der gleiche ist, wie der der Lesedaten DIR, wird der Vergleicher 35 ein Unterdrückungssignal auf Leitung 168 erzeugen, das im Flipflop 169 gespeichert wird, um ein erneutes Einschreiben der gleichen Daten in die adressierte Speicherzelle zu unterdrücken. Insbesondere besteht ein Verfahren zur Unterdrückung des Neueinschreibens der Daten darin, die Datenleitungen DI¹ und Dl' auf +12 V festzuklemmen, wodurch verhindert wird, daß die notwendigen Polarisationsspannungen über dem Steuerelektrodenisolator der Speichertransistoren in der ausgewählten oder adressierten Speicherzelle auftreten.

Aus Fig. 3F ist zu erkennen, daß Leitung 167 an ein RS-Flipflop 166 angekoppelt ist, um die Eingangsschreibdaten zu halten. Der Ausgang des Flipflop 166 liegt über Leitung 167 an einem Eingang von NAND-Verknüpfungsgliedern 170 und 171. Das Signal DIR wird über Leitung 172 an einen Eingang von NAND-Verknüpfungsglied 170 angelegt. Signal DIR wird über Leitung 173 an einen Eingang von NAND-Verknüpfungsglied 174 gelegt. Der Ausgang von NAND-Verknüpfungsglied 171 ist über Leitung 175 an einen Eingang von NAND-Verknüpfungsglied 174 angeschlossen, sowie an einen Eingang des Pufferschaltkreises 176. Der Ausgang von Puffer ist an Leitung 43 angeschlossen und führt das Signal Dl'. Leitung 167" ist an einen Eingang von Pufferschaltkreis 167 angeschlossen, dessen einer Ausgang an Leitung 40 liegt und das Signal DI' führt. Der Ausgang von NAND-Verknüpfungsglied 170 ist über Leitung 178 an einen Eingang von NAND-Verknüpfungsglied 179 angeschlossen. Der Ausgang von NAND-Verknüpfungsglied liegt über Leitung 180 an einem Eingang von NAND-Verknüpfungsglied 179. Der Ausgang von NAND-Verknüpfungsglied 179 liegt über Leitung 168 an dem Dateneingang von Flipflop 169, Das Steuersignal AEP ist an einen Eingang des NAND-Verknüpfungsgliedes 181 angelegt. Der Ausgang des NAND-Verknüpfungsgliedes 181 ist über Leitung 182 an einen Eingang des NAND-Verknüpfungsgliedes 183 angekoppelt. Das Steuersignal W ist an einen zweiten Eingang

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des NAND-Verknüpfungsgliedes 183 gelegt, während der Ausgang des NAND-Verknüpfungsgliedes 183 über Leitung 184 dem Takteingang des Flipflop 169 zugeführt wird. Das Steuersignal MW wird einer Seite des Kondensators 185 zugeführt. Die andere Seite des Kondensators 185 liegt am Rückstelleingang der Flipflops und 169, an der Kathode der Diode 186 und an einer Seite des Widerstandes 187. Die Anode von Diode 186 ist mit der anderen Seite des Widerstandes 187 und mit der Spannungsversorgung V--, verbunden. Der Ausgang des Flipflop 169 ist über Leitung 188 an einen Eingang des NAND-Verknüpfungsgliedes 189 angeschlossen. Der Ausgang des NAND-Verknüpfungsgliedes 189 liegt über Leitung 190 an einem Eingang des NAND-Verknüpfungsgliedes 191. Das Steuersignal W ist an einen zweiten Eingang des NAND-Verknüpfungsgliedes 191 geführt und der Ausgang über Leitung 192 an einen Eingang der Pufferschaltkreise 176 und 177 gelegt. Der Ausgang der Pufferschaltkreise 176 und 177 ist D1' an Leitung 43 und D1' an Leitung 40.

Beim Betrieb des Schreibvergleichers 35 werden Signale D1' und D1' während des Lesezyklus auf +12 V gehalten, wie in Fig. dargestellt, während während des Schreibzyklus eines der Signale auf -18 V gehen mag, wie in Fig. 5A dargestellt, wenn nicht dies durch ein Unterdrückungssignal verhindert wird, welches in dem Flipflop 169 gespeichert ist. Wenn das im Flipflop 169 gespeicherte Unterdrückungssignal wahr ist oder eine binäre 1 darstellt, werden die Ausgangssignale D1' und D1' auf +12 V gehalten. Während des Lesezyklus werden die in einer adressierten Speicherzelle gehaltenen Daten als DIR und DIR ausgelesen. Die NAND-Verknüpfungsglieder 170 und 174 vergleichen DIR und DIR mit DIW bzw. DIW, um festzustellen, ob die Schreibdaten den gleichen binären Zustand aufweisen, wie die Lesedaten. DIW wird im Flipflop 166 gehalten. Wenn beide Eingänge von entweder dem NAND-VerknÜpfungsglied 170 oder von dem NAND-Verknüpfungsglied 174 binäre 1en darstellen, wird der Ausgang des entsprechenden NAND-Verknüpfungsgliedes niedrig werden, so daß der Ausgang des NAND-Verknüpfungsgliedes 179 zum Zustand einer binären 1 auf Leitung 168 gebracht wird, was eine Anzeige dafür

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1st, daß die Datensignale miteinander vergleichbar sind. Wenn entweder am NAND-Verknüpfungsglied 170 oder am Glied 174 einer der Eingänge hoch und der andere niedrig ist, oder wenn beide Eingänge niedrig sind, wird der Ausgang des NAND-Verknüpfungsgliedes hoch sein. Wenn beide Eingänge des NAND-Verknüpfungsgliedes 179 hoch sind, wird der Ausgang 168 niedrig sein, was eine Anzeige dafür ist, daß die Schreibdatensignale und die Lesedatensignale nicht gleich sind. Am Ende des Lesezyklus, wenn AEP an T5 von +12 V auf -8 V läuft und W von 0 auf 12 V sich ändert, wird die Spannung auf Leitung 184 niedrig werden, wodurch die Daten auf Leitung 168 in den Flipflop 169 taktmäßig eingesteuert werden, wobei bemerkt werden sollte, daß das Flipflop 169 ein J-K-artiges Flipflop ist, wobei die Hinterkante den Takt gibt. Wenn die Spannung auf Leitung 168 hoch war, wird nach dem Taktsignal der Ausgang auf Leitung 168 hoch sein. Wenn die Spannung auf Leitung 168 niedrig war, wird nach dem Taktsignal für das Flipflop 169 der Ausgang auf Leitung 168 niedrig sein. Wenn die Spannung auf Leitung 188 hoch ist, wird der Ausgang des NAND-Verknüpfungsgliedes 189 niedrig sein, wodurch der Ausgang des NAND-Verknüpfungsgliedes 191 veranlaßt wird, hoch zu liegen, wodurch die Ausgangsdaten auf den Leitungen 40 und 43 auf +12 V getrieben werden. Eine für die Pufferschaltkreise 176 und 177 geeignete Schaltung ist in Fig. 3E dargestellt, wo das Signal AE durch das Signal DIW ersetzt ist, während SC durch den Ausgang des NAND-Verknüpfungsgliedes 191 auf Leitung für den Pufferschaltkreis 177 ersetzt ist. Der Ausgang des Pufferschaltkreises in Fig. 3E, AE', würde dann DI¹ sein und an Leitung 40 angekoppelt werden. Für den Pufferschaltkreis 176 würde DIW durch AE ersetzt sein und der Ausgang des NAND-Verknüpfungsgliedes 191 auf Leitung 192 würde CS* ersetzen, um einen Ausgang DI' zu schaffen, wobei Leitung 165 des Schaltkreises in Fig. 3E mit Leitung 43 verbunden wäre. Wenn entweder DIW oder das Signal auf Leitung 192 oder beide Signale hoch sind, wird das Ausgangssignal DI* hoch oder bei +12 V liegen. Wenn entweder DIW, das ist die Spannung auf Leitung 175, oder das Signal auf Leitung 192, oder auch beide Signale hoch sind, wird der Ausgang von DI' hoch sein oder bei 12V liegen. Wenn sowohl DIW

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als auch das Signal auf Leitung 192 niedrig sind, wird ΌΪ niedrig sein oder bei -18 V liegen. Wenn sowohl DIW, das Signal auf Leitung 175, als auch das Signal auf Leitung 192 niedrig sind, wird der Ausgang des Pufferschaltkreises 176 DI¹ niedrig sein oder bei -18 V liegen. Zur Zeit T4 während des Schreibzyklus, wie in Fig. 5A gezeigt, läuft das Signal MW von -18V auf -8 V, wodurch ein positiver Strom durch den Kondensator 185 und den Widerstand 187 zum Fließen gebracht wird, wodurch die Spannung am Rückstelleingang der Flipflops 166 und 169 ausreichend positiv wird, um die Flipflops 166 und 169 zurückzustellen und zu bewirken, daß die Spannung auf Leitungen 167* und 188 niedrig wird, wodurch die Flipflops 166 und 169 während des nächsten Schreibzyklus zurückgestellt werden. Während des Lesezyklus läuft W von +12 V auf 0 V bei T2, wie in Fig. 4 dargestellt, wodurch bewirkt wird, daß der Ausgang des NAND-Verknüpfungsgliedes 191 auf Leitung 192 hoch wird, was wiederum bewirkt, daß die Ausgänge der Pufferschaltkreise 176 und 177 hoch werden oder bei 12 V liegen. Somit werden während des Lesezyklus D1' auf Leitung 40 und D1' auf Leitung 43 durch das Steuersignal W auf +12 V gehalten.

Der Lesebetrieb des in Fig. 2 dargestellten Speichers kann in Verbindung mit den Fig. 3A, 4A und 4B am besten verstanden werden. Zur Zeit T1, siehe Fig. 4A, liegen die Steuersignale AES und C£S bei -8 V bzw. +12 V, wodurch die Ausgangssignale der Zeilendecodierpufferschaltkreise bei -8 V gehalten werden. Zusätzlich halten zur Zeit T1 die Signale AES und CS* das Signal AE' auf +12 V und das Signal AE¹ auf -8 V und das Signal W' auf +12 V und das Signal W auf -8 V. Zur Zeit T1 hält AUS* auch DI¹ auf +12 V gemäß dem Schaltkreis in Fig. 3F. Die Adressenleitungen AO bis A7 mögen immer noch bei der Adresse des letzten Zyklus liegen oder mögen auch frei schwebend sein. Jedoch werden AO' bis A7¹ bei +12 V liegen, und zwar aufgrund des Pufferschaltkreises in Verbindung mit dem Steuersignal AES. Zur Zeit T2 wird AES auf -18 V gehen und cS" auf 0 V, welches nicht länger die Ausgänge der Pufferschaltkreise beeinflußt. Zur Zeit T2 wird W von 12 V auf 0 V übergehen, was bewirkt, daß W' von +12 V

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auf -8 V sich ändert und W¹" von -8 V auf + 12 V, wie in Fig. 4B dargestellt. Das Signal W am Pegel von O V hält den Ausgang des NAND-Verknüpfungsgliedes 191 in Fig. 3F, was wiederum die Signale DI¹ und OTT auf +12 V hält.

Zur Zeit T2 sollten die richtigen Adressen auf den Signalleitungen AO bis A7 vorhanden sein und die Signale AO¹ bis A7¹ sollten sich zu den Eingangsadressen ändern. Die Adressenbits A5 bis A7 werden im Y-Decodierer 27 die Eingangsadresse decodieren, wodurch eine von dessen acht Ausgangsleitungen Y1 bis Y8 veranlaßt wird, auf -12V zu gehen. In Fig. 4A ist beispielsweise Y1 so dargestellt, daß es von +12 V auf -8 V wechselt, während Y8 bei +12 V verbleibt, da Y1 den Adressensignalen A5 bis A7 entspricht. Wenn das Signal Y1 zum Zeitpunkt T2 auf -8 V geht, werden sich die Transistoren 121 und 120 der Spaltenschaltung 115 und die Transistoren 221 und 129 der Spaltenschaltung 116, siehe Fig. 3A, im leitenden Zustand befinden. Die Transistoren 120 und 129 werden den Spaltendetektor 32 an die Speicherzelle in der ausgewählten Spalte der Speicheranordnung 17 ankoppeln. Wenn Y1 niedrig ist, wird die ausgewählte Spalte beispielsweise Y1L und Y1R sein, das ist die linke und rechte Seite der dualen Transistorspeicherzelle. Zur Zeit T2 wird AE¹ auf -8 V liegen, was die Transistoren 98, 99, 104 und 107 im Zeilendecodierer 25 in den leitenden Zustand bringt, und die Transistoren 299, 299, 304 und 307 im Zeilendecodierer 26 in den leitenden Zustand. Da DI' bei +12 V liegt, wird jede Leitung in dem Zeilendecodierer auf +12 V vorgeladen, da die Pufferschaltkreise in dem Zeilendecodierer ihren Eingang auf ihren Ausgang übertragen werden. AE' liegt bei +12 V, was den Transistor 86 im Zeilendecodierer 25 und Transistor 286 im Zeilendecodierer 26 in den nichtleitenden Zustand bringt. Die Adressenleitungen und die Zeilendecodierer 25 und 26 haben sich gesetzt und es wird daher einer der Zeilen in dem Decodierbaum decodiert, jedoch befindet sie sich z. Z. noch auf 12 V. Zur Zeit T2, mit AE¹ bei -8 V, sind die Transistoren 125 und 119 in der Spaltenschaltung 115 im leitenden Zustand, die Transistoren 225 und 219 der Spaltenschaltung 116 im leitenden Zustand und die Transistoren 325

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und 319 in eier Spaltcnschel tung 117 im leitenden Zustand und die Transistoren 425 und 419 in der Spaltenschaltung 118 im leitenden Zustand, wodurch Dl¹ und DI' oder +12 V zu jeder Quelle des Substratkörpers der Spei ehertransistoren in der Speicheranordnung 17 übertragen v/ird. Zur Zeit T2 befindet sich W¹ auf -8 V, was wiederum den Transistor 84 des Zei]endecodierers 25 und den Transistor 284 des Zeilendecodierer 26 in den leitenden Zustand bringt. W⁷" liegt zur Zeit T2 bei +12 V, was wiederum den Transistor 87 des Zeilendecodierers 25 und den Transistor des Zeilendecodierers 2G in den nichtleitenden Zustand bringt. Zur Zeit T2 liegt das Steuersignal ΛΕΡ bei -8 V, wodurch die Transistoren 138 und 134 des Spaltendetektors 132 veranlaßt werden, sich im leitenden Zustand zu befinden und die Spannungsversorgung Vpjpj an die Leitungen 123 und 131 anzukoppeln.

Zur Zeit T3 geht das Steuersignal ALP von -8 V auf +12 V, was die Transistoren 138 und 134 des Spaltendetektors 32 veranlaßt, in den nichtleitenden Zustand zu gehen. Zur Zeit T3 wird das Signal AL¹ auf -»12 V gehen, was die Transistoren 98, 99, 104 und 107 des Decodierers 25 und die Transistoren 298, 299, 304 und 307 des Decodierers 2G in den nichtleitenden Zustand bringt. Zur Zeit T3 wird AE' von +12 auf -8 V gehen, was den Transistor 86 des Zeilendecodierers 25 und den Transistor 286 des Zeilendecodierers 26 veranlaßt, in den leitenden Zustand überzugehen und die Spannungsversorgung V_NN durch eine der Zeilen des Decodierbaums durch den Pufferschaltkreis hindurch zu einer der Zeilen in der Speicheranordnung 17 zu leiten, wie beispielsweise X1 . Ist die Zeile X1 ausgewählt, werden, wenn Leitung 76 und Leitung 77 auf -8 V gehen, die Speichertransistoren 50 und 51 in einem bestimmten Ausmaß vorgespannt sein, abhängig von der entsprechenden Schwellwertspannung, und die Leitungen 72 und 73 werden durch die Speichertransistoren 50 und 51 einen Strom auf -18V oder die Spannungsversorgung V_pp leiten. Der Transistor 50 wird durch den Transistor 120 Strom hindurchziehen und die Spannung auf Leitung 123 entladen. Der Transistor 51 wird durch Transistor 129 Strom ziehen und die Spannung auf Leitung 131 entladen. Aufgrund der Variation in der Leitfähig-

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keit der Transistoren 50 und 51, induziert durch die Schwellwertspannung, wird ein Transistor wesentlich mehr Strom leiten als der andere. Der Speichertransistor im hohen Schwellwertzustand zum Halten einer binären 1 mit einer typischen Schwellwertspannung von -4 V wird den meisten Strom führen. Der Speichertransistor im hohen Schwellwertzustand für das Halten einer binären 0 mit einer typischen Schwellwertspannung von -7 V wird die geringste Strommenge führen. Der aus den überkreuz verkoppelten Transistoren 133 und 136 bestehen Spaltendetektor 32 wird sich verriegeln, wenn die Steuerelektrodenspannung des einen der Transistoren niedrig genug ist, um den Transistor in den leitenden Zustand zu bringen. Der leitende Transistor wird dazu beitragen, den Spaltendetektor 32 zu verriegeln, und zwar aufgrund des Ladestromes, der von der Spannungsversorgung V_DD durch den Transistor läuft und die Spannung an der Steuerelektrode des anderen Transistors anhebt bzw. diese Steuerelektrode lädt. Wenn die Steuerelektrodenspannung sich am anderen Transistor weiter absenkt, wird sich die Verriegelung stabilisieren und beispielsweise zu einer Ausgangsspannung von -18 V auf Leitung und von +12 V auf Leitung 131 führen. Die Zeit T4 ergibt sich, wenn die Daten von den Signalen DIR und DIR von Spaltendetektor 32 gültig sind, wie in Fig. 4B zu erkennen. Zur Zeit T5 ist der Lesezyklus vorüber und die Zeitsteuersignale werden auf die Ausgangswerte, die zur Zeit T1 vorhandenen Spannungspegel, zurückgeschaltet. Die im Speicher intern vorhandenen Signale werden ebenfalls auf die Spannungspegel zurückgebracht, die zur Zeit T1 vorhanden waren, und zwar aufgrund der Pufferschaltkreise, die von den Zeitsteuersignalen nach dem Zeitpunkt T5 gesteuert werden, um die Ausgangsspannungen auf vorbestimmten Werten zu halten.

Um Daten in den Speicher einzuschreiben, wie in Fig. 2 und Fig. 3A wiedergegeben, wird zunächst ein Lesezyklus durchgeführt, um festzustellen, welche Daten in der Speicherzelle gegenwärtig vorhanden sind. Die Daten, die aus der adressierten Speicherzelle ausgelesen werden, DIR und der Komplementwert DIR, werden mit den Daten verglichen, die in den Schreibvergleicher 35 ein-

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geschrieben wurden, DIV/. Wenn die Schreibdaten mit den Lesedaten übereinstimmen, wird das tatsächliche Schreiben der Daten oder das erneute Einschreiben der Daten in die Speicherzelle dadurch verhindert, daß die Polarisationsspannumjen am Auftreten über dem Steuerelektrodenisolator gehindert v/erden. Ein Verfahren, die Polarisationsspannungen am Auftreten über dem Steuerelektrodenisolator zu hindern, ist in Fig. 3F wiedergegeben, wobei das Unterdrückungssignal die Datensignale DI¹ und DI' während des von T1 bis T4 reichenden Schreibzyklus auf +12 V halten v/erden. Wenn die Lesedaten sich von den Schreibdaten unterscheiden, werden Schreibdaten an DI¹ vorhanden sein und der Koniplementwert wird DI' sein, wie in Fig. 5A zur Zeit T2 dargestellt. Zur Zeit T2 wird MW von -8 V auf -18V übergehen, wodurch die aus den Pufferschaltkreisen herauskommenden Signale von -8 V auf -18 V wechseln, wenn sie sich im niedrigen Zustand befinden, um zusätzliche 10 V zu liefern, um das Anlegen einer Polarisationsspannung an die ausgewählte Speicherzelle zu unterstützen. Beispielsweise liegt, der niedrige Zustand der Daten, wie das in Fig. 5 beispielsweise dargestellte DI', bei -18 V, während der hohe Zustand von DI' +12 V ist. Zwischen den Zeiten T2 und T3 ist AE¹ -18 V und ÄfT liegt bei +12 V. Die Transistoren 98, 99, 104 und 107 des Zeilendecodierers 25 sind im leitenden Zustand und laden die Zeilenleitungen im Zeilendecodierer 25 auf die Spannung von DI' auf, welche in diesem Beispiel +12 V beträgt, wie in Fig. 5A zu erkennen. Die Puffer 95, 97, 105 und 108 des Zeilendecodierers 25 laden die Zeilenleitungen der Speicheranordnung 17, die Zeilen X1 bis X32, auf +12 V auf. Die Transistoren 298, 299, 304 und 307 des Zeilendecodierers 26 sind im leitenden Zustand und laden die Zeilenleitungen im Zeilendecodierer 26 auf die Spannung des Signals DI¹ auf, welche in diesem Beispiel -18 V beträgt, wie aus Fig. 5A zu erkennen. Die Puffer 295, 297, 305 und 308 lauen die Leitungen X1 bis X32 in der Speicheranordnung 17, wie beispielsweise Leitungen 77, 79, 81 und 83 auf -18 V auf. Die Transistoren 125 und 119 der Spaltenschaltung 115 sind im leitenden Zustand und laden den Substratkörper der Speichertransistoren, die an Leitung 68 angeschlossen sind, und die Quelle der Speicher-

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transistoren, dir an Leitung 72 angeschlossen sind, auf die il\ annung von Signa] DI ' oder +12 V auf. Die Transistoren 25 und 219 der Spaltenschaltung 116 sind im leitenden Zustand und laden die Leitungen 70 auf, die mit dem Substratkcjrper der Speicher ti ansi stören in dieser Spalte verbunden sind, sowie die Leitung 73 auf, die mit der Quelle der Spoichortransistoren in ihrer Spalte· angeschlossen sind, und zwar auf die Spannung dr-s Signals Dl¹ odor -18 V. Die Senken aller Speichertransistoron der Speicheranordnung 17 sind mit der Spannungsquolle V_pI, oder mit -18 V verbunden. Die Spaltenschaltung 117 lädt die Leitungen 74 und 69 auf +12 V in der gleichen Weise auf, wie die Spaltenschaltung 115. Die Spaltenschaltung 118 lädt die Leitungen 71 und 75 in der gleichen Weise wie die Spaltenschaltung 116 die Leitungen 70 und 73 auf -18 V auf. Zwischen den Zeitpunkten T2 und T3, wie aus Fig. 5Λ und 5B zu erkennen, haben sich die Adressenleitungen Λ0 bis A7 und AO¹ bis A7' auf die Adresse für die zu beschreibende Speicherzelle gesetzt. W und W¹ liegen bei -f 12 V, was die Transistoren 84 und 284 im nichtleitenden Zustand hält. VJ¹ liegt bei -18 V, was wiederum die Transistoren 87 und 287 in den leitenden Zustand schaltet. Die Spannung des Signals DI¹ oder -18 V wird durch Transistor 87 hindurchgelassen, kann jedoch, nicht durch Transistor 86 hindurch, da sich das Signal />L'· auf +12 V befindet. Das Signal DI¹ oder +12 V kann durch Transistor 287 hindurchlaufen, nicht jedoch durch Transistor 286, da das Signal ΑΓ' auf +12 V liegt. Vom Zeitpunkt T2 bis zum Zeitpunkt T4 hat der Decodierer 27 die Adressenbits A5 bis Λ7 docodiert und liefert ein Ausgangssignal an eine der Spaltenauswahl-Leitungen Y1 bis Y8 und zieht sie auf -18 V. Fig. 5A zeigt Y1 als die ausgewählte Leitung. Mit Y1 auf -18 V werden die Transistoren 121 und 120 der Spaltenschaltung 115 und die Trarsistören 221 und 129 der Spaltenschaltung 116 in den leitenden Zustand geschaltet. YT liegt bei +12 V, was wiederum die Transistoren 126 und 226 abschaltet. Y8 liegt bei +12 V, was wiederum die Transistoren 321, 124, 421 und 130 in den nichtleitenden Zustand abschaltet. YF liegt auf -18 V, was die Transistoren 326 und 426 in den leitenden Zustand bringt. Zum Zeitpunkt T3 wechselt das Signal AK' von -18 V auf +12 V, während

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der Komplementwert AE' vom + 12 V auf -18V übergeht, wie in Fig. 5B gezeigt. Der Transistor 86 des Zeilendecodierers 25 und der Transistor 286 des Zeilendecodierers 26 werden eingeschaltet und ermöglichen der Spannung von -18V durch den Transistor 86, durch den Adressenbaumdecodierer, durch den decodierten Zeilenpuffer zur Zeilenleitung in der Speicheranordnung 17 zu gelangen, beispielsweise zur Leitung X1, die sich auf -18 V aufladen wird. Eine Spannung von +12 V wird durch Transistor 286, durch den Adressendecodierer im ausgewählten Zeilenpuffer zur ausgewählten Zeile in der Speicheranordnung 17 gelangen, wie beispielsweise zur Zeile X1, Leitung 77, und wird diese auf +12 V aufladen. Transistor 50 der adressierten Speicherzelle wird über dem Speichersteuerelektrodenisolator eine Spannung V. von -30 V besitzen.

Fig. 6 zeigt die Spannungen an dem Speichertransistor 50 und an angrenzenden Speichertransistoren, wenn eine 0 oder eine hohe Schwellwertspannung in den Speichertransistor 50 eingeschrieben wird. Der Transistor 51 der adressierten Speicherzelle besitzt über dem Speichersteuerelektrodenisolator eine Spannung V. von +30 V. Fig. 7 zeigt die Spannungen am Speichertransistor 51 und an angrenzenden Speichertransistoren, wenn ein Niedrigspannungsschwellwert oder eine binäre 1 in den Speichertransistor 51 eingeschrieben wird. Zum Zeitpunkt T4, siehe Fig. 5A und 5B, kehren die Steuersignale zu den Ausgangsspannungen zum Zeitpunkt T1 zurück, wodurch der Schreibzyklus endet. Es sei bemerkt, daß natürlich die Schwellwerte an den zwei Transistoren in der Speicherzelle bei einem nachfolgenden Schreibzyklus umgekehrt werden können, indem die Spannungen von DI¹ von -18 V auf +12 V und von ΌΪΤ von +12 V auf -18V geändert werden.

Die Erfindung liefert ein Verfahren und ein Gerät zur Speicherung von Informationen, bei welchem erste und zweite veränderliche Schwellwertfeldeffekttransistoren, erste Einrichtungen zur Veränderung einer Schwellwertspannung des ersten variablen Schwellwerttransistors, zweite Einrichtungen zur Veränderung

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der Schwellwertspannung des zweiten veränderlichen Schwellwerttransistors gleichzeitig mit der ersten Einrichtung aufweist, wobei die ersten Einrichtungen Anordnungen zur Erhöhung der Schwellwertspannung aufweisen und die zweite Einrichtung Anordnungen zur Reduzierung der Schwellwertspannung. Die vorliegende Erfindung schafft weiterhin ein Verfahren zum Einschreiben von Daten in einen Halbleiterspeicher, der variable Schwellwerttransistoren verwendet, bestehend aus den Verfahrensschritten des Haltens der in eine Speicherzelle einzuschreibenden Eingangsdaten, Lesen der gegenwärtig in der zu beschreibenden Speicherzelle vorhandenen Daten und Vergleichen der einzuschreibenden Daten mit den gelesenen Daten, um ein erstes Signal zu erzeugen, das anzeigt, daß die Daten die gleichen sind, und ein zweites Signal, daß anzeigt, daß die Daten verschieden sind, Unterdrükken des Schreibzyklus aufgrund des ersten Signals und Schreiben der Daten in die Speicherzelle aufgrund des zweiten Signals. Alternativ können erstes und zweites Signal auf einer Signalleitung vorhanden sein, das einen ersten und einen zweiten binären Zustand oder logischen Pegel aufweist.

ES/jn 3

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Leerse ite

Claims (1)

1. Dr.-Ing. Ernst STRATMANN

   Patentanwalt
   Schadowplatz 9, 4000 Düsseldorf 1

   Düsseldorf, 22. Dez. 1977

   Westinghouse Electric Corporation
   Pittsburgh, Pa., V. St. A.

   Patentansprüche :

   Halbleiterspeicherzellenanordnung zur Speicherung von Informationen, bestehend aus zumindest einer Speicherzelle mit einem ersten und einem zweiten Feldeffekttransistor veränderlichen Schwellwerts, gekennzeichnet durch eine erste Schaltung (20, 25) zur Veränderung der Schwellwertspannung des ersten Transistors variablen Schwellwerts, zweiten Schaltungen (2O, 26) zur Veränderung der Schwellwertspannung des zweiten Transistors variablen Schwellwerts gleichzeitig mit der ersten Einrichtung, wobei die erste Schaltung (20, 25) einen Schaltkreis (87, 85, 89, 92, 95, 119, 125) zur Erhöhung der Schwellwertspannung und die zweite Schaltung (20, 26) einen Schaltkreis (287, 285, 289, 292, 295, 419, 425) zur Verminderung der Schwellwertspannung besitzt.

   Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schaltung (20, 25) eine erste Zeilendecodierschaltung (25) aufweist, die mit der Steuerelektrode des ersten Transistors (50) verbunden ist, sowie einen ersten Spaltendecodierschaltkreis (20_f 119, 125), der mit der Quelle und dem Substratkörper des ersten Transistors verbunden ist.

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   ORIGINAL INSPCCTEO

   3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Schaltung einen zweiten Zeilendecodierschaltkreis (26) umfaßt, der mit der Steuerelektrode des zweiten Transistors verbunden ist, sowie eine zweite Spaltendecodierschaltung (20, 419, 425), die mit Quelle und Substratkörper des zweiten Transistors verbunden ist.

   4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zumindest der erste Feldeffekttransistor veränderlichen Schwellwerts einen Steuerelektrodenisolator aufweist, der aus einer Siliziumnitritschicht und einer Siliziumdioxidschicht besteht.

   5. Anordnung nach einem der vorhergehenden Ansprüche 1 bis 4, gekennzeichnet durch eine Vielzahl von Speicherzellen, die in einer Matrix angeordnet sind und eine Vielzahl von Transistoren (50, 54, 58, 62, 51, 55, 57, 63) in Zeilen und Spalten aufweist, durch eine Schreibschaltung (84, 86, 89, 92, 95) zum Einschreiben von Informationen in eine ausgewählte Speicherzelle durch Veränderung der Schwellwertspannung von zumindest zwei der Transistoren, und durch eine Leseschaltung zum Lesen der Information aus der ausgewählten Speicherzelle durch Vergleich der Leitfähigkeiten der zumindest zwei Transistoren.

   6. Anordnung nach Anspruch 5, gekennzeichnet durch eine Halteschaltung zum Halten der Eingangsdaten, die in eine Speicherzelle eingeschrieben werden sollen, durch eine Vergleichsschaltung zum Vergleichen der Eingangsdaten mit den Daten von der Leseschaltung und zum Erzeugen eines Gleichsignals und eines Differenzsignals, Schaltungen zum Unterdrücken der Schreibzykluspolarisationsspannungen aufgrund des Gleichsignals und Einrichtungen zum Schreiben der Eingangsdaten in die Speicherzelle aufgrund des Differenzsignals.

   Beschreibung;